JP2007165368A - Wire testing system - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To accurately detect open failure of a bonding wire that is wire-bonded to an object to be processed. <P>SOLUTION: When each of bonding wires 14a-14c is normally wire-bonded, electrode pads 18a-18c for grounding are connected to a ground of DC power Vcc from the respective bonding wires through an inner lead terminal 12b, so that a voltage value of the electrode pad is 0 V for grounding. However, once open failure occurs in the bonding wires 14a-14c, the electrode pads 18a-18c for grounding connected with the bonding wire float from the grounding, so that the electrode pad for grounding floating from the ground displays higher voltage than 0 V. At that time, the level of output signals of comparators 22 and 23 are judged by a judgment circuit 24, thus accurately detecting the presence or absence of open failure for each of the bonding wires 14a-14c. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明はワイヤ検査システムに係り、詳しくは、複数個の電極パッドと１個の端子とをそれぞれ接続する複数本のワイヤについて当該ワイヤのオープン不良を検査するシステムに関するものである。   The present invention relates to a wire inspection system, and more particularly, to a system for inspecting an open defect of a plurality of wires respectively connecting a plurality of electrode pads and one terminal.

半導体装置において、リードフレームにダイボンド（マウント）して搭載された半導体チップ（半導体素子）とリードフレームとを電気的に接続する際には、半導体チップの表面に設けられた電極パッド（ボンディングパッド）と、リードフレームのインナーリード端子とを、ボンディングワイヤを介して接続するワイヤボンディング接続法が広く使用されている。   In a semiconductor device, when electrically connecting a semiconductor chip (semiconductor element) mounted on a lead frame by die bonding (mounting) and the lead frame, an electrode pad (bonding pad) provided on the surface of the semiconductor chip A wire bonding connection method is widely used in which the inner lead terminal of the lead frame is connected via a bonding wire.

そして、近年、モノリシックＩＣ（Integrated Circuit）によるアナログ回路を構成する半導体チップでは、電源用の電極パッドおよびアース（グランド）用の電極パッドをそれぞれ複数個設けると共に、その複数個の電極パッドと１個のインナーリード端子とを複数本のボンディングワイヤを介してそれぞれ接続する技術が用いられる。
この技術によれば、半導体チップの電源の許容電流を増やすことが可能になるため消費電流の増大に対応することができると共に、電源の低インピーダンス化が可能になるためアナログ回路の精度を向上させてアナログ特性を改善することができる。 In recent years, in a semiconductor chip constituting an analog circuit using a monolithic IC (Integrated Circuit), a plurality of electrode pads for power supply and a plurality of electrode pads for ground (ground) are provided, and the plurality of electrode pads and one are provided. A technique of connecting each inner lead terminal to each other via a plurality of bonding wires is used.
According to this technology, it is possible to increase the allowable current of the power source of the semiconductor chip, so that it is possible to cope with the increase of current consumption, and it is possible to reduce the impedance of the power source, thereby improving the accuracy of the analog circuit. The analog characteristics can be improved.

尚、２個の電極パッドと１個のインナーリード端子とを２本のボンディングワイヤを用いてそれぞれ接続する技術は、一般に「ダブルボンディング」と呼ばれる。また、３個の電極パッドと１個のインナーリード端子とを３本のボンディングワイヤを用いてそれぞれ接続する技術は、一般に「トリプルボンディング」と呼ばれる。   The technique of connecting two electrode pads and one inner lead terminal using two bonding wires is generally called “double bonding”. In addition, a technique of connecting three electrode pads and one inner lead terminal using three bonding wires is generally called “triple bonding”.

ところで、リードフレームにおいて、各インナーリード端子はそれぞれアウターリード端子に連結接続され、そのアウターリード端子は半導体装置のパッケージの外部に延出されている。
そのため、従来、半導体装置の製造時にボンディングワイヤの接続状態を検査する際には、アウターリード端子に電圧を印加して導通を調べることにより、そのアウターリード端子を介してインナーリード端子に接続されたボンディングワイヤのオープン不良を検出していた。 By the way, in the lead frame, each inner lead terminal is connected and connected to an outer lead terminal, and the outer lead terminal extends outside the package of the semiconductor device.
Therefore, conventionally, when inspecting the connection state of the bonding wire at the time of manufacturing a semiconductor device, a voltage is applied to the outer lead terminal to check the continuity, thereby connecting to the inner lead terminal via the outer lead terminal. An open defect in the bonding wire was detected.

１個のインナーリード端子に複数本のボンディングワイヤを接続する技術でも、１個のインナーリード端子に接続された全てのボンディングワイヤがオープン不良を起こした場合には、それを検出することができる。
しかし、生産時の組み付け不良により、複数本のボンディングワイヤのうちの１本がオープン不良を起こした場合には、それを検出することが困難であった。 Even in the technique of connecting a plurality of bonding wires to one inner lead terminal, when all the bonding wires connected to one inner lead terminal cause an open defect, it can be detected.
However, when one of a plurality of bonding wires has an open defect due to an assembly failure during production, it has been difficult to detect it.

そこで、特許文献１に開示されるように、被加工物と接合されたワイヤの接合部を撮影する撮影手段と、前記接合部の接合状態に関する基準データを記憶した記憶手段と、前記撮影手段から供給された前記接合部の接合状態に関するデータと、前記基準データとを比較し、ワイヤの接合状態を判定する比較判定手段とを備えたワイヤボンディング検査システムが提案されている。   Therefore, as disclosed in Patent Document 1, from a photographing unit that photographs a joint portion of a wire joined to a workpiece, a storage unit that stores reference data regarding a joining state of the joint portion, and the photographing unit. There has been proposed a wire bonding inspection system including comparison determination means for comparing the supplied data on the bonding state of the bonding portion and the reference data to determine the bonding state of the wire.

また、特許文献２に開示されるように、半導体チップ上の検査対象を撮像する撮像手段と、該撮像された画像中において事前にティーチングにより指定された検査位置にある検査対象を画像解析し、その解析結果に基き該検査対象を良否判定する画像解析手段とを有する半導体デバイスの組み立て工程における検査装置において、前記ティーチングにおけるデータ入力のためのカーソルを表示するカーソル表示手段を備えた検査装置が提案されている。
特開平８ー１１１４４５号公報（第１〜７頁 図１） 特開２００２ー２６０８５号公報（第１〜８頁 図１） Further, as disclosed in Patent Document 2, the image analysis unit that images the inspection target on the semiconductor chip, and the image analysis of the inspection target at the inspection position designated by teaching in advance in the captured image, In an inspection apparatus in a semiconductor device assembly process having an image analysis means for determining pass / fail of the inspection object based on the analysis result, an inspection apparatus provided with a cursor display means for displaying a cursor for data input in the teaching is proposed. Has been.
JP-A-8-111445 (pages 1-7) Japanese Patent Application Laid-Open No. 2002-26085 (FIG. 1 on pages 1-8)

特許文献１および特許文献２の技術は共に、撮影した画像を解析してボンディングワイヤの接続状態を検査するものであるため、画像を撮影する装置と、画像解析を行う装置とが必要であり、検査システム（検査装置）が複雑で大がかり且つ高価になるという問題があった。   Since both the techniques of Patent Document 1 and Patent Document 2 analyze a captured image and inspect the bonding wire connection state, a device for capturing an image and a device for performing image analysis are required. There has been a problem that the inspection system (inspection apparatus) is complicated, large and expensive.

本発明は上記問題を解決するためになされたものであって、その目的は、複数個の電極パッドと１個の端子とをそれぞれ接続する複数本のワイヤについて当該ワイヤのオープン不良を正確に検査することが可能なワイヤ検査システムを低コストに提供することにある。   The present invention has been made to solve the above problems, and its purpose is to accurately inspect the open defects of a plurality of wires respectively connecting a plurality of electrode pads and one terminal. An object of the present invention is to provide a wire inspection system capable of doing this at a low cost.

請求項１に記載の発明は、
複数個の電極パッドと１個の端子とをそれぞれ接続する複数本のワイヤについて、そのワイヤのオープン不良を検出するワイヤ検査システムであって、
前記各電極パッド毎に当該電極パッドと前記端子の間に電流を流す電流供給手段と、
前記各電極パッド毎に当該電極パッドと前記端子の間に流れた電流値を検出する電流値検出手段と、
その電流値検出手段が検出した各電極パッド毎の電流値に基づいて、前記各ワイヤのそれぞれについてオープン不良の有無を判定する判定手段と
を備えたことを技術的特徴とする。 The invention described in claim 1
A wire inspection system for detecting an open defect of a plurality of wires respectively connecting a plurality of electrode pads and one terminal,
Current supply means for passing a current between the electrode pad and the terminal for each electrode pad;
Current value detection means for detecting a current value flowing between the electrode pad and the terminal for each electrode pad;
The present invention is characterized by comprising determination means for determining the presence or absence of an open defect for each of the wires based on the current value for each electrode pad detected by the current value detection means.

請求項２に記載の発明は、
請求項１に記載のワイヤ検査システムにおいて、
前記電流供給手段は、直流電源と、前記電極バッド毎に設けられたスイッチング素子とを備え、
前記直流電源のプラス側は前記スイッチング素子を介して前記電極パッドに接続され、
前記直流電源のマイナス側は前記端子に接続され、
前記スイッチング素子がオンされると、前記直流電源のプラス側から前記スイッチング素子，前記電極パッド，前記ワイヤ，前記端子，前記直流電源のマイナス側の経路で電流が流されることを技術的特徴とする。 The invention described in claim 2
The wire inspection system according to claim 1,
The current supply means includes a DC power source and a switching element provided for each electrode pad,
The positive side of the DC power source is connected to the electrode pad via the switching element,
The negative side of the DC power supply is connected to the terminal,
When the switching element is turned on, a current flows from the positive side of the DC power source through the switching element, the electrode pad, the wire, the terminal, and a path on the negative side of the DC power source. .

請求項３に記載の発明は、
請求項１に記載のワイヤ検査システムにおいて、
前記電流供給手段は、直流電源と、前記電極バッド毎に設けられたスイッチング素子とを備え、
前記直流電源のプラス側は前記端子に接続され、
前記直流電源のマイナス側は前記スイッチング素子を介して前記電極パッドに接続され、
前記スイッチング素子がオンされると、前記直流電源のプラス側から前記端子，前記ワイヤ，前記電極パッド，前記スイッチング素子，前記直流電源のマイナス側の経路で電流が流されることを技術的特徴とする。 The invention according to claim 3
The wire inspection system according to claim 1,
The current supply means includes a DC power source and a switching element provided for each electrode pad,
The positive side of the DC power supply is connected to the terminal,
The negative side of the DC power supply is connected to the electrode pad through the switching element,
When the switching element is turned on, a technical feature is that current flows from the positive side of the DC power source through the terminal, the wire, the electrode pad, the switching element, and the negative side path of the DC power source. .

請求項４に記載の発明は、
複数個の電極パッドと１個の端子とをそれぞれ接続する複数本のワイヤについて、そのワイヤのオープン不良を検出するワイヤ検査システムであって、
前記各電極パッドと前記端子の間に電圧を印加する電圧印加手段と、
前記各電極パッドの電圧値を比較する電圧値比較手段と、
その電圧値比較手段の比較結果に基づいて、前記各ワイヤのそれぞれについてオープン不良の有無を判定する判定手段と
を備えたことを技術的特徴とする。 The invention according to claim 4
A wire inspection system for detecting an open defect of a plurality of wires respectively connecting a plurality of electrode pads and one terminal,
Voltage applying means for applying a voltage between the electrode pads and the terminals;
Voltage value comparison means for comparing the voltage values of the electrode pads;
The present invention is characterized in that it comprises determination means for determining the presence or absence of an open defect for each of the wires based on the comparison result of the voltage value comparison means.

請求項５に記載の発明は、
請求項４に記載のワイヤ検査システムにおいて、
プルアップ抵抗を用いて前記各電極パッドの電圧を高電位に持ち上げるプルアップ手段を備えたことを技術的特徴とする。 The invention described in claim 5
The wire inspection system according to claim 4.
A technical feature is provided with pull-up means for raising the voltage of each electrode pad to a high potential by using a pull-up resistor.

請求項６に記載の発明は、
請求項４に記載のワイヤ検査システムにおいて、
プルダウン抵抗を用いて前記各電極パッドの電圧を低電位に引き下げるプルダウン手段を備えたことを技術的特徴とする。 The invention described in claim 6
The wire inspection system according to claim 4.
A technical feature is that pull-down means for lowering the voltage of each electrode pad to a low potential by using a pull-down resistor is provided.

請求項７に記載の発明は、
請求項１〜６のいずれか１項に記載のワイヤ検査システムにおいて、
前記電極パッドは、半導体装置のプラス電源用電極パッドまたはアース用電極パッドであり、
前記端子は、半導体装置のインナーリード端子であり、
前記ワイヤは、前記電極パッドおよび前記端子にワイヤボンディングされたボンディングワイヤであることを技術的特徴とする。 The invention described in claim 7
In the wire inspection system according to any one of claims 1 to 6,
The electrode pad is a positive power electrode pad or a ground electrode pad of a semiconductor device,
The terminal is an inner lead terminal of a semiconductor device,
The wire is a technical feature that is a bonding wire wire-bonded to the electrode pad and the terminal.

＜請求項１：第１実施形態または第４実施形態に該当＞
請求項１の発明において、各ワイヤ（１４ａ〜１４ｃ，１３ａ〜１３ｃ）が正常にワイヤボンディングされている場合には、各電極パッド（１８ａ〜１８ｃ，１７ａ〜１７ｃ）毎に当該電極パッドと端子（１２ｂ，１２ａ）の間に流れる電流値（Ｉａ〜Ｉｃ，Ｉｄ〜Ｉｆ）がほぼ等しくなる筈である。
そして、ワイヤ（１３ａ〜１３ｃ）がオープン不良を起こしていれば、そのワイヤには電流が流れないため、そのワイヤに接続された電極パッド（１７ａ〜１７ｃ）と端子（１２ａ）の間に流れる電流値は０Ａになる。 <Claim 1: Corresponds to the first embodiment or the fourth embodiment>
In the invention of claim 1, when each wire (14a-14c, 13a-13c) is normally wire-bonded, the electrode pad and terminal (18a-18c, 17a-17c) are connected to each electrode pad (18a-18c, 17a-17c). 12b, 12a) should have substantially equal current values (Ia to Ic, Id to If).
If the wire (13a to 13c) has an open failure, no current flows through the wire. Therefore, the current flowing between the electrode pads (17a to 17c) connected to the wire and the terminal (12a). The value becomes 0A.

尚、電極パッドを半導体チップ（１１）上に集積化させたアース用電極パッド（１８ａ〜１８ｃ）に適用した場合には、半導体チップの基板またはウェルに形成された寄生抵抗（Ｒ）を介して各アース用電極パッドが接続されている。
そのため、ワイヤ（１４ａ〜１４ｃ）がオープン不良を起こしていれば、そのワイヤには電流が流れないものの、寄生抵抗を介して他のワイヤに電流が流れる。
しかし、寄生抵抗の抵抗値はワイヤの抵抗値に比べて遙かに高いため、ワイヤ（１４ａ〜１４ｃ）がオープン不良を起こした場合に当該ワイヤに接続された電極パッド（１８ａ〜１８ｃ）と端子（１２ｂ）の間に流れる電流は、当該ワイヤが正常な場合に比べて非常に小さくなる。 When the electrode pads are applied to the ground electrode pads (18a to 18c) integrated on the semiconductor chip (11), the parasitic resistance (R) formed on the substrate or well of the semiconductor chip is used. Each ground electrode pad is connected.
For this reason, if the wire (14a to 14c) has an open defect, no current flows through the wire, but a current flows through another wire through the parasitic resistance.
However, since the resistance value of the parasitic resistance is much higher than the resistance value of the wire, when the wire (14a to 14c) has an open defect, the electrode pads (18a to 18c) and terminals connected to the wire The current flowing during (12b) is much smaller than when the wire is normal.

そこで、各電極パッド毎に当該電極パッドと端子の間に流れた電流値を電流値検出手段によって検出し、その電流値を判定手段によって判定すれば、各ワイヤのそれぞれについてオープン不良の有無を正確に検出することができる。   Therefore, if the current value flowing between the electrode pad and the terminal is detected for each electrode pad by the current value detection means and the current value is determined by the determination means, the presence or absence of open defects can be accurately determined for each wire. Can be detected.

また、請求項１の発明は電流供給手段（Ｖcc、Ｔａ〜Ｔｃ，Ｔｄ〜Ｔｆ），電流値検出手段（ＣＤ），判定手段（１９，４２）を備えるが、これら各手段は簡単な構成で安価に実現可能である。
従って、請求項１の発明は、特許文献１および特許文献２の技術に比べて低コストに提供することができる。 The invention of claim 1 includes current supply means (Vcc, Ta to Tc, Td to Tf), current value detection means (CD), and determination means (19, 42). These means have a simple configuration. It can be realized at low cost.
Therefore, the invention of claim 1 can be provided at a lower cost than the techniques of Patent Document 1 and Patent Document 2.

＜請求項２：第１実施形態に該当＞
請求項２の発明によれば、前記電極パッドを半導体装置のアース用電極パッド（１８ａ〜１８ｃ）に適用した場合に、そのアース用電極パッドに接続されているボンディングワイヤ（１４ａ〜１４ｃ）のオープン不良を正確に検出することができる。 <Claim 2: Corresponds to the first embodiment>
According to the second aspect of the present invention, when the electrode pad is applied to the ground electrode pads (18a to 18c) of the semiconductor device, the bonding wires (14a to 14c) connected to the ground electrode pads are opened. Defects can be detected accurately.

＜請求項３：第４実施形態に該当＞
請求項３の発明によれば、前記電極パッドを半導体装置のプラス電源用電極パッド（１７ａ〜１７ｃ）に適用した場合に、そのプラス電源用電極パッドに接続されているボンディングワイヤ（１３ａ〜１３ｃ）のオープン不良を正確に検出することができる。 <Claim 3: Corresponds to Fourth Embodiment>
According to invention of Claim 3, when the said electrode pad is applied to the electrode pad for positive power supplies (17a-17c) of a semiconductor device, the bonding wire (13a-13c) connected to the electrode pad for positive power supplies Open defects can be accurately detected.

＜請求項４：第２実施形態または第５実施形態に該当＞
請求項４の発明において、電圧印加手段により、電極パッド（１８ａ〜１８ｃ）に内部回路（１６ａ〜１６ｃ）を介してプラス電圧（Ｖcc）が印加されると共に、端子（１２ｂ）がアースに接続されている場合（第２実施形態）には、ワイヤ（１４ａ〜１４ｃ）が正常に接続されているときの電極パッドの電圧値は０Ｖである。 <Claim 4: Corresponds to the second embodiment or the fifth embodiment>
In the invention of claim 4, the voltage application means applies a positive voltage (Vcc) to the electrode pads (18a to 18c) via the internal circuit (16a to 16c), and the terminal (12b) is connected to the ground. In the case (second embodiment), the voltage value of the electrode pad when the wires (14a to 14c) are normally connected is 0V.

しかし、ワイヤがオープン不良を起こすと、そのワイヤに接続されている電極パッドはアースから浮くため、そのアースから浮いた電極パッドは０Ｖよりも高い電圧値に持ち上がる。
つまり、オープン不良を起こしたワイヤ（１４ａ〜１４ｃ）に接続されている電極パッド（１８ａ〜１８ｃ）は、その電極パッドに接続されている内部回路（１６ａ〜１６ｃ）の内部抵抗がプルアップ抵抗として機能し、その内部抵抗を介してプラス電圧に持ち上げられる。 However, when the wire has an open failure, the electrode pad connected to the wire floats from the ground, so that the electrode pad floating from the ground is raised to a voltage value higher than 0V.
That is, the electrode pads (18a to 18c) connected to the wires (14a to 14c) in which the open failure has occurred have the internal resistance of the internal circuit (16a to 16c) connected to the electrode pad as a pull-up resistor. Functions and is raised to a positive voltage via its internal resistance.

また、請求項４の発明において、電圧印加手段により、端子（１２ａ）にプラス電圧が印加されると共に、電極パッド（１７ａ〜１７ｃ）が内部回路（１６ａ〜１６ｃ）を介してアースに接続されている場合（第４実施形態）には、ワイヤ（１３ａ〜１３ｃ）が正常に接続されているときの電極パッドの電圧値はプラス電圧（Ｖcc）である。   In the invention of claim 4, a positive voltage is applied to the terminal (12a) by the voltage applying means, and the electrode pads (17a to 17c) are connected to the ground via the internal circuit (16a to 16c). If it is present (fourth embodiment), the voltage value of the electrode pad when the wires (13a to 13c) are normally connected is a positive voltage (Vcc).

しかし、ワイヤがオープン不良を起こすと、そのワイヤに接続されている電極パッドは電圧印加手段の電源（Ｖcc）から浮くため、その電源から浮いた電極パッドはプラス電圧よりも低い電圧値に引き下がる。
つまり、オープン不良を起こしたワイヤ（１３ａ〜１３ｃ）に接続されている電極パッド（１７ａ〜１７ｃ）は、その電極パッドに接続されている内部回路（１６ａ〜１６ｃ）の内部抵抗がプルダウン抵抗として機能し、その内部抵抗を介してアース電圧に引き下げられる。 However, when an open defect occurs in the wire, the electrode pad connected to the wire floats from the power supply (Vcc) of the voltage applying means, and the electrode pad floating from the power supply is pulled down to a voltage value lower than the plus voltage.
That is, in the electrode pads (17a to 17c) connected to the wires (13a to 13c) in which the open failure has occurred, the internal resistance of the internal circuit (16a to 16c) connected to the electrode pad functions as a pull-down resistor. Then, it is pulled down to the ground voltage through its internal resistance.

そこで、各電極パッドの電圧値を電圧値比較手段によって比較し、その比較結果を判定手段によって判定すれば、各ワイヤのそれぞれについてオープン不良の有無を正確に検出することができる。   Therefore, if the voltage value of each electrode pad is compared by the voltage value comparison means and the comparison result is determined by the determination means, the presence or absence of an open defect can be accurately detected for each of the wires.

また、請求項４の発明は電圧印加手段（Ｖcc），電圧値比較手段（２２，２３，５２，５３），判定手段（２４，５４）を備えるが、これら各手段は簡単な構成で安価に実現可能である。
従って、請求項４の発明は、特許文献１および特許文献２の技術に比べて低コストに提供することができる。 The invention of claim 4 comprises a voltage applying means (Vcc), a voltage value comparing means (22, 23, 52, 53), and a judging means (24, 54). These means are simple and inexpensive. It is feasible.
Therefore, the invention of claim 4 can be provided at a lower cost than the techniques of Patent Document 1 and Patent Document 2.

＜請求項５：第３実施形態に該当＞
請求項５の発明では、プルアップ抵抗（Ｔａ〜Ｔｃのオン抵抗）を用いて各電極パッドの電圧を高電位に持ち上げるプルアップ手段（Ｖcc、Ｔａ〜Ｔｃ）を備えている。
ここで、前記内部回路（１６ａ〜１６ｃ）は多数の回路素子から構成されているため、その内部抵抗はプルアップ抵抗よりも大きくなる。 <Claim 5: Corresponds to the third embodiment>
The invention of claim 5 includes pull-up means (Vcc, Ta to Tc) for raising the voltage of each electrode pad to a high potential by using a pull-up resistor (on-resistance of Ta to Tc).
Here, since the internal circuits (16a to 16c) are composed of a large number of circuit elements, the internal resistance is larger than the pull-up resistance.

そのため、内部回路の内部抵抗をプルアップ抵抗として機能させる請求項４の発明に比べ、専用のプルアップ抵抗を用いる請求項５の発明では、プルアップ抵抗が小さいことから、オープン不良を起こしたワイヤ（１４ａ〜１４ｃ）に接続されている電極パッド（１８ａ〜１８ｃ）の電圧を高電位に確実に持ち上げることができる。   Therefore, compared to the invention of claim 4 in which the internal resistance of the internal circuit functions as a pull-up resistor, the exclusive pull-up resistor is used in the invention of claim 5 because the pull-up resistance is small, so that the wire causing the open failure The voltage of the electrode pads (18a to 18c) connected to (14a to 14c) can be reliably raised to a high potential.

そして、請求項５の発明はプルアップ手段を備えるため、請求項４の発明よりは複雑な構成であるものの、特許文献１および特許文献２の技術に比べれば、遙かに簡単な構成で安価に実現可能である。
従って、請求項５の発明によれば、請求項４の発明の前記作用・効果を更に確実に得ることができる。 And since invention of Claim 5 is equipped with a pull-up means, although it is a more complicated structure than invention of Claim 4, compared with the technique of patent document 1 and patent document 2, it is much simpler and cheap. Is feasible.
Therefore, according to the invention of claim 5, the operation and effect of the invention of claim 4 can be obtained more reliably.

＜請求項６：第５実施形態に該当＞
請求項６の発明では、プルダウン抵抗（Ｔｄ〜Ｔｆのオン抵抗）を用いて各電極パッドの電圧を低電位に引き下げるプルダウン手段（Ｖcc、Ｔｄ〜Ｔｆ）を備えている。
ここで、前記内部回路（１６ａ〜１６ｃ）は多数の回路素子から構成されているため、その内部抵抗はプルダウン抵抗よりも大きくなる。 <Claim 6: Corresponds to the fifth embodiment>
The invention of claim 6 includes pull-down means (Vcc, Td to Tf) for lowering the voltage of each electrode pad to a low potential by using a pull-down resistor (Td to Tf on-resistance).
Here, since the internal circuits (16a to 16c) are composed of a large number of circuit elements, the internal resistance is larger than the pull-down resistance.

そのため、内部回路の内部抵抗をプルダウン抵抗として機能させる請求項４の発明に比べ、専用のプルダウン抵抗を用いる請求項６の発明では、プルダウン抵抗が小さいことから、オープン不良を起こしたワイヤ（１３ａ〜１３ｃ）に接続されている電極パッド（１７ａ〜１７ｃ）の電圧を高電位に確実に持ち上げることができる。   Therefore, compared to the invention of claim 4 in which the internal resistance of the internal circuit functions as a pull-down resistor, in the invention of claim 6 using a dedicated pull-down resistor, the wire (13a to 13a- The voltage of the electrode pads (17a to 17c) connected to 13c) can be reliably raised to a high potential.

そして、請求項６の発明はプルダウン手段を備えるため、請求項４の発明よりは複雑な構成であるものの、特許文献１および特許文献２の技術に比べれば、遙かに簡単な構成で安価に実現可能である。
従って、請求項６の発明によれば、請求項４の発明の前記作用・効果を更に確実に得ることができる。 And since the invention of claim 6 is provided with a pull-down means, it has a more complicated structure than the invention of claim 4, but it is much simpler and less expensive than the techniques of patent document 1 and patent document 2. It is feasible.
Therefore, according to the invention of claim 6, the operation and effect of the invention of claim 4 can be obtained more reliably.

＜請求項７＞
請求項７の発明において、ボンディングワイヤの一端部は半導体装置のプラス電源用電極パッドまたはアース用電極パッドにワイヤボンディングされ、ボンディングワイヤの他端部はインナーリード端子にワイヤボンディングされている。
そして、請求項７の発明によれば、当該ボンディングワイヤのオープン不良を正確に検出することができる。 <Claim 7>
In one embodiment of the present invention, one end of the bonding wire is wire-bonded to a positive power electrode pad or a ground electrode pad of the semiconductor device, and the other end of the bonding wire is wire-bonded to the inner lead terminal.
According to the seventh aspect of the present invention, it is possible to accurately detect an open defect of the bonding wire.

＜用語の説明＞
上術した［発明の効果］に記載した（ ）内の符号等は、後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号に対応したものである。
そして、［課題を解決するための手段］［発明の効果］に記載した構成部材・構成要素と、［発明を実施するための最良の形態］に記載した構成部材・構成要素との対応関係は以下のようになっている。 <Explanation of terms>
Reference numerals in parentheses described in [Effects of the invention] described above correspond to reference numerals of constituent members and constituent elements described in [Best Mode for Carrying Out the Invention] described later.
The correspondence between the constituent members and constituent elements described in [Means for Solving the Problems] and [Effects of the Invention] and the constituent members and constituent elements described in [Best Mode for Carrying Out the Invention] is as follows: It is as follows.

「電極パッド」は、プラス電源用電極パッド１７ａ〜１７ｃまたはアース用電極パッド１８ａ〜１８ｃに該当する。
「端子」は、インナーリード端子１２ａ，１２ｂに該当する。
「ワイヤ」は、ボンディングワイヤ１４ａ〜１４ｃ，１３ａ〜１３ｃに該当する。
「電流供給手段」は、直流電源ＶccおよびトランジスタＴａ〜Ｔｃ，Ｔｄ〜Ｔｆに該当する。
「電流値検出手段」は、電流検出器ＣＤに該当する。
「判定手段」は判定回路１９，２４，４２，５４に該当する。
「スイッチング素子」は、トランジスタＴａ〜Ｔｃ，Ｔｄ〜Ｔｆに該当する。
「電圧印加手段」は、直流電源Ｖccに該当する。
「電圧値比較手段」は、コンパレータ２２，２３，５２，５３に該当する。
「プルアップ手段」は、トランジスタＴａ〜Ｔｃに該当する。
「プルダウン手段」は、トランジスタＴｄ〜Ｔｆに該当する。 The “electrode pads” correspond to the positive power supply electrode pads 17a to 17c or the ground electrode pads 18a to 18c.
The “terminal” corresponds to the inner lead terminals 12a and 12b.
The “wire” corresponds to the bonding wires 14a to 14c and 13a to 13c.
“Current supply means” corresponds to the DC power supply Vcc and the transistors Ta to Tc and Td to Tf.
The “current value detection means” corresponds to the current detector CD.
The “determination unit” corresponds to the determination circuits 19, 24, 42, and 54.
The “switching element” corresponds to the transistors Ta to Tc and Td to Tf.
“Voltage applying means” corresponds to the DC power supply Vcc.
The “voltage value comparison unit” corresponds to the comparators 22, 23, 52, and 53.
“Pull-up means” corresponds to the transistors Ta to Tc.
The “pull-down means” corresponds to the transistors Td to Tf.

以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。   Hereinafter, embodiments embodying the present invention will be described with reference to the drawings. In each embodiment, the same constituent members and constituent elements are denoted by the same reference numerals, and redundant description of the same content is omitted.

＜第１実施形態＞
図１は、第１実施形態の概略構成を説明するための回路図である。
半導体装置１０は、半導体チップ１１、インナーリード端子１２ａ〜１２ｃ、ボンディングワイヤ１３ａ〜１３ｃ，１４ａ〜１４ｃを備えている。
各インナーリード端子１２ａ〜１２ｃはそれぞれアウターリード端子（図示略）に連結接続され、そのアウターリード端子は半導体装置１０のパッケージ（図示略）の外部に延出されている。半導体チップ１１はリードフレーム（図示略）にダイボンド（マウント）して搭載され、そのリードフレームはインナーリード端子１２ａ〜１２ｃおよびアウターリード端子から形成されている。 <First Embodiment>
FIG. 1 is a circuit diagram for explaining a schematic configuration of the first embodiment.
The semiconductor device 10 includes a semiconductor chip 11, inner lead terminals 12a to 12c, and bonding wires 13a to 13c and 14a to 14c.
Each of the inner lead terminals 12 a to 12 c is connected to and connected to an outer lead terminal (not shown), and the outer lead terminal extends outside the package (not shown) of the semiconductor device 10. The semiconductor chip 11 is mounted on a lead frame (not shown) by die bonding (mounting), and the lead frame is formed of inner lead terminals 12a to 12c and outer lead terminals.

モノリシックＩＣを構成する半導体チップ１１上には、検出回路１５、アナログ回路１６ａ〜１６ｃ、プラス電源用電極パッド（ボンディングパッド）１７ａ〜１７ｃ、アース（グランド）用電極パッド１８ａ〜１８ｃが集積化されている。   On the semiconductor chip 11 constituting the monolithic IC, a detection circuit 15, analog circuits 16a to 16c, plus power supply electrode pads (bonding pads) 17a to 17c, and ground (ground) electrode pads 18a to 18c are integrated. Yes.

各アナログ回路１６ａ〜１６ｃの電源側ノード（図示略）はそれぞれプラス電源用電極パッド１７ａ〜１７ｃに接続され、各アナログ回路１６ａ〜１６ｃのアース側ノード（図示略）はそれぞれアース用電極パッド１８ａ〜１８ｃに接続されている。
また、各アナログ回路１６ａ〜１６ｃのアース側ノードはそれぞれ、半導体チップ１１の基板またはウェル（図示略）に形成された寄生抵抗Ｒを介して接続されている。つまり、各アース用電極パッド１８ａ〜１８ｃはそれぞれ寄生抵抗Ｒを介して接続されている。 The power supply side nodes (not shown) of the analog circuits 16a to 16c are respectively connected to the positive power supply electrode pads 17a to 17c, and the ground side nodes (not shown) of the analog circuits 16a to 16c are respectively connected to the ground electrode pads 18a to 18c. 18c.
The ground side nodes of the analog circuits 16a to 16c are connected to each other via a parasitic resistor R formed on the substrate or well (not shown) of the semiconductor chip 11. That is, each of the ground electrode pads 18a to 18c is connected via the parasitic resistance R.

各プラス電源用電極パッド１７ａ〜１７ｃはそれぞれ、各ボンディングワイヤ１３ａ〜１３ｃを介してインナーリード端子１２ａに接続されている。
つまり、各ボンディングワイヤ１３ａ〜１３ｃの一端部は各プラス電源用電極パッド１７ａ〜１７ｃにワイヤボンディングされ、各ボンディングワイヤ１３ａ〜１３ｃの他端部はインナーリード端子１２ａにワイヤボンディングされている。
すなわち、３個の電極パッド１７ａ〜１７ｃと１個のインナーリード端子１２ａとは３本のボンディングワイヤ１３ａ〜１３ｃを用いるトリプルボンディング技術によって接続されている。 Each of the positive power supply electrode pads 17a to 17c is connected to the inner lead terminal 12a via the bonding wires 13a to 13c, respectively.
That is, one end of each bonding wire 13a-13c is wire bonded to each positive power supply electrode pad 17a-17c, and the other end of each bonding wire 13a-13c is wire bonded to the inner lead terminal 12a.
That is, the three electrode pads 17a to 17c and the one inner lead terminal 12a are connected by a triple bonding technique using three bonding wires 13a to 13c.

各アース用電極パッド１８ａ〜１８ｃはそれぞれ、各ボンディングワイヤ１４ａ〜１４ｃを介してインナーリード端子１２ｂに接続されている。
つまり、各ボンディングワイヤ１４ａ〜１４ｃの一端部は各プラス電源用電極パッド１８ａ〜１８ｃにワイヤボンディングされ、各ボンディングワイヤ１４ａ〜１４ｃの他端部はインナーリード端子１２ｂにワイヤボンディングされている。
すなわち、３個の電極パッド１８ａ〜１８ｃと１個のインナーリード端子１２ｂとは３本のボンディングワイヤ１４ａ〜１４ｃを用いるトリプルボンディング技術によって接続されている。 The ground electrode pads 18a to 18c are connected to the inner lead terminal 12b through the bonding wires 14a to 14c, respectively.
That is, one end of each bonding wire 14a-14c is wire bonded to each positive power supply electrode pad 18a-18c, and the other end of each bonding wire 14a-14c is wire bonded to the inner lead terminal 12b.
That is, the three electrode pads 18a to 18c and the one inner lead terminal 12b are connected by a triple bonding technique using three bonding wires 14a to 14c.

検出回路１５は、同一トランジスタサイズのＰチャネルＭＯＳトランジスタＴａ〜Ｔｃおよび判定回路１９から構成されている。
各トランジスタＴａ〜Ｔｃのソースはインナーリード端子１２ｃに接続され、各トランジスタＴａ〜Ｔｃのドレインはそれぞれ各アース用電極パッド１８ａ〜１８ｃに接続されている。 The detection circuit 15 includes P-channel MOS transistors Ta to Tc having the same transistor size and a determination circuit 19.
The sources of the transistors Ta to Tc are connected to the inner lead terminal 12c, and the drains of the transistors Ta to Tc are connected to the ground electrode pads 18a to 18c, respectively.

インナーリード端子１２ｃに連結接続されたアウターリード端子（図示略）は電流検出器ＣＤを介して直流電源Ｖccに接続され、インナーリード端子１２ｃには直流電源Ｖccのプラス電圧Ｖccが印加されている。
電流検出器ＣＤは直流電源Ｖccからインナーリード端子１２ｃに流れる電流値を検出し、その検出した電流値を判定回路１９へ出力する。 An outer lead terminal (not shown) connected to the inner lead terminal 12c is connected to a DC power source Vcc via a current detector CD, and a positive voltage Vcc of the DC power source Vcc is applied to the inner lead terminal 12c.
The current detector CD detects the current value flowing from the DC power source Vcc to the inner lead terminal 12 c and outputs the detected current value to the determination circuit 19.

判定回路１９は、電流検出器ＣＤが検出した電流値に基づいて、各ボンディングワイヤ１４ａ〜１４ｃのオープン不良の有無を判定する。
尚、判定回路１９には、直流電源Ｖccからインナーリード端子１２ｃを介して電源が供給されている。
インナーリード端子１２ｂに連結接続されたアウターリード端子（図示略）は、直流電源Ｖccのアース（マイナス側）に接続されている。 The determination circuit 19 determines whether or not each bonding wire 14a to 14c has an open defect based on the current value detected by the current detector CD.
The determination circuit 19 is supplied with power from the DC power source Vcc via the inner lead terminal 12c.
An outer lead terminal (not shown) connected to the inner lead terminal 12b is connected to the ground (minus side) of the DC power source Vcc.

第１実施形態における各ボンディングワイヤ１４ａ〜１４ｃの検査システム２０は、検出回路１５および電流検出器ＣＤから構成されている。   The inspection system 20 for each of the bonding wires 14a to 14c in the first embodiment includes a detection circuit 15 and a current detector CD.

［第１実施形態の作用・効果］
半導体装置１０の製造時にボンディングワイヤの接続状態を検査する際に、検出回路１５は、各トランジスタＴａ〜Ｔｃのゲートに入力する制御信号Φａ〜Φｃの内の１つをローレベルに制御することにより、各トランジスタＴａ〜Ｔｃの内の１つをアクティブ化してオンさせる。 [Operations and effects of the first embodiment]
When the bonding state of the bonding wire is inspected at the time of manufacturing the semiconductor device 10, the detection circuit 15 controls one of the control signals Φa to Φc input to the gates of the transistors Ta to Tc to a low level. , One of the transistors Ta to Tc is activated and turned on.

トランジスタＴａがオンしたとき、ボンディングワイヤ１４ａが正常にワイヤボンディングされてオープン不良を起こしていなければ、直流電源Ｖccのプラス側→インナーリード端子１２ｃ→トランジスタＴａ→アース用電極パッド１８ａ→ボンディングワイヤ１４ａ→インナーリード端子１２ｂ→直流電源Ｖccのアース（マイナス側）の経路で電流Ｉａが流れる。
トランジスタＴｂがオンしたとき、ボンディングワイヤ１４ｂが正常にワイヤボンディングされてオープン不良を起こしていなければ、直流電源Ｖccのプラス側→インナーリード端子１２ｃ→トランジスタＴｂ→アース用電極パッド１８ｂ→ボンディングワイヤ１４ｂ→インナーリード端子１２ｂ→直流電源Ｖccのアースの経路で電流Ｉｂが流れる。
トランジスタＴｃがオンしたとき、ボンディングワイヤ１４ｃが正常にワイヤボンディングされてオープン不良を起こしていなければ、直流電源Ｖccのプラス側→インナーリード端子１２ｃ→トランジスタＴｃ→アース用電極パッド１８ｂ→ボンディングワイヤ１４ｃ→インナーリード端子１２ｂ→直流電源Ｖccのアースの経路で電流Ｉｃが流れる。 When the transistor Ta is turned on, if the bonding wire 14a is normally wire-bonded and no open failure occurs, the positive side of the DC power source Vcc → the inner lead terminal 12c → the transistor Ta → the ground electrode pad 18a → the bonding wire 14a → Current Ia flows through the inner lead terminal 12b → the ground (minus side) path of the DC power source Vcc.
When the transistor Tb is turned on and the bonding wire 14b is normally wire-bonded and does not cause an open failure, the positive side of the DC power source Vcc → the inner lead terminal 12c → the transistor Tb → the ground electrode pad 18b → the bonding wire 14b → The current Ib flows through the ground path of the inner lead terminal 12b → the DC power source Vcc.
When the transistor Tc is turned on and the bonding wire 14c is normally wire-bonded and does not cause an open failure, the positive side of the DC power source Vcc → the inner lead terminal 12c → the transistor Tc → the ground electrode pad 18b → the bonding wire 14c → The current Ic flows through the ground path of the inner lead terminal 12b → the DC power source Vcc.

ここで、各トランジスタＴａ〜Ｔｃは同一トランジスタサイズであるため、各ボンディングワイヤ１４ａ〜１４ｃが正常にワイヤボンディングされている場合には、各電流Ｉａ〜Ｉｃがほぼ等しくなる筈である（Ｉａ≒Ｉｂ≒Ｉｃ）。
そして、各ボンディングワイヤ１４ａ〜１４ｃのオープン不良には、［パターンＡ］いずれか１本のみがオープン不良を起こしている場合、［パターンＢ］いずれか２本がオープン不良を起こしている場合、［パターンＣ］３本全てオープン不良を起こしている場合、の３パターンがある。 Here, since the transistors Ta to Tc have the same transistor size, when the bonding wires 14a to 14c are normally wire-bonded, the currents Ia to Ic should be substantially equal (Ia≈Ib ≈Ic).
Then, as for the open failure of each bonding wire 14a to 14c, when only one of [Pattern A] causes an open failure, [Pattern B] when any two of them cause an open failure, [ Pattern C] There are three patterns when all three open defects have occurred.

［パターンＡ］
例えば、各ボンディングワイヤ１４ａ，１４ｂが正常にワイヤボンディングされており、ボンディングワイヤ１４ｃのみがオープン不良を起こしている場合には、各電流Ｉａ，Ｉｂはほぼ等しくなる（Ｉａ≒Ｉｂ）。
しかし、ボンディングワイヤ１４ｃがオープン不良を起こしているため、電流Ｉｃの経路は、直流電源Ｖcc→インナーリード端子１２ｃ→トランジスタＴｃ→寄生抵抗Ｒ→アース用電極パッド１８ａ，１８ｂ→ボンディングワイヤ１４ａ，１４ｂ→インナーリード端子１２ｂになる。 [Pattern A]
For example, when the bonding wires 14a and 14b are normally wire-bonded and only the bonding wire 14c has an open defect, the currents Ia and Ib are substantially equal (Ia≈Ib).
However, since the bonding wire 14c has an open failure, the path of the current Ic is as follows: DC power source Vcc → inner lead terminal 12c → transistor Tc → parasitic resistance R → grounding electrode pads 18a and 18b → bonding wires 14a and 14b → It becomes the inner lead terminal 12b.

ここで、寄生抵抗Ｒの抵抗値は、ボンディングワイヤ１４ｃの抵抗値に比べて遙かに高い。そのため、ボンディングワイヤ１４ｃがオープン不良を起こした場合の電流Ｉｃは、ボンディングワイヤ１４ｃが正常な場合に比べて非常に小さくなる。
従って、ボンディングワイヤ１４ｃのみがオープン不良を起こしている場合には、各電流Ｉａ，Ｉｂに比べて電流Ｉｃが小さくなる（Ｉａ≒Ｉｂ＞Ｉｃ）。 Here, the resistance value of the parasitic resistance R is much higher than the resistance value of the bonding wire 14c. Therefore, the current Ic when the bonding wire 14c has an open failure is much smaller than when the bonding wire 14c is normal.
Therefore, when only the bonding wire 14c has an open defect, the current Ic is smaller than the currents Ia and Ib (Ia≈Ib> Ic).

［パターンＢ］
例えば、ボンディングワイヤ１４ａのみが正常にワイヤボンディングされており、各ボンディングワイヤ１４ｂ，１４ｃがオープン不良を起こしている場合、電流Ｉｂの経路は、直流電源Ｖcc→インナーリード端子１２ｃ→トランジスタＴｂ→寄生抵抗Ｒ→アース用電極パッド１８ａ→ボンディングワイヤ１４ａ→インナーリード端子１２ｂになり、電流Ｉｃの経路は、直流電源Ｖcc→インナーリード端子１２ｃ→トランジスタＴｃ→寄生抵抗Ｒ→アース用電極パッド１８ａ→ボンディングワイヤ１４ａ→インナーリード端子１２ｂになる。 [Pattern B]
For example, when only the bonding wire 14a is normally wire-bonded and each bonding wire 14b, 14c has an open defect, the path of the current Ib is DC power supply Vcc → inner lead terminal 12c → transistor Tb → parasitic resistance. R → ground electrode pad 18a → bonding wire 14a → inner lead terminal 12b, and the path of current Ic is DC power supply Vcc → inner lead terminal 12c → transistor Tc → parasitic resistance R → ground electrode pad 18a → bonding wire 14a. → The inner lead terminal 12b.

そのため、各電流Ｉｂ，Ｉｃはほぼ等しくなるものの（Ｉｂ≒Ｉｃ）、その電流値は各ボンディングワイヤ１４ｂ，１４ｃが正常な場合に比べて非常に小さくなる。
従って、各ボンディングワイヤ１４ｂ，１４ｃがオープン不良を起こしている場合には、電流Ｉａに比べて各電流Ｉｂ，Ｉｃが小さくなる（Ｉａ＞Ｉｂ≒Ｉｃ）。 Therefore, although the currents Ib and Ic are substantially equal (Ib≈Ic), the current value is much smaller than that when the bonding wires 14b and 14c are normal.
Therefore, when each bonding wire 14b, 14c has an open defect, each current Ib, Ic becomes smaller than the current Ia (Ia> Ib≈Ic).

［パターンＣ］
全てのボンディングワイヤ１４ａ〜１４ｃがオープン不良を起こしている場合には、各電流Ｉａ〜Ｉｃが流れず電流値は０Ａになる。 [Pattern C]
When all the bonding wires 14a to 14c have an open failure, the currents Ia to Ic do not flow and the current value becomes 0A.

そこで、各トランジスタＴａ〜Ｔｃを順次１つずつオンさせ、各トランジスタＴａ〜Ｔｃがオンしたときの各電流Ｉａ〜Ｉｃの電流値を電流検出器ＣＤによって検出し、その各電流Ｉａ〜Ｉｃの電流値の大小を判定回路１９によって判定すれば、各ボンディングワイヤ１４ａ〜１４ｃのそれぞれについてオープン不良の有無を正確に検出することができる。   Therefore, the transistors Ta to Tc are turned on one by one, the current values of the currents Ia to Ic when the transistors Ta to Tc are turned on are detected by the current detector CD, and the currents of the currents Ia to Ic are detected. If the determination circuit 19 determines the magnitude of the value, it is possible to accurately detect whether there is an open defect for each of the bonding wires 14a to 14c.

また、第１実施形態における各ボンディングワイヤ１４ａ〜１４ｃの検査システム２０は検出回路１５および電流検出器ＣＤから構成されているが、検出回路１５および電流検出器ＣＤは簡単な構成で安価に実現可能である。
従って、第１実施形態は、特許文献１および特許文献２の技術に比べて低コストに提供することができる。 In addition, the inspection system 20 for each of the bonding wires 14a to 14c in the first embodiment includes the detection circuit 15 and the current detector CD. However, the detection circuit 15 and the current detector CD can be realized with a simple configuration at low cost. It is.
Therefore, the first embodiment can be provided at a lower cost than the techniques of Patent Document 1 and Patent Document 2.

＜第２実施形態＞
図２は、第２実施形態の概略構成を説明するための回路図である。
第２実施形態の構成において、第１実施形態の構成と異なるのは以下の点だけである。 Second Embodiment
FIG. 2 is a circuit diagram for explaining a schematic configuration of the second embodiment.
The configuration of the second embodiment is different from the configuration of the first embodiment only in the following points.

［２−１］インナーリード端子１２ｃおよび電流検出器ＣＤが省かれている。
［２−２］インナーリード端子１２ａに連結接続されたアウターリード端子（図示略）は直流電源Ｖccに接続され、インナーリード端子１２ａには直流電源Ｖccのプラス電圧Ｖccが印加されている。 [2-1] The inner lead terminal 12c and the current detector CD are omitted.
[2-2] An outer lead terminal (not shown) connected to the inner lead terminal 12a is connected to a DC power source Vcc, and a positive voltage Vcc of the DC power source Vcc is applied to the inner lead terminal 12a.

［２−３］検出回路１５が検出回路２１に置き換えられている。
検出回路２１は、コンパレータ２２，２３および判定回路２４から構成されている。尚、検出回路２１には、直流電源Ｖccからインナーリード端子１２ａを介して電源が供給されている。
コンパレータ２２の非反転入力端子はアース用電極パッド１８ａに接続され、コンパレータ２２の反転入力端子はアース用電極パッド１８ｂに接続されている。そして、コンパレータ２２は各アース用電極パッド１８ａ，１８ｂの電圧を比較し、その比較結果である出力信号を判定回路２４へ出力する。
コンパレータ２３の非反転入力端子はアース用電極パッド１８ｂに接続され、コンパレータ２３の反転入力端子はアース用電極パッド１８ｃに接続されている。そして、コンパレータ２３は各アース用電極パッド１８ｂ，１８ｃの電圧を比較し、その比較結果である出力信号を判定回路２４へ出力する。
判定回路２４は、各コンパレータ２２，２３の比較結果に基づいて、各ボンディングワイヤ１４ａ〜１４ｃのオープン不良の有無を判定する。 [2-3] The detection circuit 15 is replaced with the detection circuit 21.
The detection circuit 21 includes comparators 22 and 23 and a determination circuit 24. The detection circuit 21 is supplied with power from the DC power source Vcc through the inner lead terminal 12a.
The non-inverting input terminal of the comparator 22 is connected to the ground electrode pad 18a, and the inverting input terminal of the comparator 22 is connected to the ground electrode pad 18b. Then, the comparator 22 compares the voltages of the ground electrode pads 18 a and 18 b and outputs an output signal as a comparison result to the determination circuit 24.
The non-inverting input terminal of the comparator 23 is connected to the ground electrode pad 18b, and the inverting input terminal of the comparator 23 is connected to the ground electrode pad 18c. The comparator 23 compares the voltages of the ground electrode pads 18b and 18c and outputs an output signal as a comparison result to the determination circuit 24.
The determination circuit 24 determines whether or not each bonding wire 14a to 14c has an open defect based on the comparison result of the comparators 22 and 23.

［２−４］第２実施形態における各ボンディングワイヤ１４ａ〜１４ｃの検査システムは検出回路２１から構成されている。   [2-4] The inspection system for the bonding wires 14 a to 14 c in the second embodiment includes the detection circuit 21.

［第２実施形態の作用・効果］
各ボンディングワイヤ１４ａ〜１４ｃが正常にワイヤボンディングされている場合には、各アース用電極パッド１８ａ〜１８ｃは各ボンディングワイヤ１４ａ〜１４ｃからインナーリード端子１２ｂを介して直流電源Ｖccのアースに接続されているため、各アース用電極パッド１８ａ〜１８ｃの電圧値は０Ｖである。 [Operation and Effect of Second Embodiment]
When the bonding wires 14a to 14c are normally wire-bonded, the ground electrode pads 18a to 18c are connected to the ground of the DC power source Vcc from the bonding wires 14a to 14c via the inner lead terminals 12b. Therefore, the voltage value of each earthing electrode pad 18a-18c is 0V.

しかし、ボンディングワイヤ１４ａ〜１４ｃがオープン不良を起こすと、そのボンディングワイヤ１４ａ〜１４ｃに接続されているアース用電極パッド１８ａ〜１８ｃはアースから浮くため、そのアースから浮いたアース用電極パッド１８ａ〜１８ｃは０Ｖよりも高い電圧値に持ち上がる。
つまり、オープン不良を起こしたボンディングワイヤ１４ａ〜１４ｃに接続されているアース用電極パッド１８ａ〜１８ｃは、接続されているアナログ回路１６ａ〜１６ｃの内部抵抗がプルアップ抵抗として機能し、その内部抵抗を介して直流電源Ｖccのプラス側に接続される。 However, if the bonding wires 14a to 14c cause an open failure, the ground electrode pads 18a to 18c connected to the bonding wires 14a to 14c float from the ground, and therefore the ground electrode pads 18a to 18c float from the ground. Rises to a voltage value higher than 0V.
That is, in the ground electrode pads 18a to 18c connected to the bonding wires 14a to 14c that have caused the open failure, the internal resistance of the connected analog circuits 16a to 16c functions as a pull-up resistor. To the positive side of the DC power supply Vcc.

各コンパレータ２２，２３は、非反転入力端子の電圧と反転入力端子の電圧とを比較し、非反転入力端子の電圧が反転入力端子の電圧よりも高い場合はハイレベルの出力信号を出力し、反転入力端子の電圧が非反転入力端子の電圧よりも高い場合はローレベルの出力信号を出力し、反転入力端子の電圧が非反転入力端子の電圧と等しい場合は０Ｖの出力信号を出力する。   Each of the comparators 22 and 23 compares the voltage at the non-inverting input terminal with the voltage at the inverting input terminal, and outputs a high level output signal when the voltage at the non-inverting input terminal is higher than the voltage at the inverting input terminal. When the voltage at the inverting input terminal is higher than the voltage at the non-inverting input terminal, a low-level output signal is output. When the voltage at the inverting input terminal is equal to the voltage at the non-inverting input terminal, an output signal of 0 V is output.

そのため、各ボンディングワイヤ１４ｂ，１４ｃが正常にワイヤボンディングされており、ボンディングワイヤ１４ａのみがオープン不良を起こしている場合には、各アース用電極パッド１８ｂ，１８ｃの電圧値は共に０Ｖになり、アース用電極パッド１８ａの電圧値は０Ｖよりも高い電圧値になる。
従って、コンパレータ２２の出力信号はハイレベルになり、コンパレータ２３の出力信号は０Ｖになる。 For this reason, when the bonding wires 14b and 14c are normally wire-bonded and only the bonding wire 14a has an open failure, the voltage values of the ground electrode pads 18b and 18c are both 0V, The voltage value of the electrode pad 18a is a voltage value higher than 0V.
Therefore, the output signal of the comparator 22 becomes high level, and the output signal of the comparator 23 becomes 0V.

また、各ボンディングワイヤ１４ａ，１４ｃが正常にワイヤボンディングされており、ボンディングワイヤ１４ｂのみがオープン不良を起こしている場合には、各アース用電極パッド１８ａ，１８ｃの電圧値は共に０Ｖになり、アース用電極パッド１８ｂの電圧値は０Ｖよりも高い電圧値になる。
従って、コンパレータ２２の出力信号はローレベルになり、コンパレータ２３の出力信号はハイレベルになる。 In addition, when the bonding wires 14a and 14c are normally wire-bonded and only the bonding wire 14b has an open defect, the voltage values of the ground electrode pads 18a and 18c are both 0V, and the ground The voltage value of the electrode pad 18b is a voltage value higher than 0V.
Therefore, the output signal of the comparator 22 becomes low level, and the output signal of the comparator 23 becomes high level.

また、各ボンディングワイヤ１４ａ，１４ｂが正常にワイヤボンディングされており、ボンディングワイヤ１４ｃのみがオープン不良を起こしている場合には、各アース用電極パッド１８ａ，１８ｂの電圧値は共に０Ｖになり、アース用電極パッド１８ｃの電圧値は０Ｖよりも高い電圧値になる。
従って、コンパレータ２２の出力信号は０Ｖになり、コンパレータ２３の出力信号はローレベルになる。 Further, when the bonding wires 14a and 14b are normally wire-bonded and only the bonding wire 14c has an open defect, the voltage values of the ground electrode pads 18a and 18b are both 0 V, and the ground The voltage value of the electrode pad 18c is a voltage value higher than 0V.
Therefore, the output signal of the comparator 22 becomes 0V, and the output signal of the comparator 23 becomes low level.

また、ボンディングワイヤ１４ｃのみが正常にワイヤボンディングされており、各ボンディングワイヤ１４ａ，１４ｂがオープン不良を起こしている場合には、アース用電極パッド１８ｃの電圧値は０Ｖになり、各アース用電極パッド１８ａ，１８ｂの電圧値は０Ｖよりも高い等しい電圧値になる。
従って、コンパレータ２２の出力信号は０Ｖになり、コンパレータ２３の出力信号はハイレベルになる。 In addition, when only the bonding wire 14c is normally wire-bonded and each bonding wire 14a, 14b has an open defect, the voltage value of the ground electrode pad 18c becomes 0V, and each ground electrode pad The voltage values of 18a and 18b are equal voltage values higher than 0V.
Therefore, the output signal of the comparator 22 becomes 0V, and the output signal of the comparator 23 becomes high level.

また、ボンディングワイヤ１４ａのみが正常にワイヤボンディングされており、各ボンディングワイヤ１４ｂ，１４ｃがオープン不良を起こしている場合には、アース用電極パッド１８ａの電圧値は０Ｖになり、各アース用電極パッド１８ｂ，１８ｃの電圧値は０Ｖよりも高い等しい電圧値になる。
従って、コンパレータ２２の出力信号はローレベルになり、コンパレータ２３の出力信号は０Ｖになる。 When only the bonding wire 14a is normally wire-bonded and each bonding wire 14b, 14c has an open defect, the voltage value of the ground electrode pad 18a becomes 0V, and each ground electrode pad The voltage values of 18b and 18c are equal voltage values higher than 0V.
Therefore, the output signal of the comparator 22 becomes low level, and the output signal of the comparator 23 becomes 0V.

また、ボンディングワイヤ１４ｂのみが正常にワイヤボンディングされており、各ボンディングワイヤ１４ａ，１４ｃがオープン不良を起こしている場合には、アース用電極パッド１８ｂの電圧値は０Ｖになり、各アース用電極パッド１８ａ，１８ｃの電圧値は０Ｖよりも高い等しい電圧値になる。
従って、コンパレータ２２の出力信号はハイレベルになり、コンパレータ２３の出力信号はローレベルになる。 In addition, when only the bonding wire 14b is normally wire-bonded and each bonding wire 14a, 14c has an open defect, the voltage value of the ground electrode pad 18b becomes 0V, and each ground electrode pad The voltage values of 18a and 18c are equal voltage values higher than 0V.
Therefore, the output signal of the comparator 22 becomes high level, and the output signal of the comparator 23 becomes low level.

また、全てのボンディングワイヤ１４ａ〜１４ｃがオープン不良を起こしている場合には、各アース用電極パッド１８ａ〜１８ｃの電圧値は０Ｖよりも高い等しい電圧値になる。
従って、各コンパレータ２２，２３の出力信号は共に０Ｖになる。 When all of the bonding wires 14a to 14c have an open defect, the voltage values of the ground electrode pads 18a to 18c are equal to higher than 0V.
Accordingly, the output signals of the comparators 22 and 23 are both 0V.

そこで、各コンパレータ２２，２３の出力信号のレベルを判定回路２４によって判定すれば、各ボンディングワイヤ１４ａ〜１４ｃのそれぞれについてオープン不良の有無を正確に検出することができる。   Therefore, if the level of the output signal of each comparator 22, 23 is determined by the determination circuit 24, the presence or absence of open defects can be accurately detected for each of the bonding wires 14a to 14c.

そして、第２実施形態における各ボンディングワイヤ１４ａ〜１４ｃの検査システムは検出回路２１から構成されているが、検出回路２１は簡単な構成で安価に実現可能である。
従って、第２実施形態は、特許文献１および特許文献２の技術に比べて低コストに提供することができる。 And the inspection system of each bonding wire 14a-14c in 2nd Embodiment is comprised from the detection circuit 21, but the detection circuit 21 is realizable by simple structure at low cost.
Therefore, 2nd Embodiment can be provided at low cost compared with the technique of patent document 1 and patent document 2. FIG.

＜第３実施形態＞
図３は、第３実施形態の概略構成を説明するための回路図である。
第３実施形態の構成において、第１実施形態の構成と異なるのは以下の点だけである。 <Third Embodiment>
FIG. 3 is a circuit diagram for explaining a schematic configuration of the third embodiment.
The configuration of the third embodiment is different from the configuration of the first embodiment only in the following points.

［３−１］電流検出器ＣＤが省かれ、インナーリード端子１２ｃが直流電源Ｖccに直接接続されている。
［３−２］インナーリード端子１２ａに連結接続されたアウターリード端子（図示略）は直流電源Ｖccに接続され、インナーリード端子１２ａには直流電源Ｖccのプラス電圧Ｖccが印加されている。 [3-1] The current detector CD is omitted, and the inner lead terminal 12c is directly connected to the DC power source Vcc.
[3-2] An outer lead terminal (not shown) connected to the inner lead terminal 12a is connected to a DC power source Vcc, and a positive voltage Vcc of the DC power source Vcc is applied to the inner lead terminal 12a.

［３−３］検出回路１５が検出回路３１に置き換えられている。
検出回路３１は、各トランジスタＴａ〜Ｔｃ、各コンパレータ２２，２３、判定回路２４から構成されている。
各コンパレータ２２，２３および判定回路２４の構成は、第２実施形態の検出回路２１と同じである。
［３−４］第３実施形態における各ボンディングワイヤ１４ａ〜１４ｃの検査システムは検出回路３１から構成されている。 [3-3] The detection circuit 15 is replaced with the detection circuit 31.
The detection circuit 31 includes transistors Ta to Tc, comparators 22 and 23, and a determination circuit 24.
The configurations of the comparators 22 and 23 and the determination circuit 24 are the same as those of the detection circuit 21 of the second embodiment.
[3-4] The inspection system for each of the bonding wires 14 a to 14 c in the third embodiment includes a detection circuit 31.

［第３実施形態の作用・効果］
半導体装置１０の製造時にボンディングワイヤの接続状態を検査する際に、検出回路３１は、各トランジスタＴａ〜Ｔｃのゲートに入力する制御信号Φａ〜Φｃの全てをローレベルに制御することにより、全てのトランジスタＴａ〜Ｔｃをアクティブ化してオンさせる。
各トランジスタＴａ〜Ｔｃがオンしたとき、各アース用電極パッド１８ａ〜１８ｃは、各トランジスタＴａ〜Ｔｃからインナーリード端子１２ｃを介して直流電源Ｖccのプラス側に接続されている。 [Operation and Effect of Third Embodiment]
When inspecting the connection state of the bonding wires at the time of manufacturing the semiconductor device 10, the detection circuit 31 controls all of the control signals Φa to Φc input to the gates of the transistors Ta to Tc to be at a low level. The transistors Ta to Tc are activated and turned on.
When the transistors Ta to Tc are turned on, the ground electrode pads 18a to 18c are connected to the positive side of the DC power source Vcc from the transistors Ta to Tc via the inner lead terminals 12c.

そして、第３実施形態においても、第２実施形態と同様に、各ボンディングワイヤ１４ａ〜１４ｃが正常にワイヤボンディングされている場合には、各アース用電極パッド１８ａ〜１８ｃは各ボンディングワイヤ１４ａ〜１４ｃからインナーリード端子１２ｂを介して直流電源Ｖccのアースに接続されているため、各アース用電極パッド１８ａ〜１８ｃの電圧値は０Ｖである。   In the third embodiment, similarly to the second embodiment, when the bonding wires 14a to 14c are normally wire-bonded, the ground electrode pads 18a to 18c are connected to the bonding wires 14a to 14c. Are connected to the ground of the DC power source Vcc through the inner lead terminal 12b, and the voltage values of the ground electrode pads 18a to 18c are 0V.

しかし、ボンディングワイヤ１４ａ〜１４ｃがオープン不良を起こすと、そのボンディングワイヤ１４ａ〜１４ｃに接続されているアース用電極パッド１８ａ〜１８ｃはアースから浮くため、そのアースから浮いたアース用電極パッド１８ａ〜１８ｃは、接続されているトランジスタＴａ〜Ｔｃのオン抵抗がプルアップ抵抗として機能し、そのオン抵抗を介して直流電源Ｖccのプラス側に接続されることになる。   However, if the bonding wires 14a to 14c cause an open failure, the ground electrode pads 18a to 18c connected to the bonding wires 14a to 14c float from the ground, and therefore the ground electrode pads 18a to 18c float from the ground. In this case, the on-resistances of the connected transistors Ta to Tc function as a pull-up resistor, and are connected to the plus side of the DC power source Vcc via the on-resistance.

ここで、各アナログ回路１６ａ〜１６ｃは多数の回路素子から構成されているため、各アナログ回路１６ａ〜１６ｃの内部抵抗は、１個のトランジスタＴａ〜Ｔｃのオン抵抗よりも大きくなる。   Here, since each analog circuit 16a to 16c is composed of a large number of circuit elements, the internal resistance of each analog circuit 16a to 16c is larger than the on-resistance of one transistor Ta to Tc.

そのため、各アナログ回路１６ａ〜１６ｃの内部抵抗をプルアップ抵抗として機能させる第２実施形態に比べ、各トランジスタＴａ〜Ｔｃのオン抵抗をプルアップ抵抗として機能させる第３実施形態では、プルアップ抵抗が小さいことから、オープン不良を起こしたボンディングワイヤ１４ａ〜１４ｃに接続されているアース用電極パッド１８ａ〜１８ｃ（アースから浮いたアース用電極パッド）の電圧を、０Ｖよりも高い電圧（高電位）により確実に持ち上げることができる。   Therefore, compared to the second embodiment in which the internal resistances of the analog circuits 16a to 16c function as pull-up resistors, the third embodiment in which the on-resistances of the transistors Ta to Tc function as pull-up resistors have a pull-up resistor. Since the voltage is small, the voltage of the ground electrode pads 18a to 18c (ground electrode pads floating from the ground) connected to the bonding wires 14a to 14c causing the open failure is set to a voltage (high potential) higher than 0V. Can be lifted reliably.

第３実施形態における各コンパレータ２２，２３および判定回路２４の動作は、第２実施形態と同じである。
また、第３実施形態の検出回路３１は、第２実施形態の検出回路２１よりは複雑な構成であるものの、特許文献１および特許文献２の技術に比べれば、遙かに簡単な構成で安価に実現可能である。
従って、第３実施形態によれば、第２実施形態の前記作用・効果を更に確実に得ることができる。 The operations of the comparators 22 and 23 and the determination circuit 24 in the third embodiment are the same as those in the second embodiment.
Further, the detection circuit 31 of the third embodiment has a more complicated configuration than the detection circuit 21 of the second embodiment, but is much simpler and less expensive than the techniques of Patent Document 1 and Patent Document 2. Is feasible.
Therefore, according to the third embodiment, the operation and effect of the second embodiment can be obtained more reliably.

＜第４実施形態＞
図４は、第４実施形態の概略構成を説明するための回路図である。
第４実施形態の構成において、第１実施形態の構成と異なるのは以下の点だけである。 <Fourth embodiment>
FIG. 4 is a circuit diagram for explaining a schematic configuration of the fourth embodiment.
The configuration of the fourth embodiment is different from the configuration of the first embodiment only in the following points.

［４−１］インナーリード端子１２ｃが省かれている。
［４−２］インナーリード端子１２ａに連結接続されたアウターリード端子（図示略）は電流検出器ＣＤを介して直流電源Ｖccに接続され、インナーリード端子１２ａには直流電源Ｖccのプラス電圧Ｖccが印加されている。
電流検出器ＣＤは直流電源Ｖccからインナーリード端子１２ａに流れる電流値を検出し、その検出した電流値を判定回路４２へ出力する。 [4-1] The inner lead terminal 12c is omitted.
[4-2] An outer lead terminal (not shown) connected to the inner lead terminal 12a is connected to the DC power source Vcc via the current detector CD, and a positive voltage Vcc of the DC power source Vcc is applied to the inner lead terminal 12a. Applied.
The current detector CD detects the current value flowing from the DC power source Vcc to the inner lead terminal 12a, and outputs the detected current value to the determination circuit 42.

［４−３］検出回路４１は、ＮチャネルＭＯＳトランジスタＴｄ〜Ｔｆおよび判定回路４２から構成されている。
各トランジスタＴａ〜Ｔｆのソースは半導体チップ１１内部のアースを介してインナーリード端子１２ｂに接続され、各トランジスタＴｄ〜Ｔｆのドレインはそれぞれ各プラス電源用電極パッド１７ａ〜１７ｃに接続されている。
判定回路４２は、電流検出器ＣＤが検出した電流値に基づいて、各ボンディングワイヤ１４ａ〜１４ｃのオープン不良の有無を判定する。
尚、判定回路４２には、直流電源Ｖccからインナーリード端子１２ａを介して電源が供給されている。 [4-3] The detection circuit 41 includes N-channel MOS transistors Td to Tf and a determination circuit 42.
The sources of the transistors Ta to Tf are connected to the inner lead terminal 12b through the ground inside the semiconductor chip 11, and the drains of the transistors Td to Tf are connected to the positive power supply electrode pads 17a to 17c, respectively.
The determination circuit 42 determines the presence / absence of an open defect in each of the bonding wires 14a to 14c based on the current value detected by the current detector CD.
The determination circuit 42 is supplied with power from the DC power source Vcc through the inner lead terminal 12a.

［４−４］第４実施形態における各ボンディングワイヤ１３ａ〜１３ｃの検査システム４３は、検出回路４１および電流検出器ＣＤから構成されている。   [4-4] The inspection system 43 for each of the bonding wires 13a to 13c in the fourth embodiment includes a detection circuit 41 and a current detector CD.

［第４実施形態の作用・効果］
半導体装置１０の製造時にボンディングワイヤの接続状態を検査する際に、検出回路４１は、各トランジスタＴｄ〜Ｔｆのゲートに入力する制御信号Φｄ〜Φｆの内の１つをハイレベルに制御することにより、各トランジスタＴｄ〜Ｔｆの内の１つをアクティブ化してオンさせる。 [Operations and effects of the fourth embodiment]
When the bonding state of the bonding wire is inspected at the time of manufacturing the semiconductor device 10, the detection circuit 41 controls one of the control signals Φd to Φf input to the gates of the transistors Td to Tf to a high level. , One of the transistors Td to Tf is activated and turned on.

トランジスタＴｄがオンしたとき、ボンディングワイヤ１３ａが正常にワイヤボンディングされてオープン不良を起こしていなければ、直流電源Ｖccのプラス側→インナーリード端子１２ａ→プラス電源用電極パッド１７ａ→ボンディングワイヤ１３ａ→トランジスタＴｄ→インナーリード端子１２ｂ→直流電源Ｖccのアース（マイナス側）の経路で電流Ｉｄが流れる。
トランジスタＴｅがオンしたとき、ボンディングワイヤ１３ｂが正常にワイヤボンディングされてオープン不良を起こしていなければ、直流電源Ｖccのプラス側→インナーリード端子１２ａ→プラス電源用電極パッド１７ｂ→ボンディングワイヤ１３ｂ→トランジスタＴｅ→インナーリード端子１２ｂ→直流電源Ｖccのアースの経路で電流Ｉｅが流れる。
トランジスタＴｆがオンしたとき、ボンディングワイヤ１３ｃが正常にワイヤボンディングされてオープン不良を起こしていなければ、直流電源Ｖccのプラス側→インナーリード端子１２ａ→プラス電源用電極パッド１７ｂ→ボンディングワイヤ１３ｃ→トランジスタＴｆ→インナーリード端子１２ｂ→直流電源Ｖccのアースの経路で電流Ｉｆが流れる。 When the transistor Td is turned on and the bonding wire 13a is normally wire-bonded and no open failure has occurred, the positive side of the DC power source Vcc → the inner lead terminal 12a → the positive power electrode pad 17a → the bonding wire 13a → the transistor Td → Inner lead terminal 12b → Current Id flows through the ground (minus side) path of DC power supply Vcc.
When the transistor Te is turned on, if the bonding wire 13b is normally wire-bonded and does not cause an open failure, the positive side of the DC power source Vcc → the inner lead terminal 12a → the positive power electrode pad 17b → the bonding wire 13b → the transistor Te → Inner lead terminal 12b → Current Ie flows through the ground path of the DC power source Vcc.
When the transistor Tf is turned on and the bonding wire 13c is normally wire-bonded and does not cause an open defect, the positive side of the DC power source Vcc → the inner lead terminal 12a → the positive power electrode pad 17b → the bonding wire 13c → the transistor Tf → Inner lead terminal 12b → Current If flows through the ground path of the DC power source Vcc.

そして、各トランジスタＴｄ〜Ｔｆがオンしたとき、各ボンディングワイヤ１３ａ〜１３ｃがオープン不良を起こしていれば、各電流Ｉｄ〜Ｉｆは流れず電流値は０Ａになる。   When the transistors Td to Tf are turned on and the bonding wires 13a to 13c are open, the currents Id to If do not flow and the current value becomes 0A.

そこで、各トランジスタＴｄ〜Ｔｆを順次１つずつオンさせ、各トランジスタＴｄ〜Ｔｆがオンしたときの各電流Ｉｄ〜Ｉｆの電流値を電流検出器ＣＤによって検出し、その各電流Ｉｄ〜Ｉｆの電流値を判定回路４２によって判定すれば、各ボンディングワイヤ１３ａ〜１３ｃのそれぞれについてオープン不良の有無を正確に検出することができる。   Therefore, the transistors Td to Tf are turned on one by one, the current values of the currents Id to If when the transistors Td to Tf are turned on are detected by the current detector CD, and the currents of the currents Id to If are detected. If the value is determined by the determination circuit 42, the presence or absence of an open defect can be accurately detected for each of the bonding wires 13a to 13c.

そして、第４実施形態における各ボンディングワイヤ１３ａ〜１３ｃの検査システム４３は検出回路４１および電流検出器ＣＤから構成されているが、検出回路４１および電流検出器ＣＤは簡単な構成で安価に実現可能である。
従って、第４実施形態は、特許文献１および特許文献２の技術に比べて低コストに提供することができる。 The inspection system 43 for the bonding wires 13a to 13c in the fourth embodiment includes the detection circuit 41 and the current detector CD. However, the detection circuit 41 and the current detector CD can be realized with a simple configuration at low cost. It is.
Therefore, the fourth embodiment can be provided at a lower cost than the techniques of Patent Document 1 and Patent Document 2.

＜第５実施形態＞
図５は、第５実施形態の概略構成を説明するための回路図である。
第５実施形態の構成において、第４実施形態の構成と異なるのは以下の点だけである。 <Fifth Embodiment>
FIG. 5 is a circuit diagram for explaining a schematic configuration of the fifth embodiment.
The configuration of the fifth embodiment is different from the configuration of the fourth embodiment only in the following points.

［５−１］電流検出器ＣＤが省かれ、インナーリード端子１２ａが直流電源Ｖccに直接接続されている。
［５−２］検出回路１５が検出回路５１に置き換えられている。
検出回路５１は、コンパレータ５２，５３および判定回路５４から構成されている。尚、検出回路５１には、直流電源Ｖccからインナーリード端子１２ａを介して電源が供給されている。
コンパレータ５２の非反転入力端子はプラス電源用電極パッド１７ａに接続され、コンパレータ５２の反転入力端子はプラス電源用電極パッド１７ｂに接続されている。そして、コンパレータ５２は各プラス電源用電極パッド１７ａ，１７ｂの電圧を比較し、その比較結果である出力信号を判定回路５４へ出力する。
コンパレータ５３の非反転入力端子はプラス電源用電極パッド１７ｂに接続され、コンパレータ５３の反転入力端子はプラス電源用電極パッド１７ｃに接続されている。そして、コンパレータ５３は各プラス電源用電極パッド１７ｂ，１７ｃの電圧を比較し、その比較結果である出力信号を判定回路５４へ出力する。
判定回路５４は、各コンパレータ５２，５３の比較結果に基づいて、各ボンディングワイヤ１３ａ〜１３ｃのオープン不良の有無を判定する。 [5-1] The current detector CD is omitted, and the inner lead terminal 12a is directly connected to the DC power source Vcc.
[5-2] The detection circuit 15 is replaced with the detection circuit 51.
The detection circuit 51 includes comparators 52 and 53 and a determination circuit 54. The detection circuit 51 is supplied with power from the DC power source Vcc via the inner lead terminal 12a.
The non-inverting input terminal of the comparator 52 is connected to the plus power electrode pad 17a, and the inverting input terminal of the comparator 52 is connected to the plus power electrode pad 17b. The comparator 52 compares the voltages of the positive power supply electrode pads 17 a and 17 b and outputs an output signal as a comparison result to the determination circuit 54.
The non-inverting input terminal of the comparator 53 is connected to the positive power electrode pad 17b, and the inverting input terminal of the comparator 53 is connected to the positive power electrode pad 17c. The comparator 53 compares the voltages of the positive power supply electrode pads 17 b and 17 c and outputs an output signal as a comparison result to the determination circuit 54.
The determination circuit 54 determines whether or not each bonding wire 13a to 13c has an open defect based on the comparison result of the comparators 52 and 53.

［５−４］第５実施形態における各ボンディングワイヤ１３ａ〜１３ｃの検査システムは検出回路５１から構成されている。   [5-4] The inspection system for each of the bonding wires 13 a to 13 c in the fifth embodiment includes a detection circuit 51.

［第５実施形態の作用・効果］
各ボンディングワイヤ１３ａ〜１３ｃが正常にワイヤボンディングされている場合には、各プラス電源用電極パッド１７ａ〜１７ｃは各ボンディングワイヤ１３ａ〜１３ｃからインナーリード端子１２ａを介して直流電源Ｖccのプラス側に接続されているため、各プラス電源用電極パッド１７ａ〜１７ｃの電圧値はプラス電圧Ｖccである。 [Operation and Effect of Fifth Embodiment]
When the bonding wires 13a to 13c are normally wire-bonded, the positive power supply electrode pads 17a to 17c are connected to the positive side of the DC power supply Vcc from the bonding wires 13a to 13c via the inner lead terminals 12a. Therefore, the voltage value of each of the positive power supply electrode pads 17a to 17c is the positive voltage Vcc.

しかし、ボンディングワイヤ１３ａ〜１３ｃがオープン不良を起こすと、そのボンディングワイヤ１３ａ〜１３ｃに接続されているプラス電源用電極パッド１７ａ〜１７ｃは直流電源Ｖccから浮くため、その直流電源Ｖccから浮いたプラス電源用電極パッド１７ａ〜１７ｃはプラス電圧Ｖccよりも低い電圧値に引き下がる。
つまり、オープン不良を起こしたボンディングワイヤ１３ａ〜１３ｃに接続されているプラス電源用電極パッド１７ａ〜１７ｃは、接続されているアナログ回路１６ａ〜１６ｃの内部抵抗がプルダウン抵抗として機能し、その内部抵抗を介して直流電源Ｖccのアースに接続されることになる。 However, if the bonding wires 13a to 13c cause an open failure, the positive power source electrode pads 17a to 17c connected to the bonding wires 13a to 13c float from the DC power source Vcc, so that the positive power source floats from the DC power source Vcc. The electrode pads 17a to 17c are pulled down to a voltage value lower than the plus voltage Vcc.
That is, in the positive power supply electrode pads 17a to 17c connected to the bonding wires 13a to 13c in which the open failure has occurred, the internal resistances of the connected analog circuits 16a to 16c function as pull-down resistors. To be connected to the ground of the DC power source Vcc.

各コンパレータ５２，５３は、非反転入力端子の電圧と反転入力端子の電圧とを比較し、非反転入力端子の電圧が反転入力端子の電圧よりも高い場合はハイレベルの出力信号を出力し、反転入力端子の電圧が非反転入力端子の電圧よりも高い場合はローレベルの出力信号を出力し、反転入力端子の電圧が非反転入力端子の電圧と等しい場合は０Ｖの出力信号を出力する。   Each of the comparators 52 and 53 compares the voltage at the non-inverting input terminal with the voltage at the inverting input terminal, and outputs a high level output signal when the voltage at the non-inverting input terminal is higher than the voltage at the inverting input terminal. When the voltage at the inverting input terminal is higher than the voltage at the non-inverting input terminal, a low-level output signal is output. When the voltage at the inverting input terminal is equal to the voltage at the non-inverting input terminal, an output signal of 0 V is output.

そのため、各ボンディングワイヤ１３ｂ，１３ｃが正常にワイヤボンディングされており、ボンディングワイヤ１３ａのみがオープン不良を起こしている場合には、各プラス電源用電極パッド１７ｂ，１７ｃの電圧値は共にプラス電圧Ｖccになり、プラス電源用電極パッド１７ａの電圧値はプラス電圧Ｖccよりも低い電圧値になる。
従って、コンパレータ５２の出力信号はローレベルになり、コンパレータ５３の出力信号は０Ｖになる。 Therefore, when the bonding wires 13b and 13c are normally wire-bonded and only the bonding wire 13a has an open defect, the voltage values of the positive power supply electrode pads 17b and 17c are both set to the positive voltage Vcc. Thus, the voltage value of the positive power supply electrode pad 17a is lower than the positive voltage Vcc.
Therefore, the output signal of the comparator 52 becomes low level, and the output signal of the comparator 53 becomes 0V.

また、各ボンディングワイヤ１３ａ，１３ｃが正常にワイヤボンディングされており、ボンディングワイヤ１３ｂのみがオープン不良を起こしている場合には、各プラス電源用電極パッド１７ａ，１７ｃの電圧値は共に０Ｖになり、プラス電源用電極パッド１７ｂの電圧値はプラス電圧Ｖccよりも低い電圧値になる。
従って、コンパレータ５２の出力信号はハイレベルになり、コンパレータ５３の出力信号はローレベルになる。 When the bonding wires 13a and 13c are normally wire-bonded and only the bonding wire 13b has an open defect, the voltage values of the positive power supply electrode pads 17a and 17c are both 0V. The voltage value of the positive power supply electrode pad 17b is lower than the positive voltage Vcc.
Therefore, the output signal of the comparator 52 becomes high level, and the output signal of the comparator 53 becomes low level.

また、各ボンディングワイヤ１３ａ，１３ｂが正常にワイヤボンディングされており、ボンディングワイヤ１３ｃのみがオープン不良を起こしている場合には、各プラス電源用電極パッド１７ａ，１７ｂの電圧値は共に０Ｖになり、プラス電源用電極パッド１７ｃの電圧値はプラス電圧Ｖccよりも低い電圧値になる。
従って、コンパレータ５２の出力信号は０Ｖになり、コンパレータ５３の出力信号はハイレベルになる。 When the bonding wires 13a and 13b are normally wire-bonded and only the bonding wire 13c has an open defect, the voltage values of the positive power supply electrode pads 17a and 17b are both 0V. The voltage value of the positive power supply electrode pad 17c is lower than the positive voltage Vcc.
Therefore, the output signal of the comparator 52 becomes 0V, and the output signal of the comparator 53 becomes high level.

また、ボンディングワイヤ１３ｃのみが正常にワイヤボンディングされており、各ボンディングワイヤ１３ａ，１３ｂがオープン不良を起こしている場合には、プラス電源用電極パッド１７ｃの電圧値は０Ｖになり、各プラス電源用電極パッド１７ａ，１７ｂの電圧値はプラス電圧Ｖccよりも低い等しい電圧値になる。
従って、コンパレータ５２の出力信号は０Ｖになり、コンパレータ５３の出力信号はローレベルになる。 In addition, when only the bonding wire 13c is normally wire-bonded and each bonding wire 13a, 13b has an open defect, the voltage value of the positive power electrode pad 17c becomes 0V, and each positive power source The voltage values of the electrode pads 17a and 17b become equal voltage values lower than the plus voltage Vcc.
Therefore, the output signal of the comparator 52 becomes 0V, and the output signal of the comparator 53 becomes low level.

また、ボンディングワイヤ１３ａのみが正常にワイヤボンディングされており、各ボンディングワイヤ１３ｂ，１３ｃがオープン不良を起こしている場合には、プラス電源用電極パッド１７ａの電圧値は０Ｖになり、各プラス電源用電極パッド１７ｂ，１７ｃの電圧値はプラス電圧Ｖccよりも低い等しい電圧値になる。
従って、コンパレータ５２の出力信号はハイレベルになり、コンパレータ５３の出力信号は０Ｖになる。 Further, when only the bonding wire 13a is normally wire-bonded and each bonding wire 13b, 13c has an open defect, the voltage value of the positive power electrode pad 17a becomes 0V, and each positive power source The voltage values of the electrode pads 17b and 17c become equal voltage values lower than the plus voltage Vcc.
Therefore, the output signal of the comparator 52 becomes high level, and the output signal of the comparator 53 becomes 0V.

また、ボンディングワイヤ１３ｂのみが正常にワイヤボンディングされており、各ボンディングワイヤ１３ａ，１３ｃがオープン不良を起こしている場合には、プラス電源用電極パッド１７ｂの電圧値は０Ｖになり、各プラス電源用電極パッド１７ａ，１７ｃの電圧値はプラス電圧Ｖccよりも低い等しい電圧値になる。
従って、コンパレータ５２の出力信号はローレベルになり、コンパレータ５３の出力信号はハイレベルになる。 Further, when only the bonding wire 13b is normally wire-bonded and each bonding wire 13a, 13c has an open defect, the voltage value of the positive power electrode pad 17b becomes 0V, and each positive power source The voltage values of the electrode pads 17a and 17c become equal voltage values lower than the plus voltage Vcc.
Accordingly, the output signal of the comparator 52 becomes low level, and the output signal of the comparator 53 becomes high level.

また、全てのボンディングワイヤ１３ａ〜１３ｃがオープン不良を起こしている場合には、各プラス電源用電極パッド１７ａ〜１７ｃの電圧値はプラス電圧Ｖccよりも低い等しい電圧値になる。
従って、各コンパレータ５２，５３の出力信号は共に０Ｖになる。 When all the bonding wires 13a to 13c have an open failure, the voltage values of the positive power supply electrode pads 17a to 17c are equal to the voltage value lower than the positive voltage Vcc.
Accordingly, the output signals of the comparators 52 and 53 are both 0V.

そこで、各コンパレータ５２，５３の出力信号のレベルを判定回路５４によって判定すれば、各ボンディングワイヤ１３ａ〜１３ｃのそれぞれについてオープン不良の有無を正確に検出することができる。   Therefore, if the level of the output signal of each comparator 52, 53 is determined by the determination circuit 54, the presence or absence of an open defect can be accurately detected for each of the bonding wires 13a to 13c.

そして、第５実施形態における各ボンディングワイヤ１３ａ〜１３ｃの検査システムは検出回路５１から構成されているが、検出回路５１は簡単な構成で安価に実現可能である。
従って、第５実施形態は、特許文献１および特許文献２の技術に比べて低コストに提供することができる。 And although the inspection system of each bonding wire 13a-13c in 5th Embodiment is comprised from the detection circuit 51, the detection circuit 51 is realizable by simple structure at low cost.
Therefore, the fifth embodiment can be provided at a lower cost than the techniques of Patent Document 1 and Patent Document 2.

＜第６実施形態＞
図６は、第６実施形態の概略構成を説明するための回路図である。
第６実施形態の構成において、第４実施形態の構成と異なるのは以下の点だけである。 <Sixth Embodiment>
FIG. 6 is a circuit diagram for explaining a schematic configuration of the sixth embodiment.
The configuration of the sixth embodiment is different from the configuration of the fourth embodiment only in the following points.

［６−１］電流検出器ＣＤが省かれ、インナーリード端子１２ａが直流電源Ｖccに直接接続されている。
［６−２］検出回路４１が検出回路６１に置き換えられている。
検出回路６１は、各トランジスタＴｄ〜Ｔｆ、各コンパレータ５２，５３、判定回路５４から構成されている。
各コンパレータ５２，５３および判定回路５４の構成は、第５実施形態の検出回路５１と同じである。
［６−３］第６実施形態における各ボンディングワイヤ１３ａ〜１３ｃの検査システムは検出回路６１から構成されている。 [6-1] The current detector CD is omitted, and the inner lead terminal 12a is directly connected to the DC power source Vcc.
[6-2] The detection circuit 41 is replaced with a detection circuit 61.
The detection circuit 61 includes transistors Td to Tf, comparators 52 and 53, and a determination circuit 54.
The configurations of the comparators 52 and 53 and the determination circuit 54 are the same as those of the detection circuit 51 of the fifth embodiment.
[6-3] The inspection system for each of the bonding wires 13 a to 13 c in the sixth embodiment includes a detection circuit 61.

［第６実施形態の作用・効果］
半導体装置１０の製造時にボンディングワイヤの接続状態を検査する際に、検出回路６１は、各トランジスタＴｄ〜Ｔｆのゲートに入力する制御信号Φｄ〜Φｆの全てをローレベルに制御することにより、全てのトランジスタＴｄ〜Ｔｆをアクティブ化してオンさせる。
各トランジスタＴｄ〜Ｔｆがオンしたとき、各プラス電源用電極パッド１７ａ〜１７ｃは、各トランジスタＴｄ〜Ｔｆからインナーリード端子１２ｂを介して直流電源Ｖccのアースに接続されている。 [Operation and Effect of Sixth Embodiment]
When inspecting the connection state of the bonding wires at the time of manufacturing the semiconductor device 10, the detection circuit 61 controls all of the control signals Φd to Φf input to the gates of the transistors Td to Tf to a low level. The transistors Td to Tf are activated and turned on.
When the transistors Td to Tf are turned on, the positive power supply electrode pads 17a to 17c are connected to the ground of the DC power supply Vcc from the transistors Td to Tf via the inner lead terminals 12b.

そして、第６実施形態においても、第５実施形態と同様に、各ボンディングワイヤ１３ａ〜１３ｃが正常にワイヤボンディングされている場合には、各プラス電源用電極パッド１７ａ〜１７ｃは各ボンディングワイヤ１３ａ〜１３ｃからインナーリード端子１２ａを介して直流電源Ｖccのプラス側に接続されているため、各プラス電源用電極パッド１７ａ〜１７ｃの電圧値はプラス電圧Ｖccである。   Also in the sixth embodiment, as in the fifth embodiment, when the bonding wires 13a to 13c are normally wire-bonded, the positive power supply electrode pads 17a to 17c are connected to the bonding wires 13a to 13c. 13c is connected to the positive side of the DC power source Vcc via the inner lead terminal 12a, the voltage value of each of the positive power source electrode pads 17a to 17c is the positive voltage Vcc.

しかし、ボンディングワイヤ１３ａ〜１３ｃがオープン不良を起こすと、そのボンディングワイヤ１３ａ〜１３ｃに接続されているプラス電源用電極パッド１７ａ〜１７ｃは直流電源Ｖccから浮くため、その直流電源Ｖccから浮いたプラス電源用電極パッド１７ａ〜１７ｃは、接続されているトランジスタＴｄ〜Ｔｆのオン抵抗がプルダウン抵抗として機能し、そのオン抵抗を介して直流電源Ｖccのアースに接続されることになる。   However, if the bonding wires 13a to 13c cause an open failure, the positive power source electrode pads 17a to 17c connected to the bonding wires 13a to 13c float from the DC power source Vcc. Therefore, the positive power source floats from the DC power source Vcc. The on-resistances of the transistors Td to Tf connected to the electrode pads 17a to 17c function as pull-down resistors, and are connected to the ground of the DC power source Vcc via the on-resistances.

ここで、各アナログ回路１６ａ〜１６ｃは多数の回路素子から構成されているため、各アナログ回路１６ａ〜１６ｃの内部抵抗は、１個のトランジスタＴｄ〜Ｔｆのオン抵抗よりも大きくなる。   Here, since each analog circuit 16a to 16c is composed of a large number of circuit elements, the internal resistance of each analog circuit 16a to 16c is larger than the on-resistance of one transistor Td to Tf.

そのため、各アナログ回路１６ａ〜１６ｃの内部抵抗をプルダウン抵抗として機能させる第５実施形態に比べ、各トランジスタＴｄ〜Ｔｆのオン抵抗をプルダウン抵抗として機能させる第６実施形態では、プルダウン抵抗が小さいことから、オープン不良を起こしたボンディングワイヤ１３ａ〜１３ｃに接続されているプラス電源用電極パッド１７ａ〜１７ｃ（アースから浮いたプラス電源用電極パッド）の電圧を、プラス電圧Ｖccよりも低い電圧（低電位）により確実に引き下げることができる。   Therefore, compared with the fifth embodiment in which the internal resistances of the analog circuits 16a to 16c function as pull-down resistors, the sixth embodiment in which the on-resistances of the transistors Td to Tf function as pull-down resistors have a small pull-down resistance. The voltage of the positive power supply electrode pads 17a to 17c (the positive power supply electrode pads floating from the ground) connected to the bonding wires 13a to 13c causing the open failure is lower than the positive voltage Vcc (low potential). Can be reliably lowered.

第６実施形態における各コンパレータ５２，５３および判定回路５４の動作は、第５実施形態と同じである。
また、第６実施形態の検出回路６１は、第５実施形態の検出回路５１よりは複雑な構成であるものの、特許文献１および特許文献２の技術に比べれば、遙かに簡単な構成で安価に実現可能である。
従って、第６実施形態によれば、第５実施形態の前記作用・効果を更に確実に得ることができる。 The operations of the comparators 52 and 53 and the determination circuit 54 in the sixth embodiment are the same as those in the fifth embodiment.
Further, the detection circuit 61 of the sixth embodiment has a more complicated configuration than the detection circuit 51 of the fifth embodiment, but is much simpler and less expensive than the techniques of Patent Document 1 and Patent Document 2. Is feasible.
Therefore, according to the sixth embodiment, the functions and effects of the fifth embodiment can be obtained more reliably.

＜別の実施形態＞
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。 <Another embodiment>
The present invention is not limited to the above-described embodiments, and may be embodied as follows. Even in this case, operations and effects equivalent to or higher than those of the above-described embodiments can be obtained.

［１］第１実施形態および第３実施形態において、ＰチャネルＭＯＳトランジスタＴａ〜ＴｃをＰＮＰトランジスタに置き換えてもよい。
また、第４実施形態および第６実施形態において、ＮチャネルＭＯＳトランジスタＴｄ〜ＴｆをＮＰＮトランジスタに置き換えてもよい。
また、各トランジスタＴａ〜Ｔｃ，Ｔｄ〜Ｔｆは、ＭＯＳトランジスタやバイポーラトランジスタに限らず、どのようなスイッチング素子（例えば、ＳＩＴ、サイリスタなど）に置き換えてもよい。 [1] In the first and third embodiments, the P-channel MOS transistors Ta to Tc may be replaced with PNP transistors.
In the fourth and sixth embodiments, the N-channel MOS transistors Td to Tf may be replaced with NPN transistors.
The transistors Ta to Tc and Td to Tf are not limited to MOS transistors and bipolar transistors, and may be replaced with any switching element (for example, SIT, thyristor, etc.).

［２］図７は、第１実施形態の第１変形例を示す回路図である。
この第１変形例において、図１に示す第１実施形態と異なるのは、電流検出器ＣＤを検出回路１５の内部に設けている点だけである。
この第１変形例によれば、電流検出器ＣＤを半導体チップ１１上に集積化しているため、検査システム２０を更に小型化して低コスト化を図ることができる。
尚、第４実施形態においても、電流検出器ＣＤを検出回路４１の内部に設けるようにしてもよく、その場合には、電流検出器ＣＤを半導体チップ１１上に集積化しているため、検査システム４３を更に小型化して低コスト化を図ることができる。 [2] FIG. 7 is a circuit diagram showing a first modification of the first embodiment.
The first modification is different from the first embodiment shown in FIG. 1 only in that the current detector CD is provided in the detection circuit 15.
According to the first modification, since the current detector CD is integrated on the semiconductor chip 11, the inspection system 20 can be further reduced in size and cost can be reduced.
In the fourth embodiment, the current detector CD may be provided in the detection circuit 41. In this case, since the current detector CD is integrated on the semiconductor chip 11, an inspection system is provided. 43 can be further downsized to reduce the cost.

［３］図８は、第１実施形態の第２変形例を示す回路図である。
この第２変形例において、図１に示す第１実施形態と異なるのは、インナーリード端子１２ｂに連結接続されたアウターリード端子（図示略）が電流検出器ＣＤを介して直流電源Ｖccのアースに接続され、電流検出器ＣＤはインナーリード端子１２ｂから直流電源Ｖccのアースに流れる電流値を検出する点だけである。
この第２変形例でも、電流検出器ＣＤを用いて各電流Ｉａ〜Ｉｃを検出可能であるため、第１実施形態と同様の作用・効果が得られる。
尚、第４実施形態においても、電流検出器ＣＤがインナーリード端子１２ｂから直流電源Ｖccのアースに流れる電流値を検出するようにしてもよく、その場合にも、電流検出器ＣＤを用いて各電流Ｉｄ〜Ｉｆを検出可能であるため、同様の作用・効果が得られる。 [3] FIG. 8 is a circuit diagram showing a second modification of the first embodiment.
The second modification differs from the first embodiment shown in FIG. 1 in that an outer lead terminal (not shown) connected to the inner lead terminal 12b is connected to the ground of the DC power source Vcc via the current detector CD. The connected current detector CD is only for detecting the value of the current flowing from the inner lead terminal 12b to the ground of the DC power source Vcc.
Even in the second modification, since the currents Ia to Ic can be detected using the current detector CD, the same operation and effect as in the first embodiment can be obtained.
Also in the fourth embodiment, the current detector CD may detect the value of the current flowing from the inner lead terminal 12b to the ground of the DC power supply Vcc. Since the currents Id to If can be detected, similar actions and effects can be obtained.

［４］上記各実施形態では、検出回路１５，２１，３１，４１，５１，６１を半導体チップ１１上に集積化している。
しかし、半導体チップ１１とは別個に当該検出回路を設けたハイブリッドＩＣによって半導体装置１０を構成してもよい。
また、当該検出回路を半導体装置１０の外部に設けてもよい。
また、判定回路１９，２４，４２，５４のみを半導体装置１０の外部に設けてもよい。 [4] In the above embodiments, the detection circuits 15, 21, 31, 41, 51, 61 are integrated on the semiconductor chip 11.
However, the semiconductor device 10 may be configured by a hybrid IC provided with the detection circuit separately from the semiconductor chip 11.
Further, the detection circuit may be provided outside the semiconductor device 10.
Further, only the determination circuits 19, 24, 42, 54 may be provided outside the semiconductor device 10.

［５］第３実施形態において、各トランジスタＴａ〜Ｔｃを１つのＰチャネルＭＯＳトランジスタに置き換えてもよい。
また、第６実施形態において、各トランジスタＴｄ〜Ｔｆを１つのＮチャネルＭＯＳトランジスタに置き換えてもよい。 [5] In the third embodiment, each of the transistors Ta to Tc may be replaced with one P-channel MOS transistor.
In the sixth embodiment, each of the transistors Td to Tf may be replaced with one N-channel MOS transistor.

［６］上記各実施形態は３本のボンディングワイヤ１４ａ〜１４ｃ，１３ａ〜１３ｃを用いるトリプルボンディング技術に適用したものであるが、本発明は、２本のボンディングワイヤを用いるダブルボンディング技術に適用してもよく、４本以上のボンディングワイヤを用いるワイヤボンディング技術に適用してもよい。   [6] Although each of the above embodiments is applied to the triple bonding technique using three bonding wires 14a to 14c and 13a to 13c, the present invention is applied to a double bonding technique using two bonding wires. Alternatively, the present invention may be applied to a wire bonding technique using four or more bonding wires.

本発明を具体化した第１実施形態の概略構成を説明するための回路図である。It is a circuit diagram for demonstrating schematic structure of 1st Embodiment which actualized this invention. 本発明を具体化した第２実施形態の概略構成を説明するための回路図である。It is a circuit diagram for demonstrating schematic structure of 2nd Embodiment which actualized this invention. 本発明を具体化した第３実施形態の概略構成を説明するための回路図である。It is a circuit diagram for demonstrating schematic structure of 3rd Embodiment which actualized this invention. 本発明を具体化した第４実施形態の概略構成を説明するための回路図である。It is a circuit diagram for demonstrating schematic structure of 4th Embodiment which actualized this invention. 本発明を具体化した第５実施形態の概略構成を説明するための回路図である。It is a circuit diagram for demonstrating schematic structure of 5th Embodiment which actualized this invention. 本発明を具体化した第６実施形態の概略構成を説明するための回路図である。It is a circuit diagram for demonstrating schematic structure of 6th Embodiment which actualized this invention. 第１実施形態の第１変形例を示す回路図である。It is a circuit diagram which shows the 1st modification of 1st Embodiment. 第１実施形態の第２変形例を示す回路図である。It is a circuit diagram which shows the 2nd modification of 1st Embodiment.

符号の説明Explanation of symbols

１０…半導体装置
１１…半導体チップ
１２ａ〜１２ｃ…インナーリード端子
１４ａ〜１４ｃ，１３ａ〜１３ｃ…ボンディングワイヤ
１５，２１，３１，４１，５１，６１…検出回路
１７ａ〜１７ｃ…プラス電源用電極パッド
１８ａ〜１８ｃ…アース用電極パッド
１９，２４，４２，５４…判定回路
２２，２３，５２，５３…コンパレータ
Ｔａ〜Ｔｃ，Ｔｄ〜Ｔｆ…トランジスタ
Ｖcc…直流電源
ＣＤ…電流検出器 DESCRIPTION OF SYMBOLS 10 ... Semiconductor device 11 ... Semiconductor chip 12a-12c ... Inner lead terminal 14a-14c, 13a-13c ... Bonding wire 15, 21, 31, 41, 51, 61 ... Detection circuit 17a-17c ... Positive power supply electrode pad 18a- 18c ... Ground electrode pad 19, 24, 42, 54 ... Determination circuit 22, 23, 52, 53 ... Comparator Ta-Tc, Td-Tf ... Transistor Vcc ... DC power supply CD ... Current detector

Claims (7)

複数個の電極パッドと１個の端子とをそれぞれ接続する複数本のワイヤについて、そのワイヤのオープン不良を検出するワイヤ検査システムであって、
前記各電極パッド毎に当該電極パッドと前記端子の間に電流を流す電流供給手段と、
前記各電極パッド毎に当該電極パッドと前記端子の間に流れた電流値を検出する電流値検出手段と、
その電流値検出手段が検出した各電極パッド毎の電流値に基づいて、前記各ワイヤのそれぞれについてオープン不良の有無を判定する判定手段と
を備えたことを特徴とするワイヤ検査システム。 A wire inspection system for detecting an open defect of a plurality of wires respectively connecting a plurality of electrode pads and one terminal,
Current supply means for passing a current between the electrode pad and the terminal for each electrode pad;
Current value detection means for detecting a current value flowing between the electrode pad and the terminal for each electrode pad;
A wire inspection system comprising: determination means for determining the presence or absence of an open defect for each of the wires based on the current value for each electrode pad detected by the current value detection means. 請求項１に記載のワイヤ検査システムにおいて、
前記電流供給手段は、直流電源と、前記電極バッド毎に設けられたスイッチング素子とを備え、
前記直流電源のプラス側は前記スイッチング素子を介して前記電極パッドに接続され、
前記直流電源のマイナス側は前記端子に接続され、
前記スイッチング素子がオンされると、前記直流電源のプラス側から前記スイッチング素子，前記電極パッド，前記ワイヤ，前記端子，前記直流電源のマイナス側の経路で電流が流されることを特徴とするワイヤ検査システム。 The wire inspection system according to claim 1,
The current supply means includes a DC power source and a switching element provided for each electrode pad,
The positive side of the DC power source is connected to the electrode pad via the switching element,
The negative side of the DC power supply is connected to the terminal,
When the switching element is turned on, a current is passed from the positive side of the DC power source through the switching element, the electrode pad, the wire, the terminal, and a path on the negative side of the DC power source. system. 請求項１に記載のワイヤ検査システムにおいて、
前記電流供給手段は、直流電源と、前記電極バッド毎に設けられたスイッチング素子とを備え、
前記直流電源のプラス側は前記端子に接続され、
前記直流電源のマイナス側は前記スイッチング素子を介して前記電極パッドに接続され、
前記スイッチング素子がオンされると、前記直流電源のプラス側から前記端子，前記ワイヤ，前記電極パッド，前記スイッチング素子，前記直流電源のマイナス側の経路で電流が流されることを特徴とするワイヤ検査システム。 The wire inspection system according to claim 1,
The current supply means includes a DC power source and a switching element provided for each electrode pad,
The positive side of the DC power supply is connected to the terminal,
The negative side of the DC power supply is connected to the electrode pad through the switching element,
When the switching element is turned on, a current is passed from the positive side of the DC power source through the terminal, the wire, the electrode pad, the switching element, and the negative side path of the DC power source. system. 複数個の電極パッドと１個の端子とをそれぞれ接続する複数本のワイヤについて、そのワイヤのオープン不良を検出するワイヤ検査システムであって、
前記各電極パッドと前記端子の間に電圧を印加する電圧印加手段と、
前記各電極パッドの電圧値を比較する電圧値比較手段と、
その電圧値比較手段の比較結果に基づいて、前記各ワイヤのそれぞれについてオープン不良の有無を判定する判定手段と
を備えたことを特徴とするワイヤ検査システム。 A wire inspection system for detecting an open defect of a plurality of wires respectively connecting a plurality of electrode pads and one terminal,
Voltage applying means for applying a voltage between the electrode pads and the terminals;
Voltage value comparison means for comparing the voltage values of the electrode pads;
A wire inspection system comprising: determination means for determining the presence or absence of an open defect for each of the wires based on a comparison result of the voltage value comparison means. 請求項４に記載のワイヤ検査システムにおいて、
プルアップ抵抗を用いて前記各電極パッドの電圧を高電位に持ち上げるプルアップ手段を備えたことを特徴とするワイヤ検査システム。 The wire inspection system according to claim 4.
A wire inspection system comprising pull-up means for raising the voltage of each electrode pad to a high potential using a pull-up resistor. 請求項４に記載のワイヤ検査システムにおいて、
プルダウン抵抗を用いて前記各電極パッドの電圧を低電位に引き下げるプルダウン手段を備えたことを特徴とするワイヤ検査システム。 The wire inspection system according to claim 4.
A wire inspection system comprising pull-down means for pulling down the voltage of each electrode pad to a low potential using a pull-down resistor. 請求項１〜６のいずれか１項に記載のワイヤ検査システムにおいて、
前記電極パッドは、半導体装置のプラス電源用電極パッドまたはアース用電極パッドであり、
前記端子は、半導体装置のインナーリード端子であり、
前記ワイヤは、前記電極パッドおよび前記端子にワイヤボンディングされたボンディングワイヤであることを特徴とするワイヤ検査システム。 In the wire inspection system according to any one of claims 1 to 6,
The electrode pad is a positive power electrode pad or a ground electrode pad of a semiconductor device,
The terminal is an inner lead terminal of a semiconductor device,
The wire inspection system, wherein the wire is a bonding wire bonded to the electrode pad and the terminal.
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