JP2007149812A - Manufacturing method of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To selectively remove a natural oxide film by using etching gas formed of hydrogen fluoride and ammonia for etching in pre-processing when a silicon material such as a silicon substrate and a polycrystalline silicon pattern is dry-etched. <P>SOLUTION: A manufacturing method of a semiconductor device is provided with a process for removing natural oxide films 21 and 22 in a state where silicon oxide (element separation region 12 and side walls 18 and 19 and the like) and a silicon material (silicon substrate 11) are exposed where natural oxide films 21 and 22 are formed on a surface, and a process for etching the silicone material (silicon substrate 11) from which the natural oxide films 21 and 22 are removed. The process for removing the natural oxide films 21 and 22 is performed by dry etching using hydrogen fluoride and ammonia for etching gas. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、自然酸化膜以外の酸化シリコンのエッチングを抑制して自然酸化膜を選択的に除去することが容易な半導体装置の製造方法に関するものである。   The present invention relates to a method of manufacturing a semiconductor device that can easily remove a natural oxide film while suppressing etching of silicon oxide other than the natural oxide film.

シリコンをエッチング加工する際に、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を使用する場合、シリコン表面の自然酸化膜（ＳｉＯ2）を除去する工程（ブレークスルー工程）が必要となる。この工程を入れた場合、自然酸化膜以外の酸化シリコン膜もエッチングされ、その形状が崩れてしまうという問題があった。 When reactive ion etching (RIE) is used when etching silicon, a process (breakthrough process) of removing a natural oxide film (SiO 2 ) on the silicon surface is required. In the case of this step, there is a problem that the silicon oxide film other than the natural oxide film is also etched, and the shape thereof is destroyed.

たとえば、チャネル（Channel）部分をひずませトランジスタ能力を向上させる方法としてソース・ドレイン（Source Drain）部分を窪ませ、その窪ませた部分にシリコンゲルマニウム（ＳｉＧｅ）を埋め込む。この埋め込んだシリコンゲルマニウム（ＳｉＧｅ）の引張応力でチャネル（Channel）部分を歪ませる（縮ませる）技術がある。このソース・ドレイン（Source Drain）を窪ませる方法にＲＩＥを用いている。このときのＲＩＥ条件の一例は下記の通りである。   For example, as a method of improving the transistor capability by distorting the channel portion, the source / drain (Source Drain) portion is recessed, and silicon germanium (SiGe) is embedded in the recessed portion. There is a technique in which the channel portion is distorted (shrinked) by the tensile stress of the embedded silicon germanium (SiGe). RIE is used as a method of recessing the source / drain. An example of the RIE conditions at this time is as follows.

ブレークスルー工程のエッチング条件は、エッチングガスにテトラフルオロメタン（ＣＦ4）を用い、エッチング雰囲気の圧力を０．５３Ｐａ、ＣＦ4ガスの供給流量を４５ｃｍ3／ｍｉｎ、ソース出力Ｗsを５００Ｗ、バイアス出力Ｗｂを３０Ｗに設定し、エッチング時間を１０秒とした。また、メインエッチング工程のエッチング条件は、エッチングガスに塩素(Ｃｌ2)と酸素（Ｏ2）とを用い、エッチング雰囲気の圧力を５．３Ｐａ、Ｃｌ2ガスの供給流量を１３３ｃｍ3／ｍｉｎ、Ｏ2ガスの供給流量を１０ｃｍ3／ｍｉｎ、ソース出力Ｗsを１５００Ｗ、バイアス出力Ｗｂを２００Ｗに設定し、エッチング時間を１５秒とした。 Etching conditions for the breakthrough process are tetrafluoromethane (CF 4 ) as an etching gas, an etching atmosphere pressure of 0.53 Pa, a CF 4 gas supply flow rate of 45 cm 3 / min, a source output Ws of 500 W, and a bias output. Wb was set to 30 W, and the etching time was 10 seconds. Etching conditions for the main etching process include chlorine (Cl 2 ) and oxygen (O 2 ) as the etching gas, an etching atmosphere pressure of 5.3 Pa, a Cl 2 gas supply flow rate of 133 cm 3 / min, and O 2. 2 The gas supply flow rate was set to 10 cm 3 / min, the source output Ws was set to 1500 W, the bias output Wb was set to 200 W, and the etching time was set to 15 seconds.

シリコンエッチング用のガスを用いた「メインエッチ」では酸化シリコン（ＳｉＯ2）とシリコン（Ｓｉ）とのエッチング選択比が高いため、自然酸化膜をエッチングすることができない。そのため自然酸化膜を除去するフッ化炭素（ＣＦ）系のガスを用いたブレークスルー工程が必要となる。しかしＳＴＩ（Shallow Trench Isolation）やゲートのオフセットスペーサーが酸化シリコン（ＳｉＯ2）で形成されていることから、これらが自然酸化膜と同時にエッチングされるという問題があった。 In the “main etch” using a gas for silicon etching, the etching selectivity of silicon oxide (SiO 2 ) and silicon (Si) is high, so that the natural oxide film cannot be etched. Therefore, a breakthrough process using a fluorocarbon (CF) gas for removing the natural oxide film is required. However, since STI (Shallow Trench Isolation) and gate offset spacers are formed of silicon oxide (SiO 2 ), there is a problem that these are etched simultaneously with the natural oxide film.

この問題点を既存技術で解決する方法としては、レジストマスクを用いる方法がある。しかしエッチング加工後にレジスト剥離工程が必要となり、アッシング工程や硫酸と過酸化水素水との混合液を用いた洗浄工程によって、シリコン表面が酸化されるという問題点がある。シリコンゲルマニウム（ＳｉＧｅ）を成膜する前には、この酸化されたシリコン（Ｓｉ）を除去する必要ある。そのため希フッ酸（ＤＨＦ）の洗浄処理が必要となる。しかしながら、アッシング工程や硫酸と過酸化水素水との混合液を用いた洗浄工程により、ハードマスク（Hard Mask）より自然酸化膜が厚くなってしまう。そのため希フッ酸（ＤＨＦ）量が必然と多く必要になり、他の酸化シリコン（ＳｉＯ2）膜も多くエッチングされることになるという問題点があった。 As a method for solving this problem with the existing technology, there is a method using a resist mask. However, a resist stripping process is required after the etching process, and there is a problem that the silicon surface is oxidized by an ashing process or a cleaning process using a mixed solution of sulfuric acid and hydrogen peroxide. Before forming silicon germanium (SiGe), it is necessary to remove the oxidized silicon (Si). For this reason, cleaning treatment with dilute hydrofluoric acid (DHF) is required. However, the natural oxide film becomes thicker than the hard mask by the ashing process or the cleaning process using the mixed solution of sulfuric acid and hydrogen peroxide. Therefore, a large amount of dilute hydrofluoric acid (DHF) is inevitably required, and many other silicon oxide (SiO 2 ) films are etched.

また、ウエハ表面に形成されている膜の除去技術として、以下のような処理方法が開示されている。この処理方法では、まず、第１チャンバ（処理チャンバ）内にウエハをセットした後、この第１チャンバ内にフッ化水素（ＨＦ）とアンモニア（ＮＨ3）との混合ガスを導入し、それらのガスによる化学反応によりウエハ表面に形成されている膜をエッチングする。上記第１チャンバで処理されたウエハの表面上には、ガス反応によって変質した膜が残存している状態にある。上記チャンバで処理されたウエハは、直ちに別のチャンバ（第２チャンバ）に搬送され、この第２チャンバで熱的な処理が行われる。すなわち、第２チャンバでは、第１チャンバで起こったガス反応後にウエハ表面に変質して残存している膜が昇華され、ウエハ表面から変質層が除去される。このように第１チャンバと第２チャンバとの両方の処理を行うことによって、ウエハ表面上に形成された各種膜のエッチングが可能となっている（例えば、特許文献１参照）。 Further, as a technique for removing a film formed on the wafer surface, the following processing method is disclosed. In this processing method, first, after setting a wafer in a first chamber (processing chamber), a mixed gas of hydrogen fluoride (HF) and ammonia (NH 3 ) is introduced into the first chamber, A film formed on the wafer surface is etched by a chemical reaction with gas. A film altered by the gas reaction remains on the surface of the wafer processed in the first chamber. The wafer processed in the chamber is immediately transferred to another chamber (second chamber), and thermal processing is performed in the second chamber. That is, in the second chamber, after the gas reaction that has occurred in the first chamber, the film that has changed and remains on the wafer surface is sublimated, and the deteriorated layer is removed from the wafer surface. As described above, by performing the processing in both the first chamber and the second chamber, various films formed on the wafer surface can be etched (see, for example, Patent Document 1).

ＰＣＴ ＷＯ ２００４／０８４２８０号 Ａ２ パンフレットPCT WO 2004/084280 A2 Pamphlet

解決しようとする問題点は、酸化シリコン系のパターンもしくは膜が設けられているシリコン表面に形成された自然酸化膜を上記酸化シリコン系のパターンもしくは膜が過剰にエッチングされることなく、自然酸化膜を選択的にエッチング除去することができない点である。   The problem to be solved is that a natural oxide film formed on a silicon surface on which a silicon oxide pattern or film is provided can be obtained without excessive etching of the silicon oxide pattern or film. Is that it cannot be selectively removed by etching.

本発明は、シリコン系材料、例えばシリコン基板、多結晶シリコンパターン等をドライエッチングする際の前処理として、自然酸化膜を選択的に除去することを課題とする。   An object of the present invention is to selectively remove a natural oxide film as a pretreatment when dry etching a silicon-based material such as a silicon substrate or a polycrystalline silicon pattern.

本発明の半導体装置の製造方法は、酸化シリコンと表面に自然酸化膜が形成されたシリコン系材料とが露出された状態で前記自然酸化膜を除去する工程と、前記自然酸化膜が除去された前記シリコン系材料をエッチング加工する工程とを備えた半導体装置の製造方法であって、前記自然酸化膜を除去する工程は、エッチングガスにフッ化水素とアンモニアとを用いたドライエッチングにより行うことを特徴とする。   The method for manufacturing a semiconductor device of the present invention includes a step of removing the natural oxide film in a state where silicon oxide and a silicon-based material having a natural oxide film formed on the surface are exposed, and the natural oxide film is removed. A method of manufacturing a semiconductor device comprising a step of etching the silicon-based material, wherein the step of removing the natural oxide film is performed by dry etching using hydrogen fluoride and ammonia as an etching gas. Features.

本発明の半導体装置の製造方法では、エッチングガスにフッ化水素とアンモニアとを用いたドライエッチングにより自然酸化膜を除去することから、他の酸化シリコンのエッチングレートと自然酸化膜のエッチングレートとがほぼ同等もしくは自然酸化膜のエッチングレートが速くなる。このため、自然酸化膜以外の酸化シリコン膜をエッチングすることがほとんどない。通常、自然酸化膜は数ｎｍ程度であるため、他の酸化膜が膜減りしても、その膜減り量は、酸化膜厚に比較して十分小さいため、問題とはならない。このように、シリコン系材料のドライエッチングの前処理として自然酸化膜の除去を行えることから、自然酸化膜に阻害されることなく、また自然酸化膜以外の酸化シリコンの形状を損傷することを抑制しつつ、シリコン基体のエッチング加工が所望の形状に加工できるようになる。   In the method of manufacturing a semiconductor device according to the present invention, since the natural oxide film is removed by dry etching using hydrogen fluoride and ammonia as etching gases, the etching rate of other silicon oxides and the etching rate of the natural oxide film are The etching rate of almost the same or natural oxide film is increased. For this reason, the silicon oxide film other than the natural oxide film is hardly etched. Usually, since the natural oxide film is about several nanometers, even if another oxide film is reduced, the amount of film reduction is sufficiently small as compared with the oxide film thickness, so that there is no problem. In this way, since the natural oxide film can be removed as a pre-treatment for dry etching of silicon-based materials, it is not hindered by the natural oxide film, and it is possible to prevent damage to the shape of silicon oxide other than the natural oxide film. However, the silicon substrate can be etched into a desired shape.

本発明の半導体装置の製造方法は、自然酸化膜を除去する工程を、エッチングガスにフッ化水素とアンモニアとを用いたドライエッチングにより行うため、自然酸化膜と他の酸化シリコンとのエッチングレートが大きく異なることがなく自然酸化膜をエッチングすることができるので、自然酸化膜以外の酸化シリコンに与えるダメージを抑制しつつ、シリコン系材料のエッチングの前処理として自然酸化膜の除去を行うことができるという利点がある。   In the method of manufacturing a semiconductor device according to the present invention, the step of removing the natural oxide film is performed by dry etching using hydrogen fluoride and ammonia as etching gases, so that the etching rate between the natural oxide film and other silicon oxide is high. Since the natural oxide film can be etched without greatly differing, the natural oxide film can be removed as a pretreatment for etching the silicon-based material while suppressing damage to silicon oxide other than the natural oxide film. There is an advantage.

本発明の半導体装置の製造方法に係る一実施の形態の第１例を、図１の製造工程断面図によって説明する。図１では、一例として、シリコンゲルマニウムをソース・ドレインに用いるトランジスタの製造方法を説明する。   A first example of an embodiment according to a method for manufacturing a semiconductor device of the present invention will be described with reference to a manufacturing process sectional view of FIG. In FIG. 1, as an example, a method for manufacturing a transistor using silicon germanium as a source / drain will be described.

図１（１）に示すように、シリコン基板１１に素子形成領域を分離する素子分離領域１２を形成する。次いで、上記シリコン基板１１上にｂゲート絶縁膜１３をい介してゲート電極１４を形成する。このゲート電極１４を形成する際にゲート電極１４上にハードマスク１５を形成しておく。さらに、ゲート電極１４の両側に上記シリコン基板１１にエクステンション領域１６、１７を形成する。次いで、上記ゲート電極１４（ハードマスク１５も含む）の両側にサイドウォール１８、１９を形成する。このサイドウォール１８、１９は、絶縁膜で形成され、例えば、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の３層に形成されている。この酸化シリコン膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）を原料ガスに用いたプラズマＣＶＤ（ＣＶＤ：化学的気相成長）法により成膜される。また、先に説明したハードマスク１５、素子分離領域１２もテトラエトキシシラン（ＴＥＯＳ）には、原料ガスに用いたプラズマＣＶＤ（ＣＶＤ：化学的気相成長）法により形成する酸化シリコン膜を用いることができる。   As shown in FIG. 1A, an element isolation region 12 for isolating an element formation region is formed on a silicon substrate 11. Next, a gate electrode 14 is formed on the silicon substrate 11 through a b gate insulating film 13. A hard mask 15 is formed on the gate electrode 14 when the gate electrode 14 is formed. Further, extension regions 16 and 17 are formed in the silicon substrate 11 on both sides of the gate electrode 14. Next, sidewalls 18 and 19 are formed on both sides of the gate electrode 14 (including the hard mask 15). The sidewalls 18 and 19 are formed of an insulating film, and are formed in, for example, three layers of a silicon oxide film, a silicon nitride film, and a silicon oxide film. This silicon oxide film is formed by, for example, a plasma CVD (CVD: Chemical Vapor Deposition) method using tetraethoxysilane (TEOS) as a source gas. The hard mask 15 and the element isolation region 12 described above also use a silicon oxide film formed by plasma CVD (CVD: Chemical Vapor Deposition) used as a source gas for tetraethoxysilane (TEOS). Can do.

通常、サイドウォール１８、１９が形成された後の上記シリコン基板１１は、大気にさらされているため、その表面には自然酸化膜２１、２２が形成される。この自然酸化膜２１、２２が形成されている領域は、後の工程で、シリコン基板１１をエッチング除去する領域であり、酸化シリコンからなる自然酸化膜を選択的に除去する必要がある。しかしながら、サイドウォール１８、１９には表面に酸化シリコン膜が形成されており、また素子分離領域１２も通常、酸化シリコンで形成されているため、従来は、自然酸化膜のみを他の酸化シリコンからなる部分に損傷を与えることなく除去することは困難であった。   Usually, since the silicon substrate 11 after the sidewalls 18 and 19 are formed is exposed to the atmosphere, natural oxide films 21 and 22 are formed on the surfaces thereof. The region where the natural oxide films 21 and 22 are formed is a region where the silicon substrate 11 is removed by etching in a later step, and it is necessary to selectively remove the natural oxide film made of silicon oxide. However, since the side walls 18 and 19 are formed with a silicon oxide film on the surface and the element isolation region 12 is also usually formed with silicon oxide, conventionally, only the natural oxide film is made of other silicon oxide. It was difficult to remove without damaging the part.

そこで、図１（２）に示すように、本発明では、自然酸化膜２１、２２〔前記図１（１）参照〕の除去に、エッチングガスにフッ化水素（ＨＦ）とアンモニア（ＮＨ3）とを用いたドライエッチングにより行う。このドライエッチングは、ガス処理と熱処理の２段階からなる。 Therefore, as shown in FIG. 1 (2), in the present invention, the removal of the natural oxide films 21 and 22 [see FIG. 1 (1)] is carried out by using hydrogen fluoride (HF) and ammonia (NH 3 ) as etching gases. And dry etching using This dry etching has two stages, gas treatment and heat treatment.

第１段階のガス処理は、例えば、処理を行うチャンバ内圧力を２．６７Ｐａ、フッ化水素（ＨＦ）の分圧を０．６７Ｐａとする。さらに、基板温度を３０℃に設定し、３分間の処理を行った。このガス処理は、例えば、チャンバ内圧力を２．６７Ｐａ〜４．００Ｐａ、フッ化水素（ＨＦ）の分圧を０．６７Ｐａ〜１．２０Ｐａさらに、基板温度を２０℃〜３５℃に設定することができる。このときの反応は、ＳｉＯ2＋４ＨＦ→ＳｉＦ4＋２Ｈ2Ｏ、ＳｉＦ4＋２ＮＨ3＋２ＨＦ→（ＮＨ4）２ＳｉＦ6、（ＮＨ4）２ＳｉＦ6→ＳｉＦ4＋２ＮＨ3＋ＨＦとなる。また、上記基板温度を３５℃以下に設定することで、熱酸化シリコン（ＳｉＯ2）膜／ＬＰ−ＴＥＯＳ膜のエッチング選択比を５以下にすることが可能になる。一方上記基板温度を４０℃以上では、選択比が２０以上となってしまい、不都合が生じる。さらに、チャンバ内圧力（成膜雰囲気の圧力）を２．６７Ｐａ以上とすることにより熱酸化シリコン（ＳｉＯ2）膜／ＬＰ−ＴＥＯＳ膜のエッチング選択比を５以下にすることが可能になる。一方、１．３３Ｐａ以下では７０以上となってしまい、不都合が生じる。また、フッ化水素（ＨＦ）の分圧を０．６７Ｐａ以上とすることにより熱酸化シリコン（ＳｉＯ2）膜／ＬＰ−ＴＥＯＳ膜のエッチング選択比を５以下にすることが可能になる。一方、０．４０Ｐａ以下では５０以上となってしまい、不都合が生じる。 In the first stage gas treatment, for example, the pressure in the chamber in which the treatment is performed is 2.67 Pa, and the partial pressure of hydrogen fluoride (HF) is 0.67 Pa. Further, the substrate temperature was set to 30 ° C., and the treatment was performed for 3 minutes. In this gas treatment, for example, the pressure in the chamber is set to 2.67 Pa to 4.00 Pa, the partial pressure of hydrogen fluoride (HF) is set to 0.67 Pa to 1.20 Pa, and the substrate temperature is set to 20 ° C. to 35 ° C. Can do. The reaction at this time is SiO 2 + 4HF → SiF 4 + 2H 2 O, SiF 4 + 2NH 3 + 2HF → (NH 4 ) 2SiF 6 , (NH 4 ) 2SiF 6 → SiF 4 + 2NH 3 + HF. In addition, by setting the substrate temperature to 35 ° C. or lower, it becomes possible to set the etching selectivity of the thermal silicon oxide (SiO 2 ) film / LP-TEOS film to 5 or lower. On the other hand, when the substrate temperature is 40 ° C. or higher, the selectivity is 20 or higher, resulting in inconvenience. Furthermore, the etching selectivity of the thermal silicon oxide (SiO 2 ) film / LP-TEOS film can be made 5 or less by setting the pressure in the chamber (pressure in the film forming atmosphere) to 2.67 Pa or more. On the other hand, at 1.33 Pa or less, it becomes 70 or more, resulting in inconvenience. Further, by setting the partial pressure of hydrogen fluoride (HF) to 0.67 Pa or more, it becomes possible to make the etching selectivity ratio of the thermal silicon oxide (SiO 2 ) film / LP-TEOS film to 5 or less. On the other hand, when the pressure is 0.40 Pa or less, the pressure is 50 or more, resulting in inconvenience.

次に、シリコン基板１１を酸化性雰囲気、例えば大気にさらすことなく、第２段階の熱処理を行う。例えば、上記ガス処理を行うチャンバから熱処理を行うチャンバへ、いわゆる真空搬送を行う。そして、熱処理チャンバにて、熱処理を行い、上記ガス処理により変質された自然酸化膜の除去を行う。この熱処理条件としては、チャンバ内圧力を９０．０Ｐａ、基板温度を１７５℃に設定し、２分間の処理を行った。なお、チャンバ内は不活性な雰囲気が好ましく、例えば、希ガス雰囲気とする。また、この熱処理は、例えば、チャンバ内圧力を１２９Ｐａ以下、基板温度を９３℃以上に設定することが好ましい。上記の根拠は、図２に示すように、四フッ化シリコン（ＳｉＦ4）の３重点が１２９Ｐａ、９３℃であることによる。すなわち、上記加熱処理により精製された反応生成物が昇華する条件とする。 Next, a second stage heat treatment is performed without exposing the silicon substrate 11 to an oxidizing atmosphere, for example, air. For example, so-called vacuum transfer is performed from the chamber for performing the gas treatment to the chamber for performing the heat treatment. Then, heat treatment is performed in a heat treatment chamber, and the natural oxide film altered by the gas treatment is removed. As the heat treatment conditions, the chamber internal pressure was set to 90.0 Pa, the substrate temperature was set to 175 ° C., and the treatment was performed for 2 minutes. Note that an inert atmosphere is preferable in the chamber, for example, a rare gas atmosphere. In this heat treatment, for example, it is preferable to set the pressure in the chamber to 129 Pa or lower and the substrate temperature to 93 ° C. or higher. The above grounds are based on the fact that the triple point of silicon tetrafluoride (SiF 4 ) is 129 Pa and 93 ° C. as shown in FIG. That is, the reaction product purified by the heat treatment is sublimated.

次に、シリコン基板１１を酸化性雰囲気、例えば大気にさらすことなく、シリコン基板１１のエッチング工程を行う。例えば、上記熱処理チャンバからドライエッチングチャンバへ、上記シリコン基板１１をいわゆる真空搬送する。   Next, the etching process of the silicon substrate 11 is performed without exposing the silicon substrate 11 to an oxidizing atmosphere, for example, air. For example, the silicon substrate 11 is so-called vacuum transferred from the heat treatment chamber to the dry etching chamber.

そして、ドライエッチングチャンバ内で、上記ハードマスク１５、サイドウォール１８、１９、素子分離領域１２等をエッチングマスクに用いてシリコン基板１１をエッチング加工して除去領域２３、２４を形成する。このエッチングは、例えば、エッチングガスに塩素（Ｃｌ2）を用い、チャンバ内圧力を５．３Ｐａに設定した。そのときの流量は例えば１３０ｃｍ3／ｍｉｎとした。また、ドライエッチング装置のソースパワーを１０００Ｗ，バイアスパワーを１００Ｗに設定し、例えば１５秒間のドライエッチングを行った。その結果、図示したように、除去領域２３、２４を形成した。 Then, in the dry etching chamber, the silicon substrate 11 is etched using the hard mask 15, the sidewalls 18 and 19, the element isolation region 12, and the like as etching masks to form removal regions 23 and 24. In this etching, for example, chlorine (Cl 2 ) is used as an etching gas, and the pressure in the chamber is set to 5.3 Pa. The flow rate at that time was set to 130 cm 3 / min, for example. Further, the source power of the dry etching apparatus was set to 1000 W, the bias power was set to 100 W, and, for example, dry etching was performed for 15 seconds. As a result, removal regions 23 and 24 were formed as shown.

次に、図１（３）に示すように、シリコンゲルマニウムのエピタキシャル成長により、選択的に上記除去領域２３、２４にシリコンゲルマニウム（ＳｉＧｅ）層２５、２６を形成する。このシリコンゲルマニウム層２５、２６には、例えばｎＭＯＳトランジスタの場合にはｎ型ドーパントもしくはｐＭＯＳトランジスタの場合にはｐ型ドーパントをドーピングしておく。このようにして、ソース・ドレインにシリコンゲルマニウム層を有する半導体装置１が完成する。なお、図示はしないが、その後、通常は、層間絶縁膜、配線等の形成する工程が行われる。   Next, as shown in FIG. 1C, silicon germanium (SiGe) layers 25 and 26 are selectively formed in the removal regions 23 and 24 by epitaxial growth of silicon germanium. The silicon germanium layers 25 and 26 are doped with, for example, an n-type dopant in the case of an nMOS transistor or a p-type dopant in the case of a pMOS transistor. In this way, the semiconductor device 1 having a silicon germanium layer in the source / drain is completed. Although not shown in the figure, a process for forming an interlayer insulating film, wiring, etc. is usually performed thereafter.

上記第１例の半導体装置の製造方法では、エッチングガスにフッ化水素とアンモニアとを用いたドライエッチングにより自然酸化膜２１、２２を除去することから、他の酸化シリコンのエッチングレートと自然酸化膜２１、２２のエッチングレートとがほぼ同等もしくは自然酸化膜２１、２２のエッチングレートが速くなる。このため、自然酸化膜２１、２２以外の酸化シリコン膜からなるサイドウォール１８、１９、ハードマスク１５、素子分離領域１２等をエッチングすることがほとんどない。通常、自然酸化膜１８、１９は数ｎｍ（例えば１ｎｍ〜５ｎｍ）程度であるため、他の酸化シリコン膜が膜減りしても、その膜減り量は、酸化シリコン膜厚に比較して十分小さいため、問題とはならない。このように、シリコン系材料のドライエッチングの前処理として自然酸化膜１８、１９の除去を行えることから、自然酸化膜１８、１９に阻害されることなく、また自然酸化膜１８、１９以外の酸化シリコンの形状を損傷することを抑制しつつ、シリコン系材料であるシリコン基板１１のエッチング加工が所望の形状に加工できるようになる。   In the manufacturing method of the semiconductor device of the first example, the natural oxide films 21 and 22 are removed by dry etching using hydrogen fluoride and ammonia as the etching gas. The etching rates of 21 and 22 are substantially the same, or the etching rates of the natural oxide films 21 and 22 are increased. For this reason, the side walls 18 and 19 made of a silicon oxide film other than the natural oxide films 21 and 22, the hard mask 15, the element isolation region 12, etc. are hardly etched. Usually, since the natural oxide films 18 and 19 are about several nm (for example, 1 nm to 5 nm), even if other silicon oxide films are reduced, the amount of film reduction is sufficiently smaller than the silicon oxide film thickness. Therefore, it will not be a problem. As described above, since the natural oxide films 18 and 19 can be removed as a pretreatment for dry etching of the silicon-based material, the natural oxide films 18 and 19 are not obstructed by the natural oxide films 18 and 19 and oxidation other than the natural oxide films 18 and 19 is performed. Etching of the silicon substrate 11 that is a silicon-based material can be processed into a desired shape while suppressing damage to the shape of silicon.

なお、上記エッチングガスにフッ化水素とアンモニアとを用いず、通常の自然酸化膜除去のエッチング（例えば、希フッ酸を用いたウエットエッチング）を行った場合には、自然酸化膜２１、２２とともに、例えば、素子分離領域１２、サイドウォール１８、１９、ハードマスク１５等が酸化シリコン系材料で形成されている場合には、それらが８０ｎｍ程度、エッチングされてしまうという問題が発生する。これは、希フッ酸を用いたときの自然酸化膜のエッチング量を１とすると、ＴＥＯＳシリコン酸化膜のエッチング量が５〜７程度になるためである。   In addition, when normal etching of natural oxide film removal (for example, wet etching using dilute hydrofluoric acid) is performed without using hydrogen fluoride and ammonia as the etching gas, together with the natural oxide films 21 and 22 For example, when the element isolation region 12, the sidewalls 18 and 19, the hard mask 15 and the like are formed of a silicon oxide material, there arises a problem that they are etched by about 80 nm. This is because the etching amount of the TEOS silicon oxide film becomes about 5 to 7 when the etching amount of the natural oxide film when dilute hydrofluoric acid is used is 1.

一方、本発明のように、エッチングガスにフッ化水素とアンモニアとを用いたドライエッチングにより自然酸化膜２１、２２を除去する場合には、自然酸化膜のエッチング量を１とすると、ＴＥＯＳシリコン酸化膜のエッチング量が０．５〜１．０程度になる。このことから、上記説明したように、酸化シリコン系材料に対して、自然酸化膜２１、２２が選択的に除去可能であることがわかる。   On the other hand, when the natural oxide films 21 and 22 are removed by dry etching using hydrogen fluoride and ammonia as the etching gas as in the present invention, assuming that the etching amount of the natural oxide film is 1, TEOS silicon oxide The etching amount of the film is about 0.5 to 1.0. From this, as described above, it can be seen that the natural oxide films 21 and 22 can be selectively removed with respect to the silicon oxide material.

次に、本発明の半導体装置の製造方法に係る一実施の形態の第２例を、図３の製造工程断面図によって説明する。図３では、一例として、埋め込みゲート構造を有する半導体装置の製造方法を説明する。   Next, a second example of one embodiment of the method for manufacturing a semiconductor device according to the present invention will be described with reference to the manufacturing process sectional view of FIG. In FIG. 3, as an example, a method for manufacturing a semiconductor device having a buried gate structure will be described.

図３（１）に示すように、基板３１上にダミーパターン３２を形成する。上記基板３１は、例えばシリコン基板からなる。また上記ダミーパターン３２は、例えばゲート電極のダミーパターンであり、例えばシリコン系材料からなる。このシリコン系材料は、例えば多結晶シリコンからなる。次いで、上記ダミーパターン３２を被覆するとともに上記ダミーパターン３２の高さよりも厚く、酸化シリコンからなる絶縁膜３３を形成する。この絶縁膜３３は、例えば、原料ガスに用いたテトラエトキシシラン（ＴＥＯＳ）ガスを用いたプラズマＣＶＤ（ＣＶＤ：化学的気相成長）法により形成する酸化シリコン膜を用いることができる。次いで、例えば化学的機械研磨（ＣＭＰ）によって、上記ダミーパターン３２の上面が露出するようにするとともに、上記絶縁膜３３表面を平坦化する。通常、研磨後は大気に放置された状態となるため、上記多結晶シリコンからなる上記ダミーパターン３２の表面には自然酸化膜３４が形成される。   As shown in FIG. 3 (1), a dummy pattern 32 is formed on the substrate 31. The substrate 31 is made of, for example, a silicon substrate. The dummy pattern 32 is a dummy pattern of a gate electrode, for example, and is made of, for example, a silicon-based material. This silicon-based material is made of, for example, polycrystalline silicon. Next, an insulating film 33 made of silicon oxide is formed which covers the dummy pattern 32 and is thicker than the dummy pattern 32. As the insulating film 33, for example, a silicon oxide film formed by a plasma CVD (CVD: Chemical Vapor Deposition) method using a tetraethoxysilane (TEOS) gas used as a source gas can be used. Next, the upper surface of the dummy pattern 32 is exposed by, for example, chemical mechanical polishing (CMP), and the surface of the insulating film 33 is planarized. Usually, after polishing, the film is left in the atmosphere, so that a natural oxide film 34 is formed on the surface of the dummy pattern 32 made of polycrystalline silicon.

次に、図３（２）に示すように、上記自然酸化膜３４〔前記図３（１）参照〕を上記絶縁膜３３をほとんど膜減りさせることなく除去する。本実施の形態では、自然酸化膜３４の除去に、エッチングガスにフッ化水素（ＨＦ）とアンモニア（ＮＨ3）とを用いたドライエッチングにより行う。このドライエッチングは、ガス処理と熱処理の２段階からなる。 Next, as shown in FIG. 3B, the natural oxide film 34 [see FIG. 3A] is removed without substantially reducing the thickness of the insulating film 33. In the present embodiment, the natural oxide film 34 is removed by dry etching using hydrogen fluoride (HF) and ammonia (NH 3 ) as etching gases. This dry etching has two stages, gas treatment and heat treatment.

第１段階のガス処理は、例えば、処理を行うチャンバ内圧力を２．６７Ｐａ、フッ化水素（ＨＦ）の分圧を０．６７Ｐａとし、アンモニアの分圧は２．００Ｐａとする。さらに、基板温度を３０℃に設定し、３分間の処理を行った。   In the first-stage gas treatment, for example, the pressure in the chamber in which the treatment is performed is 2.67 Pa, the partial pressure of hydrogen fluoride (HF) is 0.67 Pa, and the partial pressure of ammonia is 2.00 Pa. Further, the substrate temperature was set to 30 ° C., and the treatment was performed for 3 minutes.

次に、基板３１を酸化性雰囲気、例えば大気にさらすことなく、第２段階の熱処理を行う。例えば、上記ガス処理を行うチャンバから熱処理を行うチャンバへ、いわゆる真空搬送を行う。そして、熱処理チャンバにて、熱処理を行い、上記ガス処理により変質された自然酸化膜の除去を行う。この熱処理条件としては、チャンバ内圧力を９０．０Ｐａ、基板温度を１７５℃に設定し、２分間の処理を行った。なお、チャンバ内は不活性な雰囲気が好ましく、例えば、希ガス雰囲気とする。また、この熱処理は、例えば、チャンバ内圧力を１２９Ｐａ以下、基板温度を９３℃以上に設定することが好ましい。上記の根拠は四フッ化シリコン（ＳｉＦ4）の３重点が１２９Ｐａ、９３℃であることによる。すなわち、上記加熱処理により精製された反応生成物が昇華する条件とする。 Next, a second stage heat treatment is performed without exposing the substrate 31 to an oxidizing atmosphere, for example, air. For example, so-called vacuum transfer is performed from the chamber for performing the gas treatment to the chamber for performing the heat treatment. Then, heat treatment is performed in a heat treatment chamber, and the natural oxide film altered by the gas treatment is removed. As the heat treatment conditions, the chamber internal pressure was set to 90.0 Pa, the substrate temperature was set to 175 ° C., and the treatment was performed for 2 minutes. Note that an inert atmosphere is preferable in the chamber, for example, a rare gas atmosphere. In this heat treatment, for example, it is preferable to set the pressure in the chamber to 129 Pa or lower and the substrate temperature to 93 ° C. or higher. The reason for this is that the triple point of silicon tetrafluoride (SiF 4 ) is 129 Pa and 93 ° C. That is, the reaction product purified by the heat treatment is sublimated.

次に、ダミーパターン３２〔前記図３（２）参照〕を酸化性雰囲気、例えば大気にさらすことなく、ダミーパターン３２のエッチング工程を行う。例えば、上記熱処理チャンバからドライエッチングチャンバへ、上記基板３１をいわゆる真空搬送する。   Next, the dummy pattern 32 is etched without exposing the dummy pattern 32 (see FIG. 3B) to an oxidizing atmosphere such as air. For example, the substrate 31 is so-called vacuum transferred from the heat treatment chamber to the dry etching chamber.

そして、ドライエッチングチャンバ内で、上記絶縁膜３３をエッチングマスクに用いてダミーパターン３２をエッチング加工して除去領域３５を形成する。このエッチングは、例えば、エッチングガスに塩素（Ｃｌ2）を用い、チャンバ内圧力を５．３Ｐａに設定した。そのときの流量は例えば１３０ｃｍ3／ｍｉｎとした。また、ドライエッチング装置のソースパワーを１０００Ｗ，バイアスパワーを１００Ｗに設定し、例えば１５秒間のドライエッチングを行った。その結果、図示したように、除去領域３５を形成した。 Then, in the dry etching chamber, the dummy pattern 32 is etched using the insulating film 33 as an etching mask to form a removal region 35. In this etching, for example, chlorine (Cl 2 ) is used as an etching gas, and the pressure in the chamber is set to 5.3 Pa. The flow rate at that time was set to 130 cm 3 / min, for example. Further, the source power of the dry etching apparatus was set to 1000 W, the bias power was set to 100 W, and, for example, dry etching was performed for 15 seconds. As a result, a removal region 35 was formed as illustrated.

次に、図３（３）に示すように、通常の埋め込みゲートを製造する方法により、選択的に上記除去領域３５にゲート絶縁膜４１を介して、ゲート電極４２を形成する。このようにして、埋め込むゲート構造のゲート電極４２が完成する。なお、図示はしないが、その後、通常は、層間絶縁膜、配線等の形成する工程が行われる。   Next, as shown in FIG. 3 (3), a gate electrode 42 is selectively formed in the removal region 35 via a gate insulating film 41 by a method of manufacturing a normal buried gate. In this way, the gate electrode 42 having a buried gate structure is completed. Although not shown in the figure, a process for forming an interlayer insulating film, wiring, etc. is usually performed thereafter.

上記第２例の半導体装置の製造方法では、エッチングガスにフッ化水素とアンモニアとを用いたドライエッチングにより自然酸化膜３４を除去することから、酸化シリコンからなる絶縁膜３３のエッチングレートと自然酸化膜３４のエッチングレートとがほぼ同等もしくは自然酸化膜３４のエッチングレートが速くなる。このため、自然酸化膜３４以外の酸化シリコン膜からなる絶縁膜３３等をエッチングすることがほとんどない。通常、自然酸化膜３４は数ｎｍ（例えば１ｎｍ〜５ｎｍ）程度であるため、他の酸化シリコン膜が膜減りしても、その膜減り量は、酸化シリコン膜厚に比較して十分小さいため、問題とはならない。このように、シリコン系材料のドライエッチングの前処理として自然酸化膜３４の除去を行えることから、自然酸化膜３４に阻害されることなく、また自然酸化膜３４以外の酸化シリコンからなる絶縁膜３３の形状を損傷することを抑制しつつ、シリコン系材料であるダミーパターン３２のエッチング加工が所望の形状に加工できるようになる。   In the semiconductor device manufacturing method of the second example, the natural oxide film 34 is removed by dry etching using hydrogen fluoride and ammonia as etching gases, so that the etching rate and natural oxidation of the insulating film 33 made of silicon oxide are reduced. The etching rate of the film 34 is almost the same or the etching rate of the natural oxide film 34 is increased. For this reason, the insulating film 33 made of a silicon oxide film other than the natural oxide film 34 is hardly etched. Since the natural oxide film 34 is usually several nanometers (for example, 1 nm to 5 nm), even if other silicon oxide films are reduced, the amount of film reduction is sufficiently small compared to the silicon oxide film thickness. It doesn't matter. As described above, since the natural oxide film 34 can be removed as a pre-process for dry etching of the silicon-based material, the insulating film 33 is made of silicon oxide other than the natural oxide film 34 without being inhibited by the natural oxide film 34. The etching process of the dummy pattern 32, which is a silicon-based material, can be processed into a desired shape while suppressing damage to the shape.

なお、上記エッチングガスにフッ化水素とアンモニアとを用いず、通常の自然酸化膜除去のエッチング（例えば、希フッ酸を用いたウエットエッチング）を行った場合には、自然酸化膜３４とともに、酸化シリコン系材料で形成されている絶縁膜３３が８０ｎｍ程度、エッチングされてしまうという問題が発生する。これは、希フッ酸を用いたときの自然酸化膜のエッチング量を１とすると、ＴＥＯＳシリコン酸化膜のエッチング量が５〜７程度になるためである。   In addition, when normal etching of natural oxide film removal (for example, wet etching using dilute hydrofluoric acid) is performed without using hydrogen fluoride and ammonia as the etching gas, an oxidation is performed together with the natural oxide film 34. There is a problem that the insulating film 33 formed of a silicon-based material is etched by about 80 nm. This is because the etching amount of the TEOS silicon oxide film becomes about 5 to 7 when the etching amount of the natural oxide film when dilute hydrofluoric acid is used is 1.

一方、本発明のように、エッチングガスにフッ化水素とアンモニアとを用いたドライエッチングにより自然酸化膜３４を除去する場合には、自然酸化膜のエッチング量を１とすると、ＴＥＯＳシリコン酸化膜のエッチング量が０．５〜１．０程度になる。このことから、上記説明したように、酸化シリコン系材料の絶縁膜３３に対して、自然酸化膜３４が選択的に除去可能であることがわかる。   On the other hand, when the natural oxide film 34 is removed by dry etching using hydrogen fluoride and ammonia as etching gases as in the present invention, assuming that the etching amount of the natural oxide film is 1, the TEOS silicon oxide film The etching amount is about 0.5 to 1.0. From this, it can be seen that the natural oxide film 34 can be selectively removed with respect to the insulating film 33 of the silicon oxide-based material as described above.

次に、本発明の半導体装置の製造方法の一実施形態に係る第３例を、図４、図５の製造工程断面図によって説明する。この実施の形態は、埋め込みゲート構造の詳細な製造方法の一例を示すものである。   Next, a third example according to an embodiment of the method of manufacturing a semiconductor device of the present invention will be described with reference to the manufacturing process sectional views of FIGS. This embodiment shows an example of a detailed manufacturing method of a buried gate structure.

図４（１）に示すように、シリコン基板５１を用意する。このシリコン基板５１に例えば通常のトレンチ素子分離形成技術によって、トランジスタの形成領域５３を分離する素子分離領域５２を形成する。その後、トランジスタの形成領域にウエル（図示せず）を形成する。   As shown in FIG. 4A, a silicon substrate 51 is prepared. An element isolation region 52 for isolating the transistor formation region 53 is formed on the silicon substrate 51 by, for example, a normal trench element isolation formation technique. Thereafter, a well (not shown) is formed in the transistor formation region.

次に、しきい値電圧調整用の不純物をウエルに導入した後、上記シリコン基板５１のトランジスタの形成領域上に第１絶縁膜（ダミーゲート絶縁膜）５４を形成する。この第１絶縁膜５４は、例えばシリコン酸化膜を１０ｎｍの厚さに堆積して形成される。   Next, after an impurity for adjusting a threshold voltage is introduced into the well, a first insulating film (dummy gate insulating film) 54 is formed on the transistor formation region of the silicon substrate 51. The first insulating film 54 is formed, for example, by depositing a silicon oxide film to a thickness of 10 nm.

次に、上記シリコン基板５１上に第１絶縁膜５４を介してダミーゲート電極５５を形成する。このダミーゲート電極５５は、一例として、ＣＶＤによって多結晶シリコン膜を１００ｎｍの厚さに成膜する。次いで、通常のレジスト塗布、リソグラフィー技術によるレジストによるエッチングマスクを形成した後、そのエッチングマスクを用いて多結晶シリコン膜を異方性エッチングによりパターンニングすることで形成される。   Next, a dummy gate electrode 55 is formed on the silicon substrate 51 via a first insulating film 54. As an example, the dummy gate electrode 55 is formed by depositing a polycrystalline silicon film to a thickness of 100 nm by CVD. Next, after forming an etching mask with a resist by a normal resist coating and lithography technique, the polycrystalline silicon film is patterned by anisotropic etching using the etching mask.

次に、上記ダミーゲート電極５５の両側における上記シリコン基板５１にソース・ドレインを形成する。具体的には、イオン注入法によって、ダミーゲート電極５５の両側におけるシリコン基板５１にエクステンション領域６１、６２を形成する。次いで、上記ダミーゲート電極５５を被覆するサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックして、ダミーゲート電極５５の両側にサイドウォール絶縁膜５６、５７を形成する。次いで、イオン注入法によって、ダミーゲート電極５５の一方側のシリコン基板５１に上記エクステンション領域６１を介してソース・ドレイン領域６３を形成するとともにダミーゲート電極５５の他方側のシリコン基板５１に上記エクステンション領域６２を介してソース・ドレイン領域６４を形成する。   Next, a source / drain is formed in the silicon substrate 51 on both sides of the dummy gate electrode 55. Specifically, extension regions 61 and 62 are formed in the silicon substrate 51 on both sides of the dummy gate electrode 55 by ion implantation. Next, after forming a sidewall forming film that covers the dummy gate electrode 55, the sidewall forming film is etched back to form sidewall insulating films 56 and 57 on both sides of the dummy gate electrode 55. Next, a source / drain region 63 is formed on the silicon substrate 51 on one side of the dummy gate electrode 55 via the extension region 61 by ion implantation, and the extension region is formed on the silicon substrate 51 on the other side of the dummy gate electrode 55. A source / drain region 64 is formed via 62.

次に、図４（２）に示すように、上記シリコン基板５１に形成された第１絶縁膜５４上にダミーのゲート電極５５を被覆する第２絶縁膜５６を形成する。この第２絶縁膜５６は、配線との層間絶縁膜になるものであり、例えば化学的気相成長（以下ＣＶＤという、ＣＶＤはChemical Vapor Depositionの略）法、例えば高密度プラズマＣＶＤ法によって、酸化シリコンを堆積して形成する。この厚さは、例えば、ダミーゲート電極５５よりも全面にわたって高くなるような厚さに形成することが好ましい。次に、化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing）法によって、上記第２絶縁膜５５を研磨して上記各ダミーゲート電極５４上部を露出させるとともに平坦化する。   Next, as shown in FIG. 4B, a second insulating film 56 covering the dummy gate electrode 55 is formed on the first insulating film 54 formed on the silicon substrate 51. The second insulating film 56 becomes an interlayer insulating film with respect to the wiring, and is oxidized by, for example, chemical vapor deposition (hereinafter referred to as CVD, CVD is an abbreviation for Chemical Vapor Deposition), for example, high-density plasma CVD. Silicon is deposited and formed. For example, the thickness is preferably formed to be higher than the dummy gate electrode 55 over the entire surface. Next, the second insulating film 55 is polished by chemical mechanical polishing (hereinafter, referred to as CMP, CMP is chemical mechanical polishing) to expose and planarize the upper portions of the dummy gate electrodes 54.

その後、エッチングによって、上記ダミーゲート電極５４を除去するのであるが、ダミーゲート電極５５がポリシリコンで形成されているため、その表面には自然酸化膜５８が形成されている。そこで、本発明のエッチング工程を行う。すなわち、上記第１、２例で説明したのと同様に、自然酸化膜５８の除去を、エッチングガスにフッ化水素（ＨＦ）とアンモニア（ＮＨ3）とを用いたドライエッチングにより行う。このドライエッチングは、ガス処理と熱処理の２段階からなる。 Thereafter, the dummy gate electrode 54 is removed by etching. Since the dummy gate electrode 55 is made of polysilicon, a natural oxide film 58 is formed on the surface thereof. Therefore, the etching process of the present invention is performed. That is, as described in the first and second examples, the natural oxide film 58 is removed by dry etching using hydrogen fluoride (HF) and ammonia (NH 3 ) as etching gases. This dry etching has two stages, gas treatment and heat treatment.

この結果、図４（３）に示すように、上記サイドウォール絶縁膜５６、５７を側壁とする溝５９が形成される。   As a result, as shown in FIG. 4C, a trench 59 having the sidewall insulating films 56 and 57 as side walls is formed.

次に、図５（４）に示すように、上記各溝５９の内面にゲート絶縁膜７１を形成する。このゲート絶縁膜７１は、例えば、ハフニウムオキサイド（ＨｆＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ハフニウムアルミネート（ＨｆＡｌＯx）等の高誘電率膜で形成する。もしくは酸化シリコン膜で形成する。   Next, as shown in FIG. 5 (4), a gate insulating film 71 is formed on the inner surface of each groove 59. The gate insulating film 71 is formed of a high dielectric constant film such as hafnium oxide (HfOx), hafnium silicate (HfSiOx), or hafnium aluminate (HfAlOx). Alternatively, a silicon oxide film is used.

次に、例えばスパッタリング法によって、上記ゲート絶縁膜７１上の上記溝５９内部にゲート電極形成膜７４を形成する。このゲート電極形成膜７４は、例えば下地膜７２と導電膜７３との積層構造とする。上記下地膜７２は、絶縁膜と導電膜７３との密着性を確保するものであればよく、さらにトランジスタ特性に要求される仕事関数を有する膜であればより好ましい。上記導電膜７３は、例えば、多結晶シリコン膜、１層以上の金属膜もしくは金属化合物膜、多結晶シリコン膜と金属膜との積層膜、または多結晶シリコン膜と金属化合物膜との積層膜で形成することができる。上記金属膜には、例えば、タングステン膜、タンタル等を用いることができ、上記金属化合物膜には、例えば、窒化タンタル膜、窒化チタン膜、窒化タングステン等を用いることができる。   Next, a gate electrode formation film 74 is formed in the trench 59 on the gate insulating film 71 by, for example, sputtering. The gate electrode formation film 74 has a laminated structure of a base film 72 and a conductive film 73, for example. The base film 72 may be any film that ensures adhesion between the insulating film and the conductive film 73, and more preferably a film having a work function required for transistor characteristics. The conductive film 73 is, for example, a polycrystalline silicon film, one or more metal films or metal compound films, a laminated film of a polycrystalline silicon film and a metal film, or a laminated film of a polycrystalline silicon film and a metal compound film. Can be formed. For example, a tungsten film, tantalum, or the like can be used for the metal film, and for example, a tantalum nitride film, a titanium nitride film, or tungsten nitride can be used for the metal compound film.

次に、図５（５）に示すように、ＣＭＰ法によって、溝５９以外の部分の上記下地膜７２と導電膜７３とを除去して平坦化して、溝５９の内部のみに残した上記下地膜７２と導電膜７３とからなるゲート電極７５を形成する。   Next, as shown in FIG. 5 (5), the underlying film 72 and the conductive film 73 other than the groove 59 are removed and planarized by CMP to leave the bottom left only in the groove 59. A gate electrode 75 composed of the ground film 72 and the conductive film 73 is formed.

このようにして、埋め込みゲート構造の半導体装置３が形成される。   In this way, the semiconductor device 3 having a buried gate structure is formed.

上記半導体装置３の製造方法では、上記第２例と同様なる作用効果が得られる。   In the manufacturing method of the semiconductor device 3, the same effect as the second example can be obtained.

次に、本発明の半導体装置の製造方法に用いるエッチング装置の一例を図６の概略構成図によって説明する。   Next, an example of an etching apparatus used in the method for manufacturing a semiconductor device of the present invention will be described with reference to the schematic configuration diagram of FIG.

図６に示すように、エッチング装置１０１は、いわゆるマルチチャンバ方式の装置であり、搬送室１１１の周囲に自然酸化膜をエッチング除去するためのガス処理室１１２、ガス処理した自然酸化膜を熱処理して除去する熱処理室１１３、シリコン系材料をエッチング（例えば反応性イオンエッチング）するエッチング室１１４、基板１５１を搬送室１１１に出し入れするロード・アンロード室１１５からなり、上記搬送室１１１内にはきを各室内に対して搬送搬出する搬送ロボット１１６が設置されているものである。また、搬送室１１１と各ガス処理室１１２、熱処理室１１３、エッチング室１１４、ロード・アンロード室１１５との間には、各室の真空状態が保持できるように、ゲートバルブ（図示せず）が設置されている。   As shown in FIG. 6, the etching apparatus 101 is a so-called multi-chamber apparatus, and includes a gas processing chamber 112 for etching and removing a natural oxide film around the transfer chamber 111, and heat-treating the gas-treated natural oxide film. A heat treatment chamber 113 for removing the silicon-based material, an etching chamber 114 for etching silicon material (for example, reactive ion etching), and a load / unload chamber 115 for loading and unloading the substrate 151 into and from the transfer chamber 111. Is installed in each room. In addition, a gate valve (not shown) is provided between the transfer chamber 111 and each gas processing chamber 112, heat treatment chamber 113, etching chamber 114, and load / unload chamber 115 so that the vacuum state of each chamber can be maintained. Is installed.

上記エッチング装置１０１で自然酸化膜とシリコン系材料膜のエッチングを行うには、まず、ロード・アンロード室１１５から基板１５１を搬送室１１１に搬送し、搬送室１１１内を真空にする。さらに、各室を真空にしておく。そして、基板１５１を搬送室１１１からガス処理室１１２に搬送する。そしてガス処理室１１２内で自然酸化膜のガス処理を行う。その後、ガス処理室１１２内を真空にした後、ガス処理室１１２から基板１５１を搬送室１１１に搬送する。次に、基板１５１を搬送室１１１から熱処理室１１３に搬送する。そして熱処理室１１３内で自然酸化膜の熱処理を行って自然酸化膜の除去を行う。その後、熱処理室１１３内を真空にした後、基板１５１を熱処理室１１３から搬送室１１１に搬送する。次に、基板１５１を搬送室１１１からエッチング室１１４に搬送する。そしてエッチング室１１４内でシリコン系材料膜のエッチングを行ってシリコン系材料膜のエッチング加工を行う。その後、エッチング室１１４内を真空にした後、基板１５１をエッチング室１１４から搬送室１１１に搬送する。なお、各処理を行う際には各処理を行う室のゲートバルブを閉じ、各室から搬送室１１１に基板１５１を搬送する際にはゲートバルブが開放される。   In order to etch the natural oxide film and the silicon-based material film with the etching apparatus 101, first, the substrate 151 is transferred from the load / unload chamber 115 to the transfer chamber 111, and the transfer chamber 111 is evacuated. Further, each chamber is kept in a vacuum. Then, the substrate 151 is transferred from the transfer chamber 111 to the gas processing chamber 112. Then, the natural oxide film is processed in the gas processing chamber 112. After that, after the inside of the gas processing chamber 112 is evacuated, the substrate 151 is transferred from the gas processing chamber 112 to the transfer chamber 111. Next, the substrate 151 is transferred from the transfer chamber 111 to the heat treatment chamber 113. Then, the natural oxide film is heat-treated in the heat treatment chamber 113 to remove the natural oxide film. Then, after the inside of the heat treatment chamber 113 is evacuated, the substrate 151 is transferred from the heat treatment chamber 113 to the transfer chamber 111. Next, the substrate 151 is transferred from the transfer chamber 111 to the etching chamber 114. Then, the silicon material film is etched in the etching chamber 114 to etch the silicon material film. After that, after the inside of the etching chamber 114 is evacuated, the substrate 151 is transferred from the etching chamber 114 to the transfer chamber 111. Note that the gate valve of each processing chamber is closed when each processing is performed, and the gate valve is opened when the substrate 151 is transferred from each chamber to the transfer chamber 111.

本発明の半導体装置の製造方法の一実施形態に係る第１例を示した製造工程断面図である。It is manufacturing process sectional drawing which showed the 1st example which concerns on one Embodiment of the manufacturing method of the semiconductor device of this invention. 四フッ化シリコンの状態図である。It is a phase diagram of silicon tetrafluoride. 本発明の半導体装置の製造方法の一実施形態に係る第２例を示した製造工程断面図である。It is manufacturing process sectional drawing which showed the 2nd example which concerns on one Embodiment of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一実施形態に係る第３例を示した製造工程断面図である。It is manufacturing process sectional drawing which showed the 3rd example which concerns on one Embodiment of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一実施形態に係る第３例を示した製造工程断面図である。It is manufacturing process sectional drawing which showed the 3rd example which concerns on one Embodiment of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法を実施するエッチング装置の一例を示した概略構成図である。It is the schematic block diagram which showed an example of the etching apparatus which enforces the manufacturing method of the semiconductor device of this invention.

符号の説明Explanation of symbols

１…半導体装置、１１…シリコン基板、１２…素子分離領域、１５…ハードマスク、１８，１９…サイドウォール、２１，２２…自然酸化膜   DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 11 ... Silicon substrate, 12 ... Element isolation region, 15 ... Hard mask, 18, 19 ... Side wall, 21, 22 ... Natural oxide film

Claims (6)

酸化シリコンと表面に自然酸化膜が形成されたシリコン系材料とが露出された状態で前記自然酸化膜を除去する工程と、
前記自然酸化膜が除去された前記シリコン系材料をエッチング加工する工程と
を備えた半導体装置の製造方法であって、
前記自然酸化膜を除去する工程は、
エッチングガスにフッ化水素とアンモニアとを用いたドライエッチングにより行う
ことを特徴とする半導体装置の製造方法。 Removing the natural oxide film in a state where silicon oxide and a silicon-based material having a natural oxide film formed on the surface are exposed;
Etching the silicon-based material from which the natural oxide film has been removed.
The step of removing the natural oxide film includes
A method for manufacturing a semiconductor device, comprising performing dry etching using hydrogen fluoride and ammonia as an etching gas. 前記エッチングは反応性イオンエッチングからなる
ことを特徴とする請求項１記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 1, wherein the etching is reactive ion etching. 前記自然酸化膜を除去する工程の前に、
酸化シリコンで形成された素子分離領域により素子形成領域が区画された前記シリコン系材料からなる基体の前記素子形成領域上にゲート絶縁膜を介して上部にハードマスクを備えたゲート電極を形成する工程と、
前記ゲート電極の両側に少なくとも表面が酸化シリコン膜からなるサイドウォールスペーサを形成する工程とを備え、
前記シリコン系材料をエッチング加工する工程は、前記サイドウォールスペーサおよび前記ゲート電極上のハードマスクをマスクにして前記シリコン系材料からなる基体の一部をエッチングにより除去する
ことを特徴とする請求項１記載の半導体装置の製造方法。 Before the step of removing the natural oxide film,
Forming a gate electrode having a hard mask on the element forming region of the substrate made of the silicon-based material, in which the element forming region is partitioned by an element isolation region formed of silicon oxide, via a gate insulating film; When,
Forming a sidewall spacer having at least a surface made of a silicon oxide film on both sides of the gate electrode,
The step of etching the silicon-based material includes removing a part of the substrate made of the silicon-based material by etching using the side wall spacer and the hard mask on the gate electrode as a mask. The manufacturing method of the semiconductor device of description. 前記エッチングにより除去した領域にシリコン合金層を形成する工程
を備えたことを特徴とする請求項３記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 3, further comprising: forming a silicon alloy layer in a region removed by the etching. 前記自然酸化膜を除去する工程の前に、
基板上に形成されたシリコン系材料からなるパターンを酸化シリコン膜で被覆した後、前記酸化シリコン膜表面に前記パターン表面を露出させる工程とを備え、
前記パターン表面に形成された自然酸化膜を除去する工程と、
前記シリコン系材料をエッチング加工する工程は、前記パターンを除去する
ことを特徴とする半導体装置の製造方法。 Before the step of removing the natural oxide film,
And a step of exposing the pattern surface to the silicon oxide film surface after coating a pattern made of a silicon-based material formed on the substrate with a silicon oxide film,
Removing a natural oxide film formed on the pattern surface;
The step of etching the silicon-based material removes the pattern. A method of manufacturing a semiconductor device, wherein: 前記パターンを除去した領域にゲート絶縁膜を介してゲート電極を形成する工程
を備えたことを特徴とする請求項５記載の半導体装置の製造方法。
The method for manufacturing a semiconductor device according to claim 5, further comprising: forming a gate electrode through a gate insulating film in the region from which the pattern has been removed.
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