JP2007134719A - 異なる第１および第２の活性半導体領域を形成するための方法およびｃ−ｍｏｓ構造を製造するためのその方法の使用 - Google Patents

異なる第１および第２の活性半導体領域を形成するための方法およびｃ−ｍｏｓ構造を製造するためのその方法の使用 Download PDF

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Abstract

【課題】ハイブリッド基板の製造、特にＣ−ＭＯＳ構造の製造を簡略化することを可能にする。
【解決手段】本発明の方法によれば、第１および第２の活性領域（１ａ，１ｂ，１ｃおよび１４ａ，１４ｂ）を支持体の前面上に形成することができ、前記活性領域はそれぞれ、互いに異なり且つ好ましくは同一の結晶構造を有する第１および第２の単結晶半導体材料によって形成されている。また、第１および第２の活性領域（１ａ，１ｂ，１ｃおよび１４ａ，１４ｂ）の前面は、同じ平面内にあるという利点を与える。そのような方法は、特に、多結晶および／またはアモルファス形態の第２の半導体材料から成るパターンおよび前記パターンと予め選択された第１の活性領域（１ａ，１ｂ）との間の界面領域から単結晶形態で第２の半導体材料を結晶化させるステップにより第２の活性領域（１４ａ，１４ｂ）を形成することから成る。また、支持体は、基板（４）と電気絶縁薄層（３）との積層によって形成され、電気絶縁薄層（３）の前面が支持体の前面を形成している。
【選択図】図１０

Description

本発明は、支持体の前面上に、それぞれが、互いに異なる第１および第２の単結晶半導体材料によって形成されるとともに、同一平面上にある前面を備えている第１および第２の活性領域を形成する方法に関する。
本発明は、また、Ｃ−ＭＯＳ構造を製造するための方法の使用に関する。
Ｃ−ＭＯＳ集積回路の性能を高めるために、ハイブリッド基板と呼ばれる基板が使用されている。そのような基板は、２つのタイプの半導体活性領域を支持している。すなわち、一方のタイプの活性領域はｎ−ＭＯＳトランジスタの製造のために形成され、これに対し、他方のタイプはｐ−ＭＯＳトランジスタの製造のために形成される。そのようなハイブリッド基板を製造する現在の方法は比較的複雑であり、したがって高価である。
また、特許文献１は、電荷結合素子（ＣＣＤ）、集積デジタルメモリ、マイクロプロセッサ、集積アナログ回路等の回路を製造する際に使用されるようになっているハイブリッド基板の製造方法を提案している。この方法は、バルクシリコン基板をエッチングすることにより得られる単結晶シリコンの活性領域に隣接して結晶ＧａＡｓの活性領域を形成することから成る。バルク単結晶シリコン基板の表面がこのようにしてパターニングされ、特にエッチングされることにより、バルク単結晶シリコン基板に突出領域が形成される。前記突出領域は、活性なＧａＡｓ単結晶領域を形成するための成長ウインドウを構成するべく形成されている。その後、熱ＳｉＯ２またはＳｉＯ２−Ａｌ２Ｏ３から成る薄層が基板の表面上に堆積され、その後、この薄層がエッチングされて、前記突出領域の上壁の一部が露出される。その後、熱ＳｉＯ２またはＳｉＯ２−Ａｌ２Ｏ３から成る層により部分的に覆われた基板の表面上に多結晶またはアモルファスＧａＡｓから成る層が堆積される。その後、多結晶またはアモルファスＧａＡｓ層上に誘電保護層が堆積された後、多結晶またはアモルファスＧａＡｓ層を融解させるために空間的に均一な光インパルスが印加され、これにより、ＧａＡｓが単結晶形態で突出領域から再結晶化される。その後、平坦化ステップにより、同一平面上にある単結晶ＧａＡｓの活性領域および単結晶シリコンの活性領域を得ることができる。活性単結晶ＧａＡｓ領域は、熱ＳｉＯ２またはＳｉＯ２−Ａｌ２Ｏ３から成る層により、単結晶シリコン基板から、特に活性単結晶シリコン領域から分離される。
米国特許第５，５１４，８８５号明細書
本発明の目的は、ハイブリッド基板の製造、特にＣ−ＭＯＳ構造の製造を簡略化することである。
本発明によれば、この目的は添付の請求項によって達成される。
特に、この目的は、支持体が基板と電気絶縁薄層との積層によって形成され、電気絶縁薄層の前面が支持体の前面を構成し、方法が、少なくとも以下の一連のステップ、すなわち、
− 前記電気絶縁薄層の前面上に、少なくともその側壁が薄い保護層によって覆われる前記第１の活性領域を形成するステップと、
− 前記薄い保護層をパターニングして、予め選択された前記第１の活性領域の側壁における界面領域を解放させるステップと、
− 前記電気絶縁薄層の前面上にある前記第１の活性領域間に、多結晶および／またはアモルファス形態の第２の半導体材料から成り、それぞれが、隣接する予め選択された前記第１の活性領域の界面領域と直接に接触する側壁の少なくとも一部と、前記第１の活性領域の前面と同じ平面内に配置される前面とを備えているパターンを挿入するステップと、
− 前記第１の活性領域上および前記パターン上にパッシベーション層を堆積させるステップと、
− 前記第２の半導体材料を単結晶形態で結晶化させて、前記第２の活性領域を形成するステップと、
を含むという事実により達成される。
特に、第１および第２の活性材料がそれぞれシリコンおよびゲルマニウムにより形成されるＣ−ＭＯＳ構造を製造するためにそのような方法が使用される場合には、ｎ−ＭＯＳトランジスタが第１の活性領域に形成され、ｐ−ＭＯＳトランジスタが第２の活性領域に形成される。
他の利点および特徴は、単なる非限定的な実施例として与えられ且つ添付図面に示される本発明の特定の実施形態の以下の説明から更に明らかとなる。
本発明に係る方法によれば、異なる第１および第２の単結晶半導体材料によりそれぞれ形成される第１および第１の活性領域を支持体の前面上で簡単且つ安価に得ることができる。また、この方法によれば、第１および第２の活性領域の前面を互いに同じ面内に位置させることができ、また、第１および第２の半導体材料は同じ結晶構造を有していることが好ましい。
そのような方法は、特に、多結晶および／またはアモルファス形態の第２の半導体材料から成るパターンおよび前記パターンと予め選択された第１の活性領域との間の界面領域から単結晶形態で第２の半導体材料を結晶化させるステップにより第２の活性領域を形成することから成る。
特定の実施形態において、結晶化ステップは局所凝固ステップにより行なわれることが好ましい。この場合、第２の半導体材料は、第１の半導体材料の融解温度よりも低い融解温度を有する。局所凝固方法は液相エピタキシ（ＬＰＥ）とも呼ばれる。
局所凝固方法を使用してバルクシリコン基板の前面上に形成された単結晶シリコンのシード領域から単結晶ゲルマニウムを形成することは既に提案されている。すなわち、Ｙａｏｃｈｅｎｇ Ｌｉｕ等は、論文「Ｈｉｇｈ−ｑｕａｌｉｔｙ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ Ｇｅ ｏｎ ｉｎｓｕｌａｔｏｒ ｂｙ ｌｉｑｕｉｄ−ｐｈａｓｅ ｅｐｉｔａｘｙ ｏｎ Ｓｉ Ｓｕｂｓｔｒａｔｅｓ」（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｅｅｒｓ， Ｖｏｌ ８４， Ｎｏ １４， ２５６３−２５６５頁）で、局所凝固方法を用いて、ゲルマニウムオンインシュレータ（ＧｅＯＩ）基板、すなわち、単結晶ゲルマニウムから成る薄膜と電気絶縁薄層とバルクシリコン基板とを連続的に備える積層体を形成することを提案している。単結晶ゲルマニウムから成る薄膜は、実際には、その前面に電気絶縁薄層を備えるバルクシリコン基板上で得られる。バルクシリコン基板の前面の一部は、シード領域と呼ばれる解放領域を形成するために予め解放される。その後、スパッタリングによりゲルマニウムが堆積され、ゲルマニウムを液状にするために急速熱処理が行なわれる。その後、ゲルマニウムが冷却されて、ゲルマニウムが単結晶形態で固体状態にされる。バルク単結晶シリコン基板中に形成されたシード領域から凝固が行なわれ、その後、凝固は、それが単結晶ゲルマニウムの薄膜を形成するまで液状ゲルマニウム中を横方向に伝搬する。
しかしながら、本発明の特定の実施形態で使用される局所凝固方法は、ハイブリッド基板を形成するため、すなわち、支持体の前面上に異なる第１および第２の半導体活性領域を形成するために使用される。第２の活性領域は、既に形成された第１の活性領域から予め選択された第１の活性領域の側壁のシード領域と呼ばれる界面領域から局所凝固によって得られる。これにより、とりわけ、第１および第２の活性領域の前面を互いに同じ面内に位置させることができ、したがって、面一にすることができる。
したがって、図１〜図１０は、単結晶シリコンから成る第１の活性領域および単結晶ゲルマニウムから成る第２の活性領域を支持体の前面上に形成することにある本発明の特定の実施形態を示している。また、第１の活性領域は、例えば図１に示されるようなシリコンオンインシュレータ（ＳＯＩ）基板１から形成されている。ＳＯＩ基板１は、単結晶シリコンから成る薄膜２と電気絶縁薄層３と基板４とによって形成された積層体を備えている。
薄膜２は、数ナノメートル〜数ミクロンの厚さを有していることが好ましく、特に１０ｎｍ〜１００ｎｍの厚さを有している。基板４は例えばシリコンから成る。基板は、ＳＯＩ基板１を形成するために従来から使用されている任意の他のタイプの材料によって形成することもできる。また、基板４は、電気絶縁薄層３よりも短い熱安定化特性時間（ｔｈｅｒｍａｌ ｓｔａｂｉｌｉｚａｔｉｏｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃ ｔｉｍｅ）を有していることが好ましい。
また、電気絶縁薄層３は埋め込み層とも呼ばれる。図１に示されるように、電気絶縁薄層は薄膜２と基板４との間に配置されている。したがって、電気絶縁薄層は、薄膜２と接触する前面５ａと、基板４と接触する後面５ｂとを備えている。前面５ａは、平坦であることが好ましく、後に、その上に第１および第２の活性領域が形成される支持体の前面を構成する。薄層３の厚さは、数ナノメートル〜数ミクロンであることが好ましい。
特に、薄層３は、方法のその後のステップが行なわれる際に薄層３の前面５ａからゲルマニウムの厄介な成長が生じるのを防止するためにアモルファス材料によって形成されている。薄層３は、例えば、アモルファスシリコン窒化物またはアモルファス二酸化シリコンによって形成することができる。ゲルマニウムと接触されるようになっている材料がその後にゲルマニウムの成長を引き起こさない場合、薄層は、他の材料を備えることもでき、あるいは、多層積層体によって形成することもできる。したがって、薄層３の前面５ａは、ゲルマニウムに対して化学的に安定していることが好ましい。また、薄層３を形成する材料は、薄層３の熱安定化特性時間がゲルマニウムを特徴付けるそれよりも長くなるように選択されることが好ましい。最初の近似として、前記特性時間は一般式：τｉ＝ｌｉ ２／（ｋｉ／（ρｉ×Ｃｉ））に対応している。ここで、ｉは考慮される層の参照符号に対応しており（例えば誘電的絶縁薄層３の場合、ｉ＝３）、ｌｉは層ｉの特性長さに対応しており、ｋｉ，ρｉ，Ｃｉはそれぞれ、層ｉを形成する材料の熱伝導率、密度、熱容量に対応している。したがって、薄層３の場合、ｌ３は薄層３の厚さに対応しており、また、多結晶および／またはアモルファスゲルマニウムにより形成されるパターンｉの場合、ｌｉは前記パターンの幅に対応している。
図１および図２に示されるように、第１の活性領域は、ＳＯＩ基板１の薄膜２中に形成される。これらの活性領域は、特に、フォトレジストマスク（図示せず）を介した薄膜２のフォトリソグラフィによって形成される。フォトレジストマスクは後に除去される。したがって、図２には、３つの第１の活性領域１ａ，１ｂ，１ｃが表わされている。これらの領域は、薄層３の前面５ａの一部を解放する２つの空間６ａ，６ｂによって互いに分離されている。第１の領域１ａ，１ｂ，１ｃはそれぞれ前面と側壁とを備えている。したがって、第１の領域１ａは前面７ａと側壁８ａとを備え、第１の領域１ｂは前面７ｂと側壁８ｂとを備え、第１の領域１ｃは前面７ｃと側壁８ｃとを備えている。
図３においては、第１の活性領域１ａ，１ｂ，１ｃの前面７ａ，７ｂ，７ｃおよび側壁８ａ，８ｂ，８ｃを覆うように保護層９が均一に堆積される。保護層９の均一な堆積は、当業者には一般にコンフォーマル堆積と呼ばれている。コンフォーマル堆積は、前記堆積がその上で行なわれる表面の幾何学的形状とは無関係に保護層が一定の厚さを与える堆積に対応している。また、保護層９は、薄層３の前面５ａの解放部分も覆っている。保護層９は、例えば二酸化ケイ素層であり、任意のタイプの真空蒸着法により堆積させることができる。例えば、蒸着方法は、プラズマ物理的気相成長法（ＰＥＰＶＤ）等の物理的気相成長法（ＰＶＤ）または化学蒸着（ＣＶＤ）であっても良い。変形例において、保護層９は、シリコンの熱酸化によって得ることもできる。また、ゲルマニウムと接触されるようになっている薄層が後にゲルマニウムの成長を引き起こさない場合、保護層９は、幾つかの薄層から成る積層体によって形成することもできる。
保護層９は、その後、シード領域と呼ばれる領域に対応する予め選択された第１の活性領域の側壁における界面領域と呼ばれる領域を解放するためにパターニングされる。パターニングは、例えば、フォトリソグラフィステップおよびその後のエッチングステップによって行なわれる。パターニングは、特に、保護層９上に堆積されるフォトレジスト層によって行なわれる。フォトレジスト層は、その後、露光されて現像され、それにより、保護層９の一部を覆うマスクが形成される。マスクによって覆われない保護層９の部分は、その後、保護層９の解放された部分に対応する。保護層９の解放部分はその後にエッチングにより除去され、これに対し、マスクによって覆われる保護層９の部分は保護されたままとなる。マスクはその後に除去される。エッチングは例えば化学エッチングである。例えば、Ｓｉ３Ｎ４から成る保護層はリン酸（Ｈ３ＰＯ４）の溶液を用いてエッチングすることができ、また、ＳｉＯ２から成る保護層の場合、フッ酸溶液を用いてエッチングを行なうことができる。また、保護層９がＳｉＯ２およびＳｉ３Ｎ４からそれぞれ成る２つの層を積層することにより形成される場合、また、ＳｉＯ２層が第１の活性領域１ａ，１ｂ，１ｃと接触される場合、前記ＳｉＯ２層は、Ｈ３ＰＯ４を豊富に含む溶液により達成されるＳｉ３Ｎ４層のバリア停止エッチングとしての機能を果たすことができる。
図４において、保護層９のパターニングは、第１の領域１ａ，１ｃのそれぞれの側壁８ａ，８ｃの界面領域を解放するように行なわれた。第１の領域１ｂの側壁８ｂは、その一部に関して、保護層９により保護されたままである。また、２つの解放された界面領域はそれぞれ、空間６ａまたは６ｃの輪郭を描く対応する予め選択された第１の領域１ａまたは１ｃの側壁８ａまたは８ｃの部分に対応している。
図４に示される実施形態において、第１の活性領域１ａ，１ｂ，１ｃの前面７ａ，７ｂ，７ｃは保護層９によって部分的に覆われたままである。一方、保護層９のパターニングにより、空間６ａ，６ｂの輪郭を描く薄層３の前面５ａの部分を少なくとも部分的に解放することができる。これにより、予め選択されていない第１の活性領域の側壁を保護するようになっているバリア要素９ａ，９ｂが形成される。
薄層３の前面５ａの前記部分の少なくとも部分的な解放は、保護層９および薄層３をそれぞれ形成する材料が異なり且つ保護層９のエッチングが薄層３を形成する材料に関して選択的である場合にのみ可能である。これは、例えば、薄層３がＳｉ３Ｎ４から成り、保護層９がＳｉＯ２から成り、保護層９のエッチングがフッ酸溶液を用いて行なわれるような場合である。他の場合には、保護層９と薄層３との間の界面に達する前に保護層９のパターニングが停止することができ或いは停止され得る。また、薄層３中でパターニングを継続することもできる。費やされる薄層３の材料の厚さは、後に、保護層９と薄層３との間の界面での停止エッチングに対応する、理想的なエッチングに対するオーバーエッチングの厚さに対応する。
図６に示されるように、その後、多結晶および／またはアモルファスゲルマニウムから成るパターン１０ａ，１０ｂが、薄層３の前面５ａの解放部分で、前記第１の活性領域１ａ，１ｂ，１ｃ間に挿入される。各パターン１０ａ，１０ｂは、第１の活性領域１ａ，１ｂ，１ｃの前面７ａ，７ｂ，７ｃと同じ面内に前面１１ａ，１１ｂを与えるとともに、隣接する予め選択された第１の活性領域と直接接触する少なくとも側壁の部分を備えている。したがって、図６では、パターン１０ａの側壁の一部が第１の活性領域１ａの界面領域と直接に接触しており、一方、パターン１０ｂに関しては、その側壁の一部が第１の活性領域１ｃの界面領域と直接に接触している。パターン１０ａ，１０ｂの側壁の他の部分は、それらとしては、保護層９の残りの部分により形成されるバリア要素９ａ，９ｂによって第１の活性領域の側壁から分離されている。
図５に示されるように、挿入は、例えば、図４に示される構造体の解放面全体上に多結晶および／またはアモルファス形態でゲルマニウムから成る層１０を堆積（コンフォーマル堆積）させることにより達成される。コンフォーマル堆積は、例えば、物理的気相成長法または化学蒸着法によって行なわれる。
特定の実施形態において、コンフォーマル堆積は、２つの異なる堆積ステップで行なうことができる。第１のステップ、例えばＰＥＣＶＤステップにより、ゲルマニウムの堆積を均一に開始することができる。一方、第２のステップは、より標準的で且つ安価な堆積ステップであり、例えばＣＶＤまたはＰＶＤステップであっても良い。この第２のステップにより、層１０において必要な厚さに至るまで堆積を完了させることができる。この特定の実施形態において、層１０は、その後、２つの重ね合わされた副層によって形成される。この場合、第１の副層はアモルファスであり、第２の副層は多結晶である。この特定の実施形態を用いると、第１のアモルファス副層は、図４に示される構造体の解放面に、濡れ層と呼ばれる層を形成し、この層は、それが堆積される表面を構成する材料が何であっても均一になるという利点を与える。第２の副層の堆積は、その後、問題なく行なうことができる。これは、任意の材料を異なる性質の表面上に堆積させるときに生じやすい核生成バリアの問題を第１の副層が防止するからである。
このコンフォーマル堆積ステップの後に、化学機械研磨（ＣＭＰ）等の平坦化ステップが行なわれる。この平坦化ステップにより、図６に示されるようなパターン１０ａ，１０ｂを得ることができる。特に、この平坦化ステップにより、パターン１０ａ，１０ｂの前面１１ａ，１１ｂを前面７ａ，７ｂ，７ｃと同じ面内におくことができる。したがって、層１０の厚さが第１の活性領域１ａ，１ｂ，１ｃの厚さに等しい図５に示される実施形態では、化学機械研磨は、前面７ａ，７ｂ，７ｃ上に堆積された層１０の部分を除去するためだけに行なわれる。そのため、研磨は、保護層９に達すると直ぐに停止する。好ましくは、研磨は、保護層９と第１の活性領域１ａ，１ｂ，１ｃとの間の界面でのみ停止し、これにより、前面７ａ，７ｂ，７ｃが解放される（図６）。エッチングが停止されるべき瞬間を決定するための手段は当業者に良く知られている。例えば、当業者は、材料の性質に応じて、エッチング終端検出システムまたは研磨機械モータに作用するトルクの変化を測定するための方法を使用することができる。
その後、図６に示される構造体の平坦な解放面上に、すなわち、第１の活性領域の前面７ａ，７ｂ，７ｃ上およびパターン１０ａ，１０ｂの前面１１ａ，１１ｂ上に、比較的厚い硬質なパッシベーション層１２が堆積される（図７）。また、ゲルマニウムパターン１０ａ，１０ｂの前面１１ａ，１１ｂと接触するようになっているパッシベーション層１２の材料は、アモルファスであることが好ましい。特に、パッシベーション層１２は、特に高温で行なわれるステップ中に、外部環境に対する第１の活性領域１ａ，１ｂ，１ｃおよびパターン１０ａ，１０ｂの保護を行なう。
好ましくは、図８において、基板４とパッシベーション層１２の前面１２ａとの間に横断通路が形成される。この横断通路は、界面領域の近傍で薄層３および第１の活性領域１ａ，１ｃを貫通するように形成される。その後、この通路は、ヒートシンク１３ａ，１３ｂを形成するために熱伝導材料で満たされる。変形例では、パッシベーション層１２が堆積される前にヒートシンク１３ａ，１３ｂを形成することができる。この場合、横断通路は、界面領域を備える第１の活性領域、すなわち、図５における第１の活性領域１ａ，１ｃと基板４との間に形成される。
横断通路を充填する熱伝導材料は単結晶シリコンであっても良い。この場合、横断通路の充填は、真空蒸着により、例えばＰＶＤ、ＣＶＤまたはＬＰＣＶＤにより、あるいは、エピタキシにより行なわれることが好ましい。また、熱伝導材料は、第１の活性領域を形成する材料以外のであっても良い。この場合、熱伝導材料は、高い熱伝導、好ましくは第１の活性領域の熱伝導以上の熱伝導を有するように選択される。また、熱伝導材料は非汚染物質でもある。すなわち、熱伝導材料は、第１の活性領域の半導体特性を改質してはならず、あるいは、薄層３のその電気絶縁性を失わせてはならない。また、横断通路を充填する材料は、第１の活性領域１ａ，１ｂ，１ｃ中に結晶対の傷（結晶欠陥）を形成しないように選択することができる。好ましくは、熱伝導材料は、第１の活性領域１ａ，１ｂ，１ｃを形成する材料の熱特性および熱弾性特性に最も近い熱特性および熱弾性特性を有するように選択される。
パターン１０ａ，１０ｂは、その後、局所的な凝固により結晶化される。したがって、図８に示される構造体は、パターン１０ａ，１０ｂをゲルマニウムの融解温度とシリコンの融解温度との間の温度まで加熱するようになっている熱処理を受ける。ゲルマニウムの融解温度９３７℃であり、一方、シリコンの融解温度は約１４１４℃であり、熱処理は、非常に短い時間にわたって例えば約９５０℃の温度で行なわれる。これにより、第１の活性領域を固体の状態に維持しつつ且つ粘性的な動きをする材料に不可逆変形させる時間を持たせないようにしつつ、ゲルマニウムパターン１０ａ，１０ｂを融解させることができる。
パッシベーション層１２は、ゲルマニウムの融解が行なわれるときに機械的保護および断熱の役割を果たす。また、パッシベーション層は十分に厚く硬質である。これにより、ゲルマニウムが融解するときに生じやすい圧力増大および対流および／または放射によりその解放面を介して除去される熱流束の影響下でパッシベーション層が燃え上がることが防止され、また、基板４を通じて行なわれる冷却よりも速い冷却をパッシベーション層が引き起こすことが防止される。パッシベーション層１２は、例えば、二酸化ケイ素、窒化ケイ素および／またはハフニウム二酸化物によって形成される。
また、熱処理を行なうために使用される加熱方法は、基板４を熱的に冷たい塊（ｃｏｌｄ ｔｈｅｒｍａｌ ｍａｓｓ）のままに確保しつつ多結晶および／またはアモルファスゲルマニウムをその融解温度よりも高い温度まで加熱するように選択されることが好ましい。したがって、図８に示される構造体は、パッシベーション層１２の前面１２ａにより加熱されることが好ましい。加熱は放射により行なうことができる。この場合、入射する放射線の波長は、パッシベーション層１２を構成する材料または材料のうちの１つによって吸収されるように選択されることが好ましい。その後、パッシベーション層１２は、それが図８に示される構造体中に熱領域を構成するように、下側にあるゲルマニウムを熱伝導によって加熱することができる。また、入射する放射線の露光時間は、熱線の透過が基板４の極僅かな厚さに対してしか影響を与えないように十分短い。
熱処理が完了すると、構造体が冷却され、これにより、ゲルマニウムの凝固が単結晶形態で引き起こされ、そのため、図９に示されるように第２の活性領域１４ａ，１４ｂが形成される。冷却は、例えば、ヒートシンク１３ａ，１３ｂによる基板４の熱除去により得られる。その後、基板４は、熱処理が行なわれたときに入力された熱出力を凝固ステップ中に除去できるヒートシンクを形成する。しかしながら、このヒートシンクを有効にするには、熱処理ステップ中に使用される加熱方法が前記基板のみを表面的に加熱しなければならず、および／または、冷却ステップ中に、主に基板４の後面に向けて熱除去がヒートシンク１３ａ，１３ｂを介して行なわれなければならない。
この実施形態において、単結晶形態のゲルマニウムの結晶化は、局所的な凝固により行なわれる。実際には、ゲルマニウムの凝固は、第１の活性領域１ａ，１ｃのシード領域と呼ばれる界面領域での成長により始まる。その後、凝固領域は、シード領域からバリア要素９ａ，９ｂにより保護される反対の側壁へとほぼ水平にゲルマニウム中で液状に伝搬し、これにより、単結晶ゲルマニウムから成る第２の活性領域１４ａ，１４ｂが得られる。
第２の活性領域１４ａ，１４ｂが形成されると、例えばエッチングまたはフォトリソグラフィによりパッシベーション層１２を除去することができ、また、例えば第１の活性領域と隣接する第２の活性領域との間の接触領域を除去することにより第１の活性領域と第２の活性領域とを互いに物理的に分離させることができる（図９）。また、これにより、第１の活性領域と第２の活性領域との間で電気的絶縁を得ることもできる。
前述した代わりの実施形態においては、図３に示されるように保護層９が必ずしも均一に堆積されるとは限らない。例えば、保護層は、第１の活性領域１ａ，１ｂ，１ｃの側壁８ａ，８ｂ，８ｃ上にだけ堆積させることができ、これにより例えばスペーサが形成される。この場合、第１の活性領域の前面７ａ，７ｂ，７ｃは、第２の半導体材料のコンフォーマル堆積まで解放されたままである。その後、例えば化学機械研磨（ＣＭＰ）および／または選択エッチングによる平坦化ステップが行なわれ、これにより、第１の活性領域の前面上に堆積された第２の半導体材料が除去される。この場合、第１の活性領域１ａ，１ｂ，１ｃの前面７ａ，７ｂ，７ｃの高さでエッチングおよび／またはＣＭＰの停止がなされることが好ましい。
他の変形例においては、図３に示されるように保護層９を均一に堆積させることができるが、保護層９のパターニングは、第１の活性領域１ａ，１ｂ，１ｃの前面７ａ，７ｂ，７ｃを解放させ且つ空間６ａ，６ｂの輪郭を描く薄層３の前面の部分を少なくとも部分的に解放させるように行なうことができる。この場合、保護層９のパターニングは、図６に示され且つ予め選択されていない第１の活性領域の側壁を保護するようになっているバリア要素９ａ，９ｂの形成を各空間６ａ，６ｂ内で直接に引き起こす。
また、保護層９のパターニングステップと第１の活性領域間にパターン１０ａ，１０ｂを挿入するステップとの間に中間平坦化ステップを行なうことができる。この中間ステップは、保護層９と第１の活性領域との間の界面で停止するエッチングによって行なうことができ、あるいは、第１の活性領域中へと継続することができる。この場合、第１の活性領域の厚さが減少され、また、パターン１０ａ，１０ｂの前面１１ａ，１１ｂが第１の活性領域の前面と同じ面内に保たれるようにパターン１０ａ，１０ｂの形成後に平坦化ステップが必要となる場合がある。
他の実施形態において、保護層９のパターニングは、空間６ａ，６ｂの輪郭を描く薄層３の前面５ａの部分を解放させるために行なわれる。これは、保護層９と薄層３との間の界面でパターニングを停止させることにより、あるいは、薄層３中へとパターニングを継続させることによって達成される。この場合、単結晶および／またはアモルファスの第２の半導体材料から成るパターンを第１の活性領域間に挿入するステップは、第２の半導体材料を空間６ａ，６ｂ内にのみ選択的に堆積させることにより行なわれることが好ましい。例えば、図４に示される構造において、薄層３はＳｉ３Ｎ４により形成され、保護層９はＳｉＯ２から成り、第１の活性領域１ａ，１ｂ，１ｃはシリコンとゲルマニウムとの合金によって形成される。第２の半導体材料から成るパターン１０ａ，１０ｂを空間６ａ，６ｂ内に直接に形成するため、化学蒸着が選択的に行なわれる。第２の半導体材料は、シリコン・ゲルマニウム合金の融解温度よりも低い融解温度を与える。必要に応じて、図６に示されるような構造を得るため、パターン１０ａ，１０ｂの形成後に平坦化ステップを実施することができる。
本発明は、前述した実施形態に限定されない。
特に、第１および第２の活性領域は任意の形状を有することができる。第１および第２の活性領域の形状は、例えば、ゲルマニウム結晶化ステップ中に形成されやすい結晶欠陥を捕捉するように選択することができる。
また、単結晶シリコンは、第１の活性領域の側壁に配置される界面領域の高さで局所結晶化ステップによりゲルマニウムまたは他の単結晶半導体材料を形成できる結晶構造を有する任意のタイプの単結晶半導体材料と置き換えることができる。例えば、単結晶シリコンはシリコン・ゲルマニウム合金（ＳｉＧｅ）に取って代えることができ、あるいは、第１の半導体材料が単結晶シリコンである場合、ゲルマニウムをシリコン・ゲルマニム合金に取って代えることができる。
第２の半導体材料の結晶化を達成するため、局所凝固方法または液相エピタキシ（ＬＰＥ）を固相エピタキシ（ＳＰＥ）に置き換えることができる。この場合、パターン１０ａ，１０ｂが全体的に単結晶へ変わって第２の活性領域１４ａ，１４ｂを形成するまで幾つかの結晶化サイクルを繰り返すことにより成長する単結晶を界面領域の高さに形成するために、パッシベーション層１２の堆積後に固相結晶化ステップが行なわれる。このとき、第２の半導体材料は、第１の半導体材料の融解温度よりも低い融解温度を有している必要はない。
基板４を形成する材料は、薄膜２を構成する材料と同一もしくは異なることができる。
本発明における方法は、特にＣ−ＭＯＳ構造を製造するために使用されるハイブリッド構造の製造を簡略化するという利点を与える。前述した製造のための方法は実際にはＣ−ＭＯＳ構造を製造するために使用することができる。この場合、ｎ−ＭＯＳトランジスタは、単結晶シリコンから成る第１の活性領域内に形成され、ｐ−ＭＯＳトランジスタは、単結晶ゲルマニウムから成る第２の活性領域内に形成される。したがって、それにより、ｎ−ＭＯＳおよびｐ−ＭＯＳトランジスタの製造を１つの同じ支持体上で集合的に扱うことができ、それにより、製造コストが低減される。しかしながら、実際には、ＭＯＳトランジスタの性能を向上させることで知られるゲルマニウムは非常に高価である。また、それをシリコンから成る活性領域を備える支持体上に組み込むと、最初の支持体のコストを下げることができる。
本発明の特定の実施形態のステップを断面で概略的に示している。 本発明の特定の実施形態のステップを断面で概略的に示している。 本発明の特定の実施形態のステップを断面で概略的に示している。 本発明の特定の実施形態のステップを断面で概略的に示している。 本発明の特定の実施形態のステップを断面で概略的に示している。 本発明の特定の実施形態のステップを断面で概略的に示している。 本発明の特定の実施形態のステップを断面で概略的に示している。 本発明の特定の実施形態のステップを断面で概略的に示している。 本発明の特定の実施形態のステップを断面で概略的に示している。 本発明の特定の実施形態のステップを断面で概略的に示している。
符号の説明
１ ＳＯＩ基板
１ａ，１ｂ，１ｃ 第１の活性領域
２ 薄膜
３ 電気絶縁薄膜
４ 基板
５ａ 前面
５ｂ 後面
６ａ 空間
６ｂ 空間
７ａ,７ｂ，７ｃ 前面
８ａ，８ｂ，８ｃ 側壁
９ 保護膜
１０ａ，１０ｂ，１０ｃ パターン
１１ａ，１１ｂ 前面
１４ａ，１４ｂ，１４ｃ 第２の活性領域

Claims (14)

  1. 支持体の前面上に、それぞれが互いに異なる第１および第２の単結晶半導体材料によって形成されるとともに同一平面上にある前面を備えている第１および第２の活性領域（１ａ，１ｂ，１ｃおよび１４ａ，１４ｂ）を形成する方法であって、前記支持体が基板（４）と電気絶縁薄層（３）との積層によって形成され、前記電気絶縁薄層（３）の前面（５ａ）が前記支持体の前面を構成し、少なくとも以下の一連のステップ、すなわち、
    − 前記電気絶縁薄層（３）の前面（５ａ）上に、少なくともその側壁（８ａ，８ｂ，８ｃ）が薄い保護層（９）によって覆われる前記第１の活性領域（１ａ，１ｂ，１ｃ）を形成するステップと、
    − 前記薄い保護層（９）をパターニングして、予め選択された前記第１の活性領域（１ａ，１ｃ）の側壁（８ａ，８ｃ）における界面領域を解放させるステップと、
    − 前記電気絶縁薄層（３）の前面（５ａ）上にある前記第１の活性領域（１ａ，１ｂ，１ｃ）間に、多結晶および／またはアモルファス形態の第２の半導体材料から成り、それぞれが、隣接する予め選択された前記第１の活性領域（１ａ，１ｃ）の界面領域と直接に接触する側壁の少なくとも一部と、前記第１の活性領域（１ａ，１ｂ，１ｃ）の前面（７ａ，７ｂ，７ｃ）と同じ平面内に配置される前面（１１ａ，１１ｂ）とを備えているパターン（１０ａ，１０ｂ）を挿入するステップと、
    − 前記第１の活性領域（１ａ，１ｂ，１ｃ）上および前記パターン（１０ａ，１０ｂ）上にパッシベーション層（１２）を堆積させるステップと、
    − 前記第２の半導体材料を単結晶形態で結晶化させて、前記第２の活性領域（１４ａ，１４ｂ）を形成するステップと、
    を含むことを特徴とする方法。
  2. 前記結晶化が局所凝固ステップにより行なわれることを特徴とする、請求項１に記載の方法。
  3. 前記局所凝固ステップは、
    − 前記第１の半導体材料の融解温度と前記第２の半導体材料の融解温度との間にある予め設定された温度での熱処理であって、前記第２の半導体材料が前記第１の半導体材料の融解温度よりも低い融解温度を有している熱処理と、
    − 前記第２の活性領域（１４ａ，１４ｂ）を形成するための第２の半導体材料の単結晶形態での凝固と、
    を含むことを特徴とする請求項２に記載の方法。
  4. 前記結晶化が固相エピタキシにより行なわれることを特徴とする請求項１に記載の方法。
  5. 前記基板（４）が第１の単結晶半導体材料により形成されていることを特徴とする請求項１乃至４のいずれか一項に記載の方法。
  6. 前記結晶化が局所凝固ステップにより行なわれ、前記基板（４）は、前記電気絶縁薄層（３）の熱安定化特性時間よりも短い熱安定化特性時間を有していることを特徴とする請求項１乃至５のいずれか一項に記載の方法。
  7. 前記局所凝固ステップの前に、
    − 前記予め選択された第１の活性領域（１ａ，１ｃ）の前記界面領域の近傍で、前記基板（４）と前記予め選択された第１の活性領域（１ａ，１ｃ）との間に横断通路を形成するステップと、
    − 前記横断通路を熱伝導材料で満たすステップと、
    を含むことを特徴とする請求項６に記載の方法。
  8. 前記横断通路を満たす前記熱伝導材料が第１の単結晶半導体材料であることを特徴とする請求項７に記載の方法。
  9. 単結晶形態での第２の半導体材料の前記結晶化の後に、前記パッシベーション層（１２）を除去するステップと、前記第１および第２の活性領域（１ａ，１ｂ，１ｃおよび１４ａ，１４ｂ）間を絶縁するステップとが行なわれることを特徴とする請求項１乃至８のいずれか一項に記載の方法。
  10. 前記第１および第２の半導体材料が同一の結晶構造を有していることを特徴とする請求項１乃至９のいずれか一項に記載の方法。
  11. 前記第１の半導体材料がシリコンおよびシリコン・ゲルマニウム合金から選択されることを特徴とする、請求項１乃至１０のいずれか一項に記載の方法。
  12. 前記第２の半導体材料がゲルマニウムおよびシリコン・ゲルマニウム合金から選択されることを特徴とする、請求項１乃至１１のいずれか一項に記載の方法。
  13. 前記支持体の前面が第２の半導体材料に対して化学的に安定していることを特徴とする、請求項１乃至１２のいずれか一項に記載の方法。
  14. Ｃ−ＭＯＳ構造を製造するための請求項１乃至１３のいずれか一項に記載の方法の使用であって、前記第１および第２の活性領域（１ａ，１ｂ，１ｃおよび１４ａ，１４ｂ）がそれぞれシリコンおよびゲルマニウムにより形成され、ｎ−ＭＯＳトランジスタが前記第１の活性領域（１ａ，１ｂ，１ｃ）に形成され、ｐ−ＭＯＳトランジスタが前記第２の活性領域（１４ａ，１４ｂ）に形成されることを特徴とする方法の使用。
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FR2938117B1 (fr) * 2008-10-31 2011-04-15 Commissariat Energie Atomique Procede d'elaboration d'un substrat hybride ayant une couche continue electriquement isolante enterree
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4751561A (en) * 1986-04-29 1988-06-14 Rca Corporation Dielectrically isolated PMOS, NMOS, PNP and NPN transistors on a silicon wafer
US5514885A (en) * 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
JP2001036054A (ja) * 1999-07-19 2001-02-09 Mitsubishi Electric Corp Ｓｏｉ基板の製造方法
KR100373851B1 (ko) * 2001-03-30 2003-02-26 삼성전자주식회사 소이형 반도체 장치 및 그 형성 방법
US7247534B2 (en) * 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US7439110B2 (en) * 2006-05-19 2008-10-21 International Business Machines Corporation Strained HOT (hybrid orientation technology) MOSFETs

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