JP2007109876A

JP2007109876A - Thin film transistor and manufacturing method thereof

Info

Publication number: JP2007109876A
Application number: JP2005299116A
Authority: JP
Inventors: Hirohisa Tanaka; 裕久田中
Original assignee: Toshiba Matsushita Display Technology Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2005-10-13
Filing date: 2005-10-13
Publication date: 2007-04-26

Abstract

<P>PROBLEM TO BE SOLVED: To provide a thin film transistor capable of preventing degradation in characteristics. <P>SOLUTION: A buffer layer 19 is formed on a gate insulating film 18. When a gate electrode 21 is film-formed by a sputtering method, the buffer layer 19 acts as a buffering layer, and therefor, the gate insulating film 18 is not damaged by the sputtering of the gate electrode 21. A silicide layer 20 is formed on the interface between the buffer layer 19 and the gate electrode 21, and therefor, the interface between the buffer layer 19 and the gate electrode 21 is stabilized, and the stability of the gate insulating film 18 in a state of film-forming is maintained. A dispersion phenomenon at the interface between the gate electrode 21 and the gate insulating film 18 is prevented from occurring by using the buffer layer 19. Characteristics of a thin film transistor 7 are prevented from degrading. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、チャネル領域を挟んだ両側にソース領域およびドレイン領域が設けられた半導体層を有する薄膜トランジスタおよびその製造方法に関する。 The present invention relates to a thin film transistor having a semiconductor layer provided with a source region and a drain region on both sides of a channel region and a method for manufacturing the same.

従来、この種の薄膜トランジスタ(ＴＦＴ)は、アクティブマトリクス型の液晶表示装置のスイッチング素子として用いられている。そして、このアクティブマトリクス型の液晶表示装置は、表示特性が優れていることから開発が進められている。また、電界効果移動度が大きく周辺回路が形成可能なポリシリコンを半導体層に用いたコプラナ型の薄膜トランジスタを有する液晶表示装置が普及している。 Conventionally, this type of thin film transistor (TFT) is used as a switching element in an active matrix liquid crystal display device. The active matrix liquid crystal display device has been developed because of its excellent display characteristics. In addition, a liquid crystal display device having a coplanar thin film transistor in which polysilicon having a large field effect mobility and capable of forming a peripheral circuit is used as a semiconductor layer is in widespread use.

そして、この薄膜トランジスタの半導体層は、チャネル領域を挟んだ両側にソース領域およびドレイン領域が設けられている。また、この半導体層上には、酸化シリコンにて構成されたゲート酸化膜であるゲート絶縁膜が積層されている。そして、このゲート絶縁膜上のチャネル領域に対向する位置に、ゲート電極が積層されている。さらに、このゲート電極は、ゲート線に電気的に接続されており、これらゲート線間に補助容量線が配線されて構成されている。 The semiconductor layer of this thin film transistor is provided with a source region and a drain region on both sides of the channel region. A gate insulating film, which is a gate oxide film made of silicon oxide, is stacked on the semiconductor layer. A gate electrode is laminated at a position facing the channel region on the gate insulating film. Further, the gate electrode is electrically connected to a gate line, and an auxiliary capacitance line is wired between the gate lines.

また、この薄膜トランジスタとしては、ソース領域およびドレイン領域をゲート電極にて自己整合的に形成することによって、このゲート電極とソース領域およびドレイン領域との間の寄生容量を小さくできることから、コプラナ型が主流である(例えば、特許文献１参照。)。 As the thin film transistor, a coplanar type is mainly used because the parasitic capacitance between the gate electrode and the source region and the drain region can be reduced by forming the source region and the drain region in a self-aligned manner with the gate electrode. (For example, see Patent Document 1).

一方、画素ごとに有機色材料が配置された色層に電流を流すことによって、この色層を自己発光させるＯＬＥＤ(Organic Light Emitting Diode：有機発光ダイオード)ディスプレイなどの有機ＥＬ(electroluminescence)表示装置が普及してきている。そして、このＯＬＥＤディスプレイのうち、電流制御方式のＯＬＥＤでは、同じチャネルサイズで大きな電流を流すことができるポリシリコンを用いた薄膜トランジスタがスイッチング素子として優れている。 On the other hand, there is an organic EL (electroluminescence) display device such as an OLED (Organic Light Emitting Diode) display that causes a current to flow through a color layer in which an organic color material is arranged for each pixel to cause the color layer to self-emit. It has become widespread. Among these OLED displays, in the current-controlled OLED, a thin film transistor using polysilicon that can flow a large current with the same channel size is excellent as a switching element.

さらに、上述の液晶表示装置や有機ＥＬ表示装置に使用されるゲート電極の材料としては、薄膜トランジスタ特性の安定動作に優れ、ゲート線および補助容量配線に必要な低抵抗、成膜および加工のそれぞれが容易なことを考慮して選択する必要がある。特に、アクティブマトリクス型の液晶表示装置のゲート電極の材料としては、コスト的に優れているため、金属材料の単層や高融点金属合金などが一般的に使用されている。 Furthermore, as a material for the gate electrode used in the above-mentioned liquid crystal display device and organic EL display device, each of the low resistance, film formation and processing necessary for the gate line and the auxiliary capacitor wiring is excellent in the stable operation of the thin film transistor characteristics. It is necessary to select in consideration of ease. In particular, as a material for a gate electrode of an active matrix type liquid crystal display device, since it is excellent in cost, a single layer of a metal material, a refractory metal alloy, or the like is generally used.

また、ポリシリコンを用いたコプラナ型の薄膜トランジスタにおいては、直接ゲート電極を構成する金属材料がゲート絶縁膜上に形成されている。そして、この金属材料は、一般的にスパッタリング法にて形成することが多いため、ゲート絶縁膜に分子の衝突によるダメージを与えてしまうおそれがある。さらに、この金属材料としては、タンタル(Ｔａ)、モリブデン(Ｍｏ)、チタン(Ｔｉ)あるいはタングステン(Ｗ)などの高融点金属や、これらの合金が使用される場合が多い。
特開２０００−３２３７１４号公報 In a coplanar thin film transistor using polysilicon, a metal material that directly forms a gate electrode is formed on a gate insulating film. Since this metal material is generally formed by a sputtering method in general, the gate insulating film may be damaged by molecular collision. Further, as this metal material, a refractory metal such as tantalum (Ta), molybdenum (Mo), titanium (Ti) or tungsten (W), or an alloy thereof is often used.
JP 2000-323714 A

しかしながら、上述したゲート電極を構成する金属材料として、タンタル(Ｔａ)、モリブデン(Ｍｏ)、チタン(Ｔｉ)あるいはタングステン(Ｗ)などの高融点金属や、これらの合金が使用される場合には、これら金属が容易に酸化してしまうから、金属材料が酸化する際にゲート絶縁膜中の酸素を取り込もうとする。このため、このゲート絶縁膜とゲート電極との界面において酸化還元現象が発生してしまい、この酸化還元現象によって薄膜トランジスタの特性が劣化してしまうおそれがあるという問題を有している。 However, as a metal material constituting the gate electrode described above, when a refractory metal such as tantalum (Ta), molybdenum (Mo), titanium (Ti) or tungsten (W) or an alloy thereof is used, Since these metals are easily oxidized, when the metal material is oxidized, it tries to take in oxygen in the gate insulating film. For this reason, a redox phenomenon occurs at the interface between the gate insulating film and the gate electrode, and the characteristics of the thin film transistor may be deteriorated due to the redox phenomenon.

本発明は、このような点に鑑みなされたもので、特性の劣化を防止できる薄膜トランジスタおよびその製造方法を提供することを目的とする。 The present invention has been made in view of these points, and an object of the present invention is to provide a thin film transistor capable of preventing the deterioration of characteristics and a method for manufacturing the same.

本発明は、チャネル領域、前記チャネル領域の両側に設けられたソース領域およびドレイン領域を有する半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上の少なくとも前記チャネル領域に対応する部分に設けられた緩衝層と、前記チャネル領域に対応する前記緩衝層上に設けられたゲート電極と、を具備したものである。 The present invention includes a channel region, a semiconductor layer having a source region and a drain region provided on both sides of the channel region, a gate insulating film provided on the semiconductor layer, and at least the channel region on the gate insulating film And a gate electrode provided on the buffer layer corresponding to the channel region.

そして、チャネル領域の両側にソース領域およびドレイン領域が設けられた半導体層上にゲート絶縁膜を設ける。さらに、このゲート絶縁膜上の少なくともチャネル領域に対応する部分に緩衝層を設ける。次いで、チャネル領域に対応する緩衝層上にゲート電極を設ける。 Then, a gate insulating film is provided over the semiconductor layer in which the source region and the drain region are provided on both sides of the channel region. Further, a buffer layer is provided at least on the gate insulating film corresponding to the channel region. Next, a gate electrode is provided on the buffer layer corresponding to the channel region.

本発明によれば、ゲート絶縁膜上の少なくともチャネル領域に対応する部分に緩衝層を設けて、チャネル領域に対応する緩衝層上にゲート電極を設けた。この結果、ゲート電極が酸化する際にゲート絶縁膜中の酸素を取り込もうとする現象を緩衝層で防止できる。したがって、このゲート絶縁膜とゲート電極との界面での酸化還元現象を防止できるから、この酸化還元現象による特性の劣化を防止できる。 According to the present invention, the buffer layer is provided at least on the gate insulating film corresponding to the channel region, and the gate electrode is provided on the buffer layer corresponding to the channel region. As a result, a phenomenon in which oxygen in the gate insulating film is taken in when the gate electrode is oxidized can be prevented by the buffer layer. Accordingly, since the oxidation-reduction phenomenon at the interface between the gate insulating film and the gate electrode can be prevented, the deterioration of characteristics due to the oxidation-reduction phenomenon can be prevented.

以下、本発明の薄膜トランジスタを備えた液晶表示装置の一実施の形態の構成を図１を参照して説明する。 Hereinafter, a configuration of an embodiment of a liquid crystal display device including the thin film transistor of the present invention will be described with reference to FIG.

図１において、１は液晶表示装置としての液晶パネルである。この液晶パネル１は、アクティブマトリクス型で、略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の透光性を有する絶縁性板としてのガラス基板３を有している。このガラス基板３の一主面である表面上には、このガラス基板３の幅方向に沿って等間隔に平行に離間された複数の図示しない走査線と、このガラス基板３の縦方向に沿って等間隔に平行に離間された複数の信号線とのそれぞれが配線されている。 In FIG. 1, reference numeral 1 denotes a liquid crystal panel as a liquid crystal display device. The liquid crystal panel 1 is an active matrix type and includes an array substrate 2 having a substantially rectangular flat plate shape. This array substrate 2 has a glass substrate 3 as an insulating plate having a substantially transparent rectangular flat plate-like translucency. On the surface which is one main surface of the glass substrate 3, a plurality of scanning lines (not shown) spaced in parallel at equal intervals along the width direction of the glass substrate 3 and along the vertical direction of the glass substrate 3. And a plurality of signal lines spaced in parallel at equal intervals.

さらに、これら走査線および信号線にて仕切られて囲まれた各領域のそれぞれに画素６が設けられている。これら画素６には、スイッチング素子としてのｐ型のコプラナ型である薄膜トランジスタ(ＴＦＴ)７と、画素電極８と、蓄積容量としての画素補助容量である図示しない補助容量とのそれぞれが設けられている。ここで、各画素電極８は、同一画素６内の薄膜トランジスタ７に電気的に接続されており、この薄膜トランジスタ７にて画素電位が制御される。さらに、これら薄膜トランジスタ７は、各走査線と信号線との交差部分に対応して設けられている。 Further, a pixel 6 is provided in each of the regions partitioned and surrounded by these scanning lines and signal lines. These pixels 6 are each provided with a thin film transistor (TFT) 7 that is a p-type coplanar type as a switching element, a pixel electrode 8, and an auxiliary capacitor (not shown) that is a pixel auxiliary capacitor as a storage capacitor. . Here, each pixel electrode 8 is electrically connected to the thin film transistor 7 in the same pixel 6, and the pixel potential is controlled by the thin film transistor 7. Further, these thin film transistors 7 are provided corresponding to the intersections between the scanning lines and the signal lines.

一方、アレイ基板２のガラス基板４の表面には、このガラス基板４からの不純物の拡散を防止する絶縁性のアンダーコート絶縁膜であるアンダーコート層13が成膜されている。このアンダーコート層13上には、多結晶半導体であるポリシリコン(ｐ−Ｓｉ)にて構成された半導体層としての島状の活性層14が設けられている。この活性層14は、長尺状のシリコン層であり、アモルファスシリコン膜へのエキシマレーザビームの照射によるアニール法を用いた結晶化によって形成されている。 On the other hand, on the surface of the glass substrate 4 of the array substrate 2, an undercoat layer 13 which is an insulating undercoat insulating film for preventing diffusion of impurities from the glass substrate 4 is formed. On the undercoat layer 13, an island-like active layer 14 is provided as a semiconductor layer made of polysilicon (p-Si) which is a polycrystalline semiconductor. The active layer 14 is a long silicon layer and is formed by crystallization using an annealing method by irradiating an amorphous silicon film with an excimer laser beam.

さらに、この活性層14の幅方向の中央部にチャネル領域15が設けられている。また、この活性層14のチャネル領域15を挟んだ両側には、高濃度不純物領域であるソース領域16およびドレイン領域17が設けられている。ここで、これらソース領域16およびドレイン領域17は、活性層14の幅方向の両側部に、不純物としてジボラン(Ｂ_２Ｈ_６)がドーピングされて注入されて構成されている。 Further, a channel region 15 is provided in the central portion of the active layer 14 in the width direction. Further, a source region 16 and a drain region 17 which are high-concentration impurity regions are provided on both sides of the channel region 15 of the active layer 14. Here, the source region 16 and the drain region 17 are configured by doping and implanting diborane (B ₂ H ₆ ) as an impurity on both sides in the width direction of the active layer 14.

さらに、この活性層14を含むアンダーコート層13上には、例えば酸化シリコン(ＳｉＯ_２)などの酸化膜にて構成されたゲート絶縁膜18が成膜されている。このゲート絶縁膜18は、例えば１００ｎｍほどの厚さ寸法を有している。また、このゲート絶縁膜18の少なくともチャネル領域15に対応する部分、すなわちこのチャネル領域15に対向する部分には、緩衝層としてのバッファ層19が設けられている。このバッファ層19は、活性層14のチャネル領域15に対向するゲート絶縁膜18上に積層されている。すなわち、このバッファ層19は、チャネル領域15の幅寸法に等しい幅寸法を有している。 Further, a gate insulating film 18 made of an oxide film such as silicon oxide (SiO ₂ ) is formed on the undercoat layer 13 including the active layer 14. The gate insulating film 18 has a thickness dimension of, for example, about 100 nm. A buffer layer 19 as a buffer layer is provided at least in a portion corresponding to the channel region 15 of the gate insulating film 18, that is, a portion facing the channel region 15. The buffer layer 19 is stacked on the gate insulating film 18 facing the channel region 15 of the active layer 14. That is, the buffer layer 19 has a width dimension equal to the width dimension of the channel region 15.

また、このバッファ層19は、エネルギ準位的な観点から活性層14にほぼ等しい組成の物質、すなわち非晶質半導体であるアモルファスシリコン(ａ−Ｓｉ)などのシリコン層にて構成されたシリコン薄膜層である。さらに、このバッファ層19は、５ｎｍ以上３０ｎｍ以下、例えば１０ｎｍほどの膜厚に形成されている。さらに、このバッファ層19は、ゲート絶縁膜18を成膜するための同一の成膜装置であるＣＶＤ(Chemical vapor deposition)法を用いた図示しないＣＶＤ装置内において、材料ガスとしてシランを用いた同一の雰囲気である真空中でゲート絶縁膜18に連続して成膜されて形成されている。 Further, the buffer layer 19 is a silicon thin film composed of a material having a composition almost equal to that of the active layer 14 from the viewpoint of energy level, that is, a silicon layer such as amorphous silicon (a-Si) which is an amorphous semiconductor. Is a layer. Further, the buffer layer 19 is formed to a thickness of 5 nm to 30 nm, for example, about 10 nm. Further, the buffer layer 19 is the same film using a silane as a material gas in a CVD apparatus (not shown) using a CVD (Chemical Vapor Deposition) method which is the same film forming apparatus for forming the gate insulating film 18. In this vacuum, the gate insulating film 18 is continuously formed.

そして、このバッファ層19上には、高融点金属であるモリブデン−タングステン(Ｍｏ／Ｗ)などの金属材料がスパッタリング法にて成膜されて構成されたゲート電極21が積層されている。このゲート電極21は、例えば２５０ｎｍほどの厚さ寸法である膜厚を有している。また、このゲート電極21は、反応性イオンエッチング(Reactive Ion Etching:ＲＩＥ)法や、電極と基板との間にバイアス印加をしないプラズマエッチング(Plasma Etching:ＰＥ)法、ケミカルドライエッチング(Chemical Dry Etching:ＣＤＥ)法などを用いた同一の成膜装置である図示しないエッチング装置内にてバッファ層19と同時に加工されてエッチングされてパターニングされている。したがって、このゲート電極21は、バッファ層19の幅寸法に等しい幅寸法を有している。また、このゲート電極21は、エッチングレートがバッファ層19のエッチングレートより速い。 On the buffer layer 19, a gate electrode 21 made of a metal material such as molybdenum-tungsten (Mo / W), which is a refractory metal, is formed by sputtering. The gate electrode 21 has a film thickness that is about 250 nm, for example. Further, the gate electrode 21 is formed by a reactive ion etching (RIE) method, a plasma etching (PE) method in which no bias is applied between the electrode and the substrate, a chemical dry etching (Chemical Dry Etching). : CDE) and the like, the same film forming apparatus using an etching apparatus (not shown), which is the same film forming apparatus, is processed and etched simultaneously with the buffer layer 19 and patterned. Therefore, the gate electrode 21 has a width dimension equal to the width dimension of the buffer layer 19. Further, the etching rate of the gate electrode 21 is faster than the etching rate of the buffer layer 19.

さらに、このゲート電極21とバッファ層19との間の界面には、このバッファ層19を構成するアモルファスシリコンとゲート電極21を構成する金属材料とが結合したシリコン−金属結合層であるシリサイド層20が形成されている。このシリサイド層20は、安定した界面であって、バッファ層19上にゲート電極21をスパッタリング法にて形成する際に、これらゲート電極21とバッファ層19との間の界面に形成される。 Further, at the interface between the gate electrode 21 and the buffer layer 19, a silicide layer 20 which is a silicon-metal bond layer in which amorphous silicon constituting the buffer layer 19 and a metal material constituting the gate electrode 21 are bonded together. Is formed. The silicide layer 20 is a stable interface, and is formed at the interface between the gate electrode 21 and the buffer layer 19 when the gate electrode 21 is formed on the buffer layer 19 by sputtering.

ここで、このゲート電極21、ゲート絶縁膜18および活性層14によって、薄膜トランジスタ７が形成されている。さらに、この薄膜トランジスタ７のゲート電極21を含むゲート絶縁膜18上に層間絶縁膜22が積層されている。また、この層間絶縁膜22およびゲート絶縁膜18には、これら層間絶縁膜22およびゲート絶縁膜18を貫通し、活性層14のソース領域16およびドレイン領域17に連通したスルーホールとしての第１のコンタクトホール23,24が設けられている。 Here, the thin film transistor 7 is formed by the gate electrode 21, the gate insulating film 18 and the active layer 14. Further, an interlayer insulating film 22 is laminated on the gate insulating film 18 including the gate electrode 21 of the thin film transistor 7. Further, the interlayer insulating film 22 and the gate insulating film 18 penetrate through the interlayer insulating film 22 and the gate insulating film 18 and communicate with the source region 16 and the drain region 17 of the active layer 14 as a first through hole. Contact holes 23 and 24 are provided.

さらに、活性層14のソース領域16に貫通した第１のコンタクトホール23を含む層間絶縁膜22上には、導電性を有する金属材料にて構成されたソース電極25が積層されている。このソース電極25は、第１のコンタクトホール23を介して活性層14のソース領域16に電気的に接続されている。さらに、この活性層14のドレイン領域17に貫通した第１のコンタクトホール24を含む層間絶縁膜22上には、導電性を有する金属材料にて構成されたドレイン電極26が積層されている。このドレイン電極26は、第１のコンタクトホール24を介して活性層14のドレイン領域17に電気的に接続されている。 Further, a source electrode 25 made of a conductive metal material is stacked on the interlayer insulating film 22 including the first contact hole 23 penetrating the source region 16 of the active layer 14. The source electrode 25 is electrically connected to the source region 16 of the active layer 14 through the first contact hole 23. Further, a drain electrode 26 made of a conductive metal material is stacked on the interlayer insulating film 22 including the first contact hole 24 penetrating the drain region 17 of the active layer 14. The drain electrode 26 is electrically connected to the drain region 17 of the active layer 14 through the first contact hole 24.

また、これらソース電極25およびドレイン電極26を含む層間絶縁膜22上には、保護膜であるパッシベーション膜27が積層されている。このパッシベーション膜27には、このパッシベーション膜27を貫通してドレイン電極26に連通したスルーホールとしての第２のコンタクトホール28が設けられている。そして、この第２のコンタクトホール28を含むパッシベーション膜27上に画素電極８が積層され、この画素電極８が第２のコンタクトホール28を介してドレイン電極26に電気的に接続されている。さらに、この画素電極８を含むパッシベーション膜27上には、配向処理されたポリイミドにて構成された配向膜29が積層されている。 A passivation film 27, which is a protective film, is laminated on the interlayer insulating film 22 including the source electrode 25 and the drain electrode 26. The passivation film 27 is provided with a second contact hole 28 as a through hole that penetrates the passivation film 27 and communicates with the drain electrode 26. Then, the pixel electrode 8 is laminated on the passivation film 27 including the second contact hole 28, and the pixel electrode 8 is electrically connected to the drain electrode 26 through the second contact hole 28. Further, an alignment film 29 made of alignment-treated polyimide is laminated on the passivation film 27 including the pixel electrode 8.

一方、アレイ基板２に対向してコモン基板としての矩形平板状の対向基板31が配設されている。この対向基板31は、略透明な矩形平板状の絶縁性基板であるガラス基板32を備えている。このガラス基板32のアレイ基板２に対向した側の一主面には、着色層であるカラーフィルタ層33が積層されて設けられている。さらに、このカラーフィルタ層33を含むガラス基板32上には、透明導電膜であるＩＴＯ(Indium Tin Oxide)膜にて構成された対向電極34が積層されて設けられている。また、この対向電極34上には、ラビング処理されたポリイミドにて構成された配向膜35が積層されて設けられている。そして、この配向膜35とアレイ基板２の配向膜29との間の間隙である液晶封止領域36には、液晶組成物37が注入されて封止されて光変調層として液晶層38が介在されて設けられている。 On the other hand, a rectangular flat plate-like counter substrate 31 as a common substrate is disposed facing the array substrate 2. The counter substrate 31 includes a glass substrate 32 which is a substantially transparent rectangular flat plate-like insulating substrate. On one main surface of the glass substrate 32 facing the array substrate 2, a color filter layer 33, which is a colored layer, is laminated and provided. Further, on the glass substrate 32 including the color filter layer 33, a counter electrode 34 made of an ITO (Indium Tin Oxide) film, which is a transparent conductive film, is laminated and provided. On the counter electrode 34, an alignment film 35 made of a rubbed polyimide is laminated and provided. A liquid crystal composition 37 is injected and sealed in a liquid crystal sealing region 36 which is a gap between the alignment film 35 and the alignment film 29 of the array substrate 2, and a liquid crystal layer 38 is interposed as a light modulation layer. Has been provided.

次に、上記一実施の形態の液晶表示装置の製造方法について説明する。 Next, a method for manufacturing the liquid crystal display device according to the embodiment will be described.

まず、ガラス基板３上にアンダーコート層13を形成してから、このアンダーコート層13上に図示しないアモルファスシリコン膜を積層させる。 First, after forming an undercoat layer 13 on the glass substrate 3, an amorphous silicon film (not shown) is laminated on the undercoat layer 13.

この後、このアモルファスシリコン膜に向けてエキシマレーザビームを照射してエキシマレーザアニールして、このアモルファスシリコン膜を結晶化させるとともにパターニングして、図２に示すように、島状のポリシリコン薄膜41を形成する。 Thereafter, the amorphous silicon film is irradiated with an excimer laser beam to carry out excimer laser annealing, and this amorphous silicon film is crystallized and patterned to obtain an island-shaped polysilicon thin film 41 as shown in FIG. Form.

次いで、図３に示すように、このポリシリコン薄膜41を含むアンダーコート層13上に、ゲート絶縁膜18となる酸化膜42と、バッファ層19となるアモルファスシリコン薄膜43とのそれぞれを、材料ガスとしてシランを用いたＣＶＤ法にて同一の雰囲気およびＣＶＤ装置内で連続して成膜する。 Next, as shown in FIG. 3, an oxide film 42 to be the gate insulating film 18 and an amorphous silicon thin film 43 to be the buffer layer 19 are respectively formed on the undercoat layer 13 including the polysilicon thin film 41 with a material gas. Are continuously formed in the same atmosphere and in a CVD apparatus by a CVD method using silane.

この後、図４に示すように、このアモルファスシリコン薄膜43上に、ゲート電極21となる金属材料44をスパッタリング法にて成膜する。このとき、この金属材料44の成膜の際に、これら金属材料44およびアモルファスシリコン薄膜43が３００℃以上４００℃以下、例えば３５０℃程度の温度まで加熱されるから、これら金属材料44とアモルファスシリコン薄膜43との間の界面にシリサイド層20が形成され、これら金属材料44とアモルファスシリコン薄膜43との間が安定した界面となる。 Thereafter, as shown in FIG. 4, a metal material 44 to be the gate electrode 21 is formed on the amorphous silicon thin film 43 by a sputtering method. At this time, since the metal material 44 and the amorphous silicon thin film 43 are heated to a temperature of 300 ° C. or more and 400 ° C. or less, for example, about 350 ° C. when the metal material 44 is formed, the metal material 44 and the amorphous silicon A silicide layer 20 is formed at the interface with the thin film 43, and a stable interface is formed between the metal material 44 and the amorphous silicon thin film 43.

さらに、この金属材料44上のアモルファスシリコン薄膜43のチャネル領域15となる部分である幅方向の中央部にレジスト45が積層されるように、この金属材料44上に所望のレジストパターンをフォトリソグラフィ法にて形成する。 Further, a desired resist pattern is formed on the metal material 44 by a photolithography method so that the resist 45 is laminated at the center portion in the width direction, which is the portion of the amorphous silicon thin film 43 on the metal material 44 which becomes the channel region 15. Form with.

この後、フッ素(Ｆ)系ガスを用いたドライエッチング法にてレジスト45をマスクとして、アモルファスシリコン薄膜43までエッチングして、図５に示すように、これら金属材料44およびアモルファスシリコン薄膜43のそれぞれを同時にエッチングしてゲート電極21およびバッファ層19を形成する。 Thereafter, the amorphous silicon thin film 43 is etched using the resist 45 as a mask by a dry etching method using fluorine (F) gas, and each of the metal material 44 and the amorphous silicon thin film 43 is respectively shown in FIG. Are simultaneously etched to form the gate electrode 21 and the buffer layer 19.

このとき、六フッ化硫黄(ＳＦ_６)と酸素(Ｏ_２)との混合ガスを用いたドライエッチング法においてゲート絶縁膜18が大きな選択比を有することから、このゲート絶縁膜18が金属材料44とともにアモルファスシリコン薄膜43をエッチングする際のエッチングストッパとなる。 At this time, the gate insulating film 18 has a large selection ratio in the dry etching method using a mixed gas of sulfur hexafluoride (SF ₆ ) and oxygen (O ₂ ). At the same time, it serves as an etching stopper when the amorphous silicon thin film 43 is etched.

さらに、金属材料44のエッチングレートがアモルファスシリコン薄膜43のエッチングレートより速いので、ゲート電極21の上端側がレジスト45の両側部よりも内側にくびれた状態となる。 Furthermore, since the etching rate of the metal material 44 is faster than the etching rate of the amorphous silicon thin film 43, the upper end side of the gate electrode 21 is constricted inwardly than the both side portions of the resist 45.

この後、ゲート電極21上のレジスト45を除去する。 Thereafter, the resist 45 on the gate electrode 21 is removed.

次いで、図６に示すように、このゲート電極21をマスクとした自己整合であるセルフアラインにて、ポリシリコン薄膜41の両側部にアクセプタとなる不純物であるジボランをドーピングして注入して、このポリシリコン薄膜41の両側部をｐ型高濃度不純物領域にしてソース領域25およびドレイン領域26を形成する。 Next, as shown in FIG. 6, the self-aligned self-alignment using the gate electrode 21 as a mask is doped and implanted with diborane as an acceptor impurity on both sides of the polysilicon thin film 41. A source region 25 and a drain region 26 are formed using both sides of the polysilicon thin film 41 as a p-type high concentration impurity region.

この結果、図７に示すように、このポリシリコン薄膜41のソース領域16とドレイン領域17との間の部分がチャネル領域15となり、これらチャネル領域15、ソース領域16およびドレイン領域17にて活性層14が形成される。 As a result, as shown in FIG. 7, a portion between the source region 16 and the drain region 17 of the polysilicon thin film 41 becomes a channel region 15, and an active layer is formed in the channel region 15, the source region 16 and the drain region 17. 14 is formed.

この後、この活性層14のソース領域16およびドレイン領域17中の不純物を熱アニールにて活性化させる。 Thereafter, impurities in the source region 16 and the drain region 17 of the active layer 14 are activated by thermal annealing.

次いで、図１に示すように、ゲート電極21およびバッファ層19を含むゲート絶縁膜18上に層間絶縁膜22を成膜してから、これら層間絶縁膜22およびゲート絶縁膜18に第１のコンタクトホール23,24を形成して、活性層14のソース領域16およびドレイン領域17それぞれの一部を露出させる。 Next, as shown in FIG. 1, after an interlayer insulating film 22 is formed on the gate insulating film 18 including the gate electrode 21 and the buffer layer 19, a first contact is made to the interlayer insulating film 22 and the gate insulating film 18. Holes 23 and 24 are formed to expose part of the source region 16 and the drain region 17 of the active layer 14.

この状態で、これら第１のコンタクトホール23,24を含む層間絶縁膜22上に図示しない金属膜を成膜した後、この金属膜をパターニングしてソース電極25およびドレイン電極26のそれぞれを形成して薄膜トランジスタ７とする。 In this state, after forming a metal film (not shown) on the interlayer insulating film 22 including the first contact holes 23 and 24, the metal film is patterned to form the source electrode 25 and the drain electrode 26, respectively. Thus, the thin film transistor 7 is obtained.

さらに、これらソース電極25およびドレイン電極26のそれぞれを含む層間絶縁膜22上にパッシベーション膜27を形成してから、このパッシベーション膜27に第２のコンタクトホール28を形成して、薄膜トランジスタ７のドレイン電極26の一部を露出させる。 Further, after forming a passivation film 27 on the interlayer insulating film 22 including each of the source electrode 25 and the drain electrode 26, a second contact hole 28 is formed in the passivation film 27, and the drain electrode of the thin film transistor 7 is formed. Expose part of 26.

この状態で、この第２のコンタクトホール28を含むパッシベーション膜27上に画素電極８を形成してから、この画素電極８を含むパッシベーション膜27上に配向膜29を形成してアレイ基板２とする。 In this state, the pixel electrode 8 is formed on the passivation film 27 including the second contact hole 28, and then the alignment film 29 is formed on the passivation film 27 including the pixel electrode 8 to form the array substrate 2. .

さらに、このアレイ基板２の配向膜29側に、対向基板31の配向膜35側を対向させて取り付けた後、これらアレイ基板２の配向膜29と対向基板31の配向膜35との間の液晶封止領域36に液晶組成物37を注入して封止して液晶層38を介在させて液晶パネル１とする。 Further, after attaching the alignment film 35 side of the counter substrate 31 to the alignment film 29 side of the array substrate 2, the liquid crystal between the alignment film 29 of the array substrate 2 and the alignment film 35 of the counter substrate 31 is attached. The liquid crystal composition 37 is injected into the sealing region 36 and sealed, and the liquid crystal layer 38 is interposed therebetween to obtain the liquid crystal panel 1.

ここで、ポリシリコンにて構成された活性層14を有するコプラナ型の従来の薄膜トランジスタ７では、ゲート絶縁膜18上に直線ゲート電極21が積層されていることから、このゲート電極21をゲート絶縁膜18上にスパッタリングにて成膜する際に、このゲート絶縁膜18に分子が衝突してしまい、このゲート絶縁膜18にダメージが与えられてしまう。 Here, in the conventional coplanar type thin film transistor 7 having the active layer 14 made of polysilicon, since the straight gate electrode 21 is laminated on the gate insulating film 18, the gate electrode 21 is used as the gate insulating film. When the film is formed on the layer 18 by sputtering, molecules collide with the gate insulating film 18 and the gate insulating film 18 is damaged.

また、ゲート電極21の金属材料として、モリブデン−タングステン合金などの高融点金属合金が使用されている場合には、これら高融点金属合金は容易に酸化してしまう。したがって、このゲート電極21が酸化する際にゲート絶縁膜18中の酸素を取り込もうとするから、これらゲート絶縁膜18とゲート電極21との間の界面において酸化還元現象が発生してしまう。 Further, when a refractory metal alloy such as a molybdenum-tungsten alloy is used as the metal material of the gate electrode 21, these refractory metal alloys are easily oxidized. Therefore, when the gate electrode 21 is oxidized, oxygen in the gate insulating film 18 is taken in, so that an oxidation-reduction phenomenon occurs at the interface between the gate insulating film 18 and the gate electrode 21.

そこで、上述の一実施の形態のように、ゲート絶縁膜18上にバッファ層19を形成したことによって、モリブデン−タングステン合金である金属材料44にて構成されたゲート電極21をスパッタリング法にて成膜する際に、バッファ層19が緩衝層として作用して、ゲート絶縁膜18がゲート電極21のスパッタリング時のダメージを受けなくなる。またこのとき、バッファ層19とゲート電極21との界面にシリサイド層20が形成されるから、これらバッファ層19とゲート電極21との間を安定した界面にできる。 Therefore, as in the above-described embodiment, by forming the buffer layer 19 on the gate insulating film 18, the gate electrode 21 made of the metal material 44 that is a molybdenum-tungsten alloy is formed by a sputtering method. When the film is formed, the buffer layer 19 acts as a buffer layer, and the gate insulating film 18 is not damaged when the gate electrode 21 is sputtered. At this time, since the silicide layer 20 is formed at the interface between the buffer layer 19 and the gate electrode 21, the interface between the buffer layer 19 and the gate electrode 21 can be made stable.

したがって、成膜状態でのゲート絶縁膜18の安定性を維持できるとともに、ゲート電極21とゲート絶縁膜18との間の界面での酸化還元現象である拡散現象をバッファ層19にて抑制して防止できる。よって、これらゲート電極21とゲート絶縁膜18との間の界面での拡散現象を防止できるから、この拡散現象による薄膜トランジスタ７の特性の劣化を防止できる。このため、このゲート絶縁膜18がスパッタリング時にダメージを受けない薄膜トランジスタ７を作成できる。 Therefore, the stability of the gate insulating film 18 in the film formation state can be maintained, and the diffusion phenomenon that is a redox phenomenon at the interface between the gate electrode 21 and the gate insulating film 18 is suppressed by the buffer layer 19. Can be prevented. Therefore, since the diffusion phenomenon at the interface between the gate electrode 21 and the gate insulating film 18 can be prevented, the deterioration of the characteristics of the thin film transistor 7 due to the diffusion phenomenon can be prevented. Therefore, the thin film transistor 7 in which the gate insulating film 18 is not damaged during sputtering can be formed.

さらに、バッファ層19は、ゲート絶縁膜18に連続して成膜できるとともに、ゲート電極21と同時にエッチングして加工できるから、薄膜トランジスタ７を製造する上での製造工程を増加させることなく、初期特性および経時劣化に優れた薄膜トランジスタ７を製造性良く製造できる。言い換えると、製造コストを増加させることなく、初期特性および信頼性に優れた薄膜トランジスタ７を作製できるから、安価で高性能な液晶パネル１を歩留まり良く製造できる。 Further, since the buffer layer 19 can be continuously formed on the gate insulating film 18 and can be etched and processed simultaneously with the gate electrode 21, the initial characteristics can be obtained without increasing the number of manufacturing steps for manufacturing the thin film transistor 7. Moreover, the thin film transistor 7 excellent in deterioration with time can be manufactured with good manufacturability. In other words, since the thin film transistor 7 having excellent initial characteristics and reliability can be manufactured without increasing the manufacturing cost, the inexpensive and high-performance liquid crystal panel 1 can be manufactured with high yield.

また、バッファ層19の膜厚を５ｎｍより小さくした場合には、このバッファ層19上にゲート電極21を積層させたときに、このバッファ層19の上側の２ｎｍ以上３ｎｍ以下程度がシリサイド層20に変化してしまうから、このバッファ層19の膜厚としては５ｎｍ以上にする必要がある。これに対して、このバッファ層19の膜厚を３０ｎｍより大きくした場合には、ゲート電極21に印加された電圧がバッファ層19およびゲート絶縁膜18を介して活性層14に印加されずにドロップしなくなるから、薄膜トランジスタ７の閾値電圧(Ｖｔｈ)を低下させてしまう。そこで、このバッファ層19の膜厚としては５ｎｍ以上３０ｎｍ以下にすることが好ましい。 In addition, when the thickness of the buffer layer 19 is smaller than 5 nm, when the gate electrode 21 is stacked on the buffer layer 19, about 2 nm to 3 nm on the upper side of the buffer layer 19 is formed in the silicide layer 20. Therefore, the buffer layer 19 needs to have a film thickness of 5 nm or more. On the other hand, when the thickness of the buffer layer 19 is larger than 30 nm, the voltage applied to the gate electrode 21 is not applied to the active layer 14 via the buffer layer 19 and the gate insulating film 18 but dropped. Therefore, the threshold voltage (Vth) of the thin film transistor 7 is lowered. Therefore, the thickness of the buffer layer 19 is preferably 5 nm or more and 30 nm or less.

なお、上記一実施の形態では、材料ガスとしてシランを用いたＣＶＤ法にてゲート絶縁膜18を形成したが、テトラエトキシシラン(Tetraethoxysilane:ＴＥＯＳ)を材料ガスとして用いたＣＶＤ法にてゲート絶縁膜18を形成することもできる。 In the above embodiment, the gate insulating film 18 is formed by a CVD method using silane as a material gas. However, the gate insulating film is formed by a CVD method using tetraethoxysilane (TEOS) as a material gas. 18 can also be formed.

また、薄膜トランジスタ７のバッファ層19をアモルファスシリコン薄膜43にて形成したが、このバッファ層19をポリシリコン膜やシリコンナイトライド(ＳｉＮ)膜などの活性層14の組成に似た組成のシリコン層などとすることもできるとともに、リン(Ｐ)、ボロン(Ｂ)などがドーピングされた低抵抗薄膜などとすることもできる。 The buffer layer 19 of the thin film transistor 7 is formed of an amorphous silicon thin film 43. The buffer layer 19 is a silicon layer having a composition similar to that of the active layer 14 such as a polysilicon film or a silicon nitride (SiN) film. In addition, a low resistance thin film doped with phosphorus (P), boron (B), or the like can be used.

さらに、膜厚２５０ｎｍのモリブデン−タングステン合金にてゲート電極21を構成したが、バッファ層19と同時にエッチング加工が可能な材料である、例えばチタン(Ｔｉ)やアルミニウム(Ａｌ)系などの材料を使用してゲート電極21を構成することもできる。また、このゲート電極21の膜厚を２５０ｎｍより厚くすることもできる。 Furthermore, although the gate electrode 21 is made of a molybdenum-tungsten alloy having a thickness of 250 nm, a material such as titanium (Ti) or aluminum (Al) that can be etched simultaneously with the buffer layer 19 is used. Thus, the gate electrode 21 can be configured. Further, the thickness of the gate electrode 21 can be made larger than 250 nm.

そして、ｐ型の薄膜トランジスタ７ではなく、活性層14のチャネル領域15とソース領域16およびドレイン領域17との間に低不純物濃度領域であるＬＤＤ(Lightly Doped Drain)領域が設けられ、アクセプタとなる不純物としてリンをソース領域16およびドレイン領域17にドーピングさせたｎ型の薄膜トランジスタ７であっても対応させて用いることができる。 An LDD (Lightly Doped Drain) region, which is a low impurity concentration region, is provided between the channel region 15 of the active layer 14 and the source region 16 and the drain region 17 instead of the p-type thin film transistor 7, and an impurity serving as an acceptor The n-type thin film transistor 7 in which phosphorus is doped in the source region 16 and the drain region 17 can be used correspondingly.

さらに、液晶パネル１以外の、画素ごとに有機色材料が配置された色層に電流を流すことによって、この色層を自己発光させるＯＬＥＤ(Organic Light Emitting Diode：有機発光ダイオード)ディスプレイなどの有機ＥＬ(electroluminescence)表示装置であっても、この有機ＥＬ表示装置の各色層を駆動させるスイッチング素子として薄膜トランジスタ７を用いることによって、上記一実施の形態と同様の作用効果を奏することができる。 Further, an organic EL such as an OLED (Organic Light Emitting Diode) display that causes the color layer to self-emit by passing a current through a color layer in which an organic color material is arranged for each pixel other than the liquid crystal panel 1. Even in the (electroluminescence) display device, by using the thin film transistor 7 as a switching element for driving each color layer of the organic EL display device, it is possible to achieve the same effect as that of the above embodiment.

本発明の薄膜トランジスタを備えた液晶表示装置の一実施の形態の一部を示す説明断面図である。It is explanatory sectional drawing which shows a part of one Embodiment of the liquid crystal display device provided with the thin-film transistor of this invention. 同上液晶表示装置の基板上にポリシリコン薄膜を形成した状態を示す説明断面図である。It is explanatory drawing which shows the state which formed the polysilicon thin film on the board | substrate of a liquid crystal display device same as the above. 同上ポリシリコン薄膜を含む基板上にゲート絶縁膜およびアモルファスシリコン薄膜を形成した状態を示す説明断面図である。It is explanatory sectional drawing which shows the state which formed the gate insulating film and the amorphous silicon thin film on the board | substrate containing a polysilicon thin film same as the above. 同上アモルファスシリコン薄膜上に金属材料を形成した状態を示す説明断面図である。It is explanatory sectional drawing which shows the state which formed the metal material on the amorphous silicon thin film same as the above. 同上金属材料上のレジストをマスクとして金属材料とともにアモルファスシリコン薄膜をエッチングしてゲート電極および緩衝層を形成した状態を示す説明断面図である。It is explanatory sectional drawing which shows the state which etched the amorphous silicon thin film with the metal material using the resist on the metal material as a mask, and formed the gate electrode and the buffer layer. 同上ゲート電極をマスクとしてポリシリコン薄膜の両側部をドーピングしている状態を示す説明断面図である。It is explanatory drawing which shows the state which doped the both sides of a polysilicon thin film by using a gate electrode as a mask same as the above. 同上ポリシリコン薄膜を半導体層とした状態を示す説明断面図である。It is explanatory sectional drawing which shows the state which made the polysilicon thin film the semiconductor layer same as the above.

Explanation of symbols

７薄膜トランジスタ
14 半導体層としての活性層
15 チャネル領域
16 ソース領域
17 ドレイン領域
18 ゲート絶縁膜
19 緩衝層としてのバッファ層
21 ゲート電極 7 Thin film transistor
14 Active layer as a semiconductor layer
15 channel region
16 Source area
17 Drain region
18 Gate insulation film
19 Buffer layer as a buffer layer
21 Gate electrode

Claims

A semiconductor region having a channel region, a source region and a drain region provided on both sides of the channel region;
A gate insulating film provided on the semiconductor layer;
A buffer layer provided at least in a portion corresponding to the channel region on the gate insulating film;
And a gate electrode provided on the buffer layer corresponding to the channel region.

The thin film transistor according to claim 1, wherein the semiconductor layer and the buffer layer are silicon layers.

The thin film transistor according to claim 1, wherein the semiconductor layer and the buffer layer are formed of a material having an equal composition.

4. The thin film transistor according to claim 1, wherein the semiconductor layer is a polysilicon layer, and the buffer layer is an amorphous silicon layer. 5.

The thin film transistor according to claim 1, wherein the buffer layer is formed to have a thickness of 5 nm or more.

A semiconductor region having a channel region, a source region and a drain region located on both sides of the channel region;
A gate insulating film provided on the semiconductor layer;
A buffer layer provided at least in a portion corresponding to the channel region on the gate insulating film;
A gate electrode provided on the buffer layer corresponding to the channel region, and a manufacturing method of a thin film transistor,
Each of the said gate insulating film and the said buffer layer is formed continuously in the same film-forming apparatus. The manufacturing method of the thin-film transistor characterized by the above-mentioned.

A semiconductor region having a channel region, a source region and a drain region located on both sides of the channel region;
A gate insulating film provided on the semiconductor layer;
A buffer layer provided at least in a portion corresponding to the channel region on the gate insulating film;
A gate electrode provided on the buffer layer corresponding to the channel region, and a manufacturing method of a thin film transistor,
Each of the buffer layer and the gate electrode is etched at the same time.