JP2009141145A

JP2009141145A - Semiconductor device and method of manufacturing the same, and display device

Info

Publication number: JP2009141145A
Application number: JP2007316194A
Authority: JP
Inventors: Kenji Kimoto; 賢治木本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2007-12-06
Filing date: 2007-12-06
Publication date: 2009-06-25

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which has higher performance of transistor characteristics through improvement in driving power, a decrease in sub-threshold coefficient, reduction of an off current, and reduction of a driving voltage, and is reduced in power consumption. <P>SOLUTION: The semiconductor device includes: a conductive electrode 103 provided on a substrate 101; an insulating film 104 provided on the conductive electrode 103; a semiconductor 105 provided above the conductive electrode 103 with the insulating film 104 interposed; and conductive regions 109 provided on both sides of the semiconductor 105 in contact with the insulating film 104. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体素子及びその製造方法並びに表示装置に関し、特にボトムゲート型薄膜トランジスタに関する。 The present invention relates to a semiconductor element, a method for manufacturing the same, and a display device, and more particularly to a bottom gate type thin film transistor.

薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ：ＴＦＴ）は、液晶ディスプレイ、有機ＥＬディスプレイをはじめとしたアクティブマトリックス型表示装置の画素選択用スイッチ、画素をマトリックス状に配列したパネルを駆動するための周辺回路等に広く用いられている。この薄膜トランジスタのスイッチング特性によってパネルの応答速度をはじめとする表示性能や消費電力性能が大きく影響されるため、薄膜トランジスタにはオン電流の増大と消費電力の削減が求められている。 Thin film transistors (TFTs) are widely used in pixel selection switches of active matrix display devices such as liquid crystal displays and organic EL displays, peripheral circuits for driving panels in which pixels are arranged in a matrix, and the like. It has been. Since the display performance including the response speed of the panel and the power consumption performance are greatly influenced by the switching characteristics of the thin film transistor, the thin film transistor is required to increase the on-state current and reduce the power consumption.

一般的な薄膜トランジスタの構造は、例えば特許文献１に開示されている。図１１は特許文献１に開示されているｎ型薄膜トランジスタの断面を表す模式図である。図中、７０１は基板、７０２はゲート電極、７０３はゲート絶縁膜、７０４はアモルファスシリコン、７０５はｎ型アモルファスシリコンからなるソース・ドレイン、７０６はソース・ドレイン電極である。図１１からわかるように、ゲート電極７０２とソース・ドレイン７０５は、ゲート絶縁膜７０３とアモルファスシリコン７０４によって隔てられている。このためゲート電極７０２にオン電圧を印加すると、ゲート絶縁膜７０３に接する側のアモルファスシリコン７０４の領域７０４ａには反転層が形成されるが、ゲート絶縁膜７０４とソース・ドレイン７０５とに挟まれたアモルファスシリコン７０４の領域７０４ｂは十分には反転しない。そのため、ゲート絶縁膜７０３に接する側のアモルファスシリコン７０４の領域７０４ａに形成される反転層と、ソース・ドレイン７０５との電気的な接続は弱く、それによって、サブスレッショルド係数の増大や、寄生抵抗の増大を招き、トランジスタ特性が劣化してしまう。
また、このような薄膜トランジスタを画素選択トランジスタとして用いたアクティブマトリックス型表示装置では、高速スイッチング動作が困難なため、表示パネルの応答速度等の性能向上が難しい。特に、有機ＥＬ（エレクトロルミネッセンス）表示装置等の電流駆動型の発光素子を用いた表示装置では、各画素を構成する発光素子に接続された画素選択トランジスタは、発光素子を電流駆動する必要があるため、電圧駆動の液晶表示装置等の場合に比べて非常に高い電流駆動能力が要求される。従って、従来の薄膜トランジスタを、電流駆動型発光素子を用いた表示装置に適用するのは非常に難しい。また、上述のように従来の薄膜トランジスタは、サブスレッショルド係数及び寄生抵抗が大きいため、表示パネルを駆動するための周辺回路を同一基板上に作り込むのは非常に困難であり、出来たとしても、良好な回路性能を得るのは非常に困難である。 A structure of a general thin film transistor is disclosed in, for example, Patent Document 1. FIG. 11 is a schematic diagram showing a cross section of an n-type thin film transistor disclosed in Patent Document 1. In FIG. In the figure, 701 is a substrate, 702 is a gate electrode, 703 is a gate insulating film, 704 is amorphous silicon, 705 is a source / drain made of n-type amorphous silicon, and 706 is a source / drain electrode. As can be seen from FIG. 11, the gate electrode 702 and the source / drain 705 are separated by the gate insulating film 703 and the amorphous silicon 704. Therefore, when an on voltage is applied to the gate electrode 702, an inversion layer is formed in the region 704a of the amorphous silicon 704 on the side in contact with the gate insulating film 703, but the gate insulating film 704 is sandwiched between the source / drain 705. The region 704b of the amorphous silicon 704 is not sufficiently inverted. Therefore, the electrical connection between the inversion layer formed in the region 704a of the amorphous silicon 704 on the side in contact with the gate insulating film 703 and the source / drain 705 is weak, thereby increasing the subthreshold coefficient and increasing the parasitic resistance. This increases the transistor characteristics.
Further, in an active matrix display device using such a thin film transistor as a pixel selection transistor, it is difficult to perform a high-speed switching operation, and thus it is difficult to improve performance such as response speed of the display panel. In particular, in a display device using a current-driven light emitting element such as an organic EL (electroluminescence) display device, the pixel selection transistor connected to the light emitting element constituting each pixel needs to drive the light emitting element with current. Therefore, a very high current drive capability is required as compared with the case of a voltage-driven liquid crystal display device or the like. Therefore, it is very difficult to apply a conventional thin film transistor to a display device using a current driven light emitting element. In addition, as described above, since the conventional thin film transistor has a large subthreshold coefficient and parasitic resistance, it is very difficult to form a peripheral circuit for driving the display panel on the same substrate. It is very difficult to obtain good circuit performance.

この発明は、上記の問題を解決するものであり、駆動力向上、サブスレッショルド係数低減、オフ電流低減、駆動電圧の低減等トランジスタ特性の高性能化、低消費電力化を実現する半導体素子及びその製造方法、並びに、これを用いた表示装置を提供することを目的とする。
特開２００５−１３６２５３号公報 The present invention solves the above-described problems, and a semiconductor element that realizes high performance of transistor characteristics such as improvement of driving capability, reduction of subthreshold coefficient, reduction of off-current, reduction of driving voltage, and reduction of power consumption, and the like It is an object of the present invention to provide a manufacturing method and a display device using the same.
JP 2005-136253 A

上記の課題を解決するため、本発明の第１の観点による半導体素子は、基板上に設けられた導電性電極と、前記導電性電極上に設けられた絶縁膜と、前記絶縁膜を介して前記導電性電極上部に設けられた半導体と、前記半導体の両側に、前記絶縁膜に接して設けられた導電性領域とを備える。即ち、導電性領域は、導電性電極に電圧を印加したとき、絶縁層に接する側の半導体に誘起される反転層と強く電気的に接続される。
上記構成の半導体素子によれば、導電性電極をゲート電極、絶縁膜をゲート絶縁膜、導電性領域をソース・ドレインとする薄膜トランジスタを構成し、そのソース・ドレインはゲート絶縁膜と接して設けられている。従って、ゲート電極にオン電圧を印加した場合、ゲート絶縁膜に接する側の半導体の領域に誘起される反転層とソース・ドレインが電気的に強く接続されるため、サブスレッショルド係数及び寄生抵抗は著しく低減され、オフ電流低減、駆動電圧の低減等良好なトランジスタ特性が実現され、低消費電力化を実現する。 In order to solve the above problems, a semiconductor element according to a first aspect of the present invention includes a conductive electrode provided on a substrate, an insulating film provided on the conductive electrode, and the insulating film interposed therebetween. A semiconductor provided on the conductive electrode, and conductive regions provided on both sides of the semiconductor in contact with the insulating film. That is, the conductive region is strongly electrically connected to the inversion layer induced in the semiconductor on the side in contact with the insulating layer when a voltage is applied to the conductive electrode.
According to the semiconductor element having the above-described structure, a thin film transistor having a conductive electrode as a gate electrode, an insulating film as a gate insulating film, and a conductive region as a source / drain is formed, and the source / drain is provided in contact with the gate insulating film. ing. Therefore, when an on-voltage is applied to the gate electrode, the inversion layer induced in the semiconductor region on the side in contact with the gate insulating film and the source / drain are strongly electrically connected, so that the subthreshold coefficient and parasitic resistance are remarkably increased. As a result, good transistor characteristics such as a reduction in off-current and a reduction in driving voltage are realized, and a reduction in power consumption is realized.

また、本発明の第１の観点による半導体素子の一実施形態は、前記導電性領域は、金属と半導体の化合物からなることを特徴とする。
上記構成の半導体素子によれば、ソース・ドレインが金属と半導体の化合物からなるため、ソース・ドレインの低抵抗化を実現することが出来、従って、薄膜トランジスタの駆動電流を大きくすることが出来る。ここで、金属としては、ニッケル、チタン、コバルト、エルビウム、イッテルビウム、白金を使用することが可能である。また半導体としては、シリコン、ゲルマニウムが使用可能である。 In one embodiment of the semiconductor device according to the first aspect of the present invention, the conductive region is made of a compound of a metal and a semiconductor.
According to the semiconductor element having the above structure, since the source / drain is made of a compound of a metal and a semiconductor, the resistance of the source / drain can be reduced, and the driving current of the thin film transistor can be increased. Here, nickel, titanium, cobalt, erbium, ytterbium and platinum can be used as the metal. As the semiconductor, silicon or germanium can be used.

また、本発明の第１の観点による半導体素子の一実施形態は、前記半導体がシリコンであり、前記導電性領域がニッケルシリサイドからなることを特徴とする。
上記構成の半導体素子によれば、ソース・ドレインがニッケルシリサイドによって形成されているので、５００℃程度以下で低抵抗ソース・ドレインが形成可能である。また、ニッケルシリサイド／シリコン間のショットキー障壁高さは、電子と正孔の両方に対して０．５５ｅＶ程度であるので、ｎ型素子とｐ型素子を同時に形成するのに適している。また、ニッケルシリサイドは、過酸化水素水と硫酸の混合溶液に対して不溶であるのに対し、ニッケルシリサイドの形成に用いるニッケル及び窒化チタンが前記混合溶液に対して可溶であること、及び、ニッケルがシリコンと反応してニッケルシリサイドになるのに対し、酸化シリコンや窒化シリコンとは反応しないことによって、自己整合シリサイド（ＳＡＬＩＣＩＤＥ：サリサイド）を用いることも出来るメリットがある。 An embodiment of the semiconductor element according to the first aspect of the present invention is characterized in that the semiconductor is silicon and the conductive region is nickel silicide.
According to the semiconductor element having the above configuration, since the source / drain is formed of nickel silicide, a low-resistance source / drain can be formed at about 500 ° C. or less. Further, since the Schottky barrier height between nickel silicide and silicon is about 0.55 eV for both electrons and holes, it is suitable for simultaneously forming an n-type element and a p-type element. Further, nickel silicide is insoluble in a mixed solution of hydrogen peroxide and sulfuric acid, whereas nickel and titanium nitride used for forming nickel silicide are soluble in the mixed solution, and Nickel reacts with silicon to become nickel silicide, whereas it does not react with silicon oxide or silicon nitride, so that self-aligned silicide (SALICIDE) can be used.

また、本発明の第１の観点による半導体素子の一実施形態は、前記ニッケルシリサイドの組成比は、おおよそＮｉ：Ｓｉ＝２：１であることを特徴とする。即ち、３:１〜１．５：１が好ましい。
上記構成の半導体素子によれば、ニッケルシリサイドの組成比がおよそＮｉ：Ｓｉ＝２：１であるので、２６０〜３１０℃、１０秒〜１０分程度の低温短時間アニールにて低抵抗ソース・ドレインを形成可能である。従って、低コストの耐熱性の低い基板を使用しつつ、高性能の薄膜トランジスタを提供することが出来る。 In one embodiment of the semiconductor device according to the first aspect of the present invention, the composition ratio of the nickel silicide is approximately Ni: Si = 2: 1. That is, 3: 1 to 1.5: 1 is preferable.
According to the semiconductor element having the above configuration, since the composition ratio of nickel silicide is approximately Ni: Si = 2: 1, the low resistance source / drain is subjected to low temperature short time annealing at 260 to 310 ° C. for 10 seconds to 10 minutes. Can be formed. Therefore, a high-performance thin film transistor can be provided while using a low-cost substrate with low heat resistance.

また、本発明の第１の観点による半導体素子の一実施形態は、前記導電性領域は、更に前記化合物に主として含まれる金属の層と、前記金属の層上に積層したバリアメタルの層を有することを特徴とする。
上記構成の半導体素子によれば、半導体の膜厚とは独立にソース・ドレインの膜厚を設計することが出来るため、ソース・ドレインの著しい低抵抗化を実現することが出来る。また、これにより、ソース・ドレインの形成と同時にソース配線またはドレイン配線を形成することも可能となるため、設計の自由度が格段に向上する。 In one embodiment of the semiconductor element according to the first aspect of the present invention, the conductive region further includes a metal layer mainly contained in the compound and a barrier metal layer laminated on the metal layer. It is characterized by that.
According to the semiconductor element having the above-described configuration, the source / drain film thickness can be designed independently of the semiconductor film thickness, so that the resistance of the source / drain can be significantly reduced. This also makes it possible to form a source wiring or a drain wiring simultaneously with the formation of the source / drain, thereby greatly improving the degree of freedom in design.

また、本発明の第１の観点による半導体素子の一実施形態は、前記半導体がシリコンであり、前記化合物がニッケルシリサイド、前記金属の層がニッケル、上記バリアメタルが窒化チタンからなることを特徴とする。
上記構成の半導体素子によれば、ソース・ドレインがニッケルシリサイドによって形成されているので、５００℃程度以下で低抵抗ソース・ドレインが形成可能である。また、ニッケルシリサイド／シリコン間のショットキー障壁高さは、電子と正孔の両方に対して０．５５ｅＶ程度であるので、ｎ型素子とｐ型素子を同時に形成するのに適している。また、ニッケルシリサイドは、過酸化水素水と硫酸の混合溶液に対して不溶であるのに対し、ニッケルシリサイドの形成に用いるニッケル及び窒化チタンが前記混合溶液に対して可溶であること、及び、ニッケルがシリコンと反応してニッケルシリサイドになるのに対し、酸化シリコンや窒化シリコンとは反応しないことによって、自己整合シリサイド（ＳＡＬＩＣＩＤＥ：サリサイド）を用いることも出来るメリットがある。 In one embodiment of the semiconductor device according to the first aspect of the present invention, the semiconductor is silicon, the compound is nickel silicide, the metal layer is nickel, and the barrier metal is titanium nitride. To do.
According to the semiconductor element having the above configuration, since the source / drain is formed of nickel silicide, a low-resistance source / drain can be formed at about 500 ° C. or less. Further, since the Schottky barrier height between nickel silicide and silicon is about 0.55 eV for both electrons and holes, it is suitable for simultaneously forming an n-type element and a p-type element. Further, nickel silicide is insoluble in a mixed solution of hydrogen peroxide and sulfuric acid, whereas nickel and titanium nitride used for forming nickel silicide are soluble in the mixed solution, and Nickel reacts with silicon to become nickel silicide, whereas it does not react with silicon oxide or silicon nitride, so that self-aligned silicide (SALICIDE) can be used.

また、本発明の第１の観点による半導体素子の一実施形態は、前記バリアメタルは、更に低抵抗金属層を積層することを特徴とする。
上記構成の半導体素子によれば、半導体の膜厚とは独立にソース・ドレインの膜厚を設計することが出来るため、ソース・ドレインの更なる著しい低抵抗化を実現することが出来る。また、これにより、ソース・ドレインの形成と同時にソース配線またはドレイン配線を形成することも可能となるため、設計の自由度が格段に向上する。
また、低抵抗金属層がバリアメタル上に設けられているため、製造工程中の熱工程等において、低抵抗金属層中の金属が、半導体中に熱拡散して、薄膜トランジスタの特性劣化を引き起こすのを防ぐことが出来る。 In one embodiment of the semiconductor element according to the first aspect of the present invention, the barrier metal further includes a low resistance metal layer.
According to the semiconductor element having the above-described configuration, the source / drain film thickness can be designed independently of the semiconductor film thickness, so that the resistance of the source / drain can be further significantly reduced. This also makes it possible to form a source wiring or a drain wiring simultaneously with the formation of the source / drain, thereby greatly improving the degree of freedom in design.
In addition, since the low-resistance metal layer is provided on the barrier metal, the metal in the low-resistance metal layer is thermally diffused into the semiconductor in the thermal process during the manufacturing process, causing deterioration of the characteristics of the thin film transistor. Can be prevented.

また、本発明の第１の観点による半導体素子の一実施形態は、前記低抵抗金属層は、アルミニウム、銅、のいずれか一つを含むことを特徴とする。
上記構成の半導体素子によれば、半導体の膜厚とは独立にソース・ドレインの膜厚を設計できるため、ソース・ドレインの著しい低抵抗化を実現することが出来る。特に、低抵抗金属層として、低抵抗金属であるアルミニウムまたは銅を用いるので、ソース・ドレイン抵抗を非常に小さくすることが出来る。 In one embodiment of the semiconductor element according to the first aspect of the present invention, the low-resistance metal layer includes any one of aluminum and copper.
According to the semiconductor element having the above configuration, the source / drain film thickness can be designed independently of the semiconductor film thickness, so that the resistance of the source / drain can be significantly reduced. In particular, since aluminum or copper, which is a low-resistance metal, is used as the low-resistance metal layer, the source / drain resistance can be extremely reduced.

また、本発明の第１の観点による半導体素子の一実施形態は、前記半導体は、更に上記導電性領域と隣接する領域に、オン状態のとき主として流れるキャリアと同じ導電型を持つ不純物を高濃度に含む高濃度不純物領域を有することを特徴とする。
上記構成の半導体素子によれば、金属と半導体の化合物に接して高濃度不純物領域が設けられているため、金属と半導体の化合物／半導体界面に形成されるショットキー障壁の影響を低減し、その整流特性はｐｎ接合の整流特性になる、または、ｐｎ接合の整流特性に近づく。従って、薄膜トランジスタのオン電流を向上することが出来ると共に、オフ電流を改善することが出来る。
尚、高濃度不純物の導電型は、ｎ型素子の場合はｎ型で、ｐ型素子の場合はｐ型とする。不純物は、ｎ型の場合は例えば、リン、砒素、アンチモンを用いることが出来、ｐ型の場合は例えばボロンを用いることが出来る。 In one embodiment of the semiconductor device according to the first aspect of the present invention, the semiconductor further includes a high concentration of impurities having the same conductivity type as the carriers that mainly flow in the on state in a region adjacent to the conductive region. A high-concentration impurity region.
According to the semiconductor element having the above configuration, since the high concentration impurity region is provided in contact with the compound of the metal and the semiconductor, the influence of the Schottky barrier formed at the metal / semiconductor compound / semiconductor interface is reduced. The rectification characteristic becomes the rectification characteristic of the pn junction or approaches the rectification characteristic of the pn junction. Therefore, the on-current of the thin film transistor can be improved and the off-current can be improved.
The conductivity type of the high-concentration impurity is n-type for n-type elements and p-type for p-type elements. For the n-type impurity, for example, phosphorus, arsenic, and antimony can be used. For the p-type impurity, for example, boron can be used.

また、本発明の第１の観点による半導体素子の一実施形態は、前記導電性領域と前記半導体との第１の界面と、前記絶縁膜とは反対側の半導体表面とが交わる第１の交点が、前記第１の界面と、前記絶縁膜と前記半導体との界面とが交わる第２の交点よりも、前記導電性電極中央側に位置することを特徴とすることを特徴とする。
上記構成の半導体素子によれば、導電性領域／半導体界面と絶縁膜／半導体界面とに挟まれる半導体のなす角が０度より大きく９０度未満となっているため、オン状態において半導体のゲート絶縁膜に接する領域に誘起される反転層とソース・ドレインが電気的に接続される領域が大きくなり、寄生抵抗を低減することが出来る。特に、ソース・ドレイン／半導体界面にショットキー障壁が存在する場合、ゲート電極への電圧印加によって生じる電界（ゲート電界）によってショットキー障壁高さが実効的に低減される領域が、ソース・ドレイン／半導体界面の、ゲート絶縁膜からより遠い範囲にまで広がるため、寄生抵抗の低減効果が大きくなる。 In one embodiment of the semiconductor element according to the first aspect of the present invention, a first intersection point where a first interface between the conductive region and the semiconductor intersects with a semiconductor surface opposite to the insulating film. However, it is characterized in that it is located closer to the center of the conductive electrode than the second intersection where the first interface and the interface between the insulating film and the semiconductor intersect.
According to the semiconductor element having the above configuration, the angle formed by the semiconductor sandwiched between the conductive region / semiconductor interface and the insulating film / semiconductor interface is greater than 0 degree and less than 90 degrees. The inversion layer induced in the region in contact with the film is electrically connected to the source / drain, and the parasitic resistance can be reduced. In particular, when a Schottky barrier exists at the source / drain / semiconductor interface, a region where the Schottky barrier height is effectively reduced by an electric field (gate electric field) generated by applying a voltage to the gate electrode is a source / drain / Since the semiconductor interface extends farther from the gate insulating film, the effect of reducing parasitic resistance is increased.

上記の課題を解決するため、本発明の第２の観点による表示装置は、一方向に配列された走査線と、前記走査線に対して垂直に配列された信号線と、前記走査線と前記信号線とに囲まれた各領域に設けられた互いに対向する第1の電極とを備える第1の基板と、前記第1の電極に対向して設けられた第２の電極を備える第1の基板に対向して設けられた第2の基板と、前記第1の電極と第２の電極間に配向して満たされた液晶材料と、前記走査線と前記信号線とに囲まれた各領域に、導電性電極が前記走査線に電気的に接続され、一方の導電性領域が前記信号線に電気的に接続され、他方の導電性領域が前記第1の電極に電気的に接続される上記半導体素子とを備えることを特徴とする。
上記構成の表示装置によれば、画素選択用トランジスタを高性能化することが出来るため、応答速度等の表示特性及び低消費電力性に優れた表示装置を提供することが出来る。 In order to solve the above problem, a display device according to a second aspect of the present invention includes a scanning line arranged in one direction, a signal line arranged perpendicular to the scanning line, the scanning line, and the scanning line. A first substrate provided with a first electrode facing each other provided in each region surrounded by a signal line; and a first substrate provided with a second electrode provided facing the first electrode Each region surrounded by a second substrate provided opposite to the substrate, a liquid crystal material aligned and filled between the first electrode and the second electrode, and the scanning line and the signal line In addition, a conductive electrode is electrically connected to the scanning line, one conductive region is electrically connected to the signal line, and the other conductive region is electrically connected to the first electrode. The semiconductor element is provided.
According to the display device having the above structure, since the pixel selection transistor can have high performance, a display device excellent in display characteristics such as response speed and low power consumption can be provided.

上記の課題を解決するため、本発明の第３の観点による表示装置は、一方向に配列された走査線と、前記走査線に対して垂直に配列された信号線と、前記走査線と前記信号線とに囲まれた各領域に設けられた第1の電極と、第1の電極上に設けられたエレクトロルミネッセンス用発光材料と、前記発光材料を介して第1の電極に対向して設けられた第2の電極とを備える基板と、前記走査線と前記信号線とに囲まれた各領域に、導電性電極が前記走査線に電気的に接続され、一方の導電性領域が前記信号線に電気的に接続され、他方の導電性領域が前記第1の電極に電気的に接続される上記半導体素子とを備えることを特徴とする。
上記構成の表示装置によれば、画素選択用トランジスタを高性能化することが出来るため、エレクトロルミネッセンス用発光材料に十分な駆動電流を供給することが出来、従って、応答速度等の表示特性及び低消費電力性に優れた表示装置を提供することが出来る。 In order to solve the above problems, a display device according to a third aspect of the present invention includes a scanning line arranged in one direction, a signal line arranged perpendicular to the scanning line, the scanning line, and the scanning line. A first electrode provided in each region surrounded by a signal line; an electroluminescent light emitting material provided on the first electrode; and provided facing the first electrode through the light emitting material A conductive electrode is electrically connected to the scanning line in each region surrounded by the substrate having the second electrode formed, and the scanning line and the signal line, and one conductive region is the signal The semiconductor element is electrically connected to a line, and the other conductive region is electrically connected to the first electrode.
According to the display device having the above structure, the pixel selection transistor can be improved in performance, so that a sufficient driving current can be supplied to the light emitting material for electroluminescence. A display device with excellent power consumption can be provided.

上記の課題を解決するため、本発明の第４の観点による半導体素子の製造方法は、基板上に導電性電極を形成する導電性電極形成工程と、前記導電性電極上に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜を介して、前記導電性電極上部に半導体を形成する半導体形成工程と、前記半導体上に、金属膜を形成する金属膜形成工程と、前記金属膜上に、バリア層を形成するバリア層形成工程と、前記導電性電極上部で、前記金属膜と前記バリア層を分離する分離工程と、前記半導体と前記金属膜を反応させて、絶縁膜と接するように金属化合物を形成する金属化合物形成工程とを有することを特徴とする。
上記構成の半導体素子の製造方法によれば、本発明の半導体素子を容易に製造することができる。本発明の半導体素子は、ソース・ドレインを形成する金属化合物よりなる導電性領域がゲート絶縁膜に接して設けられているので、ゲート電極を形成する導電性電極にオン電圧を印加した場合、ゲート絶縁膜に接する側の半導体の領域に誘起される反転層と導電性領域が電気的に強く接続されるため、サブスレッショルド係数及び寄生抵抗は著しく低減され、良好なトランジスタ特性を持つ薄膜トランジスタが実現できる。また、上記構成によれば、半導体に対して、導電性電極とは反対側から金属化合物形成を行うので、導電性領域／半導体界面と絶縁膜／半導体界面とに挟まれる半導体のなす角を０度より大きく９０度未満とすることが容易に可能となる。 In order to solve the above problems, a method of manufacturing a semiconductor device according to a fourth aspect of the present invention includes a conductive electrode forming step of forming a conductive electrode on a substrate, and an insulating film formed on the conductive electrode. An insulating film forming step, a semiconductor forming step of forming a semiconductor on the conductive electrode through the insulating film, a metal film forming step of forming a metal film on the semiconductor, and on the metal film, A barrier layer forming step for forming a barrier layer; a separation step for separating the metal film and the barrier layer on the conductive electrode; and a metal so as to contact the insulating film by reacting the semiconductor and the metal film. And a metal compound forming step of forming a compound.
According to the method for manufacturing a semiconductor element having the above configuration, the semiconductor element of the present invention can be easily manufactured. In the semiconductor element of the present invention, the conductive region made of the metal compound forming the source / drain is provided in contact with the gate insulating film, so that when the on-voltage is applied to the conductive electrode forming the gate electrode, Since the inversion layer induced in the semiconductor region on the side in contact with the insulating film and the conductive region are electrically strongly connected, the subthreshold coefficient and parasitic resistance are significantly reduced, and a thin film transistor having good transistor characteristics can be realized. . According to the above configuration, since the metal compound is formed on the semiconductor from the side opposite to the conductive electrode, the angle between the semiconductor sandwiched between the conductive region / semiconductor interface and the insulating film / semiconductor interface is 0. It is easily possible to make it greater than 90 degrees and less than 90 degrees.

また、本発明の第４の観点による半導体素子の製造方法は、実施形態において、前記半導体形成工程の後で、かつ前記金属膜形成工程の前に、半導体素子の極性と同じ導電型の不純物を含む不純物含有層を形成する不純物含有層形成工程を有することを特徴とする。
上記構成の半導体素子の製造方法によれば、半導体に対して、導電性電極とは反対側から金属化合物形成を行うので、導電性領域／半導体界面と絶縁膜／半導体界面とに挟まれる半導体のなす角を０度より大きく９０度未満とすることが容易に可能となる。また、金属化合物形成時に、雪掻き効果（例えば、特開２００６−２４５４１７号公報参照）によって、不純物含有層の不純物が金属化合物／半導体界面付近に偏析するので、金属化合物に隣接して高濃度不純物領域を形成することが可能である。 According to a fourth aspect of the present invention, there is provided a method for manufacturing a semiconductor device, wherein, in the embodiment, after the semiconductor forming step and before the metal film forming step, impurities having the same conductivity type as the polarity of the semiconductor device are added. And an impurity-containing layer forming step of forming an impurity-containing layer.
According to the method for manufacturing a semiconductor element having the above-described structure, since the metal compound is formed on the semiconductor from the side opposite to the conductive electrode, the semiconductor sandwiched between the conductive region / semiconductor interface and the insulating film / semiconductor interface is formed. It is easy to make the angle formed greater than 0 degrees and less than 90 degrees. Further, when the metal compound is formed, the impurities in the impurity-containing layer are segregated in the vicinity of the metal compound / semiconductor interface due to a snow scraping effect (see, for example, Japanese Patent Application Laid-Open No. 2006-245417). Can be formed.

また、本発明の第４の観点による半導体素子の製造方法は、実施形態において、前記バリア層形成工程の後で、かつ前記分離工程の前に、前記バリア層上に金属膜を形成する工程を有することを特徴とする。
上記構成の半導体素子または表示装置の製造方法によれば、半導体の膜厚とは独立にソース・ドレインの膜厚を決定することが出来るため、更に低抵抗なソース・ドレインが形成可能であると共に、ソース・ドレインの形成と同時に、ソース配線とドレイン配線を形成することが可能である。また、窒化チタン膜上に金属膜を形成するため、製造工程中の熱処理によって金属が半導体中及びニッケルシリサイド中に熱拡散するのを防ぐことが出来る。 Moreover, in the embodiment, the method for manufacturing a semiconductor device according to the fourth aspect of the present invention includes a step of forming a metal film on the barrier layer after the barrier layer forming step and before the separating step. It is characterized by having.
According to the method of manufacturing a semiconductor element or display device having the above structure, the source / drain film thickness can be determined independently of the semiconductor film thickness, so that a source / drain having a lower resistance can be formed. The source wiring and the drain wiring can be formed simultaneously with the formation of the source / drain. Further, since the metal film is formed on the titanium nitride film, it is possible to prevent the metal from being thermally diffused into the semiconductor and the nickel silicide by the heat treatment during the manufacturing process.

また、本発明の第４の観点による半導体素子の製造方法は、実施形態において、前記半導体形成工程の後で、かつ金属膜形成工程の前に、前記半導体中に少なくともチャネルとなる領域上に絶縁層を形成する保護絶縁層工程を有し、前記金属化合物形成工程の後、未反応の金属膜とバリア層を除去する除去工程を有することを特徴とする。
上記構成の半導体素子または表示装置の製造方法によれば、絶縁層によって、半導体のうち、チャネルとなる領域を金属汚染等から保護すると共に、絶縁層に対して自己整合的に金属化合物を形成可能である。 According to a fourth aspect of the present invention, there is provided a method for manufacturing a semiconductor device, wherein in the embodiment, after the semiconductor formation step and before the metal film formation step, the semiconductor is insulated on at least a region that becomes a channel. A protective insulating layer step of forming a layer, and a removal step of removing the unreacted metal film and the barrier layer after the metal compound forming step.
According to the method of manufacturing a semiconductor element or a display device having the above-described structure, the insulating layer can protect a channel region of the semiconductor from metal contamination and the like, and can form a metal compound in a self-aligned manner with respect to the insulating layer. It is.

また、本発明の第４の観点による半導体素子の製造方法は、実施形態において、前記半導体と金属膜を反応させる工程の温度が２６０〜３１０℃であることを特徴とする。
上記構成の半導体素子または表示装置の製造方法によれば、組成比がおよそＮｉ：Ｓｉ＝２：１のニッケルシリサイドを形成することが出来る。低温で低抵抗のソース・ドレインを形成することが出来るため、低コストの耐熱性の低い基板を使用できるのと共に、高性能の薄膜トランジスタを提供することが出来る。 In addition, the method for manufacturing a semiconductor device according to the fourth aspect of the present invention is characterized in that, in the embodiment, the temperature of the step of reacting the semiconductor and the metal film is 260 to 310 ° C.
According to the manufacturing method of the semiconductor element or the display device having the above structure, nickel silicide having a composition ratio of approximately Ni: Si = 2: 1 can be formed. Since a source / drain having a low resistance can be formed at a low temperature, a low-cost substrate with low heat resistance can be used, and a high-performance thin film transistor can be provided.

以上より明らかなように、この発明の半導体素子及びその製造方法、並びに、これを用いた表示装置によれば、駆動力向上、サブスレッショルド係数低減、オフ電流低減、駆動電圧の低減等トランジスタ特性の高性能化、低消費電力化を実現する薄膜トランジスタ、及び、応答速度等の表示性能や低消費電力性に優れた表示装置を提供することが出来る。 As is clear from the above, according to the semiconductor element of the present invention, the manufacturing method thereof, and the display device using the same, the transistor characteristics such as improvement of driving power, reduction of subthreshold coefficient, reduction of off-current, reduction of driving voltage, etc. A thin film transistor that realizes high performance and low power consumption, and a display device that is excellent in display performance such as response speed and low power consumption can be provided.

以下、この発明の半導体素子及びその製造方法並びに表示装置を図示の実施形態により詳細に説明する。
各実施形態では、半導体としてアモルファスシリコンを用いた場合を中心に説明するが、この発明を適用できる半導体はアモルファスシリコンには限定されない。例えば、アモルファスシリコンの代わりに多結晶シリコン、アモルファスゲルマニウム、多結晶ゲルマニウム、ＣＧシリコン等を用いることもできる。半導体としてゲルマニウムを用いる場合は、ニッケルシリサイドをニッケルジャーマナイドに置き換えることによって、同様に半導体素子を形成できる。
また、ソース・ドレインとして最も適当なニッケルシリサイドを用いた場合を中心に説明するが、他の金属シリサイド（コバルトシリサイド、チタンシリサイド、エルビウムシリサイド、イッテルビウムシリサイド、白金シリサイド）を適用してもよい。
また、各実施形態では、Ｎ型チャネル素子を中心に説明するが、不純物の導電型を逆にし、正孔と電子を逆にすることによって、Ｐ型チャネル素子を形成することも出来る。無論、両型の素子が同一基板上に形成されてもよい。 Hereinafter, a semiconductor device, a manufacturing method thereof, and a display device of the present invention will be described in detail with reference to embodiments shown in the drawings.
In each embodiment, the case where amorphous silicon is used as a semiconductor will be mainly described. However, a semiconductor to which the present invention can be applied is not limited to amorphous silicon. For example, polycrystalline silicon, amorphous germanium, polycrystalline germanium, CG silicon, or the like can be used instead of amorphous silicon. When germanium is used as a semiconductor, a semiconductor element can be similarly formed by replacing nickel silicide with nickel germanide.
Although the description will focus on the case where the most suitable nickel silicide is used as the source / drain, other metal silicides (cobalt silicide, titanium silicide, erbium silicide, ytterbium silicide, platinum silicide) may be applied.
In each embodiment, the description will focus on an N-type channel element, but a P-type channel element can also be formed by reversing the conductivity type of impurities and reversing holes and electrons. Of course, both types of elements may be formed on the same substrate.

（実施形態１）
本実施形態１の半導体素子は、半導体としてアモルファスシリコンを用いたボトムゲート型の薄膜トランジスタを構成し、そのソース・ドレインは組成比がおおよそＮｉ：Ｓｉ＝２：１のニッケルシリサイドからなっている。ニッケルシリサイドは、アモルファスシリコンに対して、ゲート電極とは反対側から形成することによって、ソース・ドレイン／半導体界面とゲート絶縁膜／半導体界面とのなす角５０１は９０度未満となっている。
図１（ａ）〜（ｇ）は本発明の実施形態１の半導体素子の製造方法を説明するための、工程順に示した薄膜トランジスタの断面図である。 (Embodiment 1)
The semiconductor element of the first embodiment constitutes a bottom gate type thin film transistor using amorphous silicon as a semiconductor, and its source / drain is made of nickel silicide having a composition ratio of approximately Ni: Si = 2: 1. Nickel silicide is formed from the opposite side to the gate electrode with respect to amorphous silicon, so that the angle 501 between the source / drain / semiconductor interface and the gate insulating film / semiconductor interface is less than 90 degrees.
1A to 1G are cross-sectional views of a thin film transistor shown in the order of steps for explaining a method for manufacturing a semiconductor element according to Embodiment 1 of the present invention.

図１（ａ）に示すように、ガラス基板１０１上に、例えば窒化シリコンと酸化シリコンの積層膜によって保護絶縁膜１０２を形成する。続いて、保護絶縁膜１０２上に、ゲート電極１０３を形成後、例えばＣＶＤ法（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：化学的気相成長法）によって、酸化シリコン１０４を８０ｎｍ、アモルファスシリコン１０５を１００ｎｍ、順次堆積する。
ゲート電極１０３は、例えばアルミニウム、タンタル、窒化タンタル、チタン、窒化チタン、モリブデン、クロム、銅、のいずれか１つからなる単層膜、または、これらうちの少なくとも２つからなる積層膜、膜厚は５０ｎｍ〜数μｍとし、ゲート幅は数１００ｎｍ〜数１００μｍ程度とすればよい。ゲート電極１０３は画素領域内または近傍に配置される。
酸化シリコン１０４の膜厚は、３０〜１５０ｎｍ程度、アモルファスシリコン１０５の膜厚は３０〜２００ｎｍ程度としてもよい。 As shown in FIG. 1A, a protective insulating film 102 is formed on a glass substrate 101 by using, for example, a laminated film of silicon nitride and silicon oxide. Subsequently, after forming the gate electrode 103 on the protective insulating film 102, 80 nm of silicon oxide 104 and 100 nm of amorphous silicon 105 are sequentially deposited by, for example, CVD (Chemical Vapor Deposition).
The gate electrode 103 is, for example, a single-layer film made of any one of aluminum, tantalum, tantalum nitride, titanium, titanium nitride, molybdenum, chromium, and copper, or a laminated film made of at least two of these, a film thickness May be 50 nm to several μm, and the gate width may be several hundred nm to several hundred μm. The gate electrode 103 is disposed in or near the pixel region.
The film thickness of the silicon oxide 104 may be about 30 to 150 nm, and the film thickness of the amorphous silicon 105 may be about 30 to 200 nm.

次に、図１（ｂ）に示すように、リソグラフィー技術とＲＩＥ法（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ：反応性イオンエッチング法）を用いて、アモルファスシリコン１０５パターニングし、薄膜トランジスタを形成することが可能な大きさに島状の素子形成領域を形成する。
次に、図１（ｃ）に示すように、例えばスパッタリング法を用いて、ニッケル１０６を５０ｎｍ堆積し、続いて窒化チタン１０７を３０ｎｍ、アルミニウム１０８を１００ｎｍ堆積する。
ニッケル１０６の膜厚は、アモルファスシリコン１０５の膜厚の１／４以上とすることによって、後の工程（図１（ｅ））で形成されるニッケルシリサイド１０９をゲート絶縁膜１０４に接するように形成することが出来る。更に好ましくは、ニッケル１０６の膜厚は、アモルファスシリコン１０５の膜厚の１／３以上２／３以下とするのが良い。窒化チタン１０７の膜厚は、２０ｎｍ程度以上とすることによって、後の工程（図１（ｅ））でニッケルシリサイド１０９を形成する際の酸素に対するバリア層として十分に機能することが出来る。しかし１００ｎｍ以上に膜厚が厚すぎるとプロセス時間がかかり、コスト増大の要因となるため、窒化チタン１０７の膜厚は、２０〜１００ｎｍ程度とするのが好ましい。
次に、図１（ｄ）に示すように、例えばフォトリソグラフィー法とＲＩＥ法によって、ゲート電極１０３の上部で、アルミニウム１０８、窒化チタン１０７、ニッケル１０６を部分的にエッチングにより除去することにより、ソース・ドレイン電極１１２、及び、ソース・ドレイン配線１１３を形成する。ＲＩＥ法の代わりにフッ酸等によるウェットエッチングを用いても良い。 Next, as shown in FIG. 1B, the amorphous silicon 105 is patterned using a lithography technique and an RIE (Reactive Ion Etching) method so that a thin film transistor can be formed. An island-shaped element formation region is formed.
Next, as shown in FIG. 1C, nickel 106 is deposited by 50 nm, for example, by sputtering, and then titanium nitride 107 is deposited by 30 nm and aluminum 108 is deposited by 100 nm.
The thickness of the nickel 106 is set to ¼ or more of the thickness of the amorphous silicon 105 so that the nickel silicide 109 formed in a later step (FIG. 1E) is in contact with the gate insulating film 104. I can do it. More preferably, the thickness of the nickel 106 is 1/3 or more and 2/3 or less of the thickness of the amorphous silicon 105. By setting the thickness of the titanium nitride 107 to about 20 nm or more, it can sufficiently function as a barrier layer against oxygen when the nickel silicide 109 is formed in a later step (FIG. 1E). However, if the film thickness is too large to 100 nm or more, it takes a long process time and causes an increase in cost. Therefore, the film thickness of the titanium nitride 107 is preferably about 20 to 100 nm.
Next, as shown in FIG. 1D, the aluminum 108, the titanium nitride 107, and the nickel 106 are partially removed by etching on the gate electrode 103 by, for example, photolithography and RIE, thereby forming a source. A drain electrode 112 and source / drain wirings 113 are formed. Instead of the RIE method, wet etching using hydrofluoric acid or the like may be used.

次に、図２に示すように、窒素雰囲気中、２６０〜３１０℃、更に好ましくは２７５〜２９５℃にてアニールし、ニッケルシリサイド１０９を形成する。このとき、窒化チタン１０７はニッケル１０６と雰囲気中に微量に含まれる酸素とが反応するのを防ぐとともに、アルミニウムがアモルファスシリコン１０５と反応するのを防ぐためのバリア層として機能する。また、この温度領域で形成されるニッケルシリサイド１０９の組成比はおおよそＮｉ：Ｓｉ＝２：１である。３１０℃以下の低温でシリサイド反応を起こすことにより、ニッケルがアモルファスシリコン１０５中に異常拡散するのを防ぐことができるため、ニッケルシリサイド１０９とアモルファスシリコン１０５間に良好な整流特性を得ることができる。尚、シリサイド化の温度は、低いほどニッケルの異常拡散が起こりにくい一方で、低すぎるとシリサイド化反応速度が遅くなる、ＮｉとＳｉの組成比にばらつきを生じやすくなる等の問題があるため、２７５〜２９５℃が最も適当である。ニッケルシリサイドの組成比は、処理温度及び処理時間を制御することにより、３：１〜１．５：１に制御することができる。組成比は、更に２．２：１〜１．８：１が望ましい。
尚、アニール時の雰囲気は、窒素の代わりに、アルゴン等の不活性ガスを用いることができる。
以上のようにして、本発明の半導体素子は完成する。 Next, as shown in FIG. 2, the nickel silicide 109 is formed by annealing at 260 to 310 ° C., more preferably 275 to 295 ° C. in a nitrogen atmosphere. At this time, the titanium nitride 107 functions as a barrier layer for preventing the nickel 106 and oxygen contained in a minute amount in the atmosphere from reacting and preventing the aluminum from reacting with the amorphous silicon 105. The composition ratio of nickel silicide 109 formed in this temperature region is approximately Ni: Si = 2: 1. By causing a silicide reaction at a low temperature of 310 ° C. or lower, it is possible to prevent nickel from being abnormally diffused into the amorphous silicon 105, so that favorable rectification characteristics can be obtained between the nickel silicide 109 and the amorphous silicon 105. Note that the lower the silicidation temperature, the more difficult the abnormal diffusion of nickel occurs, but if the temperature is too low, the silicidation reaction rate is slow, and the composition ratio of Ni and Si tends to vary. 275-295 ° C is most suitable. The composition ratio of nickel silicide can be controlled to 3: 1 to 1.5: 1 by controlling the processing temperature and the processing time. The composition ratio is further preferably 2.2: 1 to 1.8: 1.
In addition, the atmosphere at the time of annealing can use inert gas, such as argon, instead of nitrogen.
As described above, the semiconductor device of the present invention is completed.

図１１で説明したように、一般的なボトムゲート型のＴＦＴでは、ソース・ドレインがゲート絶縁膜と接していないため、オン状態では、ゲート絶縁膜１０４近傍のアモルファスシリコン１０５にチャネル領域７０４ａが形成される。しかしゲート絶縁膜１０４とソース・ドレイン７０５とに挟まれたアモルファスシリコン１０５の領域７０４ｂは十分には反転しない。従って、一般的なボトムゲート型のＴＦＴでは、サブスレッショルド係数の増大及び寄生抵抗増大等により、良好なトランジスタ特性が得られにくい。これに対して、本実施形態において、ニッケルシリサイド１０９はＴＦＴのソース・ドレインとして機能する。本発明の薄膜トランジスタでは、ソース・ドレインとなるニッケルシリサイド１０９がゲート絶縁膜１０３と接しているため、チャネル領域とソース・ドレインは直接接合され、トップゲート型のＴＦＴと同様、良好なトランジスタ特性を得ることができる。 As described with reference to FIG. 11, in a general bottom gate type TFT, the source and drain are not in contact with the gate insulating film. Therefore, in the on state, the channel region 704 a is formed in the amorphous silicon 105 near the gate insulating film 104. Is done. However, the region 704b of the amorphous silicon 105 sandwiched between the gate insulating film 104 and the source / drain 705 is not sufficiently inverted. Therefore, in a general bottom gate type TFT, it is difficult to obtain good transistor characteristics due to an increase in subthreshold coefficient and an increase in parasitic resistance. On the other hand, in this embodiment, the nickel silicide 109 functions as a source / drain of the TFT. In the thin film transistor of the present invention, since the nickel silicide 109 serving as the source / drain is in contact with the gate insulating film 103, the channel region and the source / drain are directly joined to obtain good transistor characteristics as in the case of the top gate type TFT. be able to.

また、アモルファスシリコン１０５とニッケルシリサイド１０９との界面にはショットキーバリアが形成されるが、ゲート電極１０３にオン電圧が印加されると、ゲート絶縁膜１０４近傍のアモルファスシリコン１０５のバンドが変調され、それに伴ってショットキーバリア高さも実効的に減少するため、ソース・ドレイン間に電流を流すことが出来る。しかしながら、一般的なショットキーバリアソース・ドレイン構造では、ゲート電極側からシリサイド化反応を行うため、ソース・ドレイン／半導体界面とゲート絶縁膜／半導体界面とのなす角５０１が９０度より大きくなる。従って、ショットキーバリア高さが実効的に減少するのは、ゲート絶縁膜に接するソース・ドレイン／半導体界面のみの極めて狭い領域であるため、寄生抵抗が大きくなる。 In addition, although a Schottky barrier is formed at the interface between the amorphous silicon 105 and the nickel silicide 109, when an on-voltage is applied to the gate electrode 103, the band of the amorphous silicon 105 in the vicinity of the gate insulating film 104 is modulated. As a result, the Schottky barrier height is also effectively reduced, so that a current can flow between the source and the drain. However, in a general Schottky barrier source / drain structure, since the silicidation reaction is performed from the gate electrode side, an angle 501 formed by the source / drain / semiconductor interface and the gate insulating film / semiconductor interface becomes larger than 90 degrees. Therefore, the effective reduction of the Schottky barrier height is a very narrow region of only the source / drain / semiconductor interface in contact with the gate insulating film, so that the parasitic resistance increases.

本発明の薄膜トランジスタでは、シリサイド化反応をアモルファスシリコン１０５に対してゲート電極１０３とは反対側から行ったため、図３にニッケルシリサイド１０９／アモルファスシリコン１０５界面付近を拡大して示すように、ニッケルシリサイド１０９／アモルファスシリコン１０５界面と、ゲート絶縁膜１０４とは反対側のアモルファスシリコン１０５表面とが交わる交点Ａが、ニッケルシリサイド１０９／アモルファスシリコン１０５界面と、ゲート絶縁膜１０４／アモルファスシリコン１０５界面との交点Ｂよりも、ゲート電極１０３の中央側（図３では左側）に位置するため、ニッケルシリサイド１０９／半導体１０５界面とゲート絶縁膜１０４／半導体１０５界面とのなす角５０１は０度より大きく９０度未満となる。これらの結果、ゲート電極１０３への電圧印加によって発生する電界によるショットキーバリア高さの低減効果が、ニッケルシリサイド１０９／半導体１０５界面の、ゲート絶縁膜１０４からより遠い範囲にまで及ぶため、寄生抵抗を著しく低減することができる。角５０１は、ニッケル１０６の膜厚やシリサイド化の際のアニール温度、時間により制御することが可能であり、例えば０度より大きく９０度未満にすることができる。特に、３０度以上６０度以下が好ましい。
尚、交点Ｂは、点Ｃよりもゲート電極１０３の中央側に形成することが好ましく、これによって、ゲート電極１０３への電圧印加によるショットキーバリア高さの低減効果を更に効果的に発現することが出来る。
また、点Ｃからゲート電極中央方向に測った交点Ａと交点Ｂの水平方向の距離５０２は、０より大きく、ゲート長の１／４以下とするのが好ましい。距離５０２が０より小さい場合は、交点Ａと交点Ｂに対してゲート電極端側に位置することとなり、ゲート電圧印加によるショットキーバリア高さの低減効果が十分に得られない。また、距離５０２がゲート長の１／４より大きい場合は、ゲート電極１０９とニッケルシリサイド１０９間の寄生容量がゲート容量よりも大きくなり、動作速度の低下や消費電力の増大等の問題が生じる場合がある。
以上から明らかなように、本発明の薄膜トランジスタでは、極めて小さな寄生抵抗と、更に、良好なサブスレッショルド特性が得られるため、駆動力向上、S値低減、オフ電流低減、駆動電圧の低減等トランジスタ特性の高性能化、低消費電力化を実現することができる。 In the thin film transistor of the present invention, since the silicidation reaction was performed on the amorphous silicon 105 from the side opposite to the gate electrode 103, the nickel silicide 109 is enlarged as shown in the vicinity of the nickel silicide 109 / amorphous silicon 105 interface in FIG. The intersection A where the / amorphous silicon 105 interface and the surface of the amorphous silicon 105 opposite to the gate insulating film 104 intersect is the intersection B between the nickel silicide 109 / amorphous silicon 105 interface and the gate insulating film 104 / amorphous silicon 105 interface. 3, the angle 501 formed between the nickel silicide 109 / semiconductor 105 interface and the gate insulating film 104 / semiconductor 105 interface is greater than 0 degree and less than 90 degrees. Become. As a result, the effect of reducing the Schottky barrier height due to the electric field generated by voltage application to the gate electrode 103 extends to a range farther from the gate insulating film 104 at the nickel silicide 109 / semiconductor 105 interface. Can be significantly reduced. The corner 501 can be controlled by the film thickness of the nickel 106, the annealing temperature at the time of silicidation, and the time. For example, the angle 501 can be greater than 0 degree and less than 90 degrees. In particular, 30 degrees or more and 60 degrees or less are preferable.
Note that the intersection B is preferably formed closer to the center of the gate electrode 103 than the point C, whereby the effect of reducing the Schottky barrier height by applying a voltage to the gate electrode 103 is more effectively exhibited. I can do it.
The horizontal distance 502 between the intersection A and the intersection B measured from the point C in the center direction of the gate electrode is preferably larger than 0 and not more than ¼ of the gate length. When the distance 502 is smaller than 0, it is located on the gate electrode end side with respect to the intersection A and the intersection B, and the effect of reducing the Schottky barrier height by applying the gate voltage cannot be sufficiently obtained. Further, when the distance 502 is larger than ¼ of the gate length, the parasitic capacitance between the gate electrode 109 and the nickel silicide 109 becomes larger than the gate capacitance, causing problems such as a decrease in operating speed and an increase in power consumption. There is.
As is clear from the above, the thin film transistor of the present invention provides extremely small parasitic resistance and further excellent subthreshold characteristics, so that transistor characteristics such as improved driving power, reduced S-value, reduced off current, reduced driving voltage, etc. High performance and low power consumption can be realized.

（実施形態２）
本実施形態２の半導体素子は、上記実施形態１とは、雪掻き効果を利用して、ニッケルシリサイドに隣接して高濃度不純物領域を形成する点で相違するが、その他は同じである。 (Embodiment 2)
The semiconductor device according to the second embodiment is different from the first embodiment in that a high-concentration impurity region is formed adjacent to the nickel silicide by using the snow scraping effect, but the others are the same.

図４（ａ）〜（ｄ）は本発明の実施形態２の薄膜トランジスタの製造方法を説明するための、工程順に示した薄膜トランジスタの断面図である。
図４（ａ）は、実施形態１で説明した図１（ａ）と同じであり、この実施形態２では、更にアモルファスシリコン１０５上に、Ｐ、Ａｓ等で高濃度にドープされたｎ⁺アモルファスシリコン２０１を３０ｎｍ堆積する。ｎ⁺アモルファスシリコン２０１は１０〜１００ｎｍの膜厚としてもよい。
次に、図４（ｂ）〜図４（ｄ）及び図５の工程は、実施形態１で説明した図１（ｂ）〜図１（ｄ）及び図２と同じであり、ｎ⁺アモルファスシリコン２０１を積層している点が相違する。
実施形態２において、アニ−ル工程時に、ｎ＋アモルファスシリコン２０１中のＰまたはＡｓ等の不純物は、図５に示すように、雪掻き効果によってニッケルシリサイド１０９と接する領域にｎ＋領域２０２を形成する。尚、ｎ＋領域２０２は空乏化していても良い。これにより、ニッケルシリサイド１０９／アモルファスシリコン１０５間の接合特性は、ショットキー接合特性からｐｎ接合特性に近くなる。若しくは、ｐｎ接合特性となるため、非常に良好な整流特性を示すようになり、ｎ＋領域２０２がない場合に比べてオフ電流を更に低減できるなど、非常に良好なトランジスタ特性を得ることができる。更に、ニッケルシリサイド１０９に接してｎ＋領域があるため、ショットキーバリア高さは実効的に低減される。従って、ショットキーバリアによる寄生抵抗の影響を極めて小さくすることができる。
尚、角５０１を０度より大きく９０度未満としたことと、ｎ＋領域２０２を形成したことによる相乗効果によって、ショットキーバリア高さを著しく低減することができる。
以上から明らかなように、本発明の薄膜トランジスタでは、極めてより小さな寄生抵抗と、更に、良好なサブスレッショルド特性が得られるため、駆動力向上、Ｓ値低減、更なるオフ電流低減、駆動電圧の低減等トランジスタ特性の高性能化、低消費電力化を実現することができる。 4A to 4D are cross-sectional views of the thin film transistor shown in the order of steps for explaining the method of manufacturing the thin film transistor according to the second embodiment of the present invention.
FIG. 4A is the same as FIG. 1A described in the first embodiment. In the second embodiment, n ⁺ amorphous further doped with P, As or the like on the amorphous silicon 105 at a high concentration. Silicon 201 is deposited to a thickness of 30 nm. The n ⁺ amorphous silicon 201 may have a thickness of 10 to 100 nm.
Next, the process of FIG. 4 (b) ~ FIG 4 (d) and FIG. 5 is the same as FIG. 1 (b) ~ FIG. 1 (d) and FIG. 2 described in Embodiment 1, n ⁺ amorphous silicon The difference is that 201 is laminated.
In the second embodiment, during the annealing process, impurities such as P or As in the n + amorphous silicon 201 form an n + region 202 in a region in contact with the nickel silicide 109 by a snow scraping effect as shown in FIG. Note that the n + region 202 may be depleted. Thereby, the junction characteristics between the nickel silicide 109 and the amorphous silicon 105 are close to the pn junction characteristics from the Schottky junction characteristics. Alternatively, since the pn junction characteristics are obtained, very good rectification characteristics are exhibited, and very good transistor characteristics can be obtained such that the off-current can be further reduced as compared with the case where the n + region 202 is not provided. Furthermore, since there is an n + region in contact with the nickel silicide 109, the Schottky barrier height is effectively reduced. Therefore, the influence of the parasitic resistance due to the Schottky barrier can be extremely reduced.
The Schottky barrier height can be significantly reduced by the synergistic effect of setting the angle 501 to be greater than 0 degree and less than 90 degrees and forming the n + region 202.
As is clear from the above, the thin film transistor of the present invention can achieve extremely small parasitic resistance and further excellent subthreshold characteristics, so that the driving force is improved, the S value is reduced, the off current is further reduced, and the driving voltage is reduced. It is possible to realize high performance and low power consumption of equal transistor characteristics.

（実施形態３）
本実施形態３の半導体素子は、実施形態１とはニッケルシリサイドをチャネル保護膜に対して自己整合的に形成し、チャネル保護膜によってチャネル領域が金属汚染に対して保護されている点で相違するが、その他は同じである。 (Embodiment 3)
The semiconductor device of the third embodiment is different from the first embodiment in that nickel silicide is formed in a self-aligned manner with respect to the channel protective film, and the channel region is protected against metal contamination by the channel protective film. But the rest is the same.

図６（ａ）〜（ｄ）は本発明の実施形態３の薄膜トランジスタの製造方法を説明するための、工程順に示した薄膜トランジスタの断面図である。
図６（ａ）、（ｂ）は、実施形態１で説明した図１（ａ）（ｂ）と同じである。 6A to 6D are cross-sectional views of the thin film transistor shown in the order of steps for explaining the method of manufacturing the thin film transistor according to the third embodiment of the present invention.
6A and 6B are the same as FIGS. 1A and 1B described in the first embodiment.

図６（ａ）、（ｂ）の後、図６（ｃ）に示すように、酸化シリコンまたは窒化シリコンを堆積後、リソグラフィー法およびＲＩＥ法を用いてパッターニングし、チャネル保護膜３０１を形成する。チャネル保護膜３０１下部のアモルファスシリコン１０５はチャネル領域となるが、チャネル保護膜３０１によってアモルファスシリコン１０５の表面は保護されるため、後の工程における汚染の影響を受けにくくなり、良好なトランジスタ特性が得られやすくなる。また、チャネル保護膜３０１は酸化シリコン、窒化シリコン、酸窒化シリコン、または、これらの積層膜等でも形成できるが、アモルファスシリコン１０５と接する領域には酸化シリコンを用いる方が界面準位、固定電荷の発生を低減することが出来るため、好ましい。また、アモルファスシリコン１０５と接する領域には酸化シリコン、その上に窒化シリコンまたは酸窒化シリコンを関相することによって形成したチャネル保護膜３０１を用いることによって、界面準位、固定電荷の発生を低減すると同時に、膜中の金属拡散等によるアモルファスシリコン１０５への汚染を抑制することが出来る。 After FIGS. 6A and 6B, as shown in FIG. 6C, after depositing silicon oxide or silicon nitride, patterning is performed using a lithography method and an RIE method to form a channel protective film 301. . The amorphous silicon 105 under the channel protective film 301 becomes a channel region. However, since the surface of the amorphous silicon 105 is protected by the channel protective film 301, it is less susceptible to contamination in a later process, and good transistor characteristics are obtained. It becomes easy to be done. In addition, the channel protective film 301 can be formed using silicon oxide, silicon nitride, silicon oxynitride, or a stacked film of these, but in the region in contact with the amorphous silicon 105, it is more preferable to use silicon oxide for interface states and fixed charges. Since generation | occurrence | production can be reduced, it is preferable. In addition, by using silicon oxide in a region in contact with the amorphous silicon 105 and a channel protective film 301 formed by correlating silicon nitride or silicon oxynitride thereon, the generation of interface states and fixed charges can be reduced. At the same time, contamination of the amorphous silicon 105 due to metal diffusion in the film can be suppressed.

次に、図６（ｄ）に示すように、実施形態１で説明した図１（ｃ）と同じように、ニッケル１０６と窒化チタン１０７を堆積する。実施形態３では、ニッケル１０６の膜厚は、アモルファスシリコン１０５の膜厚とｎ＋アモルファスシリコンの膜厚の和の１／４以上とする。更に好ましくは、１／３以上２／３以下とする。
なお、実施形態１、２では、エッチングによりソース・ドレインを分離したのに対し、実施形態３及び４では、自己整合シリサイドプロセス（ＳＡＬＩＣＩＤＥ）によって形成しており、未反応部分をウェットエッチングすることによってソース・ドレインを分離する。ウェットエッチングよってシリサイド以外の金属はエッチングされてしまうので、アルミニウムを積層する必要はない。 Next, as shown in FIG. 6D, nickel 106 and titanium nitride 107 are deposited as in FIG. 1C described in the first embodiment. In the third embodiment, the thickness of the nickel 106 is set to ¼ or more of the sum of the thickness of the amorphous silicon 105 and the thickness of the n + amorphous silicon. More preferably, it is 1/3 or more and 2/3 or less.
In the first and second embodiments, the source and drain are separated by etching, while in the third and fourth embodiments, the self-aligned silicide process (SALICIDE) is used, and the unreacted portion is wet etched. Separate the source and drain. Since metal other than silicide is etched by wet etching, it is not necessary to stack aluminum.

次に、図７に示すように、実施形態１で説明した図２と同じように、アニールすることによって、ニッケルシリサイド１０９を形成する。この実施形態３では、チャネル保護膜３０１はシリサイド化されないため、ニッケルシリサイド１０９は自己整合的に形成される。
続いて、例えば、硫酸と過酸化水素水の混合溶液によって、窒化チタン及び未反応のニッケルを除去する。
続いて、層間絶縁膜、上部配線等を形成してもよい。以上のようにして、本発明の半導体素子は完成する。
以上により、本発明の薄膜トランジスタでは、極めて小さな寄生抵抗と、更に、良好なサブスレッショルド特性が得られるため、駆動力向上、Ｓ値低減、オフ電流低減、駆動電圧の低減等トランジスタ特性の高性能化、低消費電力化を実現することができる。 Next, as shown in FIG. 7, the nickel silicide 109 is formed by annealing as in FIG. 2 described in the first embodiment. In the third embodiment, since the channel protective film 301 is not silicided, the nickel silicide 109 is formed in a self-aligned manner.
Subsequently, for example, titanium nitride and unreacted nickel are removed by a mixed solution of sulfuric acid and hydrogen peroxide solution.
Subsequently, an interlayer insulating film, an upper wiring, or the like may be formed. As described above, the semiconductor device of the present invention is completed.
As described above, in the thin film transistor of the present invention, an extremely small parasitic resistance and further excellent subthreshold characteristics can be obtained. Therefore, high performance of transistor characteristics such as improvement of driving power, reduction of S value, reduction of off-current, reduction of driving voltage, etc. , Low power consumption can be realized.

（実施形態４）
本実施形態４の半導体素子は、実施形態１の半導体素子に、実施形態２及び３の半導体素子の特徴を組合せたものである。したがって、ニッケルシリサイドはチャネル保護膜に対して自己整合的に形成され、チャネル保護膜によってチャネル領域は保護される、また雪掻き効果を利用して、ニッケルシリサイドに隣接して高濃度不純物領域を形成している。 (Embodiment 4)
The semiconductor device of the fourth embodiment is a combination of the semiconductor device of the first embodiment and the features of the semiconductor devices of the second and third embodiments. Therefore, nickel silicide is formed in a self-aligned manner with respect to the channel protective film, and the channel region is protected by the channel protective film, and a high-concentration impurity region is formed adjacent to the nickel silicide by utilizing the snow scraping effect. ing.

図８（ｄ）、（ｅ）は本発明の実施形態４の薄膜トランジスタの製造方法を説明するための、工程順に示した薄膜トランジスタの断面図である。
まず、上記実施形態３に示したように、図６（ａ）〜（ｃ）の工程を行う。
次に、図８（ｄ）に示すように、例えば蒸着法を用いて、リン、砒素、アンチモン等のｎ型不純物を付着させ、ｎ型不純物層４０１を形成する。蒸着法の代わりにプラズマドーピング法、イオン注入法等を使いて、アモルファスシリコン１０５表面の極浅い領域にｎ型不純物層４０１を形成することもできる。次に、例えばスパッタリング法を用いて、ニッケル１０６を５０ｎｍ堆積し、続いて窒化チタン１０７を３０ｎｍ堆積する。ニッケル１０６の膜厚は、実施形態３と同様にアモルファスシリコン１０５の膜厚とｎ＋アモルファスシリコンの膜厚の和の１／４以上とする。更に好ましくは、１／３以上２／３以下とする。ｎ型不純物層４０１、ニッケル１０６、窒化チタン１０７の成膜は、ロードロック室を用いるなどして連続成膜するのが好ましく、途中で大気、特に酸素に暴露しないことが好ましい。
尚、チャネル保護膜３０１の膜厚は、ｎ型不純物が、全工程を通して、アモルファスシリコン１０５中に進入しないように膜厚を十分に大きくしておく。例えば、５０〜５００ｎｍに形成する。 8D and 8E are cross-sectional views of the thin film transistor shown in the order of steps for explaining the method of manufacturing the thin film transistor according to the fourth embodiment of the present invention.
First, as shown in the third embodiment, the steps of FIGS. 6A to 6C are performed.
Next, as shown in FIG. 8D, an n-type impurity layer 401 is formed by depositing n-type impurities such as phosphorus, arsenic, and antimony using, for example, a vapor deposition method. The n-type impurity layer 401 can also be formed in an extremely shallow region on the surface of the amorphous silicon 105 by using a plasma doping method, an ion implantation method, or the like instead of the vapor deposition method. Next, nickel 106 is deposited to a thickness of 50 nm, for example, by sputtering, and then titanium nitride 107 is deposited to a thickness of 30 nm. The thickness of the nickel 106 is set to ¼ or more of the sum of the thickness of the amorphous silicon 105 and the thickness of the n + amorphous silicon as in the third embodiment. More preferably, it is 1/3 or more and 2/3 or less. The n-type impurity layer 401, nickel 106, and titanium nitride 107 are preferably formed continuously by using a load lock chamber or the like, and are preferably not exposed to the atmosphere, particularly oxygen.
Note that the channel protective film 301 is sufficiently thick so that n-type impurities do not enter the amorphous silicon 105 throughout the entire process. For example, it is formed to 50 to 500 nm.

次に、図８（ｅ）に示すように、実施形態２で説明した図５及び実施形態３で説明した図７と同様に、アニ−ルすることにより、ニッケルシリサイド１０９を形成する。ここで、ｎ型不純物４０１中のｎ型不純物は、雪掻き効果によってニッケルシリサイド１０９と接する領域にＮ＋領域４０２を形成する。これにより、ニッケルシリサイド１０９／アモルファスシリコン１０５間の接合特性は、ショットキー接合特性からｐｎ接合特性に近くなる。若しくは、ｐｎ接合特性となるため、非常に良好な整流特性を示すようになり、ｎ＋領域がない場合に比べてオフ電流を更に低減できるなど、非常に良好なトランジスタ特性を得ることができる。また同時に、チャネル保護膜３０１はシリサイドされないため、ニッケルシリサイド１０９はチャネル保護膜３０１に対して自己整合的に形成される。
続いて、例えば、硫酸と過酸化水素水の混合溶液によって、未反応のニッケル及び窒化チタン１０７を除去する。
続いて、層間絶縁膜、上部配線等を形成してもよい。
以上のようにして、本発明の半導体素子は完成する。 Next, as shown in FIG. 8E, the nickel silicide 109 is formed by annealing in the same manner as in FIG. 5 described in the second embodiment and FIG. 7 described in the third embodiment. Here, the n-type impurity in the n-type impurity 401 forms an N + region 402 in a region in contact with the nickel silicide 109 due to a snow scraping effect. Thereby, the junction characteristics between the nickel silicide 109 and the amorphous silicon 105 are close to the pn junction characteristics from the Schottky junction characteristics. Alternatively, since the pn junction characteristics are obtained, very good rectification characteristics are exhibited, and very good transistor characteristics can be obtained, for example, the off-current can be further reduced as compared with the case where there is no n + region. At the same time, since the channel protective film 301 is not silicided, the nickel silicide 109 is formed in a self-aligned manner with respect to the channel protective film 301.
Subsequently, unreacted nickel and titanium nitride 107 are removed by, for example, a mixed solution of sulfuric acid and hydrogen peroxide solution.
Subsequently, an interlayer insulating film, an upper wiring, or the like may be formed.
As described above, the semiconductor device of the present invention is completed.

以上から明らかなように、本発明の薄膜トランジスタでは、極めて小さな寄生抵抗と、更に、良好なサブスレッショルド特性が得られるため、駆動力向上、Ｓ値低減、オフ電流低減、駆動電圧の低減等トランジスタ特性の高性能化、低消費電力化を実現することができる。 As is clear from the above, the thin film transistor of the present invention provides extremely small parasitic resistance and further excellent subthreshold characteristics, so that transistor characteristics such as improvement of driving power, reduction of S value, reduction of off-current, reduction of driving voltage, etc. High performance and low power consumption can be realized.

（実施形態５）
本実施形態５は、上記実施形態１〜４で説明した薄膜トランジスタをアクティブマトリックス型液晶表示装置に適用したものである。
本発明の表示装置は、図９に示すように、信号線６０１と走査線６０２が配置され、信号線６０１と走査線６０２が交差する領域付近に薄膜トランジスタ６０３が配置されている。信号線６０１と走査線６０２とに囲まれた領域で1画素が構成される。領域Ａの模式図を図１０に示す。薄膜トランジスタ６０３のゲート電極は走査線６０２に接続されている。薄膜トランジスタ６０３のソース・ドレインを構成するニッケルシリサイド１０９の一方は、信号線６０１に接続され、他方は表示用材料６０４としての液晶材料を挟んで構成されたキャパシタ６０５に接続されている。キャパシタ６０５の２つの電極のうち、薄膜トランジスタ６０３に接続されていない方の電極は、表示装置内の基準電位に接続された基準電極６０６を構成する。 (Embodiment 5)
In the fifth embodiment, the thin film transistor described in the first to fourth embodiments is applied to an active matrix liquid crystal display device.
In the display device of the present invention, as shown in FIG. 9, a signal line 601 and a scanning line 602 are arranged, and a thin film transistor 603 is arranged in the vicinity of a region where the signal line 601 and the scanning line 602 intersect. One pixel is formed by a region surrounded by the signal line 601 and the scanning line 602. A schematic diagram of region A is shown in FIG. A gate electrode of the thin film transistor 603 is connected to the scanning line 602. One of the nickel silicide 109 constituting the source / drain of the thin film transistor 603 is connected to the signal line 601, and the other is connected to a capacitor 605 configured with a liquid crystal material as a display material 604 interposed therebetween. Of the two electrodes of the capacitor 605, the electrode not connected to the thin film transistor 603 constitutes a reference electrode 606 connected to a reference potential in the display device.

本実施形態５では、薄膜トランジスタ６０３は各画素のスイッチングトランジスタとして用いられている。本実施形態５の薄膜トランジスタ６０３として、実施形態１〜４で示した薄膜トランジスタを用いているため、サブスレッショルド特性に優れ、且つ、寄生抵抗が小さいため、非常に良好なスイッチング特性が得られる。従って、高速応答を実現する表示装置を提供することが出来る。
また、実施形態１〜４に示した薄膜トランジスタを、本実施形態５の表示装置における表示部周辺または画素中に形成した液晶表示用駆動のロジック回路やＳＲＡＭ（スタティックメモリ）、ＤＲＡＭ（ダイナミックメモリ）等に適用するにより、高速／低消費電力な表示装置を提供することも出来る。 In the fifth embodiment, the thin film transistor 603 is used as a switching transistor of each pixel. Since the thin film transistor shown in Embodiments 1 to 4 is used as the thin film transistor 603 of Embodiment 5, the subthreshold characteristic is excellent and the parasitic resistance is small, so that very good switching characteristics can be obtained. Accordingly, it is possible to provide a display device that realizes a high-speed response.
In addition, the thin film transistor shown in the first to fourth embodiments is formed around the display unit or in the pixel in the display device of the fifth embodiment, and a logic circuit for driving a liquid crystal display, SRAM (static memory), DRAM (dynamic memory), or the like. By applying to the above, a display device with high speed / low power consumption can be provided.

（実施形態６）
本実施形態６は、上記実施形態１〜４で説明した薄膜トランジスタをアクティブマトリックス型ＥＬ（エレクトロルミネッセンス）表示装置に適用したものである。
本実施形態６の構成は、表示用材料６０４としてＥＬ材料を用いたことを除いて、実施形態５と同様である。
実施形態５で示した液晶表示装置では、薄膜トランジスタ６０３はスイッチング素子として用いられるのに対し、本実施形態６のＥＬ表示装置は薄膜トランジスタ６０３による電流駆動によってＥＬ材料の発光を制御する。本実施形態６では、実施形態１〜４に示した低寄生抵抗の薄膜トランジスタ６０３が用いられているので、非常に良好な電流駆動特性が得られ、それにより良好な発光特性が得られる。従って、高速／低消費電力を実現するＥＬ表示装置を提供することが出来る。
また、実施形態１〜４に示した薄膜トランジスタを、本実施形態６の表示装置における表示部周辺または画素中に形成した液晶表示用駆動のロジック回路やＳＲＡＭ（スタティックメモリ）、ＤＲＡＭ（ダイナミックメモリ）等に適用するにより、高速／低消費電力な表示装置を提供することも出来る。 (Embodiment 6)
In the sixth embodiment, the thin film transistor described in the first to fourth embodiments is applied to an active matrix EL (electroluminescence) display device.
The configuration of the sixth embodiment is the same as that of the fifth embodiment except that an EL material is used as the display material 604.
In the liquid crystal display device described in Embodiment 5, the thin film transistor 603 is used as a switching element, whereas the EL display device of Embodiment 6 controls light emission of the EL material by current driving by the thin film transistor 603. In the sixth embodiment, since the thin film transistor 603 with low parasitic resistance shown in the first to fourth embodiments is used, very good current driving characteristics can be obtained, and thereby good light emission characteristics can be obtained. Therefore, an EL display device that realizes high speed / low power consumption can be provided.
In addition, the thin film transistor shown in the first to fourth embodiments is formed around the display unit or in the pixel in the display device of the sixth embodiment, and a logic circuit for driving a liquid crystal display, SRAM (static memory), DRAM (dynamic memory), or the like. By applying to the above, a display device with high speed / low power consumption can be provided.

この発明の実施形態１の薄膜トランジスタの製造工程を示す図である。It is a figure which shows the manufacturing process of the thin-film transistor of Embodiment 1 of this invention. この発明の実施形態１の薄膜トランジスタの断面を示す図である。It is a figure which shows the cross section of the thin-film transistor of Embodiment 1 of this invention. この発明の薄膜トランジスタの一部領域を示す図である。It is a figure which shows the partial area | region of the thin-film transistor of this invention. この発明の実施形態２の薄膜トランジスタの製造工程を示す図である。It is a figure which shows the manufacturing process of the thin-film transistor of Embodiment 2 of this invention. この発明の実施形態２の薄膜トランジスタの断面を示す図である。It is a figure which shows the cross section of the thin-film transistor of Embodiment 2 of this invention. この発明の実施形態３の薄膜トランジスタの製造工程を示す図である。It is a figure which shows the manufacturing process of the thin-film transistor of Embodiment 3 of this invention. この発明の実施形態３の薄膜トランジスタの断面を示す図である。It is a figure which shows the cross section of the thin-film transistor of Embodiment 3 of this invention. この発明の実施形態４の薄膜トランジスタの製造工程を示す図である。It is a figure which shows the manufacturing process of the thin-film transistor of Embodiment 4 of this invention. この発明の第５実施形態及び第６実施形態の表示装置を示す図である。It is a figure which shows the display apparatus of 5th Embodiment and 6th Embodiment of this invention. 図９に示された領域Ａを説明する図である。It is a figure explaining the area | region A shown by FIG. 従来の薄膜トランジスタの断面図である。It is sectional drawing of the conventional thin-film transistor.

Explanation of symbols

１０１ガラス基板
１０２保護絶縁膜
１０３ゲート電極
１０４ゲート絶縁膜
１０５アモルファスシリコン
１０６ニッケル
１０７窒化チタン
１０８アルミニウム
１０９ニッケルシリサイド
１１２ソース・ドレイン電極
１１３ソース・ドレイン配線
２０１ｎ⁺アモルファスシリコン
２０２ｎ⁺領域
３０１チャネル保護膜
４０１ｎ型不純物層
６０１信号線
６０２走査線
６０３薄膜トランジスタ
６０４表示用材料
６０５キャパシタ
６０６基準電極
７０１基板
７０２ゲート電極
７０３ゲート絶縁膜
７０４アモルファスシリコン
７０５ｎ型アモルファスシリコン（ソース・ドレイン）
７０６ソース・ドレイン電極 101 glass substrate 102 protective insulating film 103 gate electrode 104 gate insulating film 105 amorphous silicon 106 nickel 107 titanium nitride 108 aluminum 109 nickel silicide 112 source / drain electrode 113 source / drain wiring 201 n ⁺ amorphous silicon 202 n ⁺ region 301 channel protective film 401 n-type impurity layer 601 signal line 602 scanning line 603 thin film transistor 604 display material 605 capacitor 606 reference electrode 701 substrate 702 gate electrode 703 gate insulating film 704 amorphous silicon 705 n-type amorphous silicon (source / drain)
706 Source / drain electrodes

Claims

A conductive electrode provided on a substrate;
An insulating film provided on the conductive electrode;
A semiconductor provided on the conductive electrode via the insulating film;
A semiconductor element comprising conductive regions provided on both sides of the semiconductor in contact with the insulating film.

The semiconductor element according to claim 1, wherein the conductive region is made of a compound of a metal and a semiconductor.

The semiconductor element according to claim 1, wherein the semiconductor is silicon, and the conductive region is made of nickel silicide.

The semiconductor element according to claim 3, wherein a composition ratio of the nickel silicide is approximately Ni: Si = 2: 1.

5. The semiconductor element according to claim 1, wherein the conductive region further includes a metal layer mainly contained in the compound and a barrier metal layer stacked on the metal layer. 6.

6. The semiconductor device according to claim 1, wherein the semiconductor is silicon, the compound is nickel silicide, the metal layer is nickel, and the barrier metal is titanium nitride.

The semiconductor element according to claim 1, wherein the barrier metal further includes a low-resistance metal layer.

The semiconductor element according to claim 7, wherein the low-resistance metal layer includes any one of aluminum and copper.

9. The semiconductor device according to claim 1, wherein the semiconductor has a high-concentration impurity region containing a high concentration of impurities having the same conductivity type as a carrier that mainly flows in an on state.

The first intersection point where the first interface between the conductive region and the semiconductor and the semiconductor surface opposite to the insulating film intersect is the first interface and the interface between the insulating film and the semiconductor. The semiconductor element is located on the center side of the conductive electrode with respect to a second intersection where the and intersect.

Scanning lines arranged in one direction, signal lines arranged perpendicular to the scanning lines, and first electrodes facing each other provided in each region surrounded by the scanning lines and the signal lines A first substrate comprising:
A second substrate provided opposite to the first substrate comprising a second electrode provided opposite to the first electrode;
A liquid crystal material that is aligned and filled between the first electrode and the second electrode;
In each region surrounded by the scan line and the signal line, a conductive electrode is electrically connected to the scan line, one conductive region is electrically connected to the signal line, and the other conductive A display device comprising the semiconductor element according to claim 1, wherein a region is electrically connected to the first electrode.

A scanning line arranged in one direction; a signal line arranged perpendicular to the scanning line; a first electrode provided in each region surrounded by the scanning line and the signal line; A substrate comprising a light emitting material for electroluminescence provided on one electrode, and a second electrode provided to face the first electrode through the light emitting material;
In each region surrounded by the scan line and the signal line, a conductive electrode is electrically connected to the scan line, one conductive region is electrically connected to the signal line, and the other conductive A display device comprising the semiconductor element according to claim 1, wherein a region is electrically connected to the first electrode.

A conductive electrode forming step of forming a conductive electrode on the substrate;
An insulating film forming step of forming an insulating film on the conductive electrode;
A semiconductor forming step of forming a semiconductor on the conductive electrode through the insulating film;
A metal film forming step of forming a metal film on the semiconductor;
A barrier layer forming step of forming a barrier layer on the metal film;
A separation step of separating the metal film and the barrier layer on the conductive electrode;
A method of manufacturing a semiconductor element, comprising: a metal compound forming step of reacting the semiconductor and the metal film to form a metal compound so as to be in contact with an insulating film.

The semiconductor according to claim 13, further comprising an impurity-containing layer forming step of forming an impurity-containing layer including an impurity having the same conductivity type as that of a semiconductor element after the semiconductor forming step and before the metal film forming step. Device manufacturing method.

15. The method for manufacturing a semiconductor element according to claim 13, further comprising a step of forming a metal film on the barrier layer after the barrier layer forming step and before the separating step.

After the semiconductor forming step and before the metal film forming step, a protective insulating layer step of forming an insulating layer on at least a region to be a channel in the semiconductor is included, and after the metal compound forming step, The method for manufacturing a semiconductor element according to claim 13, further comprising a removal step of removing the metal film and the barrier layer in the reaction.

The temperature of the process with which the said semiconductor and a metal film are made to react is 260-310 degreeC, The manufacturing method of the semiconductor element of any one of Claim 13-16.