JP2007067752A - Current switch - Google Patents
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Abstract
Description
本発明は、スイッチング動作するアナログ回路や、電流モードのデジタル回路で使用される電流スイッチに関し、特に低電圧動作が可能な電流スイッチに関するものである。 The present invention relates to a current switch used in an analog circuit that performs a switching operation and a digital circuit in a current mode, and more particularly to a current switch that can operate at a low voltage.
図２に従来の電流スイッチの構成を示す。図２において、正電源Ｖｃｃと負電源Ｖｅｅとの間には、基準電流源Ｉ１、ＮＰＮトランジスタＱ１および抵抗Ｒ１の直列回路が接続される。ＮＰＮトランジスタＱ３とＱ４のエミッタは共通接続され、ＮＰＮトランジスタＱ２のコレクタに接続される。このトランジスタＱ２のエミッタと負電源Ｖｅｅとの間には、抵抗Ｒ２が接続される。また、トランジスタＱ１のコレクタとベース、およびトランジスタＱ２のベースは共通接続される。 FIG. 2 shows the configuration of a conventional current switch. In FIG. 2, a series circuit of a reference current source I1, an NPN transistor Q1, and a resistor R1 is connected between a positive power supply Vcc and a negative power supply Vee. The emitters of NPN transistors Q3 and Q4 are connected in common and connected to the collector of NPN transistor Q2. A resistor R2 is connected between the emitter of the transistor Q2 and the negative power source Vee. The collector and base of the transistor Q1 and the base of the transistor Q2 are connected in common.
トランジスタＱ３とＱ４のベースには、それぞれ入力信号ＩＮ１、ＩＮ２が入力される。またこのトランジスタＱ３とＱ４のベースはこの電流スイッチの出力端子ＯＵＴ１、ＯＵＴ２であり、定電流を吸い込む。 Input signals IN1 and IN2 are input to the bases of the transistors Q3 and Q4, respectively. The bases of the transistors Q3 and Q4 are the output terminals OUT1 and OUT2 of the current switch, and absorb a constant current.
このような構成において、トランジスタＱ１と抵抗Ｒ１の回路、およびトランジスタＱ２と抵抗Ｒ２の回路は電流ミラーを形成している。すなわち、トランジスタＱ１とＱ２のエミッタ面積比を１：ｎ（ｎ：整数）、抵抗Ｒ１とＲ２の抵抗比を１：１／ｎとすると、トランジスタＱ２のコレクタ電流は、基準電流源Ｉ１の出力電流のｎ倍になる。 In such a configuration, the circuit of the transistor Q1 and the resistor R1, and the circuit of the transistor Q2 and the resistor R2 form a current mirror. That is, when the emitter area ratio of the transistors Q1 and Q2 is 1: n (n: integer) and the resistance ratio of the resistors R1 and R2 is 1: 1 / n, the collector current of the transistor Q2 is the output current of the reference current source I1. N times.
入力信号ＩＮ１が高レベル、ＩＮ２が低レベルのときは、トランジスタＱ３がオン、Ｑ４がオフになる。トランジスタＱ２のコレクタ電流はトランジスタＱ３を流れ、出力端子ＯＵＴ１からＩ・ｎの電流を吸い込む。 When the input signal IN1 is high and IN2 is low, the transistor Q3 is turned on and Q4 is turned off. The collector current of the transistor Q2 flows through the transistor Q3 and sucks the current of I · n from the output terminal OUT1.
逆に、ＩＮ１が低レベル、ＩＮ２が高レベルのときは、トランジスタＱ４がオン、Ｑ３がオフになる。トランジスタＱ２のコレクタ電流はトランジスタＱ４を流れ、出力端子ＯＵＴ２からＩ・ｎの電流を吸い込む。このように、この電流スイッチは、入力信号ＩＮ１、ＩＮ２によって、Ｉ・ｎの安定した電流をスイッチすることができる。 Conversely, when IN1 is low and IN2 is high, transistor Q4 is on and Q3 is off. The collector current of the transistor Q2 flows through the transistor Q4 and sucks the current I · n from the output terminal OUT2. Thus, this current switch can switch a stable current of I · n by the input signals IN1 and IN2.
しかし、このような電流スイッチには、次のような課題があった。図２からわかるように、この電流スイッチはトランジスタＱ３とＱ４のエミッタ共通接続と負電源Ｖｅｅとの間に、トランジスタＱ２と抵抗Ｒ２で構成される電流源が挿入されている。 However, such current switches have the following problems. As can be seen from FIG. 2, in this current switch, a current source including a transistor Q2 and a resistor R2 is inserted between the emitter common connection of the transistors Q3 and Q4 and the negative power source Vee.
そのため、トランジスタＱ２のベースエミッタ間電圧をＶＢＥ、抵抗Ｒ２の抵抗値を同じＲ２とすると、トランジスタＱ２のベースと負電源Ｖｅｅ間の電圧Ｖ１は、
Ｖ１＝ＶＢＥ＋Ｉ・ｎ・Ｒ２
になる。トランジスタＱ２の飽和を避けるためにはこの電圧Ｖ１を０．５Ｖ以上にしなければならず、低電圧化が困難になるという課題があった。
Therefore, if the voltage between the base and emitter of the transistor Q2 is V BE and the resistance value of the resistor R2 is the same R2, the voltage V1 between the base of the transistor Q2 and the negative power source Vee is
V1 = V BE + I · n · R2
become. In order to avoid the saturation of the transistor Q2, the voltage V1 must be set to 0.5 V or more, which causes a problem that it is difficult to reduce the voltage.
従って本発明の目的は、性能を落とすことなく低電圧化が可能な電流スイッチを提供することにある。 Accordingly, an object of the present invention is to provide a current switch capable of lowering the voltage without degrading performance.
このような課題を達成するために、本発明のうち請求項１記載の発明は、
基準電流を出力する基準電流源と、
この基準電流源の出力が入力され、所定のバイアスを発生するバイアス回路と、
前記基準電流源と前記バイアス回路の接続点の電圧が入力される第１のエミッタフォロア回路と、
前記第１のエミッタフォロア回路の出力によって駆動され、差動入力信号が入力される差動対回路と、
この差動対回路の出力が入力される第２のエミッタフォロア回路と、
この第２のエミッタフォロア回路の出力が入力され、エミッタが共通接続されたトランジスタおよびこの共通接続点と負電源との間に接続される抵抗で構成される電流スイッチ部と、
を具備したものである。定電圧化が可能になる。
In order to achieve such a problem, the invention according to
A reference current source for outputting a reference current;
A bias circuit that receives the output of the reference current source and generates a predetermined bias;
A first emitter follower circuit to which a voltage at a connection point between the reference current source and the bias circuit is input;
A differential pair circuit driven by the output of the first emitter follower circuit and receiving a differential input signal;
A second emitter follower circuit to which the output of the differential pair circuit is input;
An output of the second emitter follower circuit, a current switch unit configured by a transistor having emitters connected in common and a resistor connected between the common connection point and a negative power source;
Is provided. Constant voltage is possible.
請求項２記載の発明は、請求項１に記載の発明において、
前記バイアス回路は、コレクタとベースが接続された少なくとも３個のトランジスタおよび抵抗で構成するようにしたものである。回路を簡略化できる。
The invention according to claim 2 is the invention according to
The bias circuit is composed of at least three transistors having a collector and a base connected to each other and resistors. The circuit can be simplified.
請求項３記載の発明は、請求項１若しくは請求項２に記載の発明において、
前記差動対回路は、エミッタが共通接続され、そのベースに前記差動入力信号が入力されるトランジスタ、このトランジスタのコレクタにその一端が接続され、他端が前記第１のエミッタフォロア回路に接続される抵抗、前記エミッタの共通接続点にそのコレクタが接続される第１のトランジスタ、およびこの第１のトランジスタのエミッタにその一端が接続され、他端が負電源に接続される抵抗で構成するようにしたものである。既存のＥＣＬバッファに類似した構成により、安定化を図ることができる。
The invention according to claim 3 is the invention according to
In the differential pair circuit, emitters are commonly connected, a transistor to which the differential input signal is input is connected to the base, one end of the transistor is connected to the collector, and the other end is connected to the first emitter follower circuit. A first transistor whose collector is connected to the common connection point of the emitters, and a resistor whose one end is connected to the emitter of the first transistor and whose other end is connected to a negative power source. It is what I did. Stabilization can be achieved with a configuration similar to an existing ECL buffer.
請求項４記載の発明は、請求項１〜請求項３のいずれかに記載の発明において、
前記第２のエミッタフォロア回路は、前記差動対回路の出力がそのベースに入力される第３のトランジスタ、この第３のトランジスタに直列接続される第４のトランジスタおよびこの第４のトランジスタのエミッタにその一端が接続され、他端が負電源に接続される抵抗で構成される回路を複数個有しているものである。構成が簡単になる。
The invention according to claim 4 is the invention according to any one of
The second emitter follower circuit includes a third transistor in which an output of the differential pair circuit is input to a base thereof, a fourth transistor connected in series to the third transistor, and an emitter of the fourth transistor One end of which is connected, and the other end has a plurality of circuits composed of resistors connected to a negative power source. Configuration is simplified.
請求項５記載の発明は、請求項１〜請求項４のいずれかに記載の発明において、
前記バイアス回路を構成しているトランジスタのエミッタ面積を同一とし、このエミッタ面積を基準として、前記第１のエミッタフォロア回路を構成するトランジスタおよび前記差動対回路の第１のトランジスタのエミッタ面積をｎ１倍、前記第２のバイアス回路を構成するトランジスタのエミッタ面積をｎ２倍、前記電流スイッチ部を構成するトランジスタのエミッタ面積をｎ倍とし、
かつ、前記バイアス回路の負電源に接続されている抵抗の抵抗値を基準として、前記差動対回路内の負電源に接続されている抵抗の抵抗値を１／ｎ１、前記第２のエミッタフォロア回路内の負電源に接続されている抵抗の抵抗値を１／ｎ２、前記電流スイッチ部内の負電源に接続されている抵抗の抵抗値を１／ｎとするようにしたものである。全てのトランジスタのベースエミッタ間電圧を等しくすることができる。
The invention according to
The emitter areas of the transistors constituting the bias circuit are made the same, and the emitter area of the transistor constituting the first emitter follower circuit and the first transistor of the differential pair circuit is defined as n1 based on the emitter area. The emitter area of the transistor constituting the second bias circuit is n2 times, the emitter area of the transistor constituting the current switch unit is n times,
The resistance value of the resistor connected to the negative power source in the differential pair circuit is set to 1 / n1 with the resistance value of the resistor connected to the negative power source of the bias circuit as a reference, and the second emitter follower The resistance value of the resistor connected to the negative power source in the circuit is 1 / n2, and the resistance value of the resistor connected to the negative power source in the current switch unit is 1 / n. The base-emitter voltage of all transistors can be made equal.
請求項６記載の発明は、請求項１〜請求項５のいずれかに記載の発明において、
前記バイアス回路、前記差動対回路、前記第２のエミッタフォロア回路および前記電流スイッチ部内の、負電源に接続されている抵抗およびこの抵抗に接続されているトランジスタで構成される回路は、電流ミラー回路を構成するようにしたものである。出力電流を基準電流にトラッキングさせることができる。
The invention according to claim 6 is the invention according to any one of
The bias circuit, the differential pair circuit, the second emitter follower circuit, and the current switch unit, which is composed of a resistor connected to a negative power source and a transistor connected to the resistor, is a current mirror. A circuit is configured. The output current can be tracked to the reference current.
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１、２、３、４、５および６の発明によれば、正電源と負電源の間に基準電流源とバイアス回路を接続し、この接続点を第１のエミッタフォロアに入力して、この第１のエミッタフォロアが、差動入力信号が入力される差動対回路を駆動し、前記差動対回路の出力を第２のエミッタフォロアに入力して、この第２のエミッタフォロアの出力を電流スイッチ部に入力するようにした。
As is apparent from the above description, the present invention has the following effects.
According to the first, second, third, fourth, fifth and sixth aspects of the present invention, the reference current source and the bias circuit are connected between the positive power source and the negative power source, and the connection point is input to the first emitter follower. The first emitter follower drives a differential pair circuit to which a differential input signal is input, and an output of the differential pair circuit is input to a second emitter follower. The output is input to the current switch section.
電流スイッチ部のエミッタ結合対と負電源の間に挿入されていたトランジスタ省略することができる。そのため、従来０．５Ｖ以上必要であったこの部分の電圧を０．１Ｖ程度にでき、出力部を０．４Ｖ以上低電圧化する事ができるという効果がある。 The transistor inserted between the emitter coupling pair of the current switch unit and the negative power supply can be omitted. Therefore, there is an effect that the voltage of this portion, which conventionally required 0.5 V or more, can be reduced to about 0.1 V, and the output portion can be lowered by 0.4 V or more.
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る電流スイッチの一実施例を示す構成図である。なお、図２と同じ要素には同一符号を付し、説明を省略する。図１において、Ｉ１は基準電流源であり、その一端が正電源Ｖｃｃに接続される。基準電流源Ｉ１は、電流スイッチの出力電流値の基準となる定電流を出力する。 Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a current switch according to the present invention. In addition, the same code | symbol is attached | subjected to the same element as FIG. 2, and description is abbreviate | omitted. In FIG. 1, I1 is a reference current source, one end of which is connected to the positive power supply Vcc. The reference current source I1 outputs a constant current that serves as a reference for the output current value of the current switch.
１はバイアス回路であり、コレクタとベースが接続されたＮＰＮトランジスタＱ５、Ｑ６、Ｑ１および抵抗Ｒ１で構成される。トランジスタＱ５のコレクタは基準電流源Ｉ１の他端に接続され、トランジスタＱ５のエミッタとトランジスタＱ６のコレクタ、トランジスタＱ６のエミッタとトランジスタＱ１のコレクタは接続される。トランジスタＱ１のエミッタと抵抗Ｒ１の一端は接続され、抵抗Ｒ１の他端は負電源Ｖｅｅに接続される。
２はエミッタフォロアであり、ＮＰＮトランジスタＱ７で構成される。トランジスタＱ７のベースは基準電流源Ｉ１とバイアス回路１の接続点に接続され、コレクタは正電源Ｖｃｃに接続される。トランジスタＱ７のベースがエミッタフォロア２の入力、エミッタが出力になる。
Reference numeral 2 denotes an emitter follower, which includes an NPN transistor Q7. The base of the transistor Q7 is connected to the connection point between the reference current source I1 and the
３は差動対回路であり、抵抗Ｒ３〜Ｒ５、ＮＰＮトランジスタＱ８〜Ｑ１０で構成される。抵抗Ｒ３、Ｒ４の一端は共通接続され、トランジスタＱ７のエミッタに接続される。抵抗Ｒ３、Ｒ４の他端は、それぞれトランジスタＱ８、Ｑ９のコレクタに接続される。このトランジスタＱ８、Ｑ９のエミッタは共通接続され、トランジスタＱ１０のコレクタに接続される。 Reference numeral 3 denotes a differential pair circuit composed of resistors R3 to R5 and NPN transistors Q8 to Q10. One ends of the resistors R3 and R4 are connected in common and connected to the emitter of the transistor Q7. The other ends of the resistors R3 and R4 are connected to the collectors of the transistors Q8 and Q9, respectively. The emitters of the transistors Q8 and Q9 are connected in common and connected to the collector of the transistor Q10.
抵抗Ｒ５の一端はトランジスタＱ1０のエミッタに、他端は負電源Ｖｅｅに接続される。トランジスタＱ８、Ｑ９のベースには差動入力信号ＩＮ１、ＩＮ２が入力される。また、トランジスタＱ１０のベースはトランジスタＱ１のベースに接続される。抵抗Ｒ３とトランジスタＱ８のコレクタの接続点、および抵抗Ｒ４とトランジスタＱ９のコレクタの接続点が、この差動対回路の差動出力になる。 One end of the resistor R5 is connected to the emitter of the transistor Q10, and the other end is connected to the negative power source Vee. Differential input signals IN1 and IN2 are input to the bases of the transistors Q8 and Q9. The base of the transistor Q10 is connected to the base of the transistor Q1. A connection point between the resistor R3 and the collector of the transistor Q8 and a connection point between the resistor R4 and the collector of the transistor Q9 are differential outputs of the differential pair circuit.
４はエミッタフォロアであり、ＮＰＮトランジスタＱ１１〜Ｑ１４及び抵抗Ｒ６、Ｒ７で構成される。トランジスタＱ１１，Ｑ１２のコレクタは、正電源Ｖｃｃに接続される。トランジスタＱ１１のエミッタとトランジスタＱ１３のコレクタ、トランジスタＱ１２のエミッタとトランジスタＱ１４のコレクタは接続される。抵抗Ｒ６の一端はトランジスタＱ１３のエミッタに、他端は負電源Ｖｅｅに接続される。同様に、抵抗Ｒ７の一端はトランジスタＱ１４のエミッタに、他端は負電源Ｖｅｅに接続される。 Reference numeral 4 denotes an emitter follower, which includes NPN transistors Q11 to Q14 and resistors R6 and R7. The collectors of the transistors Q11 and Q12 are connected to the positive power supply Vcc. The emitter of transistor Q11 and the collector of transistor Q13 are connected, and the emitter of transistor Q12 and the collector of transistor Q14 are connected. One end of the resistor R6 is connected to the emitter of the transistor Q13, and the other end is connected to the negative power source Vee. Similarly, one end of the resistor R7 is connected to the emitter of the transistor Q14, and the other end is connected to the negative power source Vee.
トランジスタＱ１１とＱ１２のベースはこのエミッタフォロア４の入力であり、差動対回路３の差動出力が入力される。また、トランジスタＱ１３とＱ１４のベースは共にトランジスタＱ５のベースに接続される。トランジスタＱ１１のエミッタとＱ１３のコレクタの接続点、およびトランジスタＱ１２のエミッタとＱ１４のコレクタの接続点がこのエミッタフォロア４の差動出力になる。 The bases of the transistors Q11 and Q12 are inputs of the emitter follower 4, and the differential output of the differential pair circuit 3 is input thereto. The bases of the transistors Q13 and Q14 are both connected to the base of the transistor Q5. The connection point between the emitter of the transistor Q11 and the collector of Q13, and the connection point between the emitter of the transistor Q12 and the collector of Q14 become the differential output of the emitter follower 4.
５は電流スイッチ部であり、ＮＰＮトランジスタＱ３、Ｑ４および抵抗Ｒ２で構成される。トランジスタＱ３とＱ４のエミッタは共通接続され、この接続点に抵抗Ｒ２の一端が接続される。抵抗Ｒ２の他端は負電源Ｖｅｅに接続される。この電流スイッチ部５の構成は、図２の出力部からトランジスタＱ２を省き、この部分を短絡したものと同じである。
エミッタフォロア２、差動対回路３、エミッタフォロア４で電流スイッチドライバを構成している。この電流スイッチドライバは、差動対とエミッタフォロアで構成される通常のＥＣＬ(Emitter Coupled Logic)バッファと類似しているが、抵抗Ｒ３、Ｒ４とトランジスタＱ３、Ｑ４で構成される差動対と正電源Ｖｃｃとの間にエミッタフォロア２が挿入されている点が異なっている。 The emitter follower 2, the differential pair circuit 3, and the emitter follower 4 constitute a current switch driver. This current switch driver is similar to a normal ECL (Emitter Coupled Logic) buffer composed of a differential pair and an emitter follower, but has a differential pair composed of resistors R3 and R4 and transistors Q3 and Q4 and a positive pair. The difference is that an emitter follower 2 is inserted between the power supply Vcc and the power supply Vcc.
このような構成において、入力信号ＩＮ１を高レベル、ＩＮ２を低レベルにするとトランジスタＱ８がオン、Ｑ９がオフになり、電流ｎ１・Ｉは抵抗Ｒ３側を流れる。その結果、トランジスタＱ１１が高レベルになって、トランジスタＱ３がオンになって出力端子ＯＵＴ１から電流を吸い込む。 In such a configuration, when the input signal IN1 is set to the high level and IN2 is set to the low level, the transistor Q8 is turned on and Q9 is turned off, and the current n1 · I flows through the resistor R3. As a result, the transistor Q11 becomes high level, the transistor Q3 is turned on, and current is sucked from the output terminal OUT1.
逆に、入力信号ＩＮ１を低レベル、ＩＮ２を高レベルにするとトランジスタＱ９がオン、Ｑ８がオフになり、電流ｎ１・Ｉは抵抗Ｒ４側を流れる。その結果、トランジスタＱ１２が高レベルになって、トランジスタＱ４がオンになって出力端子ＯＵＴ２から電流を吸い込む。このようにして電流スイッチを実現できる。 Conversely, when the input signal IN1 is at a low level and IN2 is at a high level, the transistor Q9 is turned on and Q8 is turned off, and the current n1 · I flows through the resistor R4. As a result, the transistor Q12 becomes high level, the transistor Q4 is turned on, and current is sucked from the output terminal OUT2. In this way, a current switch can be realized.
トランジスタＱ１、Ｑ５、Ｑ６のエミッタ面積を同じ面積ＳＥとし、トランジスタＱ３、Ｑ４のエミッタ面積をこのＳＥのｎ倍、トランジスタＱ７とＱ１０のエミッタ面積をＳＥのｎ１倍（ｎ１：整数）、トランジスタＱ１１〜Ｑ１４のエミッタ面積をＳＥのｎ２倍（ｎ２：整数）とする。また、抵抗Ｒ１の抵抗値をＲ１とし、抵抗Ｒ２の抵抗値をＲ１／ｎ、抵抗Ｒ５の抵抗値をＲ１の１／ｎ１倍、抵抗Ｒ６、Ｒ７の抵抗値をＲ１の１／ｎ２倍とする。 Transistors Q1, Q5, the emitter area of Q6 and the same area S E, transistors Q3, the emitter area of Q4 n multiple of S E, n1 times the S E the emitter area of the transistor Q7 and Q10 (n1: an integer), n2 times S E the emitter area of the transistor Q11 to Q14 (n2: an integer) to. The resistance value of the resistor R1 is R1, the resistance value of the resistor R2 is R1 / n, the resistance value of the resistor R5 is 1 / n1 times R1, and the resistance values of the resistors R6 and R7 are 1 / n2 times R1. .
このように調整することにより、トランジスタＱ１、Ｑ５〜Ｑ７、Ｑ１０〜Ｑ１４、オン時のトランジスタＱ３、Ｑ４のベースエミッタ間電圧は全て等しくなる。この電圧をＶＢＥＮとすると、トランジスタＱ７のベース電位ＶＢＱ７は、
ＶＢＱ７＝３・ＶＢＥＮ＋Ｉ・Ｒ１
になる。なお、Ｉは基準電流源Ｉ１の出力電流値、Ｒ１は抵抗Ｒ１の抵抗値である。
By adjusting in this way, the base-emitter voltages of the transistors Q1, Q5 to Q7, Q10 to Q14, and the transistors Q3 and Q4 when turned on are all equal. When this voltage is V BEN , the base potential V BQ7 of the transistor Q7 is
V BQ7 = 3 ・ V BEN + I ・ R1
become. Here, I is the output current value of the reference current source I1, and R1 is the resistance value of the resistor R1.
このため、トランジスタＱ７のエミッタ電位はＶＢＱ７−ＶＢＥＮ＝２・ＶＢＥＮ＋Ｉ・Ｒ１になり、抵抗Ｒ３、Ｒ４とトランジスタＱ８、Ｑ９で構成される差動対の高レベル出力側も同じ２・ＶＢＥＮ＋Ｉ・Ｒ１になる。 Therefore, the emitter potential of the transistor Q7 becomes V BQ7 -V BEN = 2 · V BEN + I · R1, and the high level output side of the differential pair composed of the resistors R3 and R4 and the transistors Q8 and Q9 is the same 2 · V BEN + I · R1.
この結果、電流スイッチドライバの出力（＝電流スイッチ部２の入力）の高レベル信号の電位はＶＢＥＮ＋Ｉ・Ｒ１になる。前述したように、トランジスタＱ３、Ｑ４のベースエミッタ間電圧はＶＢＥＮであり、かつ抵抗Ｒ２の抵抗値はＲ１／ｎなので、電流スイッチ部２の出力電流、すなわち出力端子ＯＵＴ１、ＯＵＴ２に流れる電流値はｎ・Ｉになる。 As a result, the potential of the high level signal at the output of the current switch driver (= input of the current switch unit 2) becomes V BEN + I · R1. As described above, since the base-emitter voltage of the transistors Q3 and Q4 is V BEN and the resistance value of the resistor R2 is R1 / n, the output current of the current switch unit 2, that is, the current value flowing through the output terminals OUT1 and OUT2 Becomes n · I.
なお、トランジスタＱ１と抵抗Ｒ１、トランジスタＱ１０と抵抗Ｒ５、トランジスタＱ１３と抵抗Ｒ６、トランジスタＱ１４と抵抗Ｒ７の組は電流ミラー回路を構成している。そのため、差動対回路３とエミッタフォロア４の動作電流は、基準電流源Ｉ１の出力電流にトラッキングしている。また、ＮＰＮトランジスタを例に示したがＰＮＰトランジスタでもよい。 The set of the transistor Q1 and the resistor R1, the transistor Q10 and the resistor R5, the transistor Q13 and the resistor R6, and the transistor Q14 and the resistor R7 constitute a current mirror circuit. Therefore, the operating currents of the differential pair circuit 3 and the emitter follower 4 are tracked to the output current of the reference current source I1. Further, although an NPN transistor is shown as an example, a PNP transistor may be used.
１ バイアス回路
２、４ エミッタフォロア
３ 差動対回路
５ 電流スイッチ部
Ｑ１〜Ｑ１４ ＮＰＮトランジスタ
Ｒ１〜Ｒ７ 抵抗
Ｉ１ 基準電流源
DESCRIPTION OF
Claims (6)
この基準電流源の出力が入力され、所定のバイアスを発生するバイアス回路と、
前記基準電流源と前記バイアス回路の接続点の電圧が入力される第１のエミッタフォロア回路と、
前記第１のエミッタフォロア回路の出力によって駆動され、差動入力信号が入力される差動対回路と、
この差動対回路の出力が入力される第２のエミッタフォロア回路と、
この第２のエミッタフォロア回路の出力が入力され、エミッタが共通接続されたトランジスタおよびこの共通接続点と負電源との間に接続される抵抗で構成される電流スイッチ部と、
を具備したことを特徴とする電流スイッチ。 A reference current source for outputting a reference current;
A bias circuit that receives the output of the reference current source and generates a predetermined bias;
A first emitter follower circuit to which a voltage at a connection point between the reference current source and the bias circuit is input;
A differential pair circuit driven by the output of the first emitter follower circuit and receiving a differential input signal;
A second emitter follower circuit to which the output of the differential pair circuit is input;
An output of the second emitter follower circuit, a current switch unit configured by a transistor having emitters connected in common and a resistor connected between the common connection point and a negative power source;
A current switch comprising:
かつ、前記バイアス回路の負電源に接続されている抵抗の抵抗値を基準として、前記差動対回路内の負電源に接続されている抵抗の抵抗値を１／ｎ１、前記第２のエミッタフォロア回路内の負電源に接続されている抵抗の抵抗値を１／ｎ２、前記電流スイッチ部内の負電源に接続されている抵抗の抵抗値を１／ｎとするようにしたことを特徴とする請求項１〜請求項４のいずれかに記載の電流スイッチ。 The emitter areas of the transistors constituting the bias circuit are made the same, and the emitter area of the transistor constituting the first emitter follower circuit and the first transistor of the differential pair circuit is defined as n1 based on the emitter area. The emitter area of the transistor constituting the second bias circuit is n2 times, the emitter area of the transistor constituting the current switch unit is n times,
The resistance value of the resistor connected to the negative power source in the differential pair circuit is set to 1 / n1 with the resistance value of the resistor connected to the negative power source of the bias circuit as a reference, and the second emitter follower The resistance value of a resistor connected to a negative power source in the circuit is set to 1 / n2, and the resistance value of a resistor connected to the negative power source in the current switch unit is set to 1 / n. The current switch according to claim 1.
The bias circuit, the differential pair circuit, the second emitter follower circuit, and the current switch unit, which is composed of a resistor connected to a negative power source and a transistor connected to the resistor, is a current mirror. 6. The current switch according to claim 1, wherein the current switch constitutes a circuit.
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| JP2007067752A true JP2007067752A (en) | 2007-03-15 |
| JP4784210B2 JP4784210B2 (en) | 2011-10-05 |
Family
ID=37929437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005250443A Expired - Fee Related JP4784210B2 (en) | 2005-08-31 | 2005-08-31 | Current switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4784210B2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120809A (en) * | 1992-10-02 | 1994-04-28 | Sharp Corp | Current switching logic circuit |
| JPH0774618A (en) * | 1993-08-31 | 1995-03-17 | Nippon Telegr & Teleph Corp <Ntt> | Ecl circuit |
| JPH09153788A (en) * | 1995-11-30 | 1997-06-10 | Nec Corp | Power supply voltage compensating circuit for low voltage operating cml circuit |
-
2005
- 2005-08-31 JP JP2005250443A patent/JP4784210B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120809A (en) * | 1992-10-02 | 1994-04-28 | Sharp Corp | Current switching logic circuit |
| JPH0774618A (en) * | 1993-08-31 | 1995-03-17 | Nippon Telegr & Teleph Corp <Ntt> | Ecl circuit |
| JPH09153788A (en) * | 1995-11-30 | 1997-06-10 | Nec Corp | Power supply voltage compensating circuit for low voltage operating cml circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4784210B2 (en) | 2011-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080326 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100720 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100908 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |