JP5014910B2 - Output circuit - Google Patents

Output circuit Download PDF

Info

Publication number
JP5014910B2
JP5014910B2 JP2007196076A JP2007196076A JP5014910B2 JP 5014910 B2 JP5014910 B2 JP 5014910B2 JP 2007196076 A JP2007196076 A JP 2007196076A JP 2007196076 A JP2007196076 A JP 2007196076A JP 5014910 B2 JP5014910 B2 JP 5014910B2
Authority
JP
Japan
Prior art keywords
transistor
idling
emitter
base
collector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007196076A
Other languages
Japanese (ja)
Other versions
JP2009033537A (en
Inventor
堅次 武渕
明 瀬志本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
Priority to JP2007196076A priority Critical patent/JP5014910B2/en
Publication of JP2009033537A publication Critical patent/JP2009033537A/en
Application granted granted Critical
Publication of JP5014910B2 publication Critical patent/JP5014910B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Amplifiers (AREA)

Description

本発明は、出力回路に係り、特に、ＩＣ内に設けられ、主に低周波領域の信号をフルスイング出力する機能を有するものにあって、構成の簡素化等を図ったものに関する。   The present invention relates to an output circuit, and more particularly, to an output circuit provided in an IC, which mainly has a function of outputting a signal in a low frequency region in a full swing, and has a simplified configuration.

従来、この種の出力回路としては、例えば、図２に示された構成のものなどが知られている（特許文献１等参照）。
以下、図２に示された従来回路について、同図を参照しつつ説明する。
この出力回路は、コンダクタンスアンプｇｍ ＡＭＰと、このコンダクタンスアンプｇｍ ＡＭＰの出力信号を電流変換する第１のトランジスタＱ１と、プッシュプル出力段を構成する第８及び第９のトランジスタＱ８、Ｑ９とを具備して構成されたものとなっている。さらに、この出力回路は、第８及び第９のトランジスタＱ８、Ｑ９に流れる直流アイドリング電流を設定するための回路が構成されており、その主たる構成要素として、第１及び第２のトランジスタＱ１、Ｑ２、定電流源Ｉ３、Ｉ４、Ｉ６、Ｉ１１、Ｉ１２などを有するものとなっている。
なお、図２において、「Ｉ３」、「Ｉ４」、「Ｉ６」、「Ｉ１１」及び「Ｉ１２」は、便宜上、定電流源を表すと共に、出力される定電流値を表すものとする。 Conventionally, as this type of output circuit, for example, the one having the configuration shown in FIG. 2 is known (see Patent Document 1, etc.).
The conventional circuit shown in FIG. 2 will be described below with reference to FIG.
The output circuit includes a conductance amplifier gm AMP, a first transistor Q1 that converts the output signal of the conductance amplifier gm AMP, and eighth and ninth transistors Q8 and Q9 that constitute a push-pull output stage. It is configured as follows. Further, this output circuit is configured as a circuit for setting a DC idling current flowing through the eighth and ninth transistors Q8 and Q9, and the first and second transistors Q1 and Q2 are the main components. , Constant current sources I3, I4, I6, I11, I12, and the like.
In FIG. 2, “I3”, “I4”, “I6”, “I11”, and “I12” represent a constant current source and an output constant current value for convenience.

かかる出力回路において、信号入力端子３１Ａに印加された信号は、コンダクタンスアンプｇｍ ＡＭＰを介して第３のトランジスタＱ３のベースへ入力され、電流変換されて、第３のトランジスタＱ３のエミッタに出力され、第８のトランジスタＱ８が動作し、そのコレクタから信号出力端子３２Ａに出力信号が出力されるか、又は、第１及び第２のトランジスタＱ１、Ｑ２を介して第９のトランジスタＱ９が動作し、そのコレクタから信号出力端子３２Ａに出力信号が出力されるものとなっている。   In such an output circuit, the signal applied to the signal input terminal 31A is input to the base of the third transistor Q3 via the conductance amplifier gm AMP, converted into a current, and output to the emitter of the third transistor Q3. The eighth transistor Q8 operates, and an output signal is output from its collector to the signal output terminal 32A, or the ninth transistor Q9 operates via the first and second transistors Q1 and Q2, An output signal is output from the collector to the signal output terminal 32A.

そして、この従来回路において、第８及び第９のトランジスタＱ８、Ｑ９に流れる直流アイドリング電流Ｉ８、Ｉ９は、次述するように定まるものとなっている。
まず、電流Ｉ６が流れることにより、第６及び第７のトランジスタＱ６、Ｑ７のベース・エミッタ間に生ずるベース・エミッタ間電圧を、それぞれＱ６Ｖｂｅ、Ｑ７Ｖｂｅとする。同様に、電流Ｉ４が流れることにより、第４及び第５のトランジスタＱ４、Ｑ５のベース・エミッタ間に生ずるベース・エミッタ間電圧を、Ｑ４Ｖｂｅ、Ｑ５Ｖｂｅとする。また、電流Ｉ１が流れることにより、第１のトランジスタＱ１のベース・エミッタ間に生ずるベース・エミッタ間電圧をＱ１Ｖｂｅ、電流Ｉ２が流れることにより、第２のトランジスタＱ２のベース・エミッタ間に生ずるベース・エミッタ間電圧をＱ２Ｖｂｅと、それぞれ定義する。 In this conventional circuit, the DC idling currents I8 and I9 flowing in the eighth and ninth transistors Q8 and Q9 are determined as described below.
First, when the current I6 flows, the base-emitter voltages generated between the base and emitter of the sixth and seventh transistors Q6 and Q7 are Q6Vbe and Q7Vbe, respectively. Similarly, the base-emitter voltages generated between the base and emitter of the fourth and fifth transistors Q4 and Q5 due to the current I4 flowing are Q4Vbe and Q5Vbe. Further, when the current I1 flows, the base-emitter voltage generated between the base and emitter of the first transistor Q1 is Q1Vbe, and when the current I2 flows, the base-emitter generated between the base and emitter of the second transistor Q2 The emitter-to-emitter voltage is defined as Q2Vbe.

そして、第８及び第９のトランジスタＱ８、Ｑ９の、それぞれのベース・エミッタ間電圧Ｑ８Ｖｂｅ、Ｑ９Ｖｂｅは、下記する式のように表すことができる。   The base-emitter voltages Q8Vbe and Q9Vbe of the eighth and ninth transistors Q8 and Q9 can be expressed by the following equations.

Ｑ８Ｖｂｅ＝Ｑ４Ｖｂｅ＋Ｑ５Ｖｂｅ−Ｑ２Ｖｂｅ   Q8Vbe = Q4Vbe + Q5Vbe-Q2Vbe

Ｑ９Ｖｂｅ＝Ｑ３Ｖｂｅ＋Ｑ６Ｖｂｅ−Ｑ１Ｖｂｅ   Q9Vbe = Q3Vbe + Q6Vbe-Q1Vbe

かかる式より、Ｑ８Ｖｂｅを決定するには、トランジスタＱ２、Ｑ４及びＱ５の各ベース・エミッタ間電圧Ｖｂｅが定まれば良いことが理解できる。すなわち、電流Ｉ２とＩ４により、トランジスタＱ２、Ｑ４及びＱ５の各ベース・エミッタ間電圧Ｖｂｅが決定されることになる。
同様に、Ｑ９ｂｅを決定するには、トランジスタＱ１、Ｑ６及びＱ７の各ベース・エミッタ間電圧Ｖｂｅが定まれば良く、電流Ｉ１と電流Ｉ６により、トランジスタＱ１、Ｑ６及びＱ７の各ベース・エミッタ間電圧Ｖｂｅが決定されるものとなっている。
また、電流Ｉ１１と電流Ｉ１２は、等しく設定されると共に、電流Ｉ１と電流Ｉ２も等しく設定されるものとなっている。 From this equation, it can be understood that the base-emitter voltage Vbe of the transistors Q2, Q4, and Q5 may be determined in order to determine Q8Vbe. That is, the base-emitter voltages Vbe of the transistors Q2, Q4, and Q5 are determined by the currents I2 and I4.
Similarly, in order to determine Q9be, the base-emitter voltages Vbe of the transistors Q1, Q6, and Q7 only need to be determined. Vbe is determined.
Further, the currents I11 and I12 are set to be equal, and the currents I1 and I2 are also set to be equal.

なお、定電流源Ｉ６は、例えば、図３に示されたような構成を有してなるものが用いられる。
すなわち、この例では、ｐｎｐ型トランジスタＱ１０のエミッタには、抵抗器Ｒを介して電源電圧ＶＣＣが印加され、ベースには、定電圧Ｖ２が印加されて、エミッタに定電流が得られる構成となっている。
、また、電流源Ｉ４は、例えば、図４に示されたような構成を有してなるものが用いられる。
この例では、ｎｐｎ型トランジスタＱ１１のエミッタは抵抗器Ｒを介してグランドに接続され、ベースには、定電圧Ｖ３が印加されて、コレクタに定電流が得られる構成となっている。
特開２００６−２９５３６５号公報（第１０−１６頁、図４−図７） As the constant current source I6, for example, one having a configuration as shown in FIG. 3 is used.
That is, in this example, the power supply voltage VCC is applied to the emitter of the pnp transistor Q10 via the resistor R, and the constant voltage V2 is applied to the base, so that a constant current is obtained at the emitter. ing.
Further, as the current source I4, for example, a current source having a configuration as shown in FIG. 4 is used.
In this example, the emitter of the npn transistor Q11 is connected to the ground via a resistor R, and a constant voltage V3 is applied to the base so that a constant current is obtained at the collector.
JP 2006-295365 A (page 10-16, FIG. 4 to FIG. 7)

しかしながら、上述の従来回路にあっては多くの定電流源を要するが、かかる定電流源は、上述したように複数の回路素子から構成されるため、使用される定電流源の数が多い程、回路全体としての部品点数をより増加させる結果となるため、特に、集積回路化にあたっては、チップ面積の増大や、コストの上昇を招くという問題がある。   However, the above-described conventional circuit requires a large number of constant current sources. Since the constant current source is composed of a plurality of circuit elements as described above, the larger the number of constant current sources used, the greater the number of constant current sources used. As a result, the number of parts as a whole circuit is further increased, and therefore there is a problem that an increase in chip area and a cost are caused particularly in the case of an integrated circuit.

本発明は、上記実状に鑑みてなされたもので、定電流源を必要最小限として、回路の簡素化を図ったフルスイング出力を可能とする出力回路を提供するものである。   The present invention has been made in view of the above-described circumstances, and provides an output circuit that enables full swing output with a constant current source required and a simplified circuit.

上記本発明の目的を達成するため、本発明に係る出力回路は、
２つのトランジスタがプッシュプル接続されて、増幅信号を出力するよう構成されてなるプッシュプル出力段を有すると共に、前記プッシュプル出力段のアイドリング電流を設定するアイドリング電流設定部を有してなる出力回路であって、
前記アイドリング電流設定部は、ｎｐｎ型のアイドリング用第１のトランジスタとｐｎｐ型のアイドリング用第２のトランジスタが、前記アイドリング用第１のトランジスタのコレクタと前記アイドリング用第２のトランジスタのエミッタとが相互に接続される一方、前記アイドリング用第１のトランジスタのエミッタと前記アイドリング用第２のトランジスタのコレクタとが相互に接続されて設けられ、前記アイドリング用第１のトランジスタのコレクタと前記アイドリング用第２のトランジスタのエミッタとの接続点と電源との間に、アイドリング用第１の定電流源が、前記アイドリング用第１のトランジスタのエミッタと前記アイドリング用第２のトランジスタのコレクタとの接続点とグランドとの間に、アイドリング用第２の定電流源が、それぞれ設けられ、前記アイドリング用第１のトランジスタのコレクタと前記アイドリング用第２のトランジスタのエミッタの相互の接続点と、前記アイドリング用第１のトランジスタのエミッタと前記アイドリング用第２のトランジスタのコレクタの相互の接続点からそれぞれ前記プッシュプル出力段へ制御電流の供給がなされる一方、
前記アイドリング用第１のトランジスタのベースは第１の抵抗器の一端に、前記アイドリング用第２のトランジスタのベースは前記第１の抵抗器の他端に、それぞれ接続され、
前記第１の抵抗器の一端とグランドとの間及び前記第１の抵抗器の他端と電源との間には、それぞれ複数のダイオードが直列接続されて設けられてなるものである。 In order to achieve the above object of the present invention, an output circuit according to the present invention includes:
An output circuit having a push-pull output stage configured to output an amplified signal by two transistors being push-pull connected, and having an idling current setting unit for setting an idling current of the push-pull output stage Because
The idling current setting unit includes a second transistor for idling of the first transistor motor and a pnp-type for idling of the npn type, and the emitter of the collector and the second transistor for the idling of the first transistor for idling On the other hand, the emitter of the first idling transistor and the collector of the second idling transistor are connected to each other, and the collector of the first idling transistor and the idling second transistor are provided. A first constant current source for idling between a connection point between the emitter of the two transistors and the power source; and a connection point between the emitter of the first transistor for idling and the collector of the second transistor for idling. Second constant current for idling between ground Are connected to each other between the collector of the first transistor for idling and the emitter of the second transistor for idling, the emitter of the first transistor for idling, and the second transistor for idling. While the control current is supplied to the push-pull output stage from the mutual connection point of the collectors,
The base of the first idling transistor is connected to one end of the first resistor, and the base of the second idling transistor is connected to the other end of the first resistor, respectively.
A plurality of diodes are respectively connected in series between one end of the first resistor and the ground and between the other end of the first resistor and the power source.

本発明によれば、電源とグランドとの間に、複数のダイオードを直列接続して設け、その抵抗器の抵抗値によって所望の電流が得られるようにしたので、従来に比して、定電流源を削減することで、回路全体の部品点数の削減ができ、より安価なフルスイング出力を可能とする出力回路を提供することができるという効果を奏するものである。   According to the present invention, a plurality of diodes are connected in series between the power source and the ground, and a desired current can be obtained by the resistance value of the resistor. By reducing the number of sources, it is possible to reduce the number of parts of the entire circuit and to provide an output circuit that enables a cheaper full swing output.

以下、本発明の実施の形態について、図１を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における出力回路の構成例について、図１を参照しつつ説明する。
この出力回路は、前段増幅部１０１と、プリドライバ部１０２と、プッシュプル出力段１０３と、アイドリング電流設定部１０４とに大別されてなるものである。 Hereinafter, an embodiment of the present invention will be described with reference to FIG.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, a configuration example of the output circuit in the embodiment of the present invention will be described with reference to FIG.
This output circuit is roughly divided into a pre-stage amplifier 101, a pre-driver section 102, a push-pull output stage 103, and an idling current setting section 104.

前段増幅部１０１は、コンダクタンスアンプ（図１においては「ｇｍ ＡＭＰ」と表記）１４を用いてなり、その入力段は、信号入力端子３１に接続される一方、その出力端子は、プリドライバ部１０２を構成するｐｎｐ型の第３のトランジスタ（図１においては「Ｑ３」と表記）３のベースに接続されている。   The pre-amplifier 101 includes a conductance amplifier (indicated as “gm AMP” in FIG. 1) 14, and its input stage is connected to the signal input terminal 31, while its output terminal is connected to the pre-driver unit 102. Is connected to the base of a pnp-type third transistor (denoted as “Q3” in FIG. 1) 3.

プリドライバ部１０２は、コンダクタンスアンプ１４の出力信号を電流変換するためのもので、ｐｎｐ型の第３のトランジスタ３と第３の定電流源１３を有して構成されたものとなっている。
すなわち、第３のトランジスタ３のエミッタには、第３の定電流源１３が接続されており、この第３の定電流源１３は、電源電圧Ｖｃｃが印加されて、定電流Ｉ３を出力するものとなっている一方、コレクタは、グランドに接続されたものとなっている。
また、第３のトランジスタ３のコレクタは、後述するプッシュプル出力段１０３を構成する第８のトランジスタ８のベースに接続されている。 The pre-driver unit 102 is for converting the output signal of the conductance amplifier 14 into a current, and is configured to include a pnp-type third transistor 3 and a third constant current source 13.
That is, the third constant current source 13 is connected to the emitter of the third transistor 3, and the third constant current source 13 is applied with the power supply voltage Vcc and outputs a constant current I3. On the other hand, the collector is connected to the ground.
The collector of the third transistor 3 is connected to the base of an eighth transistor 8 constituting a push-pull output stage 103 described later.

プッシュプル出力段１０３は、プッシュプル接続されたｐｎｐ型の第８のトランジスタ８とｎｐｎ型の第９のトランジスタ９とから構成されたものとなっている。
すなわち、第８のトランジスタ８のエミッタには、電源電圧Ｖｃｃが印加されるようになっている一方、コレクタは、第９のトランジスタ９のコレクタと相互に接続されると共に、信号出力端子３２に接続されている。そして、第９のトランジスタ９のエミッタは、グランドに接続される一方、ベースは、次述するアイドリング電流設定部１０４に接続されたものとなっている。 The push-pull output stage 103 includes a pnp-type eighth transistor 8 and an npn-type ninth transistor 9 that are push-pull connected.
That is, the power supply voltage Vcc is applied to the emitter of the eighth transistor 8, while the collector is connected to the collector of the ninth transistor 9 and to the signal output terminal 32. Has been. The emitter of the ninth transistor 9 is connected to the ground, while the base is connected to an idling current setting unit 104 described below.

アイドリング電流設定部１０４は、プッシュプル出力段１０３の制御電流を生成し、それをプッシュプル出力段１０３へ供給するためのもので、ｎｐｎ型の第１，第６及び第７のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ６」、「Ｑ７」と表記）１、６、７と、ｐｎｐ型の第２、第４及び第５のトランジスタ（図１においては、それぞれ「Ｑ２」、「Ｑ４」、「Ｑ５」と表記）２、４、５と、第１及び第２の定電流源１１、１２とを有して構成されたものとなっている。   The idling current setting unit 104 generates a control current for the push-pull output stage 103 and supplies it to the push-pull output stage 103. The npn-type first, sixth and seventh transistors (FIG. 1) In FIG. 1, "Q1", "Q6", and "Q7" are respectively shown) 1, 6, and 7 and pnp type second, fourth, and fifth transistors (in FIG. 1, "Q2", "Q7", respectively) Q4 "and" Q5 ") 2, 4, and 5 and first and second constant current sources 11 and 12.

具体的には、まず、第１のトランジスタ１（アイドリング用第１のトランジスタ）のコレクタと、第２のトランジスタ２（アイドリング用第２のトランジスタ）のエミッタは、共に第３のトランジスタ３のエミッタと第８のトランジスタ８のベースに接続されると共に、その相互の接続点と図示されない電源との間に、第１の定電流源１１が設けられたものとなっている。
そして、第１のトランジスタ１のエミッタと第２のトランジスタ２のコレクタが相互に接続され、その接続点は、第９のトランジスタ９のベースに接続されると共に、当該接続点とグランドとの間に第２の定電流源１２が設けられたものとなっている。 Specifically, first, the collector of the first transistor 1 (first transistor for idling) and the emitter of the second transistor 2 (second transistor for idling) are both the emitter of the third transistor 3. The first constant current source 11 is provided between the connection point of the eighth transistor 8 and a power source (not shown).
The emitter of the first transistor 1 and the collector of the second transistor 2 are connected to each other, and the connection point is connected to the base of the ninth transistor 9 and between the connection point and the ground. A second constant current source 12 is provided.

一方、第６のトランジスタ６のエミッタは、第７のトランジスタ７のコレクタとベースに接続され、第７のトランジスタ７のエミッタは、グランドに接続されている。また、第６のトランジスタ６は、ベースとコレクタとが相互に接続されて、第１のトランジスタ１のベースに接続されると共に、第１の抵抗器（図１においては「Ｒ１」と表記）１０の一端に接続されている。すなわち、第６及び第７のトランジスタ６、７は、それぞれいわゆるダイオード接続状態とされて直列接続されたものとなっている。
また、第４のトランジスタ４のエミッタには、電源電圧Ｖｃｃが印加されるようになっている一方、ベースとコレクタとが相互に接続されて第５のトランジスタ５のエミッタに接続されている。
そして、第５のトランジスタ５は、ベースとコレクタとが相互に接続されると共に、第１の抵抗器１０の他端に接続され、この第１の抵抗器１０の他端には、第２のトランジスタ２のベースが接続されたものとなっている。すなわち、第４及び第５のトランジスタ４、５は、それぞれいわゆるダイオード接続状態とされて直列接続されたものとなっている。 On the other hand, the emitter of the sixth transistor 6 is connected to the collector and base of the seventh transistor 7, and the emitter of the seventh transistor 7 is connected to the ground. The sixth transistor 6 has a base and a collector connected to each other, and is connected to the base of the first transistor 1 and a first resistor (denoted as “R1” in FIG. 1) 10. It is connected to one end. That is, the sixth and seventh transistors 6 and 7 are in a so-called diode connection state and connected in series.
The power supply voltage Vcc is applied to the emitter of the fourth transistor 4, while the base and collector are connected to each other and connected to the emitter of the fifth transistor 5.
The fifth transistor 5 has a base and a collector connected to each other and is connected to the other end of the first resistor 10. The other end of the first resistor 10 has a second The base of the transistor 2 is connected. That is, the fourth and fifth transistors 4 and 5 are in a so-called diode connection state and connected in series.

なお、第１乃至第３の定電流源１１〜１３は、より具体的には、従来から用いられている回路構成を有してなるものなどを用いるのが好適である。
例えば、第１及び第３の定電流源１１、１３としては、従来回路として説明した図３に示された構成のものなどを用いるのが好適であり、また、第２の定電流源１２としては、同じく従来回路として説明した図４に示された構成のものなどが好適である。 More specifically, as the first to third constant current sources 11 to 13, it is preferable to use one having a circuit configuration conventionally used.
For example, as the first and third constant current sources 11 and 13, it is preferable to use the configuration shown in FIG. 3 described as a conventional circuit, and the second constant current source 12. The one having the configuration shown in FIG. 4 which is also described as a conventional circuit is suitable.

次に、上記構成における動作について説明する。
信号入力端子３１に印加された信号は、コンダクタンスアンプ１４を介して第３のトランジスタ３のベースへ入力され、電流変換されて、第３のトランジスタ３のエミッタに出力され、第８のトランジスタ８が動作し、そのコレクタに出力信号が出力されるか、又は、第１及び第２のトランジスタ１、２を介して第９のトランジスタ９が動作し、そのコレクタに出力信号が出力されるものとなっている。かかる増幅動作自体は、従来回路と基本的に同一である。 Next, the operation in the above configuration will be described.
The signal applied to the signal input terminal 31 is input to the base of the third transistor 3 via the conductance amplifier 14, converted into a current, output to the emitter of the third transistor 3, and the eighth transistor 8 The output signal is output to the collector, or the ninth transistor 9 is operated via the first and second transistors 1 and 2, and the output signal is output to the collector. ing. Such an amplification operation itself is basically the same as that of the conventional circuit.

ここで、第８及び第９のトランジスタ８、９に流れる直流アイドリング電流Ｉ８、Ｉ９は、次述するように定まる。
まず、第１の抵抗器１０に電流Ｉ１０が流れることにより、第６及び第７のトランジスタ６、７のベース・エミッタ間に生ずるベース・エミッタ間電圧を、それぞれＱ６Ｖｂｅ、Ｑ７Ｖｂｅとする。同様に、電流Ｉ１０が流れることにより、第４及び第５のトランジスタ４、５のベース・エミッタ間に生ずるベース・エミッタ間電圧を、それぞれＱ４Ｖｂｅ、Ｑ５Ｖｂｅとする。また、第１のトランジスタ１に電流Ｉ１が流れることにより、第１のトランジスタ１のベース・エミッタ間に生ずるベース・エミッタ間電圧をＱ１Ｖｂｅ、第２のトランジスタ２に電流Ｉ２が流れることにより、第２のトランジスタ２のベース・エミッタ間に生ずるベース・エミッタ間電圧をＱ２Ｖｂｅと、それぞれ定義する。
そして、第８及び第９のトランジスタ８、９の、それぞれのベース・エミッタ間電圧Ｑ８Ｖｂｅ、Ｑ９Ｖｂｅは、下記する式のように表すことができる。 Here, the DC idling currents I8 and I9 flowing through the eighth and ninth transistors 8 and 9 are determined as follows.
First, when the current I10 flows through the first resistor 10, the base-emitter voltages generated between the bases and the emitters of the sixth and seventh transistors 6 and 7 are Q6Vbe and Q7Vbe, respectively. Similarly, when the current I10 flows, the base-emitter voltages generated between the base and emitter of the fourth and fifth transistors 4 and 5 are Q4Vbe and Q5Vbe, respectively. Further, when the current I1 flows through the first transistor 1, the base-emitter voltage generated between the base and emitter of the first transistor 1 is Q1Vbe, and the current I2 flows through the second transistor 2, thereby The base-emitter voltage generated between the base and emitter of the transistor 2 is defined as Q2Vbe.
The base-emitter voltages Q8Vbe and Q9Vbe of the eighth and ninth transistors 8 and 9 can be expressed by the following equations.

Ｑ８Ｖｂｅ＝Ｑ４Ｖｂｅ＋Ｑ５Ｖｂｅ−Ｑ２Ｖｂｅ   Q8Vbe = Q4Vbe + Q5Vbe-Q2Vbe

Ｑ９Ｖｂｅ＝Ｑ７Ｖｂｅ＋Ｑ６Ｖｂｅ−Ｑ１Ｖｂｅ   Q9Vbe = Q7Vbe + Q6Vbe-Q1Vbe

かかる式より、Ｑ８Ｖｂｅを決定するには、第２、第４及び第５のトランジスタ２、４、５の各ベース・エミッタ間電圧Ｖｂｅが定まれば良いことが理解できる。すなわち、電流Ｉ２とＩ１０により、第２、第４及び第５のトランジスタ２、４、５の各ベース・エミッタ間電圧Ｖｂｅが決定されることになる。
また、同様に、Ｑ９Ｖｂｅを決定するには、第１、第６及び第７のトランジスタ１、６、７の各ベース・エミッタ間電圧Ｖｂｅが定まれば良く、電流Ｉ１とＩ１０により、第１、第６及び第７のトランジスタ１、６、７の各ベース・エミッタ間電圧Ｖｂｅが決定されるものとなっている。
そして、Ｑ８ＶｂｅとＱ９Ｖｂｅが決定されてＩ８、Ｉ９が定まることが理解できる。 From this equation, it can be understood that the base-emitter voltage Vbe of the second, fourth, and fifth transistors 2, 4, and 5 may be determined in order to determine Q8Vbe. That is, the base-emitter voltages Vbe of the second, fourth, and fifth transistors 2, 4, and 5 are determined by the currents I2 and I10.
Similarly, in order to determine Q9Vbe, the base-emitter voltage Vbe of the first, sixth, and seventh transistors 1, 6, and 7 need only be determined, and the first, The base-emitter voltages Vbe of the sixth and seventh transistors 1, 6, and 7 are determined.
It can be understood that Q8Vbe and Q9Vbe are determined and I8 and I9 are determined.

ここで、上述のように、プッシュプル出力段１０３及びアイドリング電流設定部１０４の各トランジスタのベース・エミッタ間電圧Ｖｂｅを決定する要素となる電流Ｉ１０は、下記する式で決定されるものである。   Here, as described above, the current I10 serving as an element for determining the base-emitter voltage Vbe of each transistor of the push-pull output stage 103 and the idling current setting unit 104 is determined by the following equation.

Ｉ１０＝｛Ｖｃｃ−（Ｑ４Ｖｂｅ＋Ｑ５Ｖｂｅ＋Ｑ６Ｖｂｅ＋Ｑ７Ｖｂｅ）｝／Ｒ１   I10 = {Vcc- (Q4Vbe + Q5Vbe + Q6Vbe + Q7Vbe)} / R1

ここで、Ｒ１は、第１の抵抗器１０の抵抗値とする。
このように、電流Ｉ１０は、僅か１つの素子、すなわち、第１の抵抗器１０の抵抗値だけで決定することができるものとなっている。 Here, R1 is the resistance value of the first resistor 10.
Thus, the current I10 can be determined by only one element, that is, the resistance value of the first resistor 10.

本発明の実施の形態における出力回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the output circuit in embodiment of this invention. 従来回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of a conventional circuit. 従来回路に用いられる定電流源の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the constant current source used for a conventional circuit. 従来回路に用いられる定電流源の他の構成例を示す回路図である。It is a circuit diagram which shows the other structural example of the constant current source used for a conventional circuit.

符号の説明Explanation of symbols

８…第８のトランジスタ
９…第９のトランジスタ
１４…コンダクタンスアンプ
１０１…前段増幅部
１０２…プリドライバ部
１０３…プッシュプル出力段
１０４…アイドリング電流設定部 8 ... 8th transistor 9 ... 9th transistor 14 ... Conductance amplifier 101 ... Pre-amplifier unit 102 ... Pre-driver unit 103 ... Push-pull output stage 104 ... Idling current setting unit

Claims (1)

２つのトランジスタがプッシュプル接続されて、増幅信号を出力するよう構成されてなるプッシュプル出力段を有すると共に、前記プッシュプル出力段のアイドリング電流を設定するアイドリング電流設定部を有してなる出力回路であって、
前記アイドリング電流設定部は、ｎｐｎ型のアイドリング用第１のトランジスタとｐｎｐ型のアイドリング用第２のトランジスタが、前記アイドリング用第１のトランジスタのコレクタと前記アイドリング用第２のトランジスタのエミッタとが相互に接続される一方、前記アイドリング用第１のトランジスタのエミッタと前記アイドリング用第２のトランジスタのコレクタとが相互に接続されて設けられ、前記アイドリング用第１のトランジスタのコレクタと前記アイドリング用第２のトランジスタのエミッタとの接続点と電源との間に、アイドリング用第１の定電流源が、前記アイドリング用第１のトランジスタのエミッタと前記アイドリング用第２のトランジスタのコレクタとの接続点とグランドとの間に、アイドリング用第２の定電流源が、それぞれ設けられ、前記アイドリング用第１のトランジスタのコレクタと前記アイドリング用第２のトランジスタのエミッタの相互の接続点と、前記アイドリング用第１のトランジスタのエミッタと前記アイドリング用第２のトランジスタのコレクタの相互の接続点からそれぞれ前記プッシュプル出力段へ制御電流の供給がなされる一方、
前記アイドリング用第１のトランジスタのベースは第１の抵抗器の一端に、前記アイドリング用第２のトランジスタのベースは前記第１の抵抗器の他端に、それぞれ接続され、
前記第１の抵抗器の一端とグランドとの間及び前記第１の抵抗器の他端と電源との間には、それぞれ複数のダイオードが直列接続されて設けられてなることを特徴とする出力回路。 An output circuit having a push-pull output stage configured to output an amplified signal by two transistors being push-pull connected, and having an idling current setting unit for setting an idling current of the push-pull output stage Because
The idling current setting unit includes a second transistor for idling of the first transistor motor and a pnp-type for idling of the npn type, and the emitter of the collector and the second transistor for the idling of the first transistor for idling On the other hand, the emitter of the first idling transistor and the collector of the second idling transistor are connected to each other, and the collector of the first idling transistor and the idling second transistor are provided. A first constant current source for idling between a connection point between the emitter of the two transistors and the power source; and a connection point between the emitter of the first transistor for idling and the collector of the second transistor for idling. Second constant current for idling between ground Are connected to each other between the collector of the first transistor for idling and the emitter of the second transistor for idling, the emitter of the first transistor for idling, and the second transistor for idling. While the control current is supplied to the push-pull output stage from the mutual connection point of the collectors,
The base of the first idling transistor is connected to one end of the first resistor, and the base of the second idling transistor is connected to the other end of the first resistor, respectively.
A plurality of diodes connected in series are provided between one end of the first resistor and the ground and between the other end of the first resistor and the power source, respectively. circuit.
JP2007196076A 2007-07-27 2007-07-27 Output circuit Active JP5014910B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007196076A JP5014910B2 (en) 2007-07-27 2007-07-27 Output circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007196076A JP5014910B2 (en) 2007-07-27 2007-07-27 Output circuit

Publications (2)

Publication Number Publication Date
JP2009033537A JP2009033537A (en) 2009-02-12
JP5014910B2 true JP5014910B2 (en) 2012-08-29

Family

ID=40403529

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007196076A Active JP5014910B2 (en) 2007-07-27 2007-07-27 Output circuit

Country Status (1)

Country Link
JP (1) JP5014910B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7116590B2 (en) * 2018-05-18 2022-08-10 日清紡マイクロデバイス株式会社 output circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS622818Y2 (en) * 1979-02-28 1987-01-22
US5311145A (en) * 1993-03-25 1994-05-10 North American Philips Corporation Combination driver-summing circuit for rail-to-rail differential amplifier
JP3435292B2 (en) * 1996-08-29 2003-08-11 富士通株式会社 Operational amplifier circuit
JP3827654B2 (en) * 2003-06-23 2006-09-27 株式会社 沖マイクロデザイン Operational amplifier
JP4408715B2 (en) * 2003-09-26 2010-02-03 Ｎｅｃエレクトロニクス株式会社 Driving circuit and processing circuit
JP2005328464A (en) * 2004-05-17 2005-11-24 Toshiba Corp Amplifier and liquid crystal display device using the same
JP2006066984A (en) * 2004-08-24 2006-03-09 Mitsumi Electric Co Ltd Output circuit and semiconductor device
JP2007104358A (en) * 2005-10-05 2007-04-19 Matsushita Electric Ind Co Ltd Cmos amplifying device

Also Published As

Publication number Publication date
JP2009033537A (en) 2009-02-12

Similar Documents

Publication Publication Date Title
JP3697679B2 (en) Stabilized power circuit
US7501893B2 (en) Variable gain amplifier circuit
US20050179496A1 (en) Operational amplifier
JPS6212692B2 (en)
JPS6212691B2 (en)
JP5014910B2 (en) Output circuit
JP4966054B2 (en) Differential amplifier circuit
JP5465548B2 (en) Level shift circuit
JP4549274B2 (en) Driver output circuit
JP2004032619A (en) Operational amplifier circuit
JPH09105763A (en) Comparator circuit
JPS6123689B2 (en)
JP3922906B2 (en) Wideband differential amplifier circuit
JP6036961B2 (en) Differential amplifier
JP2623954B2 (en) Variable gain amplifier
JP4054829B2 (en) Amplifier circuit
JP4221685B2 (en) Amplifier circuit
JP2007019850A (en) Dc offset canceling circuit and display device using this
JP5857931B2 (en) Differential amplifier
JP4494231B2 (en) Video signal output circuit
JP4774707B2 (en) Amplifier circuit and input circuit
JP4654609B2 (en) Load drive circuit
JPH08204477A (en) Limiter circuit
JP2008166905A (en) Current mirror circuit
JP3851019B2 (en) Voltage buffer circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100531

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110727

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111013

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120529

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120606

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150615

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5014910

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250