JP6036961B2 - Differential amplifier - Google Patents
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Description
本発明は、差動対を備える差動増幅器に関する。 The present invention relates to a differential amplifier including a differential pair.
差動対を備える差動増幅器に関する先行技術文献として、例えば特許文献１が知られている。図１は、特許文献１に開示された演算増幅器１０の回路図である。演算増幅器１０は、トランジスタＱ１〜Ｑ６と、電流源Ｉ１〜Ｉ３と、抵抗Ｒ１，Ｒ２とを備える構成に、トランジスタＱＡ１，ＱＡ２を追加した回路である。演算増幅器１０は、非反転入力端子ＩＮ＋に入力される電圧が低電位から高電位に又は高電位から低電位に遷移する過渡状態のとき、トランジスタＱＡ１又はＱＡ２が一時的にオンすることで、その入力電圧の変化に対する応答速度を高速化させるものである。
For example,
ところが、そのような過渡状態が開始する直後や終了する直前では、トランジスタＱＡ１又はＱＡ２のベース−エミッタ間の電圧は低く、トランジスタＱＡ１又はＱＡ２はオフ状態になっているため、応答速度を高速化できない。 However, immediately after such a transient state starts or immediately before it ends, the voltage between the base and the emitter of the transistor QA1 or QA2 is low and the transistor QA1 or QA2 is in an off state, so that the response speed cannot be increased. .
図２は、図１の演算増幅器１０の反転入力端子ＩＮ−と出力端子ＯＵＴとを直結した構成において、パルス状の入力電圧ＶＩＮ＋が非反転入力端子ＩＮ＋に入力されたときの応答波形である。
FIG. 2 shows a response waveform when the pulsed input voltage VIN + is input to the non-inverting input terminal IN + in the configuration in which the inverting input terminal IN− and the output terminal OUT of the
入力電圧ＶＩＮ＋が低電位ＶＬから高電位ＶＨへ上昇する過渡状態の開始時点ｔ１では、トランジスタＱＡ１のエミッタ電圧は、（ＶＩＮ＋）＋ＶＢＥ（Ｑ１）＝ＶＬ＋０．７であり、トランジスタＱＡ１のベース電圧は、（ＶＩＮ−）＋ＶＢＥ（Ｑ２）＋ＶＢＥ（Ｑ４）＝ＶＬ＋１．４である。ただし、ＶＢＥ（Ｑ＊）は、トランジスタＱ＊のベース−エミッタ間の電圧を表し、便宜上、０．７Ｖと仮定する。したがって、トランジスタはそのトランジスタのベース−エミッタ間の電圧が０．７Ｖ以上確保されたときにオンすると便宜上仮定すると、過渡状態の開始時点ｔ１の直後では、トランジスタＱＡ１のエミッタ電圧はベース電圧よりも０．７Ｖ低いため、トランジスタＱＡ１はオフしている。 At the start time t1 of the transient state where the input voltage VIN + rises from the low potential VL to the high potential VH, the emitter voltage of the transistor QA1 is (VIN +) + VBE (Q1) = VL + 0.7, and the base voltage of the transistor QA1 is (VIN −) + VBE (Q2) + VBE (Q4) = VL + 1.4. However, VBE (Q *) represents the voltage between the base and the emitter of the transistor Q *, and is assumed to be 0.7 V for convenience. Therefore, assuming that the transistor is turned on when the voltage between the base and the emitter of the transistor is ensured to be 0.7V or more, for convenience, the emitter voltage of the transistor QA1 is less than the base voltage immediately after the transient start time t1. Transistor QA1 is off because .7V is low.
トランジスタＱＡ１がオンするためには、トランジスタＱＡ１のエミッタ電圧がベース電圧よりも０．７Ｖ以上高くなる必要があるため、トランジスタＱＡ１のエミッタ電圧は、過渡状態の開始時点ｔ１よりも１．４Ｖ以上高くなる必要がある。つまり、非反転入力端子ＩＮ＋の電圧が反転入力端子ＩＮ−の電圧よりも１．４Ｖ以上高いことが、トランジスタＱＡ１がオンする条件（すなわち、応答性を上げる条件）である。このように、過渡状態の開始時点ｔ１から、過渡状態において非反転入力端子ＩＮ＋と反転入力端子ＩＮ−との電位差が１．４Ｖ以上確保され始める時点ｔ２まで、トランジスタＱＡ１はオンしないため、応答性を上げることができない。 In order for the transistor QA1 to turn on, the emitter voltage of the transistor QA1 needs to be higher than the base voltage by 0.7V or more, and therefore the emitter voltage of the transistor QA1 is 1.4V or more higher than the transient start time t1. Need to be. That is, the voltage at the non-inverting input terminal IN + is higher than the voltage at the inverting input terminal IN− by 1.4 V or more is a condition for turning on the transistor QA1 (that is, a condition for increasing the response). Thus, since the transistor QA1 is not turned on from the start time t1 of the transient state to the time t2 at which the potential difference between the non-inverting input terminal IN + and the inverting input terminal IN− starts to be secured at 1.4 V or more in the transient state, the transistor QA1 is not turned on. Can not raise.
同様の理由により、入力電圧ＶＩＮ＋が上昇するときの過渡状態の終了直前の期間（ｔ３からｔ４まで）、入力電圧ＶＩＮ＋が低下するときの過渡状態の開始直後の期間（ｔ６からｔ７まで）、入力電圧ＶＩＮ＋が低下するときの過渡状態の終了直前の期間（ｔ７ａからｔ８まで）でも、応答性を上げることができない。 For the same reason, the period immediately before the end of the transient state when the input voltage VIN + increases (from t3 to t4), the period immediately after the start of the transient state when the input voltage VIN + decreases (from t6 to t7), the input Even in a period (from t7a to t8) immediately before the end of the transient state when the voltage VIN + decreases, the responsiveness cannot be improved.
本発明は、過渡状態の開始直後や終了直前において、入力に対する出力の応答性を上げることができる、差動増幅器の提供を目的とする。 An object of the present invention is to provide a differential amplifier that can improve the response of an output to an input immediately after the start and end of a transient state.
上記課題を達成するため、本発明は、
第１の入力ノードに接続される制御電極を有する第１のトランジスタと、第２の入力ノードに接続される制御電極を有する第２のトランジスタとを含んで構成される差動対と、前記差動対に接続されるカレントミラー回路とを有する差動段と、
前記第１のトランジスタの一方の主電極と前記第２のトランジスタの一方の主電極に接続される定電流源と、
前記第１のトランジスタの他方の主電極と前記第２のトランジスタの他方の主電極の少なくとも一方の側に設けられる出力ノードとを備える差動増幅器であって、
前記第１の入力ノードに接続される制御電極と、前記定電流源に接続される一方の主電極と、第１の電流供給部に接続される他方の主電極とを有する第３のトランジスタと、
前記第２の入力ノードに接続される制御電極と、前記定電流源に接続される一方の主電極と、第２の電流供給部に接続される他方の主電極とを有する第４のトランジスタとを備え、
前記カレントミラー回路は、
前記第１のトランジスタの前記他方の主電極に接続される主電極を有するトランジスタと、前記第２のトランジスタの前記他方の主電極に接続される主電極を有するトランジスタとを備え、
前記第４のトランジスタがオフのとき、前記第１の電流供給部の電流は遮断されずに前記第２の電流供給部の電流は遮断され、
前記第３のトランジスタがオフのとき、前記第２の電流供給部の電流は遮断されずに前記第１の電流供給部の電流は遮断される、差動増幅器を提供するものである。
To achieve the above object, the present invention provides:
A differential pair comprising a first transistor having a control electrode connected to a first input node and a second transistor having a control electrode connected to a second input node; A differential stage having a current mirror circuit connected to the dynamic pair;
A constant current source connected to one main electrode of the first transistor and one main electrode of the second transistor;
A differential amplifier comprising: the other main electrode of the first transistor; and an output node provided on at least one side of the other main electrode of the second transistor,
A third transistor having a control electrode connected to the first input node, one main electrode connected to the constant current source, and the other main electrode connected to the first current supply unit ; ,
A fourth transistor having a control electrode connected to the second input node, one main electrode connected to the constant current source, and the other main electrode connected to a second current supply unit ; With
The current mirror circuit is:
A transistor having a main electrode connected to the other main electrode of the first transistor, and a transistor having a main electrode connected to the other main electrode of the second transistor ,
When the fourth transistor is off, the current of the first current supply unit is not cut off and the current of the second current supply unit is cut off,
When the third transistor is off, the current of the second current supply unit is not cut off, and the current of the first current supply unit is cut off .
本発明によれば、過渡状態の開始直後や終了直前において、入力に対する出力の応答性を上げることができる。 According to the present invention, the responsiveness of the output to the input can be improved immediately after the start of the transient state and immediately before the end.
図３は、第１の実施形態に係る差動増幅器１００の構成を示した回路図である。差動増幅器１００は、集積回路によって構成されてもよいし、ディスクリート部品によって構成されてもよい。
FIG. 3 is a circuit diagram showing a configuration of the
差動増幅器１００は、第１の入力ノードに接続される制御電極を有する第１のトランジスタと、第２の入力ノードに接続される制御電極を有する第２のトランジスタとを含んで構成される差動対を有する差動段を備えている。図３には、そのような差動対を有する差動段として、入力段２１を有する差動段２０が例示され、第１の入力ノードとして、ノードＮ１が例示され、第１のトランジスタとして、トランジスタＴｒ１が例示され、第２の入力ノードとして、ノードＮ２が例示され、第２のトランジスタとして、トランジスタＴｒ２が例示されている。
The
入力段２１は、一対のトランジスタＴｒ１とトランジスタＴｒ２とによって差動入力対を構成する差動入力回路である。トランジスタＴｒ１は、ノードＮ１に接続される制御電極であるベース（Ｂ）と、後述の定電流源Ｃ１に接続される一方の主電極であるエミッタ（Ｅ）と、後述のカレントミラー回路２２に接続される他方の主電極であるコレクタ（Ｃ）とを備えた、ＮＰＮ型のバイポーラ素子である。同様に、トランジスタＴｒ２は、ノードＮ２に接続される制御電極であるベース（Ｂ）と、後述の定電流源Ｃ１に接続される一方の主電極であるエミッタ（Ｅ）と、後述のカレントミラー回路２２に接続される他方の主電極であるコレクタ（Ｃ）とを備えた、ＮＰＮ型のバイポーラ素子である。
The
差動増幅器１００が例えば演算増幅回路（オペアンプ）に使用される場合、ノードＮ１は、演算増幅器の非反転入力端子に相当し、ノードＮ２は、演算増幅器の反転入力端子に相当する。
When the
また、差動段２０は、入力段２１の他に、カレントミラー回路２２を備えた回路である。カレントミラー回路２２は、入力段２１の上流側に接続される回路であり、入力段２１と高電位電源部ＶＤＤとの間に挿入されている。カレントミラー回路２２は、ＰＮＰ型のバイポーラ素子であるトランジスタＴｒ３，Ｔｒ４を備えている。
The
差動増幅器１００は、第１のトランジスタの一方の主電極と第２のトランジスタの一方の主電極に接続される定電流源を備えている。図３には、そのような定電流源として、定電流源Ｃ１が例示されている。
The
定電流源Ｃ１は、差動段２０の入力段２１の下流側に接続される定電流回路であって、入力段２１とグランド等の低電位電源部ＶＳＳとの間に挿入される回路である。定電流源Ｃ１は、トランジスタＴｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６の各エミッタに共通に接続されている（トランジスタＴｒ５，Ｔｒ６については後述する）。定電流源Ｃ１には、差動増幅器１００の差動段２０が安定状態を確保できる電流値Ｉ１以上の一定の電流値（Ｉ１＋Ｉ２＋Ｉ３）が流れる。差動段２０が安定状態のときには、ノードＮ１とＮ２は同電位であり、トランジスタＴｒ１，Ｔｒ２は共にオン状態が継続している。
The constant current source C1 is a constant current circuit connected to the downstream side of the
差動増幅器１００は、第１のトランジスタの他方の主電極と第２のトランジスタの他方の主電極の少なくとも一方の側に設けられる出力ノードを備えている。図３には、そのような出力ノードとして、ノードＮ４が例示されている。ただし、ノードＮ３を出力ノードとしてもよいし、差動増幅器１００の出力を図示のようなシングルエンド出力ではなく差動出力に設定する場合には、ノードＮ３とノードＮ４の両方を出力ノードとしてもよい。ノードＮ３は、トランジスタＴｒ３のコレクタとトランジスタＴｒ１のコレクタとの接続点であり、ノードＮ４は、トランジスタＴｒ４のコレクタとトランジスタＴｒ２のコレクタとの接続点である。
The
差動増幅器１００は、第１の入力ノードに接続される制御電極と、定電流源に接続される一方の主電極と、第１の電流供給部に接続される他方の主電極とを有する第３のトランジスタを備えている。図３には、第３のトランジスタとして、トランジスタＴｒ５が例示され、第１の電流供給部として、定電流源Ｃ２が例示されている。
The
トランジスタＴｒ５は、ノードＮ１に接続される制御電極であるベース（Ｂ）と、定電流源Ｃ１に接続される一方の主電極であるエミッタ（Ｅ）と、定電流源Ｃ２に接続される他方の主電極であるコレクタ（Ｃ）とを備えた、ＮＰＮ型のバイポーラ素子である。定電流源Ｃ２は、トランジスタＴｒ５の上流側に接続される定電流回路であって、トランジスタＴｒ５のコレクタと高電位電源部ＶＤＤとの間に挿入される回路である。定電流源Ｃ２は、トランジスタＴｒ５のコレクタに一定のバイアス電流Ｉ２を流す。 The transistor Tr5 includes a base (B) that is a control electrode connected to the node N1, an emitter (E) that is one main electrode connected to the constant current source C1, and the other connected to the constant current source C2. An NPN-type bipolar device including a collector (C) as a main electrode. The constant current source C2 is a constant current circuit connected to the upstream side of the transistor Tr5, and is a circuit inserted between the collector of the transistor Tr5 and the high potential power supply unit VDD. The constant current source C2 supplies a constant bias current I2 to the collector of the transistor Tr5.
差動増幅器１００は、第２の入力ノードに接続される制御電極と、定電流源に接続される一方の主電極と、第２の電流供給部に接続される他方の主電極とを有する第４のトランジスタを備えている。図３には、第４のトランジスタとして、トランジスタＴｒ６が例示され、第２の電流供給部として、定電流源Ｃ３が例示されている。
The
トランジスタＴｒ６は、ノードＮ２に接続される制御電極であるベース（Ｂ）と、定電流源Ｃ１に接続される一方の主電極であるエミッタ（Ｅ）と、定電流源Ｃ３に接続される他方の主電極であるコレクタ（Ｃ）とを備えた、ＮＰＮ型のバイポーラ素子である。定電流源Ｃ３は、トランジスタＴｒ６の上流側に接続される定電流回路であって、トランジスタＴｒ６のコレクタと高電位電源部ＶＤＤとの間に挿入される回路である。定電流源Ｃ３は、トランジスタＴｒ６のコレクタに一定のバイアス電流Ｉ３を流す。 The transistor Tr6 includes a base (B) that is a control electrode connected to the node N2, an emitter (E) that is one main electrode connected to the constant current source C1, and the other connected to the constant current source C3. An NPN-type bipolar device including a collector (C) as a main electrode. The constant current source C3 is a constant current circuit connected to the upstream side of the transistor Tr6, and is a circuit inserted between the collector of the transistor Tr6 and the high potential power supply unit VDD. The constant current source C3 supplies a constant bias current I3 to the collector of the transistor Tr6.
第３及び第４のトランジスタは、第１及び第２のトランジスタと並列接続される同じ導電型のトランジスタである。図３の構成の場合、トランジスタＴｒ５，Ｔｒ６は、トランジスタＴｒ１，Ｔｒ２と同じ導電型のＮＰＮ型のトランジスタである。また、第３及び第４のトランジスタは、第１及び第２のトランジスタと特性相似でなくてもよい。 The third and fourth transistors are transistors of the same conductivity type that are connected in parallel with the first and second transistors. In the configuration of FIG. 3, the transistors Tr5 and Tr6 are NPN transistors having the same conductivity type as the transistors Tr1 and Tr2. Further, the third and fourth transistors may not be similar in characteristics to the first and second transistors.
図３の構成によれば、差動増幅器１００の安定状態では、トランジスタＴｒ５，Ｔｒ６にベース電流が流れると、トランジスタＴｒ５，Ｔｒ６を両方ともオンさせることができる。一方、差動増幅器１００の過渡状態では、ノードＮ１とＮ２との間の電位差が大きくなるので、トランジスタＴｒ５，Ｔｒ６のどちらか一方をオフさせることができる。このように、差動増幅器１００の安定状態と過渡状態のいずれかの状態を、入力段２１と共に差動増幅器１００の入力部に構成されたトランジスタＴｒ５，Ｔｒ６によって判定（検知）できる。
According to the configuration of FIG. 3, in the stable state of the
つまり、ノードＮ１がトランジスタＴｒ１，Ｔｒ５のベースに共通接続され、ノードＮ２がトランジスタＴｒ２，Ｔｒ６のベースに共通接続されているため、トランジスタＴｒ１，Ｔｒ５（又は、トランジスタＴｒ２，Ｔｒ６）は同時にオン状態になる。よって、ノードＮ４を流れる電流量及び電流方向の決定動作（トランジスタＴｒ１又はＴｒ２のオン動作）の開始と同時に、ノードＮ４を流れる電流量の増幅動作（トランジスタＴｒ５又はＴｒ６のオン動作）が開始する。 That is, since the node N1 is commonly connected to the bases of the transistors Tr1 and Tr5 and the node N2 is commonly connected to the bases of the transistors Tr2 and Tr6, the transistors Tr1 and Tr5 (or the transistors Tr2 and Tr6) are simultaneously turned on. Become. Therefore, simultaneously with the start of the operation for determining the amount of current flowing through the node N4 and the current direction (the ON operation of the transistor Tr1 or Tr2), the amplification operation of the current amount flowing through the node N4 (the ON operation of the transistor Tr5 or Tr6) is started.
このように、トランジスタＴｒ５，Ｔｒ６の動作が差動段２０に流れる電流を直接変化させることができるため、安定状態から過渡状態への遷移又は過渡状態から安定状態への遷移を速やかに判定できる。その結果、差動増幅器１００の過渡状態の開始直後や終了直前でも、差動増幅器１００の入力に対する出力の応答性を上げる（すなわち、ノードＮ１又はＮ２における入力電圧又は入力電流の変化に対するノードＮ４における出力電圧又は出力電流の応答速度を上げる）ことができる。また、応答性を向上させるために追加される素子がトランジスタＴｒ５，Ｔｒ６等の回路素子に抑えることができるため、差動増幅器１００の回路規模やコストの増大を抑えたまま、応答性を向上できる。
Thus, since the operation of the transistors Tr5 and Tr6 can directly change the current flowing through the
例えば、何らかの原因でノードＮ１の電圧が上昇又はノードＮ２の電圧が低下することにより、ノードＮ１，Ｎ２が同電位の安定状態から異なる電位の過渡状態に遷移する場合、トランジスタＴｒ２，Ｔｒ６それぞれのベース−エミッタ間の電圧は下がるため、トランジスタＴｒ２，Ｔｒ６は共にオフする。この場合、定電流源Ｃ３の電流Ｉ３は、トランジスタＴｒ６のオフにより遮断され、定電流源Ｃ１に流れない。これにより、ノードＮ１の電圧が上昇している過渡状態又はノードＮ２の電圧が低下している過渡状態を速やかに判定でき、差動段２０を速やかに制御できる。
For example, when the voltage at the node N1 increases or the voltage at the node N2 decreases for some reason, the nodes N1 and N2 transition from a stable state with the same potential to a transient state with a different potential. Since the voltage between the emitters decreases, the transistors Tr2 and Tr6 are both turned off. In this case, the current I3 of the constant current source C3 is interrupted by turning off the transistor Tr6 and does not flow to the constant current source C1. As a result, a transient state in which the voltage at the node N1 is increasing or a transient state in which the voltage at the node N2 is decreasing can be quickly determined, and the
つまり、ノードＮ２にベースが接続される入力部であるトランジスタＴｒ６が直接差動段２０を制御するため、過渡状態の開始直後及び終了直前の応答性を高速化できる。また、トランジスタＴｒ６がオフのときに差動段２０に流れる電流の電流値は、定電流源Ｃ１に流れる電流の定電流値（Ｉ１＋Ｉ２＋Ｉ３）から、定電流源Ｃ２によってトランジスタＴｒ５のコレクタ−エミッタ間に流れる電流の電流値Ｉ２を引いた電流値（Ｉ１＋Ｉ３）に等しい。すなわち、過渡状態で差動段２０に流れる電流は、トランジスタＴｒ６のオフによって、安定状態で差動段２０に流れる電流の電流値Ｉ１よりも大きい電流値（Ｉ１＋Ｉ３）に増大するため、過渡状態での差動段２０の動作を高速化できる。
That is, since the transistor Tr6, which is an input section whose base is connected to the node N2, directly controls the
逆に、何らかの原因でノードＮ１の電圧が低下又はノードＮ２の電圧が上昇することにより、ノードＮ１，Ｎ２が同電位の安定状態から異なる電位の過渡状態に遷移する場合、トランジスタＴｒ１，Ｔｒ５それぞれのベース−エミッタ間の電圧は下がるため、トランジスタＴｒ１，Ｔｒ５は共にオフする。この場合、定電流源Ｃ２の電流Ｉ２は、トランジスタＴｒ５のオフにより遮断され、定電流源Ｃ１に流れない。これにより、ノードＮ１の電圧が低下している過渡状態又はノードＮ２の電圧が上昇している過渡状態を速やかに判定でき、差動段２０を速やかに制御できる。
On the other hand, when the voltage at the node N1 decreases or the voltage at the node N2 increases for some reason, the nodes N1 and N2 transition from a stable state with the same potential to a transient state with a different potential. Since the voltage between the base and the emitter is lowered, both the transistors Tr1 and Tr5 are turned off. In this case, the current I2 of the constant current source C2 is interrupted by turning off the transistor Tr5 and does not flow to the constant current source C1. Thereby, the transient state in which the voltage of the node N1 is decreasing or the transient state in which the voltage of the node N2 is increasing can be quickly determined, and the
つまり、ノードＮ１にベースが接続される入力部であるトランジスタＴｒ５が直接差動段２０を制御するため、過渡状態の開始直後及び終了直前の応答性を高速化できる。また、トランジスタＴｒ５がオフのときに差動段２０に流れる電流の電流値は、定電流源Ｃ１に流れる電流の定電流値（Ｉ１＋Ｉ２＋Ｉ３）から、定電流源Ｃ３によってトランジスタＴｒ６のコレクタ−エミッタ間に流れる電流の電流値Ｉ３を引いた電流値（Ｉ１＋Ｉ２）に等しい。すなわち、過渡状態で差動段２０に流れる電流は、トランジスタＴｒ５のオフによって、安定状態で差動段２０に流れる電流の電流値Ｉ１よりも大きい電流値（Ｉ１＋Ｉ２）に増大するため、過渡状態での差動段２０の動作を高速化できる。
That is, since the transistor Tr5, which is an input section whose base is connected to the node N1, directly controls the
図４は、第２の実施形態に係る差動増幅器２００の構成を示した回路図である。差動増幅器２００は、図３の差動増幅器１００の構成を反転させた回路であるので、その詳細説明は省略又は簡略する。
FIG. 4 is a circuit diagram showing a configuration of a
差動増幅器２００は、第１の入力ノードに接続される制御電極を有する第１のトランジスタと、第２の入力ノードに接続される制御電極を有する第２のトランジスタとを含んで構成される差動対を有する差動段を備えている。図４には、そのような差動対を有する差動段として、入力段２６を有する差動段２５が例示され、第１の入力ノードとして、ノードＮ１１が例示され、第１のトランジスタとして、ＰＮＰ型のバイポーラ素子であるトランジスタＴｒ１１が例示され、第２の入力ノードとして、ノードＮ１２が例示され、ＰＮＰ型のバイポーラ素子である第２のトランジスタとして、トランジスタＴｒ１２が例示されている。
The
差動増幅器２００は、第１のトランジスタの一方の主電極と第２のトランジスタの一方の主電極に接続される定電流源を備えている。図４には、そのような定電流源として、定電流源Ｃ１１が例示されている。
The
差動増幅器２００は、第１のトランジスタの他方の主電極と第２のトランジスタの他方の主電極の少なくとも一方の側に設けられる出力ノードを備えている。図４には、そのような出力ノードとして、ノードＮ１３が例示されている。
The
差動増幅器２００は、第１の入力ノードに接続される制御電極と、定電流源に接続される一方の主電極と、第１の電流供給部に接続される他方の主電極とを有する第３のトランジスタを備えている。図４には、第３のトランジスタとして、ＰＮＰ型のバイポーラ素子であるトランジスタＴｒ１５が例示され、第１の電流供給部として、定電流源Ｃ１２が例示されている。
The
差動増幅器２００は、第２の入力ノードに接続される制御電極と、定電流源に接続される一方の主電極と、第２の電流供給部に接続される他方の主電極とを有する第４のトランジスタを備えている。図４には、第４のトランジスタとして、ＰＮＰ型のバイポーラ素子であるトランジスタＴｒ１６が例示され、第２の電流供給部として、定電流源Ｃ１３が例示されている。
The
図４の差動増幅器２００の動作は、図３の差動増幅器１００と同様であるため、その説明を省略する。このように、図３の差動増幅器１００又は図４の差動増幅器２００によれば、差動増幅器１００又は２００の過渡状態の開始直後や終了直前でも、差動増幅器１００又は２００の入力に対する出力の応答性を上げる（すなわち、入力の変化に対する出力の応答速度を上げる）ことができる。
The operation of the
図５は、差動増幅器を演算増幅器１１に使用した例を示している。差動増幅器１００又は２００を演算増幅器１１に使用する場合、図１と同様に、Ｇｍ増幅器１と、位相補償用コンデンサＣｃと、バッファ回路２とが、差動増幅器１００のノードＮ４又は差動増幅器２００のノードＮ１３と演算増幅器１１の出力端子ＯＵＴとの間に挿入されて接続される。このように構成される演算増幅器１１を、図５に示すように、反転入力端子ＩＮ−と出力端子ＯＵＴとを直結してボルテージホロワを構成し、非反転入力端子ＩＮ＋に、低電位ＶＬと高電位ＨＬを有するパルス状の入力電圧ＶＩＮ＋が入力されるように接続した。
FIG. 5 shows an example in which a differential amplifier is used for the
図６は、演算増幅器１１を図５のボルテージホロワで動作させたときの差動増幅器の出力電流の変化を示した図である。図６において、実線は、図４の差動増幅器２００のトランジスタＴｒ１３のコレクタ電流を示し、破線は、図１の従来回路のトランジスタＱ５のコレクタ電流ＩＣ５を示す。図７は、演算増幅器１１を図５のボルテージホロワで動作させたときの応答波形を示した図である。図７において、一点鎖線は、入力電圧ＶＩＮ＋を表し、実線は、演算増幅器１１に図４の差動増幅器２００を使用した場合の出力端子ＯＵＴにおける出力電圧Ｖｏｕｔを表し、破線は、演算増幅器１１に図１の従来回路を使用した場合の出力端子ＯＵＴにおける出力電圧Ｖｏｕｔを表す。
FIG. 6 is a diagram showing a change in the output current of the differential amplifier when the
図６，７に示されるように、従来技術の場合（破線）、高速動作を開始させるためには（図１のトランジスタＱＡ１又はＱＡ２をオンさせるためには）、過渡状態の開始時点ｔ１（又はｔ６）から時点ｔ２（又はｔ７）まで待つ必要がある。これに対し、図３，図４の本実施形態の差動増幅器の場合（実線）、過渡状態が開始すると、時点ｔ２（又はｔ７）まで待たずに、高速動作を開始させることができる（トランジスタＴｒ５，Ｔｒ６（Ｔｒ１５，Ｔｒ１６）をオフさせることができる）。 As shown in FIGS. 6 and 7, in the case of the prior art (broken line), in order to start high-speed operation (to turn on the transistor QA1 or QA2 in FIG. 1), the transient start time t1 (or It is necessary to wait from t6) to time t2 (or t7). In contrast, in the case of the differential amplifier of this embodiment shown in FIGS. 3 and 4 (solid line), when the transient state starts, high-speed operation can be started without waiting until time t2 (or t7) (transistor). Tr5, Tr6 (Tr15, Tr16) can be turned off).
また、従来技術では、入力電圧ＶＩＮ＋とＶＩＮ−との間に電圧差が１．４Ｖ以上なければ、高速動作を開始することができない。これに対し、本実施形態の場合、入力電圧ＶＩＮ＋とＶＩＮ−との間に電圧差が少しでもあれば、高速動作を開始できる。よって、本実施形態によれば、過渡状態の終了直前を含む過渡状態の全期間で高速動作が可能となる。すなわち、図６の電流の上昇速度及び図７の電圧の上昇速度を、過渡状態の全期間で、従来技術に比べて高速化できる。言い換えれば、過渡状態の期間を短縮できる。 In the prior art, high-speed operation cannot be started unless the voltage difference between the input voltages VIN + and VIN− is 1.4 V or more. On the other hand, in the case of this embodiment, if there is even a small voltage difference between the input voltages VIN + and VIN−, high-speed operation can be started. Therefore, according to the present embodiment, high-speed operation is possible in the entire period of the transient state including immediately before the end of the transient state. That is, the current rising speed in FIG. 6 and the voltage rising speed in FIG. 7 can be increased over the entire period of the transient state as compared with the conventional technique. In other words, the period of the transient state can be shortened.
図８は、図３の差動増幅器１００の第１の変形例を示した差動増幅器１０１の構成を示した回路図である。差動増幅器１０１は、差動増幅器１００に対して、抵抗Ｒ１１，Ｒ１５，Ｒ１２，Ｒ１６を追加した回路である。
FIG. 8 is a circuit diagram showing a configuration of a
ノードＮ１は、抵抗Ｒ１１を介して、トランジスタＴｒ１のベースに接続され、抵抗Ｒ１５を介して、トランジスタＴｒ５のベースに接続される。ノードＮ２は、抵抗Ｒ１２を介して、トランジスタＴｒ２のベースに接続され、抵抗Ｒ１６を介して、トランジスタＴｒ６のベースに接続される。 The node N1 is connected to the base of the transistor Tr1 through the resistor R11, and is connected to the base of the transistor Tr5 through the resistor R15. The node N2 is connected to the base of the transistor Tr2 through the resistor R12, and is connected to the base of the transistor Tr6 through the resistor R16.
これらの抵抗が構成されていない図３の差動増幅器１００のトランジスタＴｒ５又はＴｒ６は、過渡状態のとき、ベース電流の上昇によって、コレクタ−エミッタ間の電圧が低下し、ベースが過度に低インピーダンス化する場合がある。また、トランジスタＴｒ５又はＴｒ６のコレクタ−エミッタ間の電圧低下によって、トランジスタＴｒ５又はＴｒ６のコレクタ−エミッタ間に流れる電流が増加し、過渡状態で差動段２０に流れる電流が過度に低下する場合がある。
In the transistor Tr5 or Tr6 of the
これに対し、図８のように抵抗Ｒ１１，Ｒ１２，Ｒ１５，Ｒ１６を追加することによって、ベース電流が上昇しても、トランジスタＴｒ５又はＴｒ６のベース−エミッタ間の電圧を下げることができるため、コレクタ−エミッタ間の電圧を上昇させ、ベースが過度に低インピーダンス化することを防止できる。また、コレクタ−エミッタ間の電圧を上昇させることができるので、コレクタ−エミッタ間に流れる電流が減少し、過渡状態で差動段２０に流れる電流が過度に低下することを防止できる。
On the other hand, by adding the resistors R11, R12, R15, and R16 as shown in FIG. 8, the voltage between the base and the emitter of the transistor Tr5 or Tr6 can be lowered even if the base current rises. -The voltage between the emitters can be raised to prevent the base from becoming too low in impedance. Further, since the voltage between the collector and the emitter can be increased, the current flowing between the collector and the emitter can be reduced, and the current flowing in the
図９は、図３の差動増幅器１００の第２の変形例を示した差動増幅器１０２の構成を示した回路図である。図８では、ベースに抵抗を追加したが、図９に示されるように、定電流源Ｃ１と各トランジスタのエミッタとの間に配置してもよい。
FIG. 9 is a circuit diagram showing a configuration of the
抵抗Ｒ２１，Ｒ２２，Ｒ２５，Ｒ２６を追加することによって、トランジスタＴｒ５又はＴｒ６のコレクタ−エミッタ間の電圧を減少させてコレクタ−エミッタ間に流れる電流を減少させることができるので、過渡状態で差動段２０に流れる電流が過度に低下することを防止できる。 By adding the resistors R21, R22, R25, and R26, the voltage between the collector and the emitter of the transistor Tr5 or Tr6 can be reduced to reduce the current flowing between the collector and the emitter. It can prevent that the electric current which flows into 20 falls too much.
図１０は、図３の差動増幅器１００の第３の変形例を示した差動増幅器１０３の構成を示した回路図である。図３では、各トランジスタはバイポーラ素子で構成したが、ＭＯＳで構成してもよい。つまり、ＮＰＮ型のバイポーラトランジスタは、Ｎチャネル型のＭＯＳＦＥＴに置き換えてもよいし、ＰＮＰ型のバイポーラトランジスタは、Ｐチャネル型のＭＯＳＦＥＴに置き換えてもよい。
FIG. 10 is a circuit diagram showing a configuration of a differential amplifier 103 showing a third modification of the
図１１は、図８の差動増幅器１０１を構成に含んだ電子回路の一例であるユニティゲインバッファ（１倍アンプ）１２の構成を示した回路図である。ユニティゲインバッファ１２は、差動増幅器１０１の他に、動作安定化のための位相補償コンデンサＣ１と、出力電流能力アップのための出力段３０とを備えている。出力段３０には、ノードＮ４に接続されるベースを有するトランジスタＴｒ７が構成されている。ユニティゲインバッファ１２は、基準電圧生成回路等の任意の回路４０から出力される電圧Ｖｒｅｆと同じ電圧を生成してノードＮ２から出力する回路である。
FIG. 11 is a circuit diagram showing a configuration of a unity gain buffer (1 × amplifier) 12 which is an example of an electronic circuit including the
安定時には、差動段２０の各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４のエミッタ電流は、直流増幅率ｈＦＥが極めて高いとすれば、０．５×Ｉ１に近似できる。位相補償コンデンサＣ１の容量値と差動段２０に流れる電流Ｉ１を、ユニティゲインバッファ１２がこの安定状態で安定的に動作できるように設定する。
When stable, the emitter currents of the transistors Tr1, Tr2, Tr3, Tr4 of the
例えば、何らかの原因でノードＮ１の電圧が上昇又はノードＮ２の電圧が低下することにより、ノードＮ１，Ｎ２が同電位の安定状態から異なる電位の過渡状態に遷移する場合、トランジスタＴｒ２，Ｔｒ６それぞれのベース−エミッタ間の電圧は下がるため、トランジスタＴｒ２，Ｔｒ６は共にオフする。この場合、定電流源Ｃ３の電流Ｉ３は、トランジスタＴｒ６のオフにより遮断され、定電流源Ｃ１に流れない。 For example, when the voltage at the node N1 increases or the voltage at the node N2 decreases for some reason, the nodes N1 and N2 transition from a stable state with the same potential to a transient state with a different potential. Since the voltage between the emitters decreases, the transistors Tr2 and Tr6 are both turned off. In this case, the current I3 of the constant current source C3 is interrupted by turning off the transistor Tr6 and does not flow to the constant current source C1.
しかしながら、定電流源Ｃ１は一定の電流値（Ｉ１＋Ｉ２＋Ｉ３）で電流を流し続け、トランジスタＴｒ５から定電流源Ｃ１に流れる電流値Ｉ２には変化はないため、トランジスタＴｒ１のコレクタ−エミッタ間には、（Ｉ１＋Ｉ３）の電流が流れる。その結果、カレントミラー回路２２のトランジスタＴｒ３，Ｔｒ４を介して、差動段２０のノードＮ４から出力段３０のトランジスタＴｒ７のベースに向けて、（Ｉ１＋Ｉ３）の電流が流れ出る。
However, since the constant current source C1 keeps flowing a current at a constant current value (I1 + I2 + I3) and the current value I2 flowing from the transistor Tr5 to the constant current source C1 does not change, the collector-emitter of the transistor Tr1 is ( A current of I1 + I3) flows. As a result, a current of (I1 + I3) flows from the node N4 of the
（Ｉ１＋Ｉ３）のベース電流で、出力段３０のトランジスタＴｒ７が駆動されるため、過渡状態において、トランジスタＴｒ７のエミッタから供給される出力電流Ｉｅ７を増やすことができる。このように、差動段２０の過渡状態の出力電流が安定状態の電流値Ｉ１よりも増えるため、ユニティゲインバッファ１２を高速に動作できる。
Since the transistor Tr7 of the
逆に、何らかの原因でノードＮ１の電圧が低下又はノードＮ２の電圧が上昇することにより、ノードＮ１，Ｎ２が同電位の安定状態から異なる電位の過渡状態に遷移する場合、トランジスタＴｒ１，Ｔｒ５それぞれのベース−エミッタ間の電圧は下がるため、トランジスタＴｒ１，Ｔｒ５は共にオフする。この場合、定電流源Ｃ２の電流Ｉ２は、トランジスタＴｒ５のオフにより遮断され、定電流源Ｃ１に流れない。 On the other hand, when the voltage at the node N1 decreases or the voltage at the node N2 increases for some reason, the nodes N1 and N2 transition from a stable state with the same potential to a transient state with a different potential. Since the voltage between the base and the emitter is lowered, both the transistors Tr1 and Tr5 are turned off. In this case, the current I2 of the constant current source C2 is interrupted by turning off the transistor Tr5 and does not flow to the constant current source C1.
しかしながら、定電流源Ｃ１は一定の電流値（Ｉ１＋Ｉ２＋Ｉ３）で電流を流し続け、トランジスタＴｒ６から定電流源Ｃ１に流れる電流値Ｉ３には変化はないため、トランジスタＴｒ２のコレクタ−エミッタ間には、（Ｉ１＋Ｉ２）の電流が流れる。 However, since the constant current source C1 keeps flowing a current at a constant current value (I1 + I2 + I3) and the current value I3 flowing from the transistor Tr6 to the constant current source C1 does not change, the collector-emitter of the transistor Tr2 is ( A current of I1 + I2) flows.
トランジスタＴｒ１はオフしているため、カレントミラー回路２２のトランジスタＴｒ３，Ｔｒ４のコレクタ−エミッタ間には電流が流れない。したがって、（Ｉ１＋Ｉ２）のベース電流で、出力段３０のトランジスタＴｒ７が駆動されるため、過渡状態において、トランジスタＴｒ７のエミッタから供給される出力電流Ｉｅ７を減らすことができる。このように、差動段２０の過渡状態の出力電流が安定状態の電流値Ｉ１よりも増えるため、ユニティゲインバッファ１２を高速に動作できる。
Since the transistor Tr1 is off, no current flows between the collector and emitter of the transistors Tr3 and Tr4 of the
図１２は、図１１のユニティバッファ１２の第１の変形例を示したユニティゲインバッファ１３の構成を示した回路図である。ユニティゲインバッファ１３は、図９の差動増幅器１０２を構成に含んだ電子回路の一例である。
FIG. 12 is a circuit diagram showing a configuration of the
図１３は、図１１のユニティバッファ１２の第２の変形例を示したユニティバッファ１４の構成を示した回路図である。ユニティゲインバッファ１４は、図１０の差動増幅器１０３を構成に含んだ電子回路の一例である。
FIG. 13 is a circuit diagram showing a configuration of the unity buffer 14 showing a second modification of the
以上、差動増幅器を実施形態例により説明したが、本発明は上記実施形態例に限定されるものではない。他の実施形態例の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。 Although the differential amplifier has been described above by way of the embodiment, the present invention is not limited to the above embodiment. Various modifications and improvements, such as combinations and substitutions with part or all of other example embodiments, are possible within the scope of the present invention.
例えば、上述の実施形態例では、第１の電流供給部として、定電流源Ｃ２，Ｃ１２を示し、第２の電流供給部として、定電流源Ｃ３，Ｃ１３を示した。しかし、第１の電流供給部及び第２の電流供給部は、図示の定電流源Ｃ２，Ｃ１２，Ｃ３，Ｃ１３を抵抗に置き換えた回路でもよい。 For example, in the above-described embodiment, the constant current sources C2 and C12 are shown as the first current supply unit, and the constant current sources C3 and C13 are shown as the second current supply unit. However, the first current supply unit and the second current supply unit may be circuits in which the illustrated constant current sources C2, C12, C3, and C13 are replaced with resistors.
１０，１１ 演算増幅器
１２，１３，１４ ユニティゲインバッファ
２０，２５ 差動段
２１，２６ 入力段
２２，２７ カレントミラー回路
１００，１０１，１０２，１０３，２００ 差動増幅器
Ｃ１，Ｃ２，Ｃ３，Ｃ１１，Ｃ１２，Ｃ１３ 定電流源
Ｎ＊ ノード
Ｔｒ＊ トランジスタ
10, 11
Claims (1)
前記第１のトランジスタの一方の主電極と前記第２のトランジスタの一方の主電極に接続される定電流源と、
前記第１のトランジスタの他方の主電極と前記第２のトランジスタの他方の主電極の少なくとも一方の側に設けられる出力ノードとを備える差動増幅器であって、
前記第１の入力ノードに接続される制御電極と、前記定電流源に接続される一方の主電極と、第１の電流供給部に接続される他方の主電極とを有する第３のトランジスタと、
前記第２の入力ノードに接続される制御電極と、前記定電流源に接続される一方の主電極と、第２の電流供給部に接続される他方の主電極とを有する第４のトランジスタとを備え、
前記カレントミラー回路は、
前記第１のトランジスタの前記他方の主電極に接続される主電極を有するトランジスタと、前記第２のトランジスタの前記他方の主電極に接続される主電極を有するトランジスタとを備え、
前記第４のトランジスタがオフのとき、前記第１の電流供給部の電流は遮断されずに前記第２の電流供給部の電流は遮断され、
前記第３のトランジスタがオフのとき、前記第２の電流供給部の電流は遮断されずに前記第１の電流供給部の電流は遮断される、差動増幅器。
A differential pair comprising a first transistor having a control electrode connected to a first input node and a second transistor having a control electrode connected to a second input node; A differential stage having a current mirror circuit connected to the dynamic pair;
A constant current source connected to one main electrode of the first transistor and one main electrode of the second transistor;
A differential amplifier comprising: the other main electrode of the first transistor; and an output node provided on at least one side of the other main electrode of the second transistor,
A third transistor having a control electrode connected to the first input node, one main electrode connected to the constant current source, and the other main electrode connected to the first current supply unit; ,
A fourth transistor having a control electrode connected to the second input node, one main electrode connected to the constant current source, and the other main electrode connected to a second current supply unit; With
The current mirror circuit is:
A transistor having a main electrode connected to the other main electrode of the first transistor, and a transistor having a main electrode connected to the other main electrode of the second transistor,
When the fourth transistor is off, the current of the first current supply unit is not cut off and the current of the second current supply unit is cut off,
When the third transistor is off, the current of the second current supply unit is not cut off, and the current of the first current supply unit is cut off.
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