JP2007065134A - Liquid crystal display - Google Patents
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Abstract
Description
本発明は液晶表示装置に関する。 The present invention relates to a liquid crystal display device.
従来、この種の装置は例えば、特許文献１に示されている。特許文献１の図１によると液晶パネル１１と、ゲートドライバ１２と、ソースドライバ１３と、コントロールＩＣ１４と、電源ＩＣ１５とからなる液晶表示装置が示されている。
Conventionally, this kind of apparatus is shown by patent document 1, for example. FIG. 1 of Patent Document 1 shows a liquid crystal display device including a
電源ＩＣ１５は、ソースドライバ１３に対し、駆動用電圧３．３ボルトおよび第１電圧５ボルトを出力している。電源ＩＣ１５は、ゲートドライバ１２に対し、駆動電圧３．３ボルトおよび第２電圧１５ボルトおよび第３電圧−１５ボルトを出力している。また、コントロールＩＣ１４は、画像データが入力され、ソースドライバ１３に対し、表示データ等を出力している。そして、電源ＩＣ１５には、電源電圧の電圧が供給されている。
しかし上記装置では、電源ＩＣ１５に対して、電源電圧が停止した場合、表示データ等も無くなるが、液晶パネル１１（コンデンサ容量を持つ）は電荷を持っており、直ぐには放電しない。従って、この間、液晶パネル１１は残像が発生する、第１の欠点がある。
However, in the above apparatus, when the power supply voltage is stopped with respect to the
また、各部品（ソースドライバ１３やコントロールＩＣ１４等）は、電圧が印加されていない。しかし、液晶パネル１１の充電電圧が各部品に流れて、各部品に悪影響を及ぼす第２の欠点がある。そこで、本発明は、この様な従来の欠点を考慮し、電源電圧が停止した時、残像が発生しない、各部品に悪影響を及ぼさない、液晶表示装置を提供する。
Further, no voltage is applied to each component (
上記課題を解決するために、請求項１の本発明では、複数の信号線および複数の走査線を有する液晶パネルと、各信号線を駆動する信号線駆動部と、各走査線を駆動する走査線駆動部と、電源電圧がオフする前にハイからロウに変化するディスプレイオフ信号および画像データが入力される制御部と、前記信号線駆動部に対し、複数個の階調基準電圧を出力し、前記ディスプレイオフ信号が入力されるガンマ補正部とを備え、前記ディスプレイオフ信号がハイからロウに変化した時、前記制御部は前記信号線駆動部に対し、固定した表示データを出力し、前記ガンマ補正部は前記信号線駆動部に対し、前記液晶パネルに供給される共通電圧を出力する。 In order to solve the above problems, in the present invention of claim 1, a liquid crystal panel having a plurality of signal lines and a plurality of scanning lines, a signal line driving unit for driving each signal line, and a scanning for driving each scanning line. A line drive unit, a control unit that receives a display off signal and image data that change from high to low before the power supply voltage is turned off, and a plurality of gradation reference voltages are output to the signal line drive unit. A gamma correction unit to which the display off signal is input, and when the display off signal changes from high to low, the control unit outputs fixed display data to the signal line driving unit, and The gamma correction unit outputs a common voltage supplied to the liquid crystal panel to the signal line driving unit.
請求項２の本発明では、前記固定した表示データは、前記信号線駆動部の出力電圧の中で、前記共通電圧に近い出力電圧に対応するデータである。 In the present invention of claim 2, the fixed display data is data corresponding to an output voltage close to the common voltage among the output voltages of the signal line driver.
請求項３の本発明では、前記液晶パネルはノーマリブラックにて構成され、前記ディスプレイオフ信号がハイからロウに変化した時、前記制御部は前記信号線駆動部に対し、全黒の表示データを出力し、前記ガンマ補正部は前記信号線駆動部を介して、各信号線に対し、前記共通電圧の値と等しい全黒の電圧を出力する。 According to a third aspect of the present invention, the liquid crystal panel is configured in normally black, and when the display off signal changes from high to low, the control unit displays all black display data with respect to the signal line driving unit. The gamma correction unit outputs an all black voltage equal to the value of the common voltage to each signal line via the signal line driving unit.
請求項４の本発明では、前記液晶パネルはノーマリホワイトにて構成され、前記ディスプレイオフ信号がハイからロウに変化した時、前記制御部は前記信号線駆動部に対し、全白の表示データを出力し、前記ガンマ補正部は前記信号線駆動部を介して、各信号線に対し、前記共通電圧の値と等しい全白の電圧を出力する。 According to a fourth aspect of the present invention, the liquid crystal panel is configured in normally white, and when the display off signal changes from high to low, the control unit displays all white display data to the signal line driving unit. The gamma correction unit outputs an all white voltage equal to the value of the common voltage to each signal line via the signal line driving unit.
請求項５の本発明では、前記ガンマ補正部はスイッチ回路を有し、前記スイッチ回路の一端子は前記共通電圧が入力され、前記スイッチ回路の他端子は、前記共通電圧の値に近い、階調基準電圧の出力端子に接続され、前記スイッチ回路は前記ディスプレイオフ信号により制御される。 In this invention of Claim 5, the said gamma correction | amendment part has a switch circuit, the said common voltage is input into one terminal of the said switch circuit, and the other terminal of the said switch circuit is a level close | similar to the value of the said common voltage. The switch circuit is controlled by the display-off signal.
請求項１の構成により、ディスプレイオフ信号がハイからロウに変化した時、信号線駆動部に対し、共通電圧が出力されるので、液晶パネルを構成する液晶には、電圧が印加されない。従って、電源電圧が停止する前に、液晶は急速に放電され、従来の残像は解消される。 According to the first aspect of the present invention, when the display off signal changes from high to low, a common voltage is output to the signal line driving unit, so that no voltage is applied to the liquid crystal constituting the liquid crystal panel. Therefore, before the power supply voltage stops, the liquid crystal is rapidly discharged, and the conventional afterimage is eliminated.
請求項２の構成により、信号線駆動部に対し出力され、固定した表示データは、共通電圧に近い出力電圧に対応するデータである。従って、ディスプレイオフ信号がハイからロウに変化した時、液晶に印加される電圧は最小のものとなり、急速に放電される。 According to the configuration of claim 2, the fixed display data output to the signal line driver is data corresponding to the output voltage close to the common voltage. Therefore, when the display-off signal changes from high to low, the voltage applied to the liquid crystal is minimum and is discharged rapidly.
請求項３の構成により、ノーマリブラック型の液晶パネルにおいて、ディスプレイオフ信号がハイからロウに変化した時、全黒の表示データが出力され、各信号線に対し、共通電圧の値と等しい全黒の電圧が出力される。その結果、この時、液晶に電圧が印加されないので、電源電圧が停止する前に、液晶は急速に放電される。故に、残像は解消され、液晶の充電電圧による各部品への悪影響は生じない。 According to the configuration of claim 3, in the normally black type liquid crystal panel, when the display off signal changes from high to low, all black display data is output, and all the signal lines equal to the common voltage value are output. Black voltage is output. As a result, since no voltage is applied to the liquid crystal at this time, the liquid crystal is rapidly discharged before the power supply voltage stops. Therefore, the afterimage is eliminated, and no adverse effect is caused on each component by the charging voltage of the liquid crystal.
請求項４の構成により、ノーマリホワイト型の液晶パネルにおいて、ディスプレイオフ信号がハイからロウに変化した時、全白の表示データが出力され、各信号線に対し、共通電圧の値と等しい全白の電圧が出力される。その結果、この時、液晶に電圧が印加されないので、電源電圧が停止する前に、液晶は急速に放電される。故に、残像は解消され、液晶の充電電圧による各部品への悪影響は生じない。
According to the configuration of
請求項５の構成により、ディスプレイオフ信号がハイからロウに変化した時、前記階調基準電圧の出力端子を介して、信号線駆動部に対し、確実に、共通電圧が出力される。 According to the fifth aspect of the present invention, when the display off signal changes from high to low, the common voltage is surely output to the signal line driver via the output terminal of the gradation reference voltage.
以下に、図面と実施例により、本発明を実施するための最良の形態を詳細に説明する。 The best mode for carrying out the present invention will be described below in detail with reference to the drawings and examples.
以下、図１ないし図３に従い、実施例１に係る液晶表示装置１０を説明する。図１は液晶表示装置１０を示すブロック図、図２は液晶表示装置１０に用いられる制御部１２のブロック図、図３は液晶表示装置１０に用いられるガンマ補正部１４などの電気回路図である。
Hereinafter, the liquid
図１において、液晶表示装置１０は、液晶パネル１１と、制御部１２と、電源部１３とガンマ補正部１４と、複数個の信号線駆動部１５と、複数個の走査線駆動部１６等からなる。
In FIG. 1, a liquid
液晶パネル１１は例えば、下ガラス基板上に、複数個設けられた信号線１７と、複数個の走査線１８と、それらの交点近傍に設けられたＴＦＴと、ＴＦＴに接続された画素電極などを有する。液晶パネル１１は、上ガラス基板に設けられた共通電極と、下ガラス基板および上ガラス基板との間に設けられた液晶（共に図示せず）等を有する。
The
信号線駆動部１５は各信号線１７を駆動するドライバである。走査線駆動部１６は各走査線１８を駆動するドライバである。
The signal
なお、上記液晶パネル１１は、ノーマリブラックにて構成されている。即ち、上偏光板の偏光通過角度と、下偏光板の偏光通過角度は、平行に設けられている。
The
図１において、制御部１２は、図示しない入力インタフェースを介し、コンピュータ、テレビジョン装置、ビデオ再生装置、ＤＶＤ再生装置、ナビゲーション本体等から送られたデータイネーブル信号ＤＥ、例えばＲＧＢ各６ビットのデジタル画像データＩＲＤ，ＩＧＤ，ＩＢＤ、クロック信号ＤＯＴＣＬＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ等を取り込む。
In FIG. 1, a
そして、制御部１２は、上記信号をデジタル的に信号処理し、デジタルＲＧＢ表示データＤＲ，ＤＧ，ＤＢ、水平クロック信号Ｘ＿ＣＬＫ、ストローブ信号ＳＴＲＢ、極性反転信号ＰＯＬ、およびスタートパルス信号ＥＩＳを、それぞれ信号線駆動部１５へ供給する。
Then, the
制御部１２は、走査線駆動部１６に対し、スタートパルスＦＬＭ、垂直クロック信号ＣＰＶ、ゲートイネーブル信号ＯＥを供給する。
The
制御部１２の一具体例を、図２に従い、説明する。制御部１２は、ディスプレイオフ信号ＤＩＳＰＯＦＦの入力端子３１と、データイネーブル信号ＤＥ入力端子３４と、ＲＧＢ各６ビットのデジタル画像データＩＲＤ，ＩＧＤ，ＩＢＤの入力端子３５と、クロック信号ＤＯＴＣＬＫ入力端子３６と、垂直同期信号ＶＳＹＮＣ入力端子３２と、水平同期信号ＨＳＹＮＣ入力端子３３等を有している。
A specific example of the
そして、制御部１２は、デジタルＲＧＢ表示データＤＲ，ＤＧ，ＤＢの出力端子４３と、水平クロック信号Ｘ＿ＣＬＫ出力端子４４と、ストローブ信号ＳＴＲＢ出力端子４０と、極性反転信号ＰＯＬ出力端子４１と、スタートパルス信号ＥＩＳ出力端子４２等を有している。
Then, the
制御部１２の内部には、大きく分けて前処理部４５と、データイネーブル信号ＤＥカウンタ４６と、水平同期信号ＨＳＹＮＣカウンタ４７と、クロック信号ＤＯＴＣＬＫカウンタ４８を備えている。前処理部４５からの出力信号と、ＤＥカウンタ４６の出力信号と、ＨＳＹＮＣカウンタ４７の出力信号と、ＤＯＴＣＬＫカウンタ４８の出力信号とにより、スタートパルス出力手段（ＦＬＭ生成回路４９）において、スタートパルスＦＬＭ信号が生成され、ＤＯＴＣＬＫカウンタ４８の出力信号により、ＣＰＶ生成回路５０において、垂直クロック信号ＣＰＶが生成される。
The
また、ＤＯＴＣＬＫカウンタ４８の出力信号により、ＯＥ生成回路５１によりゲートイネーブル信号ＯＥが、ストローブ生成回路５２によりストローブ信号ＳＴＲＢが生成される。ＰＯＬ生成回路５３により極性反転信号ＰＯＬが生成され、ＥＩＳ生成回路５４によりスタートパルス信号ＥＩＳが生成される。更に、デジタル画像データＩＲＤ，ＩＧＤ，ＩＢＤは、データシフト回路５５において処理されて、デジタルＲＧＢ表示データＤＲ，ＤＧ，ＤＢとして出力される。
Also, the gate enable signal OE is generated by the
これらの前処理部４５と、ＤＥカウンタ４６と、ＨＳＹＮＣカウンタ４７と、ＤＯＴＣＬＫカウンタ４８と、ＯＥ生成回路５１と、ストローブ生成回路５２と、ＰＯＬ生成回路５３と、ＥＩＳ生成回路５４と、データシフト回路５５等の構成は、従来の制御部における構成と実質的に相違はなく、動作原理も同様であるので、詳細な説明は省略する。
These preprocessing
但し、ディスプレイオフ信号ＤＩＳＰＯＦＦが、データシフト回路５５に入力されている点が、従来の制御部との相違点である。
However, the display off signal DISPOFF is inputted to the
電源電圧ＶＩＮは電源部１３に入力されている（図１参照）。上記電圧ＶＩＮが立ち上がると、それと同時に、あるいは、少し遅れて、ディスプレイオフ信号ＤＩＳＰＯＦＦは立ち上がり、ハイ状態となる。 The power supply voltage VIN is input to the power supply unit 13 (see FIG. 1). When the voltage VIN rises, the display off signal DISPOFF rises at the same time or a little later, and goes to a high state.
また、電源電圧ＶＩＮが立ち下がる（オフ）する、少し前に、ディスプレイオフ信号ＤＩＳＰＯＦＦは立下り、ロウ状態となる。 Further, shortly before the power supply voltage VIN falls (off), the display off signal DISPOFF falls and goes to a low state.
この様に、ディスプレイオフ信号ＤＩＳＰＯＦＦも、図示しない入力インタフェースを介して、コンピュータ、テレビジョン装置、ナビゲーション本体から送信される信号である。この様に、電源電圧ＶＩＮがオフする前に、ハイからロウに変化するディスプレイオフ信号ＤＩＳＰＯＦＦおよび画像データＩＲＤ，ＩＧＤ，ＩＢＤは、制御部１２に入力される。
In this way, the display-off signal DISPOFF is also a signal transmitted from the computer, the television device, and the navigation main body via an input interface (not shown). In this manner, the display off signal DISPOFF and the image data IRD, IGD, IBD that change from high to low before the power supply voltage VIN is turned off are input to the
電源部１３は、供給された電源電圧ＶＩＮ（例えば１２ボルト）を基に、液晶表示装置１０内で使用される各種の電圧を生成する。例えば、制御部１２と信号線駆動部１５と走査線駆動部１６に対し、駆動用電圧ＶＤＤを生成する。
The
また、電源部１３は、ガンマ補正部１４に対して、基準電圧ＶＣＯＭ１およびＶＣＯＭ２と、共通電圧ＶＣＯＭを生成する。
Further, the
更に、電源部１３は、信号線駆動部１５を介して、液晶パネル１１の信号線１７に印加するための電圧ＶＧＥＮを生成する。電源部１３は、走査線駆動部１６を介して、液晶パネル１１の走査線１８に印加するための電圧ＶＧＨおよびＶＧＬを生成する。電源部１３は、液晶パネル１１の共通電極に印加するための共通電圧ＶＣＯＭを生成する。
Further, the
ガンマ補正部１４は、電源部１３から供給された基準電圧ＶＣＯＭ１およびＶＣＯＭ２を抵抗分圧することにより、階調基準電圧ＶＧＭ１〜ＶＧＭ１０を生成し、信号線駆動部１５へ供給する。
The
すなわち、ガンマ補正部１４は信号線駆動部１５に対し、複数個の階調基準電圧ＶＧＭ１〜ＶＧＭ１０を出力し、ディスプレイオフ信号ＤＩＳＰＯＦＦが入力される（図１と図３を参照）。
That is, the
図３に示すように、信号線駆動部１５は、階調基準電圧ＶＧＭ１〜ＶＧＭ１０を、内蔵している第１ＤＡ変換器１５ａおよび第２ＤＡ変換器１５ｂの基準電圧として利用する。
As shown in FIG. 3, the signal
信号線駆動部１５は、上記基準電圧により、表示データＤＲ，ＤＧ，ＤＢを処理し、液晶パネル１１の信号線１７に対し、ガンマ補正された階調電圧Ｖ０〜Ｖ６３とＶ０’〜Ｖ６３’（図３参照）を出力する。
The
信号線駆動部１５は、１８ビットラッチ、シフトレジスタ、サンプリングメモリ、ホールドメモリ、レベルシフタ（共に図示せず）、第１分圧回路１５ｃ、第２分圧回路１５ｄと第１ＤＡ変換器５ａ、第２ＤＡ変換器１５ｂを備えている。
The
制御部１２から信号線駆動部１５へ入力された表示データを構成する各６ビットのデータＤＲ，ＤＧ，ＤＢは、信号線駆動部１５内のラッチにおいて時分割で、内部にラッチされる。
Each 6-bit data DR, DG, DB constituting the display data input from the
そして、信号線駆動部１５内のサンプリングメモリ、ホールドメモリ、レベルシフタ（共に図示せず）を経て、水平同期信号ＨＳＹＮＣに同期して発生されるスタートパルスＥＩＳに基づいて、第１分圧回路１５ｃおよび第２分圧回路１５ｄからの基準電圧を基に、第１ＤＡ変換器１５および第２ＤＡ変換器１５ｂにより、ＤＡ変換が行われる。
Based on a start pulse EIS generated in synchronization with the horizontal synchronization signal HSYNC via a sampling memory, a hold memory, and a level shifter (both not shown) in the
このことにより、ガンマ補正されたアナログ電圧（階調電圧）が発生され、出力バッファを経て、液晶パネル１１のＹ１〜Ｙｎ（図示せず）からなるｎ本の信号線１７に供給される。
As a result, an analog voltage (grayscale voltage) subjected to gamma correction is generated and supplied to n signal lines 17 including Y1 to Yn (not shown) of the
また、制御部１２から走査線駆動部１６へ供給された垂直同期信号ＶＳＹＮＣに同期し発生されるクロック信号ＣＰＶと、スタートパルスＦＬＭは、走査線駆動部１６により処理される。そして走査信号は、液晶パネル１１のＸ１〜Ｘｍ（図示せず）からなるｍ本の走査線１８に供給される。
Also, the clock signal CPV generated in synchronization with the vertical synchronization signal VSYNC supplied from the
なお、この場合、第１分圧回路１５ｃおよび第２分圧回路１５ｄは、１つの信号線駆動部１５に、１個ずつ設けられている。第１ＤＡ変換器１５および第２ＤＡ変換器１５ｂは信号線駆動部１５の出力端子（例えば、合計１６０個）毎に設けられている。
In this case, one first voltage dividing circuit 15c and one second
基準電圧ＶＣＯＭ１およびＶＣＯＭ２に従い、ガンマ補正部１４において生成された階調基準電圧ＶＧＭ１〜ＶＧＭ１０に基づいて、第１分圧回路１５ｃおよび第２分圧回路１５ｄと、第１ＤＡ変換器１５ａおよび第２ＤＡ変換器１５ｂにより、階調表示用の階調電圧を得る際に、所定のガンマ補正が行われる。
Based on the gradation reference voltages VGM1 to VGM10 generated in the
そのガンマ補正部１４と、第１分圧回路１５ｃおよび第２分圧回路１５ｄと、第１ＤＡ変換器１５ａおよび第２ＤＡ変換器１５ｂの一具体例を、図３に従い説明する。
Specific examples of the
この実施例におけるガンマ補正部１４は、１１本の抵抗Ｒ１〜Ｒ１１を直列接続した分圧回路である。ここでは、基準電圧ＶＣＯＭ１およびＶＣＯＭ２を基に、１０分割して階調基準電圧ＶＧＭ１〜ＶＧＭ１０を生成している。
The
また、液晶パネル１１を周期的に反転駆動するために、正極性側用の第１分圧回路１５ｃおよび第１ＤＡ変換器１５ａが設けられている。また、負極性側用の第２分圧回路１５ｄおよび第２ＤＡ変換器１５ｂが設けられている。
Further, in order to periodically invert and drive the
このうち、第１分圧回路１５ｃは、最大階調基準電圧ＶＧＭ１および最小階調基準電圧ＶＧＭ５の間に設けられている。第１分圧回路１５ｃは、抵抗群ａ，ｂ，ｃ，ｄを有している。 Among these, the first voltage dividing circuit 15c is provided between the maximum gradation reference voltage VGM1 and the minimum gradation reference voltage VGM5. The first voltage dividing circuit 15c has resistance groups a, b, c, and d.
前記最大階調基準電圧ＶＧＭ１および最小階調基準電圧ＶＧＭ５以外の、入力された階調基準電圧ＶＧＭ２〜ＶＧＭ４は、それぞれ対応する抵抗群ａ，ｂ，ｃ，ｄの分圧点に、それぞれ並列に供給されている。 The input gradation reference voltages VGM2 to VGM4 other than the maximum gradation reference voltage VGM1 and the minimum gradation reference voltage VGM5 are respectively connected in parallel to the voltage dividing points of the corresponding resistance groups a, b, c, d. Have been supplied.
各抵抗群ａ，ｂ，ｃ，ｄは、図３において、それぞれ１本の抵抗のように示されている。しかし、実際には、例えば、抵抗群ｃは１６本の抵抗からなる。 Each resistor group a, b, c, d is shown as one resistor in FIG. However, actually, for example, the resistance group c is composed of 16 resistors.
この様にして、第１分圧回路１５ｃにおいて、６ビット＝４×１６＝６４階調分の階調電圧Ｖ６３〜Ｖ０が生成され、これらの階調電圧が第１ＤＡ変換器１５ａに入力される。 In this way, the first voltage dividing circuit 15c generates gradation voltages V63 to V0 for 6 bits = 4 × 16 = 64 gradations, and these gradation voltages are input to the first DA converter 15a. .
第１ＤＡ変換器１５ａは、第１分圧回路１５ｃより入力された６４階調分の階調電圧Ｖ６３〜Ｖ０から、入力された表示データＤＲ，ＤＧ，ＤＢに対応する１つの階調電圧を選択して出力する。ガンマ補正された階調電圧として、液晶パネル１１のＹ１〜Ｙｎからなるｎ本の信号線１７に供給される。
The first DA converter 15a selects one gradation voltage corresponding to the input display data DR, DG, DB from the gradation voltages V63 to V0 for 64 gradations input from the first voltage dividing circuit 15c. And output. A gamma-corrected gradation voltage is supplied to n signal lines 17 composed of Y1 to Yn of the
同様に、第２ＤＡ変換器１５ｂは、第２分圧回路１５ｄより入力された６４階調分の階調電圧Ｖ０’〜Ｖ６３’から、入力された表示データＤＲ，ＤＧ，ＤＢに対応する１つの階調電圧を選択して出力する。ガンマ補正された階調電圧として、液晶パネル１１のＹ１〜Ｙｎからなるｎ本の信号線１７に供給される。
Similarly, the
正極性側用の第１分圧回路１５ｃおよび第１ＤＡ変換器１５ａと、負極性側用の第２分圧回路１５ｄおよび第２ＤＡ変換器１５ｂとの切換は、制御部１２内で生成された極性反転信号ＰＯＬによって行われる。
The switching between the first voltage dividing circuit 15c and the first DA converter 15a for the positive polarity side and the second
赤色の表示データＤＲを例にとると、極性反転信号ＰＯＬがロウ状態の場合、第２ＤＡ変換器１５ｂが選択される。この時、ＤＲ＝００００００ならば、全黒の階調電圧Ｖ０’（例えば３．３ボルト）が信号線１７に対し、出力される。また、ＤＲ＝１１１１１１ならば、全赤の階調電圧Ｖ６３’（例えば０．３ボルト）が信号線１７に対し、出力される。
Taking the red display data DR as an example, when the polarity inversion signal POL is in the low state, the
また、逆に、極性反転信号ＰＯＬがハイ状態の場合には、第１ＤＡ変換器１５ａが選択される。この時、ＤＲ＝００００００ならば、全黒の階調電圧Ｖ０（例えば３．９ボルト）が信号線１７に対し、出力される。また、ＤＲ＝１１１１１１ならば、全赤の階調電圧Ｖ６３（例えば９．０ボルト）が信号線１７に対し、出力される。なお、この時、共通電圧ＶＣＯＭは３．６ボルトである。 Conversely, when the polarity inversion signal POL is in the high state, the first DA converter 15a is selected. At this time, if DR = 000000, an all-black gradation voltage V0 (for example, 3.9 volts) is output to the signal line 17. If DR = 111111, the all-red gradation voltage V63 (for example, 9.0 volts) is output to the signal line 17. At this time, the common voltage VCOM is 3.6 volts.
なお、上記説明は、電源電圧ＶＩＮが入力され、ディスプレイオフ信号ＤＩＳＰＯＦＦがオン状態で、通常の表示している状態を示した。 The above description shows a normal display state in which the power supply voltage VIN is input and the display off signal DISPOFF is on.
次に、図１ないし図４（タイミングチャート）に従い、本発明の第１特徴を説明する。例えば、この液晶表示装置１０の使用を終了するために、使用者は終了ボタン（図示をせず）を押したとする。
Next, the first feature of the present invention will be described with reference to FIGS. 1 to 4 (timing charts). For example, it is assumed that the user presses an end button (not shown) to end the use of the liquid
電源電圧ＶＩＮがオフする前に、ディスプレイオフ信号ＤＩＳＰＯＦＦはハイ状態からロウ状態へ変化する（図４（ａ）参照）。 Before the power supply voltage VIN is turned off, the display off signal DISPOFF changes from the high state to the low state (see FIG. 4A).
この時、制御部１２は信号線駆動部１５に対し、固定した表示データ（例えば、ＤＲ＝００００００，ＤＧ＝００００００，ＤＢ＝００００００）を出力し続ける。そして、ガンマ補正部１４は信号線駆動部１５に対し、液晶パネル１１に供給される共通電圧ＶＣＯＭを出力する。
At this time, the
次に、本発明の第２特徴を以下に説明する。前記固定した表示データ（例えば、ＤＲ＝００００００，ＤＧ＝００００００，ＤＢ＝００００００）は、信号線駆動部１５の出力電圧（Ｖ６３〜Ｖ０，Ｖ０’〜Ｖ６３’）の中で、共通電圧ＶＣＯＭに近い出力電圧（例えばＶ０またはＶ０’）に応答する（対応する）データである。
Next, the second feature of the present invention will be described below. The fixed display data (for example, DR = 000000, DG = 000000, DB = 000000) is close to the common voltage VCOM among the output voltages (V63 to V0, V0 ′ to V63 ′) of the
次に、図３に従い、本発明の第３特徴を以下に述べる。図３において、ガンマ補正部１４は、スイッチ回路１４ａ，１４ｂを有している。
Next, according to FIG. 3, the third feature of the present invention will be described below. In FIG. 3, the
スイッチ回路１４ａの一端子は共通電圧ＶＣＯＭが入力される。スイッチ回路１４ａの他端子は、共通電圧の値に近い、階調基準電圧ＶＧＭ５の出力端子１４ｃに接続されている。スイッチ回路１４ａの制御端子（図示せず）は、ディスプレイオフ信号ＤＩＳＰＯＦＦが入力される。
The common voltage VCOM is input to one terminal of the
同様に、スイッチ回路１４ｂの一端子は共通電圧ＶＣＯＭが入力される。スイッチ回路１４ｂの他端子は、共通電圧の値に近い、階調基準電圧ＶＧＭ６の出力端子１４ｄに接続されている。スイッチ回路１４ｂの制御端子（図示せず）は、ディスプレイオフ信号ＤＩＳＰＯＦＦが入力される。
Similarly, the common voltage VCOM is input to one terminal of the
次に、図１ないし図４に従い、本発明の第４特徴を以下に述べる。ディスプレイオフ信号ＤＩＳＰＯＦＦがハイからロウに変化した時（図４（ａ）参照）、制御部１２は信号線駆動部１５に対し、全黒の表示データ（ＤＲ＝００００００，ＤＧ＝００００００，ＤＢ＝００００００）を出力する（図４（ｂ）参照）。
Next, according to FIG. 1 thru | or FIG. 4, the 4th characteristic of this invention is described below. When the display off signal DISPOFF changes from high to low (see FIG. 4A), the
また、その時、ガンマ補正部１４は信号線駆動部１５を介して、各信号線１７に対し、共通電圧ＶＣＯＭの値に等しい全黒の電圧を出力する（図４（ｃ），（ｄ）参照）。
At that time, the
即ち、図３において、極性反転信号ＰＯＬがロウの場合、第２ＤＡ変換器１５ｂが選択される。この時、ディスプレイオフ信号ＤＩＳＰＯＦＦがロウ状態に変化する。
That is, in FIG. 3, when the polarity inversion signal POL is low, the
この時、スイッチ回路１４ｂの制御端子には、ロウ信号が印加される。スイッチ回路１４ｂがノーマルクローズ型とすれば、スイッチ回路１４ｂは閉成する。その結果、出力端子１４ｄには、共通電圧ＶＣＯＭが印加される。
At this time, a low signal is applied to the control terminal of the
故に、第２ＤＡ変換器１５ｂは、信号線駆動部１５の全部の出力端子に対し、共通電圧ＶＣＯＭの値に等しい全黒の電圧Ｖ０’を出力する。その結果、信号線１７に対し、共通電圧ＶＣＯＭと等しい全黒の電圧Ｖ０’が出力される。
Therefore, the
同様に、極性反転信号ＰＯＬがハイの場合、第１ＤＡ変換器１５ａが選択される。この時、ディスプレイオフ信号ＤＩＳＰＯＦＦがロウ状態に変化する。 Similarly, when the polarity inversion signal POL is high, the first DA converter 15a is selected. At this time, the display off signal DISPOFF changes to the low state.
この時、各信号線１７に対し、共通電圧ＶＣＯＭと等しい全黒の電圧Ｖ０が出力される。その後、電源電圧ＶＩＮがオフし、一連の動作が終わる。 At this time, an all black voltage V0 equal to the common voltage VCOM is output to each signal line 17. Thereafter, the power supply voltage VIN is turned off, and a series of operations ends.
この様に、ディスプレイオフ信号ＤＩＳＰＯＦＦがハイからロウ状態に変化した時点から、電源電圧ＶＩＮが停止する時点までの時間は例えば、数十ミリ秒である。 Thus, the time from when the display off signal DISPOFF changes from the high state to the low state to when the power supply voltage VIN stops is, for example, several tens of milliseconds.
次に、図５と図６に従い、本発明の実施例２に係る液晶表示装置１０Ａを説明する。図５は上記装置１０Ａのブロック図、図６は上記装置１０Ａのタイミングチャートである。 Next, a liquid crystal display device 10A according to Embodiment 2 of the present invention will be described with reference to FIGS. FIG. 5 is a block diagram of the apparatus 10A, and FIG. 6 is a timing chart of the apparatus 10A.
この液晶パネル１１Ａはノーマリホワイトにて構成されている。即ち、上偏光板の偏光通過角度と、下偏光板の偏光通過角度は直交している。その他の部品は、実施例１のものと同じである。 The liquid crystal panel 11A is normally white. That is, the polarization passing angle of the upper polarizing plate is orthogonal to the polarization passing angle of the lower polarizing plate. Other parts are the same as those in the first embodiment.
この液晶表示装置１０Ａの特徴を以下に述べる。ディスプレイオフ信号ＤＩＳＰＯＦＦがハイからロウに変化した時、制御部１２は信号線駆動部１５に対し、全白（ＤＲ＝１１１１１１，ＤＧ＝１１１１１１，ＤＢ＝１１１１１１）の表示データを出力する（図６（ｂ）参照）。
The characteristics of the liquid crystal display device 10A will be described below. When the display off signal DISPOFF changes from high to low, the
そして、この時、ガンマ補正部１４は信号線駆動部１５を介して、各信号線１７に対し共通電圧ＶＣＯＭの値と等しい全白の電圧を出力する（図６（ｃ），（ｄ）参照）。
At this time, the
１１ 液晶パネル
１２ 制御部
１４ ガンマ補正部
１５ 信号線駆動部
１６ 走査線駆動部
１７ 信号線
１８ 走査線
DESCRIPTION OF
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