JP5081456B2 - Display device - Google Patents
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Description
本発明は、パーシャル表示時の消費電力を削減した表示装置に関する。 The present invention relates to a display device that reduces power consumption during partial display.
携帯向け表示装置においては、パーシャル表示時の消費電力が低減されず、パーシャル表示モードを実現することが困難である。 In a portable display device, power consumption during partial display is not reduced, and it is difficult to realize a partial display mode.
下記特許文献１には、パーシャル表示エリアをフレーム周期毎に走査駆動し、パーシャル表示エリア以外の非表示エリアを奇数フレーム周期毎に走査駆動することで、消費電力を削減した表示装置が記載されている。
上記特許文献１のように、フレーム反転でパーシャル表示を行う場合、パーシャル表示エリアに、市松模様や横ストライプ模様のような表示パターンを表示すると、その表示パターンの周波数成分が高いので、信号線を駆動する電力が大きくなる。 When performing partial display by frame inversion as in the above-mentioned Patent Document 1, when a display pattern such as a checkered pattern or a horizontal stripe pattern is displayed in the partial display area, the frequency component of the display pattern is high. The driving power increases.
そこで、本発明は、パーシャル表示の画質を劣化させることなく、消費電力を削減した表示装置を提供することを目的とする。 SUMMARY An advantage of some aspects of the invention is that it provides a display device that consumes less power without degrading the image quality of partial display.
パーシャル表示エリアでは、表示パターンに応じて、フレーム反転とライン反転を切替え、パーシャル表示エリア以外の非表示エリアでは、フレーム反転させる。 In the partial display area, frame inversion and line inversion are switched according to the display pattern, and in the non-display area other than the partial display area, the frame is inverted.
パーシャル表示を行う場合には、外部からのパーシャル表示を指示する制御信号に基づいて、フレーム反転又はライン反転を行わせる交流信号を生成する。この交流信号によって、コモン電圧をライン又はフレーム毎に反転させる。また、２ライン分の表示データを比較して、交流信号を生成する。 In the case of performing partial display, an AC signal for performing frame inversion or line inversion is generated based on a control signal instructing partial display from the outside. By this AC signal, the common voltage is inverted for each line or frame. Further, the display data for two lines is compared to generate an AC signal.
以上、本発明によると、コモン電圧をライン又はフレーム毎に反転させて、表示パターンを表示するので、信号線への信号電圧の充放電電力が削減でき、低電力化が期待できる。また、非表示部はフレーム反転で固定のため、低電力が保てる。さらに、２ライン分の表示データを比較する揚合でも、パーシャル表示（８色）であるから、比較するデータ量が少ないので、小さな回路規模で実現できる。 As described above, according to the present invention, since the common voltage is inverted for each line or frame and the display pattern is displayed, the charge / discharge power of the signal voltage to the signal line can be reduced, and low power can be expected. In addition, since the non-display portion is fixed by frame inversion, low power can be maintained. Further, even when the display data for two lines are compared, the partial display (eight colors) is used, so that the amount of data to be compared is small, so that it can be realized with a small circuit scale.
以下、図面を用いて、本発明の実施例を説明する。 Embodiments of the present invention will be described below with reference to the drawings.
図１は、本発明に係る表示装置の構成図である。図１において、信号電圧生成回路１１には、外部から入力信号ＩＮＰＵＴ＿ＳＩＧと制御信号ＲＥＧとが入力され、信号電圧生成回路１１は、入力信号ＩＮＰＵＴ＿ＳＩＧに基づいて、信号線ＳＩＧｎ（ｎ＝１〜Ｎ：Ｎは整数）に印加する信号電圧を生成する。また、信号電圧生成回路１１は、入力された制御信号ＲＥＧに基づいて、コモン走査回路１２に供給する交流信号Ｍを生成する。 FIG. 1 is a configuration diagram of a display device according to the present invention. In FIG. 1, an input signal INPUT_SIG and a control signal REG are input to the signal voltage generation circuit 11 from the outside. The signal voltage generation circuit 11 receives signal lines SIGn (n = 1 to N: based on the input signal INPUT_SIG). N is an integer). The signal voltage generation circuit 11 generates an AC signal M to be supplied to the common scanning circuit 12 based on the input control signal REG.
さらに、信号電圧生成回路１１は、入力信号ＩＮＰＵＴ＿ＳＩＧ中の同期信号に基づいて、コモン走査回路１２とゲート走査回路１３に供給する走査信号ＳＦＴ＿ＳＴを生成し、また、コモン走査回路１２に供給するハイレベルコモン電圧ＶＣＯＭＨとローレベルコモン電圧ＶＣＯＭＬを生成する。 Further, the signal voltage generation circuit 11 generates the scanning signal SFT_ST to be supplied to the common scanning circuit 12 and the gate scanning circuit 13 based on the synchronization signal in the input signal INPUT_SIG, and also supplies the common scanning circuit 12 with the high level. A common voltage VCOMH and a low level common voltage VCOML are generated.
コモン走査回路１２は、入力される走査信号ＳＦＴ＿ＳＴと交流信号Ｍとを用いて、入力されるハイレベルコモン電圧ＶＣＯＭＨとローレベルコモン電圧ＶＣＯＭＬのいずれか一方を選択して、コモン線ＣＯＭｎ（ｎ＝１〜Ｎ：Ｎは整数）を駆動する。 The common scanning circuit 12 selects one of the input high-level common voltage VCOMH and low-level common voltage VCOML using the input scanning signal SFT_ST and the AC signal M, and the common line COMn (n = 1 to N: N is an integer).
ゲート走査回路１３は、入力された走査信号ＳＦＴ＿ＳＴを用いて、ゲート電圧を生成して、ゲート線Ｇｎ（ｎ＝１〜Ｎ：Ｎは整数）を駆動する。 The gate scanning circuit 13 generates a gate voltage using the input scanning signal SFT_ST, and drives the gate line Gn (n = 1 to N: N is an integer).
ゲート線Ｇｎと信号線ＳＩＧｎとの交差部には、薄膜トランジスタ１４が接続され、この薄膜トランジスタ１４によって表示素子１５が駆動される。ゲート線Ｇｎを１ライン毎に走査し、信号線ＳＩＧｎから１ライン毎の信号電圧とコモン線ＣＯＭｎから１ライン毎のコモン電圧を表示素子に印加することで、１ライン毎に薄膜トランジスタ１４と表示素子１５を駆動し、これを１フレーム期間に繰り返して、信号電圧に応じた画像を表示する。 A thin film transistor 14 is connected to an intersection between the gate line Gn and the signal line SIGn, and the display element 15 is driven by the thin film transistor 14. The gate line Gn is scanned line by line, and the signal voltage for each line from the signal line SIGn and the common voltage for each line from the common line COMn are applied to the display element, so that the thin film transistor 14 and the display element are lined for each line. 15 is driven, and this is repeated for one frame period to display an image corresponding to the signal voltage.
図２は、図１に示す信号電圧生成回路１１の内部ブロック図である。図２において、入力信号ＩＮＰＵＴ＿ＳＩＧは、制御回路２１を介して、メモリ２２に記憶される。制御回路２１は、メモリ２２とＤＡＣ／出力回路２３を制御して、メモリ２２から読み出したデータを、ＤＡＣ／出力回路２３にて信号電圧ＶＳＩＧに変換させる。また、制御信号ＲＥＧは、レジスタ２４に記憶され、制御回路２１で読み出され、制御回路２１は、交流信号生成回路２５にて交流信号Ｍを生成させる。また、制御回路２１は、入力信号ＩＮＰＵＴ＿ＳＩＧ中の同期信号に基づいて、走査信号生成回路２６にて走査信号ＳＦＴ＿ＳＴを生成させる。なお、ハイレベルコモン電圧ＶＣＯＭＨとローレベルコモン電圧ＶＣＯＭＬはコモン電圧生成回路２７にて生成される。 FIG. 2 is an internal block diagram of the signal voltage generation circuit 11 shown in FIG. In FIG. 2, the input signal INPUT_SIG is stored in the memory 22 via the control circuit 21. The control circuit 21 controls the memory 22 and the DAC / output circuit 23 so that the data read from the memory 22 is converted into the signal voltage VSIG by the DAC / output circuit 23. The control signal REG is stored in the register 24 and read by the control circuit 21, and the control circuit 21 causes the AC signal generation circuit 25 to generate the AC signal M. In addition, the control circuit 21 causes the scanning signal generation circuit 26 to generate the scanning signal SFT_ST based on the synchronization signal in the input signal INPUT_SIG. The high level common voltage VCOMH and the low level common voltage VCOML are generated by the common voltage generation circuit 27.
パーシャル表示時には、レジスタ２４に記憶される設定により、表示部でのパーシャル表示領域や交流信号Ｍ（フレーム反転／ライン反転）が制御される。 During partial display, the partial display area and the AC signal M (frame inversion / line inversion) on the display unit are controlled by the settings stored in the register 24.
図３は、図１に示すゲート走査回路１３の内部ブロック図である。図３において、走査信号ＳＦＴ＿ＳＴは、ゲートシフトレジスタＧＳＲｎ（ｎ＝１〜Ｎ：Ｎは整数）の初段のゲートシフトレジスタＧＳＲ１に入力され、互いに反転関係にあるゲートクロックＳＦＴ＿ＧＣＫ１とＳＦＴ＿ＧＣＫ２にて順次転送され、各ゲートシフトレジスタＧＳＲｎからのゲート電圧がゲート線Ｇｎに出力される。なお、ゲートクロックＳＦＴ＿ＧＣＫ１とＳＦＴ＿ＧＣＫ２は信号電圧生成回路から供給される。 FIG. 3 is an internal block diagram of the gate scanning circuit 13 shown in FIG. In FIG. 3, the scanning signal SFT_ST is input to the first stage gate shift register GSR1 of the gate shift register GSRn (n = 1 to N: N is an integer), and sequentially transferred by the gate clocks SFT_GCK1 and SFT_GCK2 which are in an inverted relationship. The gate voltage from each gate shift register GSRn is output to the gate line Gn. Note that the gate clocks SFT_GCK1 and SFT_GCK2 are supplied from the signal voltage generation circuit.
図４は、図１に示すコモン走査回路１２の内部ブロック図である。図４において、走査信号ＳＦＴ＿ＳＴは、コモンシフトレジスタＣＳＲｎ（ｎ＝１〜Ｎ：Ｎは整数）の初段のコモンシフトレジスタＣＳＲ１に入力され、互いに反転関係にあるコモンクロックＳＦＴ＿ＣＣＫ１とＳＦＴ＿ＣＣＫ２にて順次転送され、各コモンシフトレジスタＣＳＲｎからのコモンシフトパルスが出力される。なお、コモンクロックＳＦＴ＿ＣＣＫ１とＳＦＴ＿ＣＣＫ２は信号電圧生成回路から供給される。 FIG. 4 is an internal block diagram of the common scanning circuit 12 shown in FIG. In FIG. 4, the scanning signal SFT_ST is input to the first-stage common shift register CSR1 of the common shift register CSRn (n = 1 to N: N is an integer), and sequentially transferred by the common clocks SFT_CCK1 and SFT_CCK2 which are in an inverted relationship. The common shift pulse from each common shift register CSRn is output. The common clocks SFT_CCK1 and SFT_CCK2 are supplied from the signal voltage generation circuit.
コモンシフトレジスタＣＳＲｎからのコモンシフトパルスは、コモンセレクタＣＯＭ＿ＳＥＬｎ（ｎ＝１〜Ｎ：Ｎは整数）に入力され、コモンセレクタＣＯＭ＿ＳＥＬｎは、コモンシフトパルスに同期して、交流信号Ｍがハイレベルの場合には、ハイレベルコモン電圧ＶＣＯＭＨを選択し、交流信号Ｍがローレベルの場合には、ローレベルコモン電圧ＶＣＯＭＬを選択して、コモン線ＣＯＭｎに出力する。 A common shift pulse from the common shift register CSRn is input to a common selector COM_SELn (n = 1 to N: N is an integer), and the common selector COM_SELn is synchronized with the common shift pulse and the AC signal M is at a high level. The high level common voltage VCOMH is selected, and when the AC signal M is at the low level, the low level common voltage VCOML is selected and output to the common line COMn.
図５は、表示部での表示イメージ図であって、同図（ａ）は表示部に多階調を表示した通常表示の場合で、同図（ｂ）はパーシャル表示部に市松模様をドット表示し、非表示部に黒ベタを表示した場合で、同図（ｂ）はパーシャル表示部に白ベタを表示し、非表示部に黒ベタを表示した場合である。ここでは、表示部を４×８ドット、パーシャル表示部を４×４ドット、非表示部を４×４ドットとしているが、これに限定されない。 FIG. 5 is a display image diagram on the display unit. FIG. 5A shows a normal display in which multi-gradation is displayed on the display unit, and FIG. 5B shows a checkered pattern on the partial display unit in dots. When the black solid is displayed on the non-display portion, FIG. 5B shows the case where the white solid is displayed on the partial display portion and the black solid is displayed on the non-display portion. Here, the display unit is 4 × 8 dots, the partial display unit is 4 × 4 dots, and the non-display unit is 4 × 4 dots. However, the present invention is not limited to this.
図５（ａ）において、通常表示エリアには、選択されたゲート線Ｇｎに対応して多階調の信号電圧ＶＳＩＧｎが印加され、コモン電圧をフレーム反転して、各ドットで階調の異なる表示を行う。図５（ｂ）において、表示エリアでは、市松模様をライン反転で表示し、非表示エリアでは、フレーム反転で黒ベタを表示する。図５（ｃ）において、表示エリアでは、白ベタを、非表示エリアでは、黒ベタを、共にフレーム反転で表示する。 In FIG. 5A, a multi-grayscale signal voltage VSIGn is applied to the normal display area corresponding to the selected gate line Gn, and the common voltage is frame-inverted to display different gray levels for each dot. I do. In FIG. 5B, a checkered pattern is displayed by line inversion in the display area, and a black solid is displayed by frame inversion in the non-display area. In FIG. 5C, the solid white is displayed in the display area, and the black solid is displayed in the non-display area with frame inversion.
図６は、図５（ａ）に示す通常表示を行う場合のタイミングチャートである。図６において、１フレーム周期を示す走査信号ＳＦＴ＿ＳＴを、ゲートクロックＳＦＴ＿ＧＣＫ１とＳＦＴ＿ＧＣＫ２に同期して、順次シフトさせ、ゲート電圧ＶＧｎ（ｎ＝１〜８）が生成される。各ゲート電圧ＶＧｎに対応する１ライン毎の多階調信号電圧ＶＳＩＧｎ（ｎ＝１〜４）が、順次、１フレーム周期に亘って表示される。 FIG. 6 is a timing chart when the normal display shown in FIG. In FIG. 6, the scanning signal SFT_ST indicating one frame period is sequentially shifted in synchronization with the gate clocks SFT_GCK1 and SFT_GCK2, and the gate voltage VGn (n = 1 to 8) is generated. The multi-gradation signal voltage VSIGn (n = 1 to 4) for each line corresponding to each gate voltage VGn is sequentially displayed over one frame period.
その際に、交流信号Ｍのレベルに応じて、ハイレベルコモン電圧ＶＣＯＭＨ又はローレベルコモン電圧ＶＣＯＭＬを、コモンクロックＳＦＴ＿ＣＣＫ１とＳＦＴ＿ＣＣＫ２に同期して選択することで、コモン電圧ＶＣＯＭｎ（ｎ＝１〜８）が生成される。 At that time, according to the level of the AC signal M, the high level common voltage VCOMH or the low level common voltage VCOML is selected in synchronization with the common clocks SFT_CCK1 and SFT_CCK2, so that the common voltage VCOMn (n = 1 to 8). Is generated.
図６では、コモン電圧ＶＣＯＭｎは、１フレーム周期毎に反転するフレーム反転で、ハイレベルコモン電圧ＶＣＯＭＨとローレベルコモン電圧ＶＣＯＭＬとが交互に繰り返される。最初の１フレーム周期では、コモン電圧ＶＣＯＭｎはハイレベルで、次の１フレーム周期では、コモン電圧ＶＣＯＭｎはローレベルである。 In FIG. 6, the common voltage VCOMn is a frame inversion that is inverted every frame period, and the high level common voltage VCOMH and the low level common voltage VCOML are alternately repeated. In the first one frame period, the common voltage VCOMn is at a high level, and in the next one frame period, the common voltage VCOMn is at a low level.
図７は、図５（ｂ）に示す市松模様の表示パターンをパーシャル表示する場合のタイミングチャートである。図７において、図６と異なるのは、前半のパーシャル表示エリア（４×４ドット）で、交流信号Ｍが１ライン毎に反転していることである。そのため、コモン電圧ＶＣＯＭ１〜ＶＣＯＭ４が１ライン毎にライン反転する。したがって、この４ラインの走査期間において、信号電圧ＶＳＩＧ１〜ＶＳＩＧ４をローレベル、ハイレベル、ローレベル、ハイレベルとすることで、市松模様の表示パターンを表示することができる。次のフレーム周期においては、交流信号Ｍを反転させるので、信号電圧ＶＳＩＧ１〜ＶＳＩＧ４もハイレベル、ローレベル、ハイレベル、ローレベルと反転させる。 FIG. 7 is a timing chart when the checkered display pattern shown in FIG. 5B is partially displayed. 7 differs from FIG. 6 in that the AC signal M is inverted for each line in the first half of the partial display area (4 × 4 dots). For this reason, the common voltages VCOM1 to VCOM4 are inverted every line. Therefore, a checkered display pattern can be displayed by setting the signal voltages VSIG1 to VSIG4 to the low level, the high level, the low level, and the high level in the scanning period of the four lines. In the next frame period, the AC signal M is inverted, so that the signal voltages VSIG1 to VSIG4 are also inverted to high level, low level, high level, and low level.
すなわち、コモン電圧が１ライン毎にライン反転するので、信号電圧を１ライン毎にハイレベル又はローレベルとすることなく、４ラインに亘ってハイレベル又はローレベルとすることができる。このことは、信号電圧の周波数成分が低くなることであるから、この周波数成分の低い信号電圧で信号線を駆動する信号電圧生成回路での駆動電力が低減し、表示装置としての消費電力が少なくなる。 That is, since the common voltage is inverted for each line, the signal voltage can be set to the high level or the low level over four lines without setting the signal voltage to the high level or the low level for each line. This means that the frequency component of the signal voltage is lowered, so that the driving power in the signal voltage generation circuit that drives the signal line with the signal voltage having the low frequency component is reduced, and the power consumption as the display device is reduced. Become.
なお、後半の非表示エリア（４×４ドットの黒ベタ表示）では、コモン電圧ＶＣＯＭ５〜ＶＣＯＭ８がハイレベルのフレーム反転であるため、信号電圧ＶＳＩＧ１〜ＶＳＩＧ４をハイレベルとして黒表示を行っている。次のフレーム周期においては、コモン電圧ＶＣＯＭ５〜ＶＣＯＭ８がローレベルのフレーム反転であるため、信号電圧ＶＳＩＧ１〜ＶＳＩＧ４をローレベルとして黒表示を行っている。 In the second non-display area (black solid display of 4 × 4 dots), since the common voltages VCOM5 to VCOM8 are high-level frame inversion, the signal voltages VSIG1 to VSIG4 are set to the high level to perform black display. In the next frame period, since the common voltages VCOM5 to VCOM8 are the low level frame inversion, the signal voltages VSIG1 to VSIG4 are set to the low level to perform black display.
ここで、図２に示すように、交流信号Ｍは、レジスタ２４に記憶された制御信号に基づいて制御回路２１によって設定され、制御回路２１は、表示パターンに応じて信号電圧ＶＳＩＧの周波数成分を低下させる。 Here, as shown in FIG. 2, the AC signal M is set by the control circuit 21 based on the control signal stored in the register 24, and the control circuit 21 sets the frequency component of the signal voltage VSIG according to the display pattern. Reduce.
図８は、図５（ｃ）に示す白ベタの表示パターンをパーシャル表示する場合のタイミングチャートである。図８において、図７と異なるのは、パーシャル表示エリアでライン反転させずにフレーム反転させている。したがって、コモン電圧ＶＣＯＭｎがハイレベルの最初のフレーム周期において、パーシャル表示エリアでは、信号電圧ＶＳＩＧｎをローレベル、黒ベタを表示する非表示エリアでは、信号電圧ＶＳＩＧｎをハイレベルとしている。次のフレーム周期においては、これらの電圧を反転させている。 FIG. 8 is a timing chart when the white solid display pattern shown in FIG. FIG. 8 differs from FIG. 7 in that the frame is inverted in the partial display area without line inversion. Therefore, in the first frame period in which the common voltage VCOMn is at the high level, the signal voltage VSIGn is at the low level in the partial display area, and the signal voltage VSIGn is at the high level in the non-display area that displays the black solid. In the next frame period, these voltages are inverted.
このように、白ベタをパーシャル表示する場合には、図７に示すようにライン反転させると、信号電圧ＶＳＩＧｎもライン毎に反転しなければならず、信号電圧ＶＳＩＧｎの周波数成分が高くなってしまうので、ライン反転させずにフレーム反転させている。 Thus, in the case of partial display of white solid, if the line is inverted as shown in FIG. 7, the signal voltage VSIGn must also be inverted for each line, and the frequency component of the signal voltage VSIGn becomes high. Therefore, frame inversion is performed without line inversion.
図９は、図１に示す信号電圧生成回路１１の他のブロック図であって、図２に示す信号電圧生成回路１１に交流判定回路９１を設けたものである。交流判定回路９１は、制御回路２１で制御され、メモリ２２から転送される２ライン分のデータ(Ｄａｔａ)を比較し、レジスタ２４に設定された基準値ＲＥＦに基づいて、コモン電圧をライン反転させるか否かの判定信号ＭＳＥＬを交流信号生成回路２５に出力する。交流信号生成回路２５では、制御回路２１で指示された交流信号Ｍを判定信号ＭＳＥＬに基づいて反転させる。 FIG. 9 is another block diagram of the signal voltage generation circuit 11 shown in FIG. 1, in which an AC determination circuit 91 is provided in the signal voltage generation circuit 11 shown in FIG. The AC determination circuit 91 is controlled by the control circuit 21, compares two lines of data (Data) transferred from the memory 22, and inverts the common voltage based on the reference value REF set in the register 24. The determination signal MSEL is output to the AC signal generation circuit 25. In the AC signal generation circuit 25, the AC signal M instructed by the control circuit 21 is inverted based on the determination signal MSEL.
図１０は、図９に示した交流判定回路９１のブロック図である。図９において、データ記憶回路１０１にメモリ２２から転送された１ライン前のデータを記憶しておき、この１ライン前のデータ（ＤａｔａＲ）と現在の１ラインのデータ（Ｄａｔａ）とをデータ比較回路１０２で比較する。このデ一タ比較回路１０２は、例えば、ＥＯＲ回路などで構成されており、前ラインの各データと現在のラインの各データとが同じ場合には０、異なる場合に１をデータ毎に出力し、この１ライン分の各データの出力の合計値と、基準値ＲＥＦとを比較する。比較した結果、出力の合計値が基準値ＲＥＦ以上の場合には、信号線の充放電電力を抑制するためにコモン電圧をライン反転させ、出力の合計値が基準値ＲＥＦ未満の場合には、コモン電圧をライン反転させない。 FIG. 10 is a block diagram of AC determination circuit 91 shown in FIG. In FIG. 9, the data storage circuit 101 stores the data of one line before transferred from the memory 22, and the data comparison circuit converts the data of one line before (DataR) and the current data of one line (Data). Compare at 102. The data comparison circuit 102 is composed of, for example, an EOR circuit and outputs 0 for each data when the data on the previous line and the data on the current line are the same, and outputs 1 for each data when they are different. The total value of the output of each data for one line is compared with the reference value REF. As a result of the comparison, when the total output value is equal to or higher than the reference value REF, the common voltage is inverted to suppress the charge / discharge power of the signal line, and when the total output value is less than the reference value REF, Do not invert the common voltage line.
図１１は、上記動作を説明するための表示部での表示イメージ図であって、表示部を４×８ドット、パーシャル表示部を４×４ドット、非表示部を４×４ドットとしているが、これに限定されない。 FIG. 11 is a display image diagram of the display unit for explaining the above-described operation. The display unit is 4 × 8 dots, the partial display unit is 4 × 4 dots, and the non-display unit is 4 × 4 dots. It is not limited to this.
図１２は、図１１に示すように、水平方向のデータ数が４で、基準値ＲＥＦを２とし、１ライン分の各データ出力の合計値をＳｕｍとした場合の判定信号ＭＳＥＬの出力図であって、判定信号ＭＳＥＬが０の場合には、コモン電圧をライン反転させず、ＭＳＥＬが１の場合には、コモン電圧をライン反転させる。 FIG. 12 is an output diagram of the determination signal MSEL when the number of horizontal data is 4, the reference value REF is 2, and the total value of each data output for one line is Sum, as shown in FIG. When the determination signal MSEL is 0, the common voltage is not inverted. When the determination signal MSEL is 1, the common voltage is inverted.
図１３は、図１１に示す表示パターンに対する交流判定回路９１の動作を示すタイミングチャートである。図１３において、２ライン目から、現在の各データ（Ｄａｔａ）と１ライン前の各データ（ＤａｔａＲ）とを排他的論理和（Ｅｘｏｒ）し、その結果を合計（Ｓｕｍ）し、この合計（Ｓｕｍ）が２以上の場合には、判定信号ＭＳＥＬをハイレベルとし、合計（Ｓｕｍ）が２未満の場合には、判定信号ＭＳＥＬをローレベルとする。 FIG. 13 is a timing chart showing the operation of the AC determination circuit 91 for the display pattern shown in FIG. In FIG. 13, from the second line, the current data (Data) and the previous data (DataR) are exclusive ORed (Exor), and the result is summed (Sum). ) Is 2 or more, the determination signal MSEL is set to the high level, and when the sum (Sum) is less than 2, the determination signal MSEL is set to the low level.
すなわち、現在の１ラインの各データと１ライン前の各データとの相関が低い場合（Ｓｕｍが２以上）には、コモン電圧をライン反転させ、相関が高い場合（Ｓｕｍが２未満）には、コモン電圧をライン反転させず、フレーム反転のままとする。こうすることによって、信号電圧の周波数成分を低くすることができる。 That is, when the correlation between the current data of one line and the data before one line is low (Sum is 2 or more), the common voltage is inverted, and when the correlation is high (Sum is less than 2) The common voltage is not inverted, and the frame is inverted. By doing so, the frequency component of the signal voltage can be lowered.
なお、最初のラインは、表示素子（液晶）自体の交流反転に左右されるので、判定信号ＭＳＥＬには拠らない。すなわち、外部からの入力信号中の同期信号に同期した交流反転となる。これは、５ライン目からの非表示部の交流反転も同様である。したがって、判定信号ＭＳＥＬは、図１３に示すように、２ライン目から４ライン目まで影響するので、その他のラインにおいては、ハイレベルであってもローレベルであってもよい。 Since the first line depends on the AC inversion of the display element (liquid crystal) itself, it does not depend on the determination signal MSEL. That is, the AC inversion is synchronized with the synchronization signal in the input signal from the outside. The same applies to the AC inversion of the non-display portion from the fifth line. Therefore, as shown in FIG. 13, the determination signal MSEL affects the second line to the fourth line, so the other lines may be at a high level or a low level.
図１４は、上記動作を示すタイミングチャートであって、これまでのタイミングチャートと異なるのは、判定信号ＭＳＥＬを用いて交流信号Ｍを反転させている。図１４において、３ライン目のコモン電圧ＶＣＯＭ３をライン反転することで、信号電圧ＶＳＩＧｎの周波数成分を低くしている。 FIG. 14 is a timing chart showing the above-described operation, and is different from the previous timing charts in that the AC signal M is inverted using the determination signal MSEL. In FIG. 14, the frequency component of the signal voltage VSIGn is lowered by inverting the common voltage VCOM3 of the third line.
１１…信号電圧生成回路、１２…コモン走査回路、１３…ゲート走査回路、２１…制御回路、２２…メモリ、２３…ＤＡＣ／出力回路、２４…レジスタ、２５…交流信号生成回路、２６…走査信号生成回路、２７…コモン電圧生成回路、９１…交流判定回路、１０１…データ記憶回路、１０２…データ比較回路 DESCRIPTION OF SYMBOLS 11 ... Signal voltage generation circuit, 12 ... Common scanning circuit, 13 ... Gate scanning circuit, 21 ... Control circuit, 22 ... Memory, 23 ... DAC / output circuit, 24 ... Register, 25 ... AC signal generation circuit, 26 ... Scanning signal Generation circuit 27 ... Common voltage generation circuit 91 ... AC determination circuit 101 ... Data storage circuit 102 ... Data comparison circuit
Claims (4)
非パーシャル表示モードで、前記映像信号のフレームごとに、前記表示素子に保持される電圧を、前記コモン電圧を基準として正極と負極とで切り替え、
パーシャル表示モードで、表示エリアの表示素子に対しては、前記映像信号のフレームごと又はラインごとに、前記表示素子に保持される電圧を、前記コモン電圧を基準として正極と負極とで切り替え、非表示エリアの表示素子に対しては、前記映像信号のフレームごとに、前記表示素子に保持される電圧を、前記コモン電圧を基準として正極と負極とで切り替え、
前記パーシャル表示モードでの前記表示エリアの表示素子に対しては、前記映像信号の表示内容に応じて、前記映像信号のフレームごとに前記表示素子に保持される電圧を切り替えるか、前記映像信号のラインごとに前記表示素子に保持される電圧を切り替えるかの何れかが選択されることを特徴とする表示装置。 A plurality of display elements arranged in a matrix, a signal voltage generation circuit for applying a signal voltage corresponding to a video signal input from the outside to the display element, and a line of the display element to which the signal voltage is to be applied In a display device comprising: a scanning circuit that scans; and a common voltage generation circuit that applies a common voltage to the display element so as to face the signal voltage.
In non-partial display mode, for each frame of the video signal, the voltage held in the display element is switched between a positive electrode and a negative electrode with reference to the common voltage,
In the partial display mode, for the display element in the display area, the voltage held in the display element is switched between the positive electrode and the negative electrode with reference to the common voltage for each frame or line of the video signal. For the display element of the display area, for each frame of the video signal, the voltage held in the display element is switched between a positive electrode and a negative electrode with reference to the common voltage,
For the display element in the display area in the partial display mode, the voltage held in the display element is switched for each frame of the video signal according to the display content of the video signal, or the video signal Any one of the switching of the voltage held in the display element for each line is selected.
前記コモン電圧生成回路が前記ハイレベルのコモン電圧と前記ローレベルのコモン電圧とを切り替えることにより、前記表示素子に保持される電圧を正極と負極とで切り替えることを特徴とする請求項１に記載の表示装置 The common voltage includes a high level common voltage and a low level common voltage,
2. The voltage held by the display element is switched between a positive electrode and a negative electrode by the common voltage generation circuit switching between the high-level common voltage and the low-level common voltage. Display device
The display according to claim 1, wherein the number of gradations of the video signal to be displayed in the display area in the partial display mode is smaller than the number of gradations of the video signal in the non-partial display mode. apparatus.
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