JP2007053161A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】膜厚の大きいSOI層に形成された高耐圧トランジスタを含む半導体装置であって、SOI層の裏面側に生じうる寄生MOSトランジスタの発生が抑制された半導体装置を提供する。
【解決手段】半導体装置は、支持基板6と、支持基板6上に設けられた絶縁層8と、絶縁層8上に設けられた半導体層10と、半導体層10に設けられた絶縁ゲート型電界効果トランジスタ100と、を含む。絶縁ゲート型電界効果トランジスタ100は、半導体層10に設けられ、絶縁層8に到達しない深さを有し、前記ソース領域110aのオフセット領域である第1不純物領域120aと、半導体層10に設けられ、前記絶縁層8に到達する深さを有し、ドレイン領域110bのオフセット領域である第2不純物領域120bと、を含む。
【選択図】 図1
【解決手段】半導体装置は、支持基板6と、支持基板6上に設けられた絶縁層8と、絶縁層8上に設けられた半導体層10と、半導体層10に設けられた絶縁ゲート型電界効果トランジスタ100と、を含む。絶縁ゲート型電界効果トランジスタ100は、半導体層10に設けられ、絶縁層8に到達しない深さを有し、前記ソース領域110aのオフセット領域である第1不純物領域120aと、半導体層10に設けられ、前記絶縁層8に到達する深さを有し、ドレイン領域110bのオフセット領域である第2不純物領域120bと、を含む。
【選択図】 図1
Description
本発明は、半導体装置およびその製造方法に関する。
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載されるICの縮小化は必須である。特に、液晶表示装置を搭載した電子機器では、その駆動用ICに対し、低電圧動作用の低耐圧トランジスタと、高電圧動作用の高耐圧トランジスタとが同一基板(同一チップ)に混載されることがある。このように、高耐圧トランジスタと低耐圧トランジスタと、を同一のSOI基板上に形成する場合、バルクのシリコン基板上にトランジスタを形成する際に得られた設計資産を活用するため、膜厚の大きいSOI層を用いて、高耐圧トランジスタは、素子分離によって完全に分離される構造とし、低耐圧トランジスタについては、バルクの設計資産を流用する技術がある(特開2004−260073号公報参照)。
特開2004−260073号公報
しかし、バルクの設計資産を流用した高耐圧トランジスタにおいて、不純物領域が絶縁層まで到達する深さを有するために、ウェルの濃度や、支持基板に加わる電圧によっては、裏面に寄生MOSトランジスタが生じてしまうことがある。このことは、半導体装置の特性に変動を与え、信頼性の低下をも招く一因となりうる。
本発明の目的は、膜厚の大きいSOI層に形成された高耐圧トランジスタを含む半導体装置であって、高耐圧トランジスタにおいて、SOI層の裏面側(絶縁層と接する側)に生じうる寄生MOSトランジスタの発生が抑制された半導体装置を提供することにある。また、本発明の他の目的は、上記寄生MOSトランジスタの発生が抑制された高耐圧トランジスタと低耐圧トランジスタを同一基板に混載することができる半導体装置の製造方法を提供することにある。
(1)本発明にかかる半導体装置は、
支持基板と、
前記支持基板上に設けられた絶縁層と、
前記絶縁層上に設けられた半導体層と、
前記半導体層に設けられた絶縁ゲート型電界効果トランジスタと、を含み、
前記絶縁ゲート型電界効果トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたドレイン領域およびソース領域と、
前記半導体層に設けられ、前記ソース領域を囲むように設けられた第1不純物領域と、
前記半導体層に設けられ、前記ドレイン領域を囲むように設けられた第2不純物領域と、を含み、
前記第1不純物領域および前記第2不純物領域の一方は、前記絶縁層に到達しない深さを有し、
前記第1不純物領域および前記第2不純物領域の他方は、前記絶縁層に到達する深さを有する。
支持基板と、
前記支持基板上に設けられた絶縁層と、
前記絶縁層上に設けられた半導体層と、
前記半導体層に設けられた絶縁ゲート型電界効果トランジスタと、を含み、
前記絶縁ゲート型電界効果トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたドレイン領域およびソース領域と、
前記半導体層に設けられ、前記ソース領域を囲むように設けられた第1不純物領域と、
前記半導体層に設けられ、前記ドレイン領域を囲むように設けられた第2不純物領域と、を含み、
前記第1不純物領域および前記第2不純物領域の一方は、前記絶縁層に到達しない深さを有し、
前記第1不純物領域および前記第2不純物領域の他方は、前記絶縁層に到達する深さを有する。
本発明にかかる半導体装置によれば、ドレイン領域のオフセット領域である第2不純物領域は、絶縁層に到達する深さを有し、ソース領域のオフセット領域である第1不純物領域は、絶縁層に到達する深さを有していない。そのため、半導体層の裏面側での寄生MOSトランジスタの発生を抑制することができる。その結果、表面側のチャネルに影響を与えることがなく、信頼性が良好な半導体装置を提供することができる。
なお、本発明において、特定のA層(以下、「A層」という。)の上方に設けられた特定のB層(以下、「B層」という。)というとき、A層の上に直接B層が設けられた場合と、A層の上に他の層を介してB層が設けられた場合とを含む意味である。
本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
(2)本発明にかかる半導体装置において、
前記半導体層に設けられたウェルと、
前記第1不純物領域および前記第2不純物領域のうち前記絶縁層に到達しない深さを有する不純物領域の下方に、前記ウェルと同じ導電型であり、不純物濃度が前記ウェルと比して大きい第3不純物領域と、を含むことができる。
前記半導体層に設けられたウェルと、
前記第1不純物領域および前記第2不純物領域のうち前記絶縁層に到達しない深さを有する不純物領域の下方に、前記ウェルと同じ導電型であり、不純物濃度が前記ウェルと比して大きい第3不純物領域と、を含むことができる。
この態様によれば、半導体層の裏面側に寄生MOSトランジスタが生じた場合であっても、寄生MOSトランジスタの閾値を高くすることができる。そのため、半導体層の表面側のチャネルに与える影響を抑制することができる。
(3)本発明にかかる半導体装置において、
前記第3不純物領域は、平面視したときに前記ゲート電極の下方のチャネル領域と重なるように設けられていることができる。
前記第3不純物領域は、平面視したときに前記ゲート電極の下方のチャネル領域と重なるように設けられていることができる。
(4)本発明にかかる半導体装置は、
支持基板と、
前記支持基板上に設けられた絶縁層と、
前記絶縁層上に設けられた半導体層と、
前記半導体層に設けられたウェルと、
前記半導体層に設けられた絶縁ゲート型電界効果トランジスタと、を含み、
前記絶縁ゲート型電界効果トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられ、前記絶縁層に到達する深さを有する第1不純物領域および第2不純物領域と、
前記ゲート電極下方のチャネル領域の下方であって、前記絶縁層と接するように形成された第3不純物領域と、を含み、
前記第3不純物領域は、前記ウェルと同じ導電型であり、
前記第3不純物領域の不純物濃度は、前記ウェルと比して大きい。
支持基板と、
前記支持基板上に設けられた絶縁層と、
前記絶縁層上に設けられた半導体層と、
前記半導体層に設けられたウェルと、
前記半導体層に設けられた絶縁ゲート型電界効果トランジスタと、を含み、
前記絶縁ゲート型電界効果トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられ、前記絶縁層に到達する深さを有する第1不純物領域および第2不純物領域と、
前記ゲート電極下方のチャネル領域の下方であって、前記絶縁層と接するように形成された第3不純物領域と、を含み、
前記第3不純物領域は、前記ウェルと同じ導電型であり、
前記第3不純物領域の不純物濃度は、前記ウェルと比して大きい。
本発明にかかる半導体装置によれば、裏面側の寄生MOSトランジスタが発生した場合であっても、寄生MOSトランジスタのチャネル領域に該当する箇所に第3不純物領域が設けられていることとなる。これによって、寄生MOSトランジスタの閾値を高くすることができる。そのため、半導体層の表面側のチャネルに与える影響を抑制することができる。その結果、信頼性が良好である半導体装置を提供することができる。
本発明にかかる半導体装置において、さらに、下記の態様をとることができる。
(5)本発明にかかる半導体装置において、
前記第3不純物領域は、前記第1不純物領域および前記第2不純物領域の少なくとも一方と接しないことができる。
前記第3不純物領域は、前記第1不純物領域および前記第2不純物領域の少なくとも一方と接しないことができる。
(6)本発明にかかる半導体装置において、
前記絶縁ゲート型電界効果トランジスタは、
前記半導体層に設けられ、前記絶縁層に到達する深さを有する素子分離絶縁層に画定された領域に設けられていることができる。
前記絶縁ゲート型電界効果トランジスタは、
前記半導体層に設けられ、前記絶縁層に到達する深さを有する素子分離絶縁層に画定された領域に設けられていることができる。
(7)本発明にかかる半導体装置において、
前記第1不純物領域は、ドレイン領域のオフセット領域であり、
前記第2不純物領域は、ソース領域のオフセット領域であることができる。
前記第1不純物領域は、ドレイン領域のオフセット領域であり、
前記第2不純物領域は、ソース領域のオフセット領域であることができる。
(8)本発明にかかる半導体装置において、
前記絶縁ゲート型電界効果トランジスタのゲート絶縁層は、
前記チャネル領域の上方に設けられた第1ゲート絶縁層と、
前記オフセット領域の上方に設けられ、前記第1ゲート絶縁層と比して膜厚の大きい第2ゲート絶縁層と、を含むことができる。
前記絶縁ゲート型電界効果トランジスタのゲート絶縁層は、
前記チャネル領域の上方に設けられた第1ゲート絶縁層と、
前記オフセット領域の上方に設けられ、前記第1ゲート絶縁層と比して膜厚の大きい第2ゲート絶縁層と、を含むことができる。
(9)本発明にかかる半導体装置において、
前記半導体層の膜厚は、500ないし2000nmであることができる。
前記半導体層の膜厚は、500ないし2000nmであることができる。
(10)本発明にかかる半導体装置の製造方法は、
(a)支持基板と該支持基板上に設けられた絶縁層と該絶縁層の上方に設けられた半導体層を準備する工程と、
(b)前記半導体層内に、前記絶縁層に到達する深さを有する第1素子分離領域を形成することにより、第1半導体部および第2半導体部を形成すること、
(c)前記第1半導体部に高耐圧トランジスタを形成し、前記第2半導体部に低耐圧トランジスタを形成する工程と、を含み、
前記工程(c)は、
(c−1)前記第1半導体部の所定の領域にオフセット領域となり、前記絶縁層に到達する深さを有する第1不純物領域および第2不純物領域を形成する工程と、
(c−2)前記第1半導体部の上方に前記高耐圧トランジスタのためのゲート絶縁層を形成する工程と、
(c−3)前記第2半導体部の上方に前記低耐圧トランジスタのためのゲート絶縁層を形成する工程と、
(c−4)前記第1半導体部の最下層に、第3不純物領域を形成する工程と、
(c−5)前記ゲート絶縁層の上方にゲート電極を形成する工程と、
(c−6)前記高耐圧トランジスタおよび前記低耐圧トランジスタのソース領域およびドレイン領域を形成する工程と、を含む。
(a)支持基板と該支持基板上に設けられた絶縁層と該絶縁層の上方に設けられた半導体層を準備する工程と、
(b)前記半導体層内に、前記絶縁層に到達する深さを有する第1素子分離領域を形成することにより、第1半導体部および第2半導体部を形成すること、
(c)前記第1半導体部に高耐圧トランジスタを形成し、前記第2半導体部に低耐圧トランジスタを形成する工程と、を含み、
前記工程(c)は、
(c−1)前記第1半導体部の所定の領域にオフセット領域となり、前記絶縁層に到達する深さを有する第1不純物領域および第2不純物領域を形成する工程と、
(c−2)前記第1半導体部の上方に前記高耐圧トランジスタのためのゲート絶縁層を形成する工程と、
(c−3)前記第2半導体部の上方に前記低耐圧トランジスタのためのゲート絶縁層を形成する工程と、
(c−4)前記第1半導体部の最下層に、第3不純物領域を形成する工程と、
(c−5)前記ゲート絶縁層の上方にゲート電極を形成する工程と、
(c−6)前記高耐圧トランジスタおよび前記低耐圧トランジスタのソース領域およびドレイン領域を形成する工程と、を含む。
(11)本発明にかかる半導体装置の製造方法は、
前記工程(c−3)は、900℃より高い温度で行われる熱処理が終了した後であって、
前記ゲート電極の形成前に行われることができる。
前記工程(c−3)は、900℃より高い温度で行われる熱処理が終了した後であって、
前記ゲート電極の形成前に行われることができる。
本発明にかかる半導体装置の製造方法によれば、高耐圧トランジスタおよび低耐圧トランジスタのゲート絶縁層の形成を終えた後に、第3不純物領域の打ち込みが行われている。そのため、第3不純物領域の形成は、各種熱拡散工程を経ることなく行われることとなり、打ち込んだ不純物が必要以上に拡散されることを抑制することができる。その結果、所望の濃度である不純物領域を所望の位置に形成することができる。
以下、本発明の実施の形態の一例について、図面を参照しつつ説明する。
1.第1の実施の形態
1.1.半導体装置
図1は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図2は、本実施の形態にかかる半導体装置のゲート電極と各種不純物領域の配置を説明するための平面図である。なお、図1は、図2のI−I線に沿った断面図である。
1.1.半導体装置
図1は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図2は、本実施の形態にかかる半導体装置のゲート電極と各種不純物領域の配置を説明するための平面図である。なお、図1は、図2のI−I線に沿った断面図である。
図1に示すように、本実施の形態の半導体装置は、支持基板6の上に、絶縁層8、半導体層10が順に積層されたSOI基板を有する。半導体層10としては、たとえば、単結晶シリコン層を用いることができる。SOI基板内には、絶縁層8に到達する深さを有する素子分離絶縁層20が形成され、素子形成領域10HVが画定されている。素子形成領域10HVには、絶縁ゲート型電界効果トランジスタ(以下「トランジスタ」ともいう。)100が形成されている。
図1に示すように、トランジスタ100は、第1ゲート絶縁層102と、第2ゲート絶縁層104と、ゲート電極106と、サイドウォール絶縁層108と、ソース領域110aと、ドレイン領域110bとを有する。さらに、ソース領域110aの下方にはソース領域110aを抱合するように第1不純物領域120aが配置され、ドレイン領域110bの下方にはドレイン領域110bを抱合するように第2不純物領域120bが設けられている。
第1ゲート絶縁層102は、チャネル領域となる第1の導電型のウェル30上に設けられている。第2ゲート絶縁層104は、第1ゲート絶縁層102の両端で、オフセット領域(後述する。)の上方に設けられている。つまり、第2ゲート絶縁層104は、少なくとも第1ゲート絶縁層102と比してその膜厚が大きい。ゲート電極106は、少なくとも第1ゲート絶縁層102上に形成されている。ゲート電極106の側面には、サイドウォール絶縁層108が設けられている。第1不純物領域120aは、ソース領域110aのオフセット領域であり、第2不純物領域120bは、ドレイン領域110bのオフセット領域となる。第1不純物領域120aおよび第2不純物領域120bは、ソース領域110aおよびドレイン領域110bと同じ導電型であり、その不純物濃度は低い領域である。第1不純物領域120aは、絶縁層8に到達しない深さを有し、第2不純物領域120bは、絶縁層8に到達する深さを有している。
さらに、図1に示すように、第1不純物領域120aの下方には、第3不純物領域130が設けられている。第3不純物領域130は、半導体層10の裏面側に生じうる寄生MOSの閾値を高くし、寄生素子が表面側のチャネルに与える影響を小さくするための不純物領域である。第3不純物領域130は、ウェル30と同一の導電型の不純物領域であり、その不純物濃度は、ウェル30と比して高くなっている。第3不純物領域130は、絶縁層8に到達するように設けられるのが好ましい。また、図2に示すように、第3不純物領域130は、平面視したときに第1不純物領域120aの周囲を囲むように設けられ、チャネル領域の一部と重なるように設けられていることができる。
本実施の形態にかかる半導体装置によれば、ドレイン領域110bのオフセット領域である第2不純物領域120bは、絶縁層8に到達する深さを有し、ソース領域110aのオフセット領域である第1不純物領域120aは、絶縁層8に到達する深さを有していないため、半導体層10の裏面側での寄生MOSトランジスタの発生を抑制することができる。そのため、表面側のチャネルに影響を与えることなく、信頼性が良好な半導体装置を提供することができる。
(変形例1)
次に、上述の実施の形態にかかる半導体装置の変形例1について、図3を参照しつつ説明する。図3は、図1に対応した断面を示す図である。本変形例1にかかる半導体装置は、第3不純物領域130の配置が上述の実施の形態と異なる例である。なお、以下の説明では、上述の実施の形態と異なる点についてのみ説明する。
次に、上述の実施の形態にかかる半導体装置の変形例1について、図3を参照しつつ説明する。図3は、図1に対応した断面を示す図である。本変形例1にかかる半導体装置は、第3不純物領域130の配置が上述の実施の形態と異なる例である。なお、以下の説明では、上述の実施の形態と異なる点についてのみ説明する。
本変形例1にかかる半導体装置では、図3に示すように、トランジスタ100は、その深さが同一である第1不純物領域120aおよび第2不純物領域120bを有する。つまり、第1不純物領域120aおよび第2不純物領域120bは、ともに絶縁層8に到達する深さを有している。さらに、第1ゲート絶縁層102の下方、つまり、チャネル領域の下方であって、絶縁層8と接するように、第3不純物領域130が設けられている。
本変形例にかかる半導体装置によれば、半導体層10の裏面側に生じうる寄生MOSトランジスタの閾値を高くすることができる。その結果、表面側のチャネルの特性に影響を与えることがなく、信頼性のよい半導体装置を提供することができる。
(変形例2)
次に、上述の実施の形態にかかる半導体装置の変形例2について、図4を参照しつつ説明する。図4は、図1に対応した断面を示す図である。なお、以下の説明では、上述の実施の形態と異なる点についてのみ説明する。
次に、上述の実施の形態にかかる半導体装置の変形例2について、図4を参照しつつ説明する。図4は、図1に対応した断面を示す図である。なお、以下の説明では、上述の実施の形態と異なる点についてのみ説明する。
図4に示す半導体装置では、トランジスタ100において、第1不純物領域120aおよび第2不純物領域120bの深さが異なる。具体的には、第1不純物領域120aは、絶縁層8に到達しない深さを有し、第2不純物領域120bは、絶縁層8に到達する深さを有している。つまり、第1不純物領域120aは、第2不純物領域120bと比して浅い深さを有する不純物領域である。
本変形例による半導体装置によれば、ソース領域110aは、絶縁層8に到達しない深さを有するため、半導体層10の裏面側での寄生MOSトランジスタの発生を抑制することができる。その結果、表面側のチャネルの特性に影響を与えることがなく、信頼性のよい半導体装置を提供することができる。また、第1不純物領域120aを、絶縁層8に到達する深さを有するようにして、第2不純物領域120bを、絶縁層8に到達しない深さを有するようにしてもよい。
1.2.半導体装置の製造方法
次に、図1に示す半導体装置の製造方法について、図5ないし図15を参照しつつ説明する。図5ないし図15は、図1に対応した断面を示し、本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。
次に、図1に示す半導体装置の製造方法について、図5ないし図15を参照しつつ説明する。図5ないし図15は、図1に対応した断面を示し、本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。
(1)まず、図5に示すように、支持基板6の上に、絶縁層8と、半導体層10とが積層されたSOI基板を準備する。半導体層10としては、たとえば、単結晶シリコン層を用いることができる。半導体層10の膜厚は、500〜2000nmであることが好ましい。
(2)ついで、図6に示すように、高耐圧トランジスタ100が形成される領域にウェル30を形成する。ウェル30は、まず、半導体層10の上に、たとえば、酸化膜からなる犠牲膜12を形成し、その後、所定のパターンを有するマスク層M1を形成する。マスク層M1としては、たとえば、レジスト層を用いることができ、公知のリソグラフィおよびエッチング技術により形成される。その後、所定の導電型の不純物を半導体層10に導入することで、ウェル30を形成することができる。不純物の導入では、必要に応じて拡散のための熱処理を行ってもよい。その後、マスク層M1は、除去される。
(3)次に、図7に示すように、トランジスタ100の第1不純物領域120aおよび第2不純物領域120bを形成する(図1参照)。この工程では、まず、図7に示すように、第1不純物領域120aおよび第2不純物領域120bが形成される領域に開口を有するマスク層M2を形成する。その後、マスク層M2をマスクとして、所定の導電型の不純物を、たとえば、イオン注入法により半導体層10に導入し、必要に応じて拡散のための熱処理を施す。これにより、第1不純物領域120aおよび第2不純物領域120bが形成される。その後、マスク層M2および犠牲膜12は、それぞれの膜質に応じた除去方法により除去される。
(4)次に、図8に示すように、半導体層10の上に、第1絶縁層14を形成する。第1絶縁層14としては、酸化シリコン膜、窒化酸化シリコン膜などを用いることができる。第1絶縁層14は、たとえば、CVD法などにより形成することができる。
ついで、第1絶縁層14の上に、ストッパ絶縁層16を形成する。ストッパ絶縁層16としては、窒化シリコン膜を形成することができる。ストッパ絶縁層16は、CVD法などにより形成することができる。ついで、ストッパ絶縁層16の上に、所定のパターンのマスク層M3を形成する。マスク層M3は、素子分離絶縁層20(図1参照)が形成される領域を含む領域に開口を有している。
(5)次に、図9に示すように、マスク層M3をマスクとして、第1絶縁層14およびストッパ絶縁層16を除去する。その後、パターニングされたストッパ絶縁層16および第1絶縁層14とをマスクとして、半導体層10をエッチングし、トレンチ18を形成する。このトレンチ18の形成では、トレンチ18の底部が、絶縁層8に到達することのないように形成する。半導体層10のエッチングは、たとえば、ドライエッチングにより行う。
(6)次に、図10に示すように、ストッパ絶縁層16を熱酸化のマスクとして、選択熱酸化を行うことにより、トレンチ18に絶縁層20aを形成する。この絶縁層は、後の工程で、さらに酸化され、素子分離絶縁層20(図1参照)となる。
(7)次に、図11に示すように、ストッパ絶縁層16の上に、所定のパターンを有するマスク層M4を形成する。マスク層M4は、ソース領域110a、ドレイン領域110bおよびチャネル領域(図1参照)が形成される領域を覆うパターンを有している。マスク層M4の形成は、上述のマスク層M1の形成と同様の方法で行うことができる。
(8)次に、図12に示すように、選択熱酸化を行う。これにより、第2ゲート絶縁層104および絶縁層8に到達する深さを有する素子分離絶縁層20を形成することができる。素子分離絶縁層20が形成されたことで、素子形成領域10HVが画定されることとなる。その後、第1絶縁層14およびストッパ絶縁層16をそれぞれの膜質に応じた除去方法により除去する。
(9)次に、図13に示すように、ゲート絶縁層となる絶縁層(図示せず)の形成を行う。絶縁層の形成は、熱酸化法により行うことができる。絶縁層としては、その膜厚が100nmないし500nmであることができる。ついで、絶縁層をパターニングすることにより、図12に示すゲート絶縁層102を形成することができる。絶縁層のパターニングは、公知のリソグラフィおよびエッチング技術により行うことができる。
(10)次に、図14に示すように、ソース領域110aおよびドレイン領域110bのイオン注入を行うための保護膜として、絶縁層202を形成する。絶縁層202は、たとえば、熱酸化法により形成することができる。ついで、第1不純物領域110aの下方、絶縁層8と接する位置に、第3不純物領域130を形成する。第3不純物領域130では、所定のパターンを有するマスク層(図示せず)を形成した後に、不純物の打ち込みを行うことで形成することができる。この工程により、その深さが異なる第1不純物領域110aの下には、第3不純物領域130が設けられ、ソース領域110aおよびドレイン領域110bとがそれぞれ、深さの異なるオフセット領域に抱合されることとなる。
(11)次に、図15に示すように、ゲート電極106の形成を行う。ゲート電極106は、全面に導電層(図示せず)を形成した後、この導電層をパターニングすることにより形成することができる。その後、全面に絶縁層(図示せず)を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極106の側面にサイドウォール絶縁層108(図1参照)が形成される。ついで、所定の導電型の不純物を公知の技術により、半導体層10に導入することにより、ソース領域110aおよびドレイン領域110bを形成する。以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
2.第2の実施の形態
次に、第2の実施の形態にかかる半導体装置について、図16を参照しつつ説明する。図16は、第2の実施の形態にかかる半導体装置を模式的に示す断面図である。第2の実施の形態にかかる半導体装置は、チャネルの導電型の異なる絶縁ゲート型電界効果トランジスタがそれぞれ形成されたCMOSトランジスタを含む半導体装置である。
次に、第2の実施の形態にかかる半導体装置について、図16を参照しつつ説明する。図16は、第2の実施の形態にかかる半導体装置を模式的に示す断面図である。第2の実施の形態にかかる半導体装置は、チャネルの導電型の異なる絶縁ゲート型電界効果トランジスタがそれぞれ形成されたCMOSトランジスタを含む半導体装置である。
図16に示すように、本実施の形態にかかる半導体装置は、支持基板6の上に絶縁層8および半導体層10が順に積層されている。半導体層10は、たとえば、単結晶シリコン層であることができる。半導体層10には、絶縁層8に到達する深さを有する素子分離絶縁層20が形成され、素子形成領域10Pおよび素子形成領域10Nが画定されている。素子形成領域10Pには、Pチャネル型のトランジスタ100Pが形成されている。素子形成領域10Nには、Nチャネル型のトランジスタ100Nが形成されている。
トランジスタ100Pの構造は、第1の実施の形態にかかる半導体装置に含まれる構造と同様である。一方、トランジスタ100Nでは、ソース領域110aとドレイン領域11bを包合するオフセット不純物領域120a、120bの深さが同一である点が、高耐圧トランジスタ100Pと異なっている。
本実施の形態にかかる半導体装置は、導電型の異なる不純物を打ち込む際には、打ち込みたくない領域をマスク層で覆った後に打ち込む点以外は、上述の第1の実施の形態にかかる半導体装置の製造方法に従って形成することができる
本実施の形態にかかる半導体装置によれば、絶縁層上の半導体層(SOI層)に形成されたCMOSトランジスタであっても、耐圧が確保され、信頼性が向上した半導体装置を提供することができる。CMOSトランジスタの場合は、支持基板を接地(0V)して、Nチャネル型のトランジスタ100Nに印加されただけの所定の電圧を印加すると、Pチャネル型のトランジスタ100Pからみたとき、支持基板6に所定の電圧値に応じた電圧差が生じてしまうこととなる。そのため、Pチャネル型のトランジスタ100Pでは、半導体層の裏面側で寄生MOSトランジスタが生じてしまうこととなる。しかし、本実施の形態にかかる半導体装置では、トランジスタ100Pは、第1の実施の形態に示す半導体装置の構造を有し、寄生素子の発生が抑制されている。その結果、信頼性の向上したCMOSトランジスタを提供することができる。
本実施の形態にかかる半導体装置によれば、絶縁層上の半導体層(SOI層)に形成されたCMOSトランジスタであっても、耐圧が確保され、信頼性が向上した半導体装置を提供することができる。CMOSトランジスタの場合は、支持基板を接地(0V)して、Nチャネル型のトランジスタ100Nに印加されただけの所定の電圧を印加すると、Pチャネル型のトランジスタ100Pからみたとき、支持基板6に所定の電圧値に応じた電圧差が生じてしまうこととなる。そのため、Pチャネル型のトランジスタ100Pでは、半導体層の裏面側で寄生MOSトランジスタが生じてしまうこととなる。しかし、本実施の形態にかかる半導体装置では、トランジスタ100Pは、第1の実施の形態に示す半導体装置の構造を有し、寄生素子の発生が抑制されている。その結果、信頼性の向上したCMOSトランジスタを提供することができる。
3.第3の実施の形態
次に、第3の実施の形態にかかる半導体装置について、図17を参照しつつ説明する。図17は、第3の実施の形態にかかる半導体装置を模式的に示す断面図である。第3の実施の形態にかかる半導体装置は、駆動電圧の異なるトランジスタが同一の基板に混載されている半導体装置の一例であり、上述の実施の形態と共通する構成・部材については、その詳細な説明を省略する。
次に、第3の実施の形態にかかる半導体装置について、図17を参照しつつ説明する。図17は、第3の実施の形態にかかる半導体装置を模式的に示す断面図である。第3の実施の形態にかかる半導体装置は、駆動電圧の異なるトランジスタが同一の基板に混載されている半導体装置の一例であり、上述の実施の形態と共通する構成・部材については、その詳細な説明を省略する。
図17に示すように、本実施の形態の半導体装置は、第1および第2の実施の形態にかかる半導体装置と同様に、支持基板6上の絶縁層8の上に設けられた半導体層10を有する。半導体層10には、その底面が絶縁層8に到達する素子分離絶縁層20が設けられている。この素子分離絶縁層20により、高耐圧トランジスタ領域10HVと、低耐圧トランジスタ領域10LVとが分離されている。また、高耐圧トランジスタ領域10HVの半導体層10の上面と、低耐圧トランジスタ領域10LVの半導体層10の上面とは、同一の高さを有する。高耐圧トランジスタ領域10HVは、高耐圧トランジスタ100が形成され、低耐圧トランジスタ領域10LVには、低耐圧トランジスタ200が形成されている。
本実施の形態にかかる半導体装置に含まれる高耐圧トランジスタ100としては、第1の実施の形態で説明した半導体装置を適用することができる。図17には、図1に示した構造のトランジスタ100を図示するが、変形例1または変形例2にかかるトランジスタ100を適用してもよい。
次に、低耐圧トランジスタ200について説明する。低耐圧トランジスタ領域10LVは、素子分離絶縁層20により画定されているが、低耐圧トランジスタ200は、低耐圧トランジスタ領域10LV中に設けられ、その底面が絶縁層8に到達しない素子分離絶縁層22により画定された領域に設けられている。
低耐圧トランジスタ200は、ゲート絶縁層202と、ゲート電極204と、サイドウォール絶縁層206と、低濃度不純物層210と、高濃度不純物層208とを有する。ゲート絶縁層202は、チャネル領域となるウェル32上に設けられている。ゲート電極204は、ゲート絶縁層202上に形成されている。サイドウォール絶縁層206は、ゲート電極204の側面に形成されている。低濃度不純物層210は、オフセット領域となる。高濃度不純物層208は、サイドウォール絶縁層108の外側に位置する半導体層に設けられ、ソース領域またはドレイン領域となる。
次に、本実施の形態にかかる半導体装置の製造方法について説明する。なお、第1の実施の形態にかかる半導体装置の製造方法と共通する工程については、詳細な説明を省略する。
(1)まず、第1の実施の形態で説明した製造方法と同様にして、高耐圧トランジススタ形成領域10HVおよび低耐圧トランジスタ領域10LVを画定するための、素子分離絶縁層20となる絶縁層20aの形成までを行う(図11参照)。
ついで、図18に示すように、ストッパ絶縁層16の上に、所定のパターンを有するマスク層M5を形成する。マスク層M5は、高耐圧トランジスタ領域10HVにおいては、ソース領域110a、ドレイン領域110bおよびチャネル領域(図1参照)が形成される領域を覆うパターンを有し、低耐圧トランジスタ領域10LVにおいては、素子分離絶縁層22(図17参照)が形成される領域以外を覆うパターンを有する。マスク層M5の形成は、上述のマスク層M1の形成と同様の方法で行うことができる。
(2)次に、図19に示すように、選択熱酸化を行う。これにより、絶縁層8に到達する深さを有する素子分離絶縁層20を形成すると共に、高耐圧トランジスタ領域10HV内においては、第2ゲート絶縁層104を、低耐圧トランジスタ領域10LV内においては、分離絶縁層22を形成することができる。その後、第1絶縁層14およびストッパ絶縁層16をそれぞれの膜質に応じた除去方法により除去する。
(3)次に、図20に示すように、ゲート絶縁層となる絶縁層(図示せず)の形成を行う。絶縁層の形成は、熱酸化法により行うことができる。絶縁層としては、その膜厚が100nmないし500nmであることができる。ついで、この絶縁層をパターニングすることにより、図20に示すようなゲート絶縁層102を形成することができる。絶縁層のパターニングは、公知のリソグラフィおよびエッチング技術により行うことができる。
(4)次に、図21に示すように、低耐圧トランジスタ200のためのゲート絶縁層202の形成を行う。ゲート絶縁層202は、たとえば、熱酸化法により形成することができる。ついで、第1不純物領域110aの下方、絶縁層8と接する位置に、第3不純物領域130を形成する。第3不純物領域130では、所定のパターンのマスク層(図示せず)を形成した後に、不純物の打ち込みを行うことで形成することができる。この工程により、その深さが異なる第1不純物領域110aの下には、第3不純物領域130が設けられ、ソース領域110aおよびドレイン領域110bとがそれぞれ、深さの異なるオフセット領域に抱合されることとなる。
(5)次に、図17に参照されるゲート電極106、204の形成を行う。ゲート電極106、204は、全面に導電層(図示せず)を形成した後、この導電層をパターニングすることにより形成することができる。その後、全面に絶縁層(図示せず)を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極106、204の側面にサイドウォール絶縁層108、206(図17参照)が形成される。ついで、所定の導電型の不純物を公知の技術により、半導体層10に導入することにより、ソース領域110aおよびドレイン領域110bと、低耐圧トランジスタ200のソース領域またはドレイン領域となる高濃度不純物層208を形成する。
以上の工程により、第3の実施の形態にかかる半導体装置を製造することができる。
本実施の形態にかかる半導体装置の製造方法によれば、高耐圧トランジスタ100および低耐圧トランジスタ200のゲート絶縁層102、202の形成を終えた後に、第3不純物領域130の打ち込みが行われている。そのため、第3不純物領域130の形成は、各種熱拡散工程を経ることなく行われることとなり、打ち込んだ不純物が必要以上の拡散されることを抑制することができる。その結果、所望の濃度である不純物領域を所望の位置に形成することができる。
4.第4の実施の形態
次に、第4の実施の形態にかかる半導体装置について、図22を参照しつつ説明する。図22は、本実施の形態にかかる半導体装置を模式的に示す平面図である。
次に、第4の実施の形態にかかる半導体装置について、図22を参照しつつ説明する。図22は、本実施の形態にかかる半導体装置を模式的に示す平面図である。
図22に示すように、本実施の形態にかかる半導体装置は、環状のゲート電極106を有する例である。環状のゲート電極106に囲まれた位置にドレイン領域110bが設けられ、環状のゲート電極106の外側には、ソース領域110aが設けられている。そして、第1の実施の形態と同様に、ソース領域110aの下方に、寄生MOSトランジスタの閾値を制御して、寄生素子の影響を抑制するための第3不純物領域130が設けられている。なお、図22では、ゲート電極106が矩形上の輪を有する形状の場合を示したが、これに限定されることなく、円形であってもよい。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成(たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
6…支持基板、 8…絶縁層、 10…半導体層、 12…犠牲膜、 14…絶縁層、 16…ストッパ絶縁層、 18…トレンチ、 20…素子分離絶縁層、20a…絶縁層 22…素子分離絶縁層、 30、32…ウェル、 100…トランジスタ、 102…ゲート絶縁層、 102…第1ゲート絶縁層、 104…第2ゲート絶縁層、 106…ゲート電極、 108…サイドウォール絶縁層、 110a…ソース領域、 110b…ドレイン領域、 120a…第1不純物領域、 120b…第2不純物領域、130…第3不純物領域、 200…低耐圧トランジスタ、 202…ゲート絶縁層、 204…ゲート電極、 206…サイドウォール絶縁層、 208…高濃度不純物層、 210…低濃度不純物層
Claims (11)
- 支持基板と、
前記支持基板上に設けられた絶縁層と、
前記絶縁層上に設けられた半導体層と、
前記半導体層に設けられた絶縁ゲート型電界効果トランジスタと、を含み、
前記絶縁ゲート型電界効果トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたドレイン領域およびソース領域と、
前記半導体層に設けられ、前記ソース領域を囲むように設けられた第1不純物領域と、
前記半導体層に設けられ、前記ドレイン領域を囲むように設けられた第2不純物領域と、を含み、
前記第1不純物領域および前記第2不純物領域の一方は、前記絶縁層に到達しない深さを有し、
前記第1不純物領域および前記第2不純物領域の他方は、前記絶縁層に到達する深さを有する、半導体装置。 - 請求項1において、
前記半導体層に設けられたウェルと、
前記絶縁層に到達しない深さを有する前記一方の不純物領域の下方に、前記ウェルと同じ導電型であり、不純物濃度が前記ウェルと比して大きい第3不純物領域と、を含む、半導体装置。 - 請求項1または2において、
前記第3不純物領域は、平面視したときに前記ゲート電極の下方のチャネル領域と重なるように設けられている、半導体装置。 - 支持基板と、
前記支持基板上に設けられた絶縁層と、
前記絶縁層上に設けられた半導体層と、
前記半導体層に設けられたウェルと、
前記半導体層に設けられた絶縁ゲート型電界効果トランジスタと、を含み、
前記絶縁ゲート型電界効果トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられ、前記絶縁層に到達する深さを有する第1不純物領域および第2不純物領域と、
前記ゲート電極下方のチャネル領域の下方であって、前記絶縁層と接するように形成された第3不純物領域と、を含み、
前記第3不純物領域は、前記ウェルと同じ導電型であり、
前記第3不純物領域の不純物濃度は、該前記ウェルと比して大きい、半導体装置。 - 請求項4において、
前記第3不純物領域は、前記第1不純物領域および前記第2不純物領域の少なくとも一方と接しない、半導体装置。 - 請求項1ないし5のいずれかにおいて、
前記絶縁ゲート型電界効果トランジスタは、
前記半導体層に設けられ、前記絶縁層に到達する深さを有する素子分離絶縁層に画定された領域に設けられている、半導体装置。 - 請求項4ないし6のいずれかにおいて、
前記第1不純物領域は、ドレイン領域のオフセット領域であり、
前記第2不純物領域は、ソース領域のオフセット領域である、半導体装置。 - 請求項1ないし7のいずれかにおいて、
前記絶縁ゲート型電界効果トランジスタのゲート絶縁層は、
前記チャネル領域の上方に設けられた第1ゲート絶縁層と、
前記オフセット領域の上方に設けられ、前記第1ゲート絶縁層と比して膜厚の大きい第2ゲート絶縁層と、を含む、半導体装置。 - 請求項1ないし8のいずれかにおいて、
前記半導体層の膜厚は、500ないし2000nmである、半導体装置。 - (a)支持基板と該支持基板上に設けられた絶縁層と該絶縁層の上方に設けられた半導体層を準備する工程と、
(b)前記半導体層内に、前記絶縁層に到達する深さを有する第1素子分離領域を形成することにより、第1半導体部および第2半導体部を形成すること、
(c)前記第1半導体部に高耐圧トランジスタを形成し、前記第2半導体部に低耐圧トランジスタを形成する工程と、を含み、
前記工程(c)は、
(c−1)前記第1半導体部の所定の領域にオフセット領域となり、前記絶縁層に到達する深さを有する第1不純物領域および第2不純物領域を形成する工程と、
(c−2)前記第1半導体部の上方に前記高耐圧トランジスタのためのゲート絶縁層を形成する工程と、
(c−3)前記第2半導体部の上方に前記低耐圧トランジスタのためのゲート絶縁層を形成する工程と、
(c−4)前記第1半導体部の最下層に、第3不純物領域を形成する工程と、
(c−5)前記ゲート絶縁層の上方にゲート電極を形成する工程と、
(c−6)前記高耐圧トランジスタおよび前記低耐圧トランジスタのソース領域およびドレイン領域を形成する工程と、を含む、半導体装置の製造方法。 - 請求項10において、
前記工程(c−3)は、900℃より高い温度で行われる熱処理が終了した後であって、
前記ゲート電極の形成前に行われる、半導体装置の製造方法。
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