JP2007036190A - 製造方法およびプリント配線基板 - Google Patents

Abstract

【課題】プリント配線基板の試作を何度も繰り返すことなく、より迅速に製造する。
【解決手段】ステップＳ１２において、プリント配線基板上に部品が配置された場合に、予め定められた規格を満たすと見込まれる値に基づいて、プリント配線基板の回路および版下を設計し、ステップＳ１５において、設計した版下を用いてプリント配線基板を作成し、ステップＳ１６において、プリント配線基板とともに作成された擬似回路パターンの差動インピーダンスを測定する。作成したプリント配線基板が予め定められた規格を満たす場合、新たにプリント配線基板とともに製造された擬似回路パターンの差動インピーダンスの値が、ステップＳ１６において測定された差動インピーダンスの値に基づいて定められた所定の範囲内の値であるか否かを判定し、製造されたプリント配線基板が良品であるか否かの検査を行う。本発明は、DVIに準拠したプリント配線基板に適用できる。
【選択図】図９

Description

本発明は製造方法およびプリント配線基板に関し、特に、プリント配線基板の設計期間を短縮することができるようにした製造方法およびプリント配線基板に関する。

従来、製造したプリント配線基板の伝送線路の特性インピーダンスまたは差動インピーダンスが、予め定められた規格を満たしているか否かの良品判定（合否判定）を行うために、基板上に設けられた擬似回路パターン（テストクーポン）の特性インピーダンスまたは差動インピーダンスの測定が行われている（特性インピーダンスコントロール、または差動インピーダンスコントロール）。例えば、測定した擬似回路パターンの特性インピーダンスの値が、予め定められた範囲内の値でない場合には、製造されたプリント配線基板は、規格を満たさない不良品として廃却される。

従来のプリント配線基板には、擬似回路パターンの特性インピーダンスを測定し易くするために、プリント配線基板を含む基板の角部に、特性インピーダンスの測定に用いられる擬似回路パターンが現れるように、基板上に擬似回路パターンを設けているものもある（例えば、特許文献１参照）。

また、近年、デジタルＡＶ機器間において、高速でデジタル信号を伝送するためのインターフェース規格として、HDMI（High Definition Multimedia Interface）やDVI（Digital Visual Interface）が知られており、HDMIおよびDVIでは、映像信号（デジタル信号）の伝送方式として、２つの差動伝送線路を用いて映像信号を伝送するTMDS（Transition Minimized Differential Signaling）方式が採用されている。

このような差動伝送線路が配置されたプリント配線基板においては、擬似回路パターンを用いた差動インピーダンスコントロールの他に、差動伝送線路上にダイオード、バリスタなどの部品を配置して静電気放電（ESD（Electro Static Discharge））による損傷を防止したり、プリント配線基板を構成する誘電体層の内部に２つの差動伝送線路が互いに重なるように並行かつ近接して配置することによりEMI（Electro Magnetic Interference）を抑制しているものもある（例えば、特許文献２参照）。

特開平８−４６３０６号公報

特開２００４−３４９４０６号公報

しかしながら、上述した技術においては、プリント配線基板の差動伝送線路上に配置された静電気放電による損傷を防止するための部品のランド（PAD）部分またはバリスタダイオードにおける静電容量による差動インピーダンスの低下や、差動伝送線路上に配置されたコモンモードフィルタまたはバリスタダイオードの特性のばらつきなどのため、HDMIまたはDVIのコンプライアンステストにおける過渡的な差動インピーダンスの規格を満たすためには、プリント配線基板の試作を何度も繰り返し行う必要があった。

また、バリスタと組み合わせてコモンモードチョークコイルを差動伝送線路上に配置することで、差動インピーダンスの低下を抑えることも可能であるが、この場合、新たにコモンモードチョークコイルを配置するため実装スペースが増えてしまい、部品のコストも上がってしまうので、プリント配線基板全体の製造コストを削減することができなかった。

さらに、差動伝送線路上のランド部分や差動伝送線路の直下層にスリットを設けることによって、差動インピーダンスの低下を抑えることも可能であるが、この場合、リターン電流がスリット部分を迂回して流れるため、リターン電流が大きくなりEMIによる影響がより大きくなるので、ノイズの抑制が困難であった。

さらに、また、差動伝送線路上のランド部分や差動伝送線路の直下層にスリットを設けた場合、スリット部分を考慮しなければならないため、精度よくシミュレーションを行うことがでなかった。したがって、何種類もの異なる版下を作成して、プリント配線基板の試作を繰り返し行わなければならず、プリント配線基板の設計期間を短縮することができなかった。

本発明はこのような状況に鑑みてなされたものであり、より確実に規格を満たすことができるようにするものである。また、プリント配線基板の試作を何度も繰り返すことなく、プリント配線基板をより迅速に製造することができるようにするものである。

本発明の第１の側面は、所定の規格に基づいて定められた、プリント配線基板の伝送線路の第１の特性を示す値よりも大きい値であって、プリント配線基板上に所定の部品が配置された場合に、プリント配線基板が規格を満たすと見込まれる第１の特性を示す値に基づいて、プリント配線基板の回路および版下を設計し、設計した版下を用いて、所定の集合基板上に、基準となるプリント配線基板である基準プリント配線基板と、基準となる第１の特性を示す値を測定するための擬似回路パターンである基準擬似回路パターンとが近接して配置されるように、基準プリント配線基板および基準擬似回路パターンを作成し、作成された基準擬似回路パターンの第１の特性を示す値を測定し、基準プリント配線基板が規格を満たす場合、新たにプリント配線基板および擬似回路パターンを製造して、新たに製造した擬似回路パターンの第１の特性を示す値を測定し、新たに製造した擬似回路パターンの第１の特性を示す値が、測定された基準擬似回路パターンの第１の特性を示す値に基づいて定められた所定の範囲内の値であるか否かを判定することにより、製造されたプリント配線基板が、規格を満たす良品であるか否かを検査する製造方法である。

この製造方法においては、伝送線路上に、伝送線路のキャパシタンス成分を増加させる部分を設けることにより、プリント配線基板の伝送線路の第１の特性を示す値を低下させることができる。

また、この製造方法においては、伝送線路のキャパシタンス成分を増加させる部分として、擬似的なランドまたはビアを設けることができる。

この製造方法においては、設計した基準プリント配線基板の伝送線路における、過渡的な第１の特性の値をTDR（Time Domain Reflectometry）シミュレーションにより求め、求められた過渡的な第１の特性の値が、予め定められた所定の範囲内の値である場合、設計した前記版下を用いて基準プリント配線基板および基準擬似回路パターンを作成し、求められた過渡的な第１の特性の値が、予め定められた所定の範囲の値でない場合、プリント配線基板の回路および版下を設計し直すようにすることができる。

本発明の第１の側面においては、所定の規格に基づいて定められた、プリント配線基板の伝送線路の第１の特性を示す値よりも大きい値であって、プリント配線基板上に所定の部品が配置された場合に、プリント配線基板が規格を満たすと見込まれる第１の特性を示す値に基づいて、プリント配線基板の回路および版下が設計され、設計された版下が用いられて、所定の集合基板上に、基準となるプリント配線基板である基準プリント配線基板と、基準となる第１の特性を示す値を測定するための擬似回路パターンである基準擬似回路パターンとが近接して配置されるように、基準プリント配線基板および基準擬似回路パターンが作成され、作成された基準擬似回路パターンの第１の特性を示す値が測定される。そして、基準プリント配線基板が規格を満たす場合、新たにプリント配線基板および擬似回路パターンが製造されて、新たに製造した擬似回路パターンの第１の特性を示す値が測定され、新たに製造した擬似回路パターンの第１の特性を示す値が、測定された基準擬似回路パターンの第１の特性を示す値に基づいて定められた所定の範囲内の値であるか否かが判定されることにより、製造されたプリント配線基板が、規格を満たす良品であるか否かが検査される。

本発明の第２の側面は、配置される部品を相互に接続する伝送線路が設けられたプリント配線基板であって、所定の集合基板上に、伝送線路の第１の特性を示す値を測定するための擬似回路パターンと接近するように配置されて製造されたプリント配線基板において、所定の規格に基づいて定められた、伝送線路の第１の特性を示す値よりも大きい値であって、部品が配置された場合に規格を満たすと見込まれる第１の特性を示す値に基づいて回路および版下が設計され、版下が用いられて予め作成された基準となる基準プリント配線基板であって、規格を満たす基準プリント配線基板とともに作成された、基準プリント配線基板の第１の特性を示す値を測定するための基準擬似回路パターンの第１の特性を示す値に基づいて定められた所定の範囲内の値に、擬似回路パターンの第１の特性を示す値がなるように製造されたプリント配線基板である。

このプリント配線基板には、プリント配線基板の伝送線路の第１の特性を示す値を低下させるように、伝送線路上に伝送線路のキャパシタンス成分を増加させる部分を設けることができる。

このプリント配線基板には、伝送線路のキャパシタンス成分を増加させる部分として、擬似的なランドまたはビアを設けることができる。

このプリント配線基板においては、プリント配線基板の回路および版下が、TDRシミュレーションにより求められた伝送線路における過渡的な第１の特性の値が予め定められた所定の範囲の値でない場合、設計し直されるようにすることができる。

本発明の第２の側面においては、プリント配線基板が、所定の規格に基づいて定められた、伝送線路の第１の特性を示す値よりも大きい値であって、部品が配置された場合に規格を満たすと見込まれる第１の特性を示す値に基づいて回路および版下が設計され、版下が用いられて予め作成された基準となる基準プリント配線基板であって、規格を満たす基準プリント配線基板とともに作成された、基準プリント配線基板の第１の特性を示す値を測定するための基準擬似回路パターンの第１の特性を示す値に基づいて定められた所定の範囲内の値に、擬似回路パターンの第１の特性を示す値がなるように製造される。

本発明によれば、プリント配線基板を製造することができる。特に、プリント配線基板の試作を何度も繰り返すことなく、プリント配線基板をより迅速に製造することができる。また、本発明によれば、より確実に規格を満たすことができる。

以下に本発明の実施の形態を説明するが、本明細書に記載の発明と、発明の実施の形態との対応関係を例示すると、次のようになる。この記載は、本明細書に記載されている発明をサポートする実施の形態が本明細書に記載されていることを確認するためのものである。従って、発明の実施の形態中には記載されているが、発明に対応するものとして、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その発明に対応するものではないことを意味するものではない。逆に、実施の形態が発明に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その発明以外の発明には対応しないものであることを意味するものでもない。

さらに、この記載は、本明細書に記載されている発明の全てを意味するものではない。換言すれば、この記載は、本明細書に記載されている発明であって、この出願では請求されていない発明の存在、すなわち、将来、分割出願されたり、補正により出現、追加される発明の存在を否定するものではない。

本発明の第１の側面は、所定の規格に基づいて定められた、プリント配線基板の伝送線路の第１の特性を示す値よりも大きい値であって、プリント配線基板上に所定の部品が配置された場合に、プリント配線基板が規格を満たすと見込まれる第１の特性を示す値に基づいて、プリント配線基板の回路および版下を設計し（例えば、図９のステップＳ１１およびステップＳ１２）、設計した版下を用いて、所定の集合基板上に、基準となるプリント配線基板である基準プリント配線基板と、基準となる第１の特性を示す値を測定するための擬似回路パターンである基準擬似回路パターンとが近接して配置されるように、基準プリント配線基板および基準擬似回路パターンを作成し（例えば、図９のステップＳ１５）、作成された基準擬似回路パターンの第１の特性を示す値を測定し（例えば、図９のステップＳ１６）、基準プリント配線基板が規格を満たす場合、新たにプリント配線基板および擬似回路パターンを製造して、新たに製造した擬似回路パターンの第１の特性を示す値を測定し（例えば、図２１のステップＳ４１およびステップＳ４２）、新たに製造した擬似回路パターンの第１の特性を示す値が、測定された基準擬似回路パターンの第１の特性を示す値に基づいて定められた所定の範囲内の値であるか否かを判定することにより、製造されたプリント配線基板が、規格を満たす良品であるか否かを検査する（例えば、図２１のステップＳ４３）製造方法である。

この製造方法においては、設計した基準プリント配線基板の伝送線路における、過渡的な第１の特性の値をTDR（Time Domain Reflectometry）シミュレーションにより求め（例えば、図９のステップＳ１３）、求められた過渡的な第１の特性の値が、予め定められた所定の範囲内の値である場合、設計した前記版下を用いて基準プリント配線基板および基準擬似回路パターンを作成し、求められた過渡的な第１の特性の値が、予め定められた所定の範囲の値でない場合、プリント配線基板の回路および版下を設計し直す（例えば、図９のステップＳ１４）ようにすることができる。

この製造方法においては、伝送線路上に、伝送線路のキャパシタンス成分を増加させる部分（例えば、図２４のランド６６５−１、ランド６６５−２、ランド６６６−１、およびランド６６６−２）を設けることにより、プリント配線基板の伝送線路の第１の特性を示す値を低下させることができる。

本発明の第２の側面は、配置される部品を相互に接続する伝送線路が設けられたプリント配線基板であって、所定の集合基板（例えば、図２の集合基板５１）上に、伝送線路の第１の特性を示す値を測定するための擬似回路パターン（例えば、図２の擬似回路パターン５２）と接近するように配置されて製造されたプリント配線基板において、所定の規格に基づいて定められた、伝送線路の第１の特性を示す値よりも大きい値であって、部品が配置された場合に規格を満たすと見込まれる第１の特性を示す値に基づいて回路および版下が設計され（例えば、図９のステップＳ１１およびステップＳ１２）、版下が用いられて予め作成された基準となる基準プリント配線基板であって、規格を満たす基準プリント配線基板とともに作成された、基準プリント配線基板の第１の特性を示す値を測定するための基準擬似回路パターンの第１の特性を示す値に基づいて定められた所定の範囲内の値に、擬似回路パターンの第１の特性を示す値がなるように製造されたプリント配線基板である。

このプリント配線基板には、プリント配線基板の伝送線路の第１の特性を示す値を低下させるように、伝送線路上に伝送線路のキャパシタンス成分を増加させる部分（例えば、図２４のランド６６５−１、ランド６６５−２、ランド６６６−１、およびランド６６６−２）を設けることができる。

このプリント配線基板においては、プリント配線基板の回路および版下が、TDRシミュレーションにより求められた伝送線路における過渡的な第１の特性の値が予め定められた所定の範囲の値でない場合、設計し直される（例えば、図９のステップＳ１１乃至ステップＳ１４）ようにすることができる。

本発明は、DVI、HDMIなどのインターフェース規格に準拠したプリント配線基板に適用することができる。

以下、図面を参照して、本発明の実施の形態について説明する。

図１は、本発明を適用した分離型のテレビジョン受像機の構成例を示す図である。

テレビジョン受像機は、例えば、チューナなどが内蔵されているメディアレシーバ１１、および液晶ディスプレイまたはプラズマディスプレイなどよりなるディスプレイ１２を含むように構成され、メディアレシーバ１１とディスプレイ１２とが、DVIに準拠したDVIケーブル１３により接続されている。

例えば、メディアレシーバ１１は、内蔵するチューナが受信した番組の映像信号を、1.48Gbps（800MHz）の伝送速度でDVIケーブル１３を介してディスプレイ１２に供給（送信）し、ディスプレイ１２は、メディアレシーバ１１から供給された映像信号を基に、映像（画像）を再生して、メディアレシーバ１１において受信された番組を表示する。

メディアレシーバ１１は、ＴＸ基板２１、ＩＣ（Integrated Circuit）２２、およびDVIコネクタ２３を含むように構成される。ＴＸ基板２１は、例えば、インターフェース規格であるDVIに準拠した４層貫通基板（プリント配線基板）であり、ＴＸ基板２１上には、ＩＣ２２およびDVIコネクタ２３が配置されている。

ＩＣ２２とDVIコネクタ２３とは、ＴＸ基板２１上に設けられた差動伝送線路である、ＴＸ２４−１、ＴＸ２４−２、ＴＸ２５−１、ＴＸ２５−２、ＴＸ２６−１、ＴＸ２６−２、CLK２７−１、およびCLK２７−２により接続されている。

ここで、ＴＸ２４−１およびＴＸ２４−２、ＴＸ２５−１およびＴＸ２５−２、並びにＴＸ２６−１およびＴＸ２６−２はそれぞれペアをなしており、ＩＣ２２は、ＴＸ２４−１およびＴＸ２４−２、ＴＸ２５−１およびＴＸ２５−２、またはＴＸ２６−１およびＴＸ２６−２を介して、TMDS方式の映像信号（差動信号）をDVIコネクタ２３に供給（送信）する。また、CLK２７−１およびCLK２７−２もペアをなしており、ＩＣ２２は、CLK２７−１およびCLK２７−２を介して、例えば、周波数が100MHz以上であるクロック信号（差動信号）をDVIコネクタ２３に供給（送信）する。

なお、以下、ＴＸ２４−１およびＴＸ２４−２からなる差動伝送線路をＴＸ２４とも称する。同様に、以下、ＴＸ２５−１およびＴＸ２５−２からなる差動伝送線路をＴＸ２５とも称し、ＴＸ２６−１およびＴＸ２６−２からなる差動伝送線路をＴＸ２６とも称する。さらに、以下、CLK２７−１およびCLK２７−２からなる差動伝送線路をCLK２７とも称する。

DVIコネクタ２３は、例えば、DVIに準拠したコネクタ（レセプタクル）であり、DVIケーブル１３に接続されている。DVIコネクタ２３は、ＩＣ２２から供給された映像信号またはクロック信号を、DVIケーブル１３を介してディスプレイ１２に供給する。

また、ディスプレイ１２は、ＲＸ基板２８、DVIコネクタ２９、およびＩＣ３０を含むように構成される。ＲＸ基板２８は、例えば、インターフェース規格であるDVIに準拠した６層貫通基板（プリント配線基板）であり、ＲＸ基板２８上には、DVIコネクタ２９およびＩＣ３０が配置されている。

DVIコネクタ２９は、DVIケーブル１３に接続されており、また、DVIコネクタ２９とＩＣ３０とは、ＲＸ基板２８上に設けられた差動伝送線路である、ＲＸ３１−１、ＲＸ３１−２、ＲＸ３２−１、ＲＸ３２−２、ＲＸ３３−１、ＲＸ３３−２、CLK３４−１、およびCLK３４−２により接続されている。

ここで、ＲＸ３１−１およびＲＸ３１−２、ＲＸ３２−１およびＲＸ３２−２、並びにＲＸ３３−１およびＲＸ３３−２はそれぞれペアをなしており、DVIコネクタ２９は、ＲＸ３１−１およびＲＸ３１−２、ＲＸ３２−１およびＲＸ３２−２、またはＲＸ３３−１およびＲＸ３３−２を介して、メディアレシーバ１１からの映像信号（差動信号）をＩＣ３０に供給（送信）する。また、CLK３４−１およびCLK３４−２もペアをなしており、DVIコネクタ２９は、CLK３４−１およびCLK３４−２を介して、メディアレシーバ１１からのクロック信号（差動信号）をＩＣ３０に供給（送信）する。

なお、以下、ＲＸ３１−１およびＲＸ３１−２からなる差動伝送線路をＲＸ３１とも称する。同様に、以下、ＲＸ３２−１およびＲＸ３２−２からなる差動伝送線路をＲＸ３２とも称し、ＲＸ３３−１およびＲＸ３３−２からなる差動伝送線路をＲＸ３３とも称する。さらに、以下、CLK３４−１およびCLK３４−２からなる差動伝送線路をCLK３４とも称する。

ＩＣ３０は、DVIコネクタ２９から供給されたTMDS方式の映像信号およびクロック信号を基に、映像（画像）を再生して、メディアレシーバ１１において受信された番組を表示させる。

メディアレシーバ１１を構成するＴＸ基板２１は、例えば、１つの集合基板に１または複数個のＴＸ基板２１が含まれるようにして製造される。そして、そのようにして製造されたＴＸ基板２１のそれぞれは、集合基板から切り離されて（切り取られて）メディアレシーバ１１に組み込まれる。

例えば、図２に示すように、１つの集合基板５１にはＴＸ基板２１が含まれており、また、集合基板５１には、例えば、集合基板５１上の１つのＴＸ基板２１の近傍に擬似回路パターン５２が設けられている。図２では、擬似回路パターン５２は、図中、ＴＸ基板２１の下側に設けられており、擬似回路パターン５２のパターン（伝送線路）として、互いに長さの等しい直線状の差動伝送線路６１−１および差動伝送線路６１−２が設けられている。

差動伝送線路６１−１および差動伝送線路６１−２は、図中、上下に平行に並ぶように設けられており、集合基板５１（ＴＸ基板２１）が製造されると、例えば、その集合基板５１に含まれている擬似回路パターン５２の差動伝送線路６１−１および差動伝送線路６１−２の差動インピーダンスが測定される。

そして、測定された擬似回路パターン５２の差動インピーダンスの値が、例えば、115Ω以上120Ω以下などの予め定められた範囲内の値である場合、集合基板５１に含まれている全て（１または複数）のＴＸ基板２１は、規格を満たす良品（合格品）として、ＴＸ基板２１上にＩＣ２２、DVIコネクタ２３などの部品が配置されて、メディアレシーバ１１に組み込まれる。このとき、例えば、図中、右上の四角形６２および四角形６３に示す位置には、それぞれ図１のＩＣ２２およびDVIコネクタ２３が配置されて固定される。

これに対して、測定された擬似回路パターン５２の差動インピーダンスの値が、予め定められた範囲内の値でない場合には、集合基板５１に含まれている全てのＴＸ基板２１は、規格を満たさない不良品（不合格品）として廃却される。

また、１つの集合基板５１には、１または複数のＴＸ基板２１および１つの擬似回路パターン５２が含まれると説明したが、１つの集合基板５１に含まれるＴＸ基板２１の数を増やすと、集合基板５１に含まれるＴＸ基板２１の差動インピーダンスの値にばらつきが生じる。すなわち、例えば、擬似回路パターン５２の近傍に位置する（設けられた）ＴＸ基板２１の差動インピーダンスの値は、擬似回路パターン５２の差動インピーダンスの値とほぼ同じ値であるとすることができるが、擬似回路パターン５２からある程度離れた位置に設けられたＴＸ基板２１の差動インピーダンスの値は、必ずしも擬似回路パターン５２の差動インピーダンスの値とほぼ同じ値となるとは限らない。

このような、ＴＸ基板２１の差動インピーダンスのばらつきを抑えるために、例えば、１つの集合基板５１に含まれる全てのＴＸ基板２１に対して、それぞれのＴＸ基板２１の近傍に擬似回路パターン５２を設けることも可能であるが、それぞれの擬似回路パターン５２の差動インピーダンスの測定などの管理工数が増えてしまうため、ＴＸ基板２１の製造コストが高くなってしまう。

そこで、１つの集合基板５１に含まれるＴＸ基板２１の数を極力少なくすることによって、ＴＸ基板２１の製造コストを抑え、かつ集合基板５１に含まれる各ＴＸ基板２１の差動インピーダンスのばらつきを抑えることができる。

なお、図２では、擬似回路パターン５２のパターンとして、差動伝送線路６１−１および差動伝送線路６１−２が設けられた構成とされているが、擬似回路パターン５２のパターンとして、１つの伝送線路（いわゆるシングルエンドの伝送線路）を設けるようにしてもよい。この場合には、例えば、擬似回路パターン５２の特性インピーダンスが測定され、測定された特性インピーダンスの値が、予め定められた範囲内の値であるか否かによって、ＴＸ基板２１が規格を満たす良品であるか否かの判定（検査）が行われる。

また、図２に示した擬似回路パターン５２の図中下側に、さらに、パターンとして１つの伝送線路（シングルエンドの伝送線路）が設けられた擬似回路パターンを、擬似回路パターン５２と並べて配置するようにしてもよい。この場合には、例えば、擬似回路パターン５２の差動インピーダンス、および擬似回路パターン５２の図中、下側に配置された擬似回路パターンの特性インピーダンスが測定され、測定された差動インピーダンスおよび特性インピーダンスの値が、それぞれ、予め定められた範囲内の値であるか否かによって、ＴＸ基板２１が規格を満たす良品であるか否かの判定が行われる。

集合基板５１に含まれている擬似回路パターン５２の差動インピーダンスが測定され、ＴＸ基板２１が規格を満たす良品であると判定されると、上述したように、ＴＸ基板２１には、ＩＣ２２、DVIコネクタ２３などの部品が配置される。

例えば、ＴＸ基板２１が、４層貫通基板である場合、ＴＸ基板２１の表面に設けられた層を第１層および第４層とし、ＴＸ基板２１の内部に設けられた層を第２層および第３層として、第１層乃至第４層がそれぞれ番号順に並ぶように設けられているとすると、第２層および第３層は、グランド層または電源層とされ、第１層および第４層にＩＣ２２、DVIコネクタ２３などの部品が配置される。

例えば、ＴＸ基板２１の第１層には、図３に示すように、ＩＣ２２、DVIコネクタ２３、抵抗９１−１乃至抵抗９１−８、およびバリスタ９２−１乃至バリスタ９２−８が配置される。

差動伝送線路であるＴＸ２４−１には、ＩＣ２２のピンをＴＸ基板２１に接続するためのランド９３−１、DVIコネクタ２３をＴＸ基板２１に接続するためのランド９４−１、および第４層と接続するためのビア（スルーホール）９５−１が設けられている。そして、ＴＸ２４−１のランド９３−１とランド９４−１との間には、抵抗９１−１および静電気放電によるメディアレシーバ１１の損傷を防止するためのバリスタ９２−１が配置されている。

すなわち、ＩＣ２２と接続されているランド９３−１には、抵抗９１−１が接続されており、抵抗９１−１のランド９３−１と接続されている端子とは異なる端子は、ビア９５−１と接続されている。さらに、ビア９５−１は、バリスタ９２−１と接続されており、バリスタ９２−１のビア９５−１と接続されている端子とは異なる端子は、ランド９４−１と接続されている。

同様に、差動伝送線路であるＴＸ２４−２、ＴＸ２５−１、ＴＸ２５−２、ＴＸ２６−１、ＴＸ２６−２、CLK２７−１、およびCLK２７−２のそれぞれには、ＩＣ２２のピンをＴＸ基板２１に接続するためのランド９３−２乃至ランド９３−８のそれぞれ、DVIコネクタ２３をＴＸ基板２１に接続するためのランド９４−２乃至ランド９４−８のそれぞれ、および第４層と接続するためのビア９５−２乃至ビア９５−８のそれぞれが設けられている。そして、ランド９３−２乃至ランド９３−８のそれぞれと、ランド９４−２乃至ランド９４−８のそれぞれとの間には、抵抗９１−２乃至抵抗９１−８のそれぞれ、および静電気放電によるメディアレシーバ１１の損傷を防止するためのバリスタ９２−２乃至バリスタ９２−８のそれぞれが配置されている。

すなわち、ＩＣ２２と接続されているランド９３−２乃至ランド９３−８のそれぞれには、抵抗９１−２乃至抵抗９１−８のそれぞれが接続されており、抵抗９１−２乃至抵抗９１−８のそれぞれの、ランド９３−２乃至ランド９３−８のそれぞれと接続されている端子とは異なる端子のそれぞれは、ビア９５−２乃至ビア９５−８のそれぞれと接続されている。さらに、ビア９５−２乃至ビア９５−８のそれぞれは、バリスタ９２−２乃至バリスタ９２−８のそれぞれと接続されており、バリスタ９２−２乃至バリスタ９２−８の、ビア９５−２乃至ビア９５−８のそれぞれと接続されている端子とは異なる端子のそれぞれは、ランド９４−２乃至ランド９４−８のそれぞれと接続されている。

また、ビア９５−１乃至ビア９５−４およびビア９５−５乃至ビア９５−８は、図４に示すように、第４層に配置されている４つのダイオードのペアからなるパッケージ１１１およびパッケージ１１２に接続されている。

すなわち、パッケージ１１１に含まれている、静電気放電による損傷を防止するための４つのダイオードのペアのそれぞれは、ビア９５−１乃至ビア９５−４のそれぞれに接続されており、パッケージ１１２に含まれている、静電気放電による損傷を防止するための４つのダイオードのペアのそれぞれは、ビア９５−５乃至ビア９５−８のそれぞれに接続されている。

したがって、ＴＸ２４−１上には、例えば、図５に示すように、抵抗９１−１、パッケージ１１１、およびバリスタ９２−１が配置される。図５では、ＴＸ２４−１には、パッケージ１１１に含まれる４つのダイオードのペアのうちの、ダイオード１３１およびダイオード１３２からなる１つのダイオードのペアが接続されている。

パッケージ１１１に含まれているダイオード１３１は、ダイオード１３１のカソードがＴＸ２４−１（ダイオード１３２のアノード）に接続され、ダイオード１３１のアノードがグランドに接続されている。また、パッケージ１１１に含まれているダイオード１３２は、ダイオード１３２のアノードがＴＸ２４−１（ダイオード１３１のカソード）に接続され、ダイオード１３２のカソードが電源に接続されている。さらに、バリスタ９２−１のＴＸ２４−１と接続されている端子とは異なる端子はグランドに接続されている。

ここで、例えば、静電気放電により、DVIコネクタ２３からノイズが侵入して、ＴＸ２４−１とダイオード１３２との接続点の電位が、ダイオード１３２が接続されている電源の電位よりも高くなった場合、ダイオード１３２によりリミッタがかけられて、ＩＣ２２の電位は電源の電位よりも高くなることはない。

また、逆に静電気放電により、DVIコネクタ２３からノイズが侵入して、ＴＸ２４−１とダイオード１３１（またはバリスタ９２−１）との接続点の電位が、ダイオード１３１に接続されているグランドの電位、またはバリスタ９２−１に接続されているグランドの電位よりも低くなった場合、ダイオード１３１またはバリスタ９２−１によってリミッタがかけられて、ＩＣ２２の電位はダイオード１３１に接続されているグランド、またはバリスタ９２−１に接続されているグランドの電位よりも低くなることはない。

このように、ＩＣ２２の電位は、常にグランドの電位から電源の電位までの間の電位となるので、ＩＣ２２は、静電気放電による損傷から保護される。なお、ビア９５−２乃至ビア９５−８のそれぞれに接続されている、パッケージ１１１またはパッケージ１１２に含まれている１つのダイオードのペアは、図５に示した、ビア９５−１（ＴＸ２４−１）に接続されているダイオード１３１およびダイオード１３２からなるダイオードのペアの構成と同様であるので、その説明は省略する。

また、ＴＸ基板２１を製造する場合と同様に、ディスプレイ１２を構成するＲＸ基板２８も、例えば、１つの集合基板に１または複数個のＲＸ基板２８が含まれるようにして製造される。そして、そのようにして製造されたＲＸ基板２８のそれぞれは、集合基板から切り離されて（切り取られて）ディスプレイ１２に組み込まれる。

例えば、図６に示すように、１つの集合基板１５１にはＲＸ基板２８が含まれており、また、集合基板１５１には、例えば、集合基板１５１上の１つのＲＸ基板２８の近傍に擬似回路パターン１５２が設けられている。図６では、擬似回路パターン１５２は、図中、ＲＸ基板２８の下側に設けられており、擬似回路パターン１５２のパターン（伝送線路）として、互いに長さの等しい直線状の差動伝送線路１６１−１および差動伝送線路１６１−２が設けられておいる。

差動伝送線路１６１−１および差動伝送線路１６１−２は、図中、上下に平行に並ぶように設けられており、集合基板１５１（ＲＸ基板２８）が製造されると、例えば、その集合基板１５１に含まれている擬似回路パターン１５２の差動伝送線路１６１−１および差動伝送線路１６１−２の差動インピーダンスが測定される。

そして、測定された擬似回路パターン１５２の差動インピーダンスの値が、例えば、115Ω以上120Ω以下などの予め定められた範囲内の値である場合、集合基板１５１に含まれている全て（１または複数）のＲＸ基板２８は、規格を満たす良品（合格品）として、ＲＸ基板２８上にDVIコネクタ２９、ＩＣ３０などの部品が配置されて、ディスプレイ１２に組み込まれる。このとき、例えば、図中、中央の四角形１６２、および四角形１６２の下側の四角形１６３に示す位置には、それぞれ図１のDVIコネクタ２９およびＩＣ３０が配置されて固定される。

これに対して、測定された擬似回路パターン１５２の差動インピーダンスの値が、予め定められた範囲内の値でない場合には、集合基板１５１に含まれている全てのＲＸ基板２８は、規格を満たさない不良品（不合格品）として廃却される。

なお、ＴＸ基板２１にける場合と同様に、１つの集合基板１５１に含まれるＲＸ基板２８の数を増やすと、集合基板１５１に含まれるＲＸ基板２８の差動インピーダンスの値にばらつきが生じるので、１つの集合基板１５１に含まれるＲＸ基板２８の数を極力少なくすることによって、ＲＸ基板２８の製造コストを抑え、かつ集合基板１５１に含まれる各ＲＸ基板２８の差動インピーダンスのばらつきを抑えることができる。

また、図６では、擬似回路パターン１５２のパターンとして、差動伝送線路１６１−１および差動伝送線路１６１−２が設けられた構成とされているが、擬似回路パターン１５２のパターンとして、１つの伝送線路（いわゆるシングルエンドの伝送線路）を設けるようにしてもよい。この場合には、例えば、擬似回路パターン１５２の特性インピーダンスが測定され、測定された特性インピーダンスの値が、予め定められた範囲内の値であるか否かによって、ＲＸ基板２８が規格を満たす良品であるか否かの判定（検査）が行われる。

さらに、図６に示した擬似回路パターン１５２の図中下側に、パターンとして１つの伝送線路（シングルエンドの伝送線路）が設けられた擬似回路パターンを、擬似回路パターン１５２と並べて配置するようにしてもよい。この場合には、例えば、擬似回路パターン１５２の差動インピーダンス、および擬似回路パターン１５２の図中、下側に配置された擬似回路パターンの特性インピーダンスが測定され、測定された差動インピーダンスおよび特性インピーダンスの値が、それぞれ、予め定められた範囲内の値であるか否かによって、ＲＸ基板２８が規格を満たす良品であるか否かの判定が行われる。

集合基板１５１に含まれている擬似回路パターン１５２の差動インピーダンスが測定され、ＲＸ基板２８が規格を満たす良品であると判定されると、ＲＸ基板２８には、DVIコネクタ２９、ＩＣ３０などの部品が配置される。

例えば、ＲＸ基板２８が、６層貫通基板である場合、ＲＸ基板２８の表面に設けられた層を第１層および第６層とし、ＲＸ基板２８の内部に設けられた層を第２層乃至第５層として、第１層乃至第６層がそれぞれ番号順に並ぶように設けられているとすると、第２層乃至第５層は、グランド層または電源層とされ、第１層および第６層にDVIコネクタ２９、ＩＣ３０などの部品が配置される。

例えば、ＲＸ基板２８の第１層には、図７に示すように、DVIコネクタ２９、ＩＣ３０、バリスタ１９１−１乃至バリスタ１９１−８、および抵抗１９２−１乃至抵抗１９２−８が配置される。

差動伝送線路であるＲＸ３１−１には、DVIコネクタ２９をＲＸ基板２８に接続するためのランド１９３−１、ＩＣ３０のピンをＲＸ基板２８に接続するためのランド１９４−１、および第６層と接続するためのビア（スルーホール）１９５−１が設けられている。そして、ＲＸ３１−１のランド１９３−１とランド１９４−１との間には、静電気放電によるディスプレイ１２の損傷を防止するためのバリスタ１９１−１および抵抗１９２−１が配置されている。

すなわち、DVIコネクタ２９と接続されているランド１９３−１には、バリスタ１９１−１が接続されており、バリスタ１９１−１のランド１９３−１と接続されている端子とは異なる端子は、ビア１９５−１と接続されている。さらに、ビア１９５−１は、抵抗１９２−１と接続されており、抵抗１９２−１のビア１９５−１と接続されている端子とは異なる端子は、ランド１９４−１と接続されている。

同様に、差動伝送線路であるＲＸ３１−２、ＲＸ３２−１、ＲＸ３２−２、ＲＸ３３−１、ＲＸ３３−２、CLK３４−１、およびCLK３４−２のそれぞれには、DVIコネクタ２９をＲＸ基板２８に接続するためのランド１９３−２乃至ランド１９３−８のそれぞれ、ＩＣ３０のピンをＲＸ基板２８に接続するためのランド１９４−２乃至ランド１９４−８のそれぞれ、および第６層と接続するためのビア１９５−２乃至ビア１９５−８のそれぞれが設けられている。そして、ランド１９３−２乃至ランド１９３−８のそれぞれと、ランド１９４−２乃至ランド１９４−８のそれぞれとの間には、静電気放電によるディスプレイ１２の損傷を防止するためのバリスタ１９１−２乃至バリスタ１９１−８のそれぞれ、および抵抗１９２−２乃至抵抗１９２−８のそれぞれが配置されている。

すなわち、DVIコネクタ２９と接続されているランド１９３−２乃至ランド１９３−８のそれぞれには、バリスタ１９１−２乃至バリスタ１９１−８のそれぞれが接続されており、バリスタ１９１−２乃至バリスタ１９１−８のそれぞれの、ランド１９３−２乃至ランド１９３−８のそれぞれと接続されている端子とは異なる端子のそれぞれは、ビア１９５−２乃至ビア１９５−８のそれぞれと接続されている。さらに、ビア１９５−２乃至ビア１９５−８のそれぞれは、抵抗１９２−２乃至抵抗１９２−８のそれぞれと接続されており、抵抗１９２−２乃至抵抗１９２−８のそれぞれの、ビア１９５−２乃至ビア１９５−８のそれぞれと接続されている端子とは異なる端子のそれぞれは、ランド１９４−２乃至ランド１９４−８のそれぞれと接続されている。

また、ビア１９５−１乃至ビア１９５−４およびビア１９５−５乃至ビア１９５−８は、図８に示すように、第６層に配置されている４つのダイオードのペアからなるパッケージ２１１およびパッケージ２１２に接続されている。

すなわち、パッケージ２１１に含まれている、静電気放電による損傷を防止するための４つのダイオードのペアのそれぞれは、ビア１９５−１乃至ビア１９５−４のそれぞれに接続されており、パッケージ２１２に含まれている、静電気放電による損傷を防止するための４つのダイオードのペアのそれぞれは、ビア１９５−５乃至ビア１９５−８のそれぞれに接続されている。なお、ビア１９５−１乃至ビア１９５−８のそれぞれに接続されている、パッケージ２１１またはパッケージ２１２に含まれている１つのダイオードのペアは、図５に示した、ビア９５−１（ＴＸ２４−１）に接続されているダイオード１３１およびダイオード１３２からなるダイオードのペアの構成と同様であるので、その説明は省略する。

以上において説明したＴＸ基板２１またはＲＸ基板２８を製造する場合には、設計者は、まず、製造しようとするプリント配線基板（ＴＸ基板２１またはＲＸ基板２８）の回路および版下の設計を行い、設計した版下を作成する。そして、設計者は、作成した版下を用いて、プリント配線基板（ＴＸ基板２１またはＲＸ基板２８）のプロトタイプを作成（試作）し、例えば、差動インピーダンスなどの、プロトタイプとして作成されたプリント配線基板の特性を評価する。

プリント配線基板（プロトタイプ）の特性の評価の結果、プリント配線基板の特性が予め定められた所定の規格を満たさない場合には、プリント配線基板の回路および版下の設計が再び行われる。一方、プリント配線基板（プロトタイプ）の特性の評価の結果、プリント配線基板の特性が予め定められた所定の規格を満たす場合には、例えば、基板製造メーカなどにおいて、設計されたプリント配線基板が量産される。

以下、図９のフローチャートを参照して、設計者がプリント配線基板の回路および版下を設計して、プリント配線基板のプロトタイプを作成する処理である、設計の処理を説明する。

ステップＳ１１において、設計者は、製造しようとするプリント配線基板の差動伝送線路の差動インピーダンスの値（以下、コントロール設定値とも称する）を設定する。例えば、設計者は、製造しようとするプリント配線基板の差動伝送線路の長さ、これまでにプリント配線基板を製造することにより経験的に得られた、プリント配線基板上に各部品が配置された場合に、プリント配線基板が予め定められた規格を満たすと見込まれる差動インピーダンスの値などを考慮して、製造しようとするプリント配線基板の差動伝送線路の差動インピーダンスの値（コントロール設定値）を設定し、プリント配線基板の層構成を決定する。

例えば、プリント配線基板として、図１に示したＴＸ基板２１を製造する場合、ＴＸ２４乃至ＴＸ２６およびCLK２７の長さ、プリント配線基板を製造することにより経験的に得られた差動インピーダンスの値、すなわち、プリント配線基板上に各部品が配置された場合に、プリント配線基板が予め定められた規格を満たすと見込まれる差動インピーダンスの値などが考慮されて、ＴＸ基板２１の差動伝送線路（例えば、ＴＸ２４乃至ＴＸ２６、およびCLK２７）の差動インピーダンスの値（コントロール設定値）が120Ωと設定される。

そして、ＴＸ基板２１の差動伝送線路の差動インピーダンスの値が、設定された120Ωとなるように、ＴＸ基板２１の層構成が決定される。ここで、ＴＸ基板２１の層構成は、例えば、差動伝送線路の幅、差動伝送線路の厚さ、ペアとなる２つの差動伝送線路の間隔、各層の間の長さ（すなわち、互いに隣り合う層と層との間の絶縁層の厚さ）、および絶縁層の誘電率の値を定めることにより決定される。

したがって、例えば、設計者は、ＴＸ基板２１の差動伝送線路の幅を100μｍとし、ペアとなる２つの差動伝送線路の間隔を250μｍとし、絶縁層の厚さを100μｍとしてＴＸ基板２１の層構成を決定する。このように、ＴＸ基板２１の差動伝送線路の幅を100μｍとし、絶縁層の厚さを100μｍとして、ＴＸ基板２１の差動伝送線路の幅および絶縁層の厚さを十分に大きい値とすることにより、差動伝送線路の幅や絶縁層の厚さのばらつきを抑えることができるので、従来、過渡的な差動インピーダンスのばらつきが、予め定められた規格に対して±15％程度であったものを±10％（実力値では±7％）程度に抑えることができる。これにより、量産による過渡的な差動インピーダンスのばらつきを抑えることができ、市場においてプリント配線基板の抜き取り検査が実施された場合における、市場不良率を低く抑えることができる。

また、ＴＸ基板２１の差動伝送線路の差動インピーダンスの値を、DVIの規格である100Ωよりもやや高めの値である、経験的に得られた120Ωと設定することによって、ＴＸ基板２１の差動伝送線路上に配置されるランド、バリスタ、ダイオードなどの静電容量成分によって低下するＴＸ基板２１の差動インピーダンスの値を押し上げる（高くする）ことができる。したがって、ＴＸ基板２１にスリットを設ける必要がなくなるので、EMIの発生を抑制することができる。

さらに、ＴＸ基板２１の各差動伝送線路が長い場合など、実装条件に応じて、例えば、差動インピーダンスの値（コントロール設定値）を115Ωとすることで、ＴＸ基板２１の差動インピーダンスの上限のばらつきを抑えることができる。

プリント配線基板では、伝送する信号の周波数が高くなると、僅かな静電容量の影響で、差動伝送線路の差動インピーダンス（または特性インピーダンス）の値が大きく変動するが、上述したように、コントロール設定値を予め定められた規格の値よりもやや高く設定し、差動伝送線路の幅や絶縁層の厚さを十分に大きい値とするなど、差動伝送線路の層構成を工夫することにより、差動インピーダンス（または特性インピーダンス）の変動を抑えることができる。したがって、ダイオードやバリスタなどを差動伝送線路上に配置することができるので、静電耐性を向上させることができ、また、800Mbps乃至10Gbps程度の伝送速度での映像信号（データ）の伝送を実現することができる。

また、例えば、プリント配線基板として、図１に示したＲＸ基板２８を製造する場合には、設計者は、ＲＸ３１乃至ＲＸ３３およびCLK３４の長さ、プリント配線基板を製造することにより経験的に得られた差動インピーダンスの値、すなわち、プリント配線基板上に各部品が配置された場合に、プリント配線基板が予め定められた規格を満たすと見込まれる差動インピーダンスの値などを考慮して、ＲＸ基板２８の差動伝送線路の差動インピーダンスの値を120Ωと設定する。

そして、ＲＸ基板２８の差動伝送線路の差動インピーダンスの値が、設定された120Ωとなるように、設計者は、例えば、ＲＸ基板２８の差動伝送線路の幅を150μｍとし、ペアとなる２つの差動伝送線路の間隔を175μｍとし、絶縁層の厚さを100μｍとしてＲＸ基板２８の層構成を決定する。

ステップＳ１１において、差動インピーダンスの値（コントロール設定値）が設定されると、ステップＳ１２において、設計者は、設定した差動インピーダンスの値に基づいて、プリント配線基板の回路および版下を設計する。例えば、図１に示したＴＸ基板２１を設計する場合、設計者は、設定した差動インピーダンスの値である120Ω、およびその値により決定された層構成に基づいて、ＴＸ基板２１上に配置する各電子部品の位置や、差動伝送線路（パターン）の引き回しなどを定めて、ＴＸ基板２１の回路および版下を設計する。また、このとき、ＴＸ基板２１上の差動伝送線路と、グランドまたは電源との間の距離を0.5mm以上とすることで、グランドまたは電源の影響による、差動伝送線路の差動インピーダンスの低下を防ぐことができる。

ステップＳ１３において、設計者は、設計した回路の過渡的な差動インピーダンスの値をTDR（Time Domain Reflectometry）シミュレーションにより求める。例えば、設計者は、設計したプリント配線基板（例えば、ＴＸ基板２１またはＲＸ基板２８）上に配置する各電子部品のシミュレーションモデルを用意する。そして、設計者は、プリント配線基板上の各ランドの静電容量を考慮し、用意したシミュレーションモデルと組み合わせてTDRシミュレーションを行い、プリント配線基板（の差動伝送線路）の過渡的な差動インピーダンスの値を求める。

ここで、プリント配線基板の過渡的な差動インピーダンスの値とは、プリント配線基板の差動伝送線路に所定のステップ信号を入力して、そのステップ信号が入力されてから、ステップ信号が差動伝送線路の終端において反射されて、入力された位置まで戻ってくるまでの期間における、差動伝送線路の差動インピーダンスの過渡特性を示す値をいう。

したがって、例えば、図２乃至図５を参照して説明したＴＸ基板２１（の回路および版下）を設計した場合、TDRシミュレーションにおいて、差動伝送線路であるＴＸ２４乃至ＴＸ２６、およびCLK２７には、DVIコネクタ２３から図１０に示すステップ信号が仮想的に入力される。

図１０において、縦軸は電圧を示し、横軸は時間を示している。ＴＸ基板２１の各差動伝送線路には、0secから100psecまでの期間に、電圧の値が0mVから243mVまで急激に立ち上がり、その後は243 mVで一定である、立ち上がり時間が100psecのステップ信号２３１、または0secから100psecまでの期間に、電圧の値が0mVから-243mVまで急激に立ち下がり、その後は-243 mVで一定である、立ち下がり時間が100psecのステップ信号２３２が入力される。

例えば、ＴＸ２４−１、ＴＸ２５−１、ＴＸ２６−１、およびCLK２７−１のそれぞれには、DVIコネクタ２３からステップ信号２３１が入力され、ＴＸ２４−２、ＴＸ２５−２、ＴＸ２６−２、およびCLK２７−２のそれぞれには、DVIコネクタ２３からステップ信号２３２が入力される。そして、ステップ信号２３１およびステップ信号２３２がDVIコネクタ２３から入力されてから、ステップ信号２３１およびステップ信号２３２がＩＣ２２において反射されて、再びDVIコネクタ２３まで戻ってくるまでの期間における、各差動伝送線路の過渡的な差動インピーダンスの値が、TDRシミュレーションにより求められる。

これにより、例えば、図１１に示す過渡的な差動インピーダンスの値が求められる。なお、図中、縦軸は差動インピーダンスの大きさを示し、横軸は時間を示している。また、曲線２５１乃至曲線２５４のそれぞれは、ＴＸ２４乃至ＴＸ２６およびCLK２７のそれぞれの過渡的な差動インピーダンスの値を示している。

100psecから1.5nsec付近までの期間における、曲線２５１乃至曲線２５４の値は、それぞれDVIコネクタ２３のピンの差動インピーダンスの値を示している。DVIコネクタ２３の形状は予め定められているので、DVIコネクタ２３のピンの差動インピーダンスの値は、DVIコネクタ２３の物理的な構造により定まる。

また、1.5nsec付近から、曲線２５１乃至曲線２５４のそれぞれの値が急激に増加し続ける付近までの期間における曲線２５１乃至曲線２５４の値は、それぞれDVIコネクタ２３を接続するためのランド（ランド９４−１乃至ランド９４−８）からＩＣ２２までの各差動伝送線路の差動インピーダンスの値を示しており、その値は各差動伝送線路上のランド、抵抗、バリスタ、ダイオードなどの影響により変動する。

例えば、曲線２５２の値は、1.87nsec前後において急激に増加し続けており、曲線２５２の1.5nsecから1.87nsecまでの期間における値が、ＴＸ２５の差動インピーダンスの値を示している。同様に、曲線２５１の1.66nsecから2.02nsecまでの期間における値が、ＴＸ２４の差動インピーダンスの値を示しており、曲線２５３の1.5nsecから2.44nsecまでの期間における値が、ＴＸ２６の差動インピーダンスの値を示しており、曲線２５４の1.5nsecから2.6nsecまでの期間における値が、CLK２７の差動インピーダンスの値を示している。

さらに、曲線２５１乃至曲線２５４のそれぞれの値が急激に増加し続けだすまでの時間、すなわち、入力されたステップ信号が、ＩＣ２２において反射されてDVIコネクタ２３まで戻ってくるまでの時間は、各差動伝送線路の長さにより定まり、例えば、図３では、ＴＸ２４乃至ＴＸ２６よりもCLK２７の長さがより長いため、図１１に示すように、曲線２５４の値が急激に増加し続けだす時刻は、曲線２５１乃至曲線２５３のそれぞれの値が急激に増加し続けだす時刻よりも遅い。

また、図１０に示したステップ信号を、図６乃至図８を参照して説明したＲＸ基板２８に入力した場合における、ＲＸ基板２８の各差動伝送線路の過渡的な差動インピーダンスの値をTDRシミュレーションにより求めると、例えば、図１２に示す差動インピーダンスの値が求められる。

なお、図中、縦軸は差動インピーダンスの大きさを示し、横軸は時間を示している。また、曲線２７１乃至曲線２７４のそれぞれは、ＲＸ３１乃至ＲＸ３３およびCLK３４のそれぞれの過渡的な差動インピーダンスの値を示している。

100psecから1.25nsec付近までの期間における、曲線２７１乃至曲線２７４の値は、それぞれDVIコネクタ２９のピンの差動インピーダンスの値を示している。DVIコネクタ２９の形状は予め定められているので、DVIコネクタ２９のピンの差動インピーダンスの値は、DVIコネクタ２９の物理的な構造により定まる。

また、1.25nsecから、曲線２７１乃至曲線２７４のそれぞれの値が急激に増加し続ける付近までの期間における曲線２７１乃至曲線２７４の値は、それぞれDVIコネクタ２９を接続するためのランド（ランド１９３−１乃至ランド１９３−８）からＩＣ３０までの各差動伝送線路の差動インピーダンスの値を示しており、その値は各差動伝送線路上のランド、抵抗、バリスタ、ダイオードなどの影響により変動する。

例えば、曲線２７２の値は、1.9nsec前後において急激に増加し続けており、曲線２７２の1.3nsecから1.9nsecまでの期間における値が、ＲＸ３２の差動インピーダンスの値を示している。同様に、曲線２７１の1.35nsecから2.0nsecまでの期間における値が、ＲＸ３１の差動インピーダンスの値を示しており、曲線２７３の1.35nsecから2.45nsecまでの期間における値が、ＲＸ３３の差動インピーダンスの値を示しており、曲線２７４の1.3nsecから2.55nsecまでの期間における値が、CLK３４の差動インピーダンスの値を示している。

さらに、曲線２７１乃至曲線２７４のそれぞれの値が急激に増加し続けだすまでの時間、すなわち、入力されたステップ信号が、ＩＣ３０において反射されてDVIコネクタ２９まで戻ってくるまでの時間は、各差動伝送線路の長さにより定まり、例えば、図７では、ＲＸ３１乃至ＲＸ３３よりもCLK３４の長さがより長いため、図１２に示すように、曲線２７４の値が急激に増加し続けだす時刻は、曲線２７１乃至曲線２７３のそれぞれの値が急激に増加し続けだす時刻よりも遅い。

このように、精度の高い各電子部品のシミュレーションモデルおよびランド部分のモデルを用いて、立ち上がり時間、およびたち下がり時間の短いステップ信号を入力した場合における、プリント配線基板のTDRシミュレーションを行うことによって、プリント配線基板の過渡的な差動インピーダンスの値の時間方向の分解能を向上させることができ、その結果、通常の伝送波形のシミュレーションによる波形解析では得られない、超GHz帯での差動伝送線路の差動インピーダンスの過渡特性を評価することができる。

また、上述したように、コントロール設定値を、予め定められた規格の値よりもやや高めの値に設定することにより、プリント配線基板の差動インピーダンスの値を高くすることができるので、プリント配線基板の層にスリットを設けたり、差動インピーダンスの低下を抑えるために、新たにコモンモードチョークコイルを配置したりする必要がなくなり、プリント配線基板の構成をより簡単な構成とすることができる。これにより、プリント配線基板のTDRシミュレーションをより精度よく行うことができる。

図９のフローチャートの説明に戻り、ステップＳ１３において、プリント配線基板の過渡的な差動インピーダンスの値を求めると、ステップＳ１４において、設計者は、TDRシミュレーションにより求めた過渡的な差動インピーダンスの値が、予め定められた目標とする値の範囲内であるか否かを判定する。

ここで、目標とする値の範囲は、例えば、プリント配線基板を製造することにより得られた経験的な値とすることができる。例えば、図１で示したＴＸ基板２１の過渡的な差動インピーダンスを、TDRシミュレーションにより求めた場合、DVIコネクタ２３を接続するためのランド（ランド９４−１乃至ランド９４−８）からＩＣ２２までの各差動伝送線路の差動インピーダンスの値が、50Ω以上120Ω以下の範囲内の値となるようにＴＸ基板２１の回路を設計とすると、実際に製造したＴＸ基板２１は、DVIのコンプライアンステストにおける過渡的な差動インピーダンスの目標値を満たすことが、本出願人により確かめられている。

したがって、例えば、図１で示したＴＸ基板２１の回路を設計する場合、設計者は、50Ω以上120Ω以下の範囲を目標とする値の範囲とする。そして、例えば、TDRシミュレーションにより、図１１に示したＴＸ基板２１の過渡的な差動インピーダンスの値が得られた場合、ＴＸ２５については、ランド９４−３またはランド９４−４からＩＣ２２までの差動インピーダンスの値、すなわち、1.5nsecから1.87nsecまでの期間における曲線２５２の値が、50Ω以上120Ω以下の範囲内の値であるとき、ステップＳ１４において、TDRシミュレーションにより求めた過渡的な差動インピーダンスの値が、予め定められた目標とする値の範囲内であると判定される。

例えば、図１１では、1.5nsecから1.87nsecまでの期間における曲線２５２の値は、50Ω以上120Ω以下の範囲内の値であり、また、曲線２５１、曲線２５３、および曲線２５４のそれぞれについても、DVIコネクタ２３を接続するためのランドからＩＣ２２までの差動インピーダンスの値が、50Ω以上120Ω以下の範囲内の値であるので、予め定められた目標とする値の範囲内であると判定される。

また、例えば、図１で示したＲＸ基板２８における場合においても、目標とする値の範囲を、50Ω以上120Ω以下の範囲とすることができ、例えば、TDRシミュレーションにより、図１２に示したＲＸ基板２８の過渡的な差動インピーダンスの値が得られた場合、曲線２７１乃至曲線２７４のそれぞれについて、DVIコネクタ２９を接続するためのランド（ランド１９３−１乃至ランド１９３−８）からＩＣ３０までの各差動伝送線路の差動インピーダンスの値が、50Ω以上120Ω以下の範囲内の値であるとき、ステップＳ１４において、TDRシミュレーションにより求めた過渡的な差動インピーダンスの値が、予め定められた目標とする値の範囲内であると判定される。

例えば、図１２では、1.3nsecから1.9nsecまでの期間における曲線２７２の値は、50Ω以上120Ω以下の範囲内の値であり、また、曲線２７１、曲線２７３、および曲線２７４のそれぞれについても、DVIコネクタ２９を接続するためのランドからＩＣ３０までの差動インピーダンスの値が、50Ω以上120Ω以下の範囲内の値であるので、予め定められた目標とする値の範囲内であると判定される。

ステップＳ１４において、TDRシミュレーションにより求めた過渡的な差動インピーダンスの値が、予め定められた目標とする値の範囲内でないと判定された場合、ステップＳ１１に戻り、上述した処理が繰り返される。例えば、ステップＳ１４において、過渡的な差動インピーダンスの値が、予め定められた目標とする値の範囲内でないと判定された場合、ステップＳ１１およびステップＳ１２において、設計者は、差動インピーダンスの値（コントロール設定値）、層構成、差動伝送線路上のランドの形状、各差動伝送線路（パターン）の引き回し、並びに差動伝送線路上に配置されるバリスタ、抵抗、およびダイオードの位置などを総合的に判断して、再びプリント配線基板の回路および版下の設計を行う。

なお、ステップＳ１４において、過渡的な差動インピーダンスの値が、予め定められた目標とする値の範囲内でないと判定された場合、ステップＳ１１ではなく、ステップＳ１２に戻るようにしてもよい。この場合には、コントロール設定値および層構成を変えずに、ランドの形状や差動伝送線路上に配置される各電子部品の位置、および各差動伝送線路の引き回しなどを変化させて、プリント配線基板の回路および版下の設計が行われる。

一方、ステップＳ１４において、TDRシミュレーションにより求めた過渡的な差動インピーダンスの値が、予め定められた目標とする値の範囲内であると判定された場合、ステップＳ１５に進み、設計者は、設計した版下を作成して、作成した版下を用いてプリント配線基板を作成する。例えば、設計者は、作成した版下を用いて、図２に示したＴＸ基板２１（集合基板５１）または図６に示したＲＸ基板２８（集合基板１５１）を作成する。

ステップＳ１６において、設計者は、プリント配線基板とともに作成された、擬似回路パターンの差動インピーダンスを測定する。例えば、図２に示したＴＸ基板２１（集合基板５１）を作成した場合、設計者は、集合基板５１上のＴＸ基板２１の近傍に設けられている擬似回路パターン５２の差動インピーダンスを測定する。

ステップＳ１７において、設計者は、作成したプリント配線基板の過渡的な差動インピーダンスを、TDR法により測定する。例えば、作成したプリント配線基板としてのＴＸ基板２１の過渡的な差動インピーダンスを測定する場合、図１３に示すように、設計者（測定者）は、オシロスコープ３０１と、アダプタ３０２とをSMAケーブル３０３−１およびSMAケーブル３０３−２で接続し、さらに、アダプタ３０２に電源３０４および測定の対象となるＴＸ基板２１を接続する。

例えば、オシロスコープ３０１は、立ち上がり時間が75psecであるステップ信号、および立下り時間が75psecであるステップ信号を生成して、生成したステップ信号、すなわち生成した差動モードのステップ信号を、SMAケーブル３０３−１またはSMAケーブル３０３−２を介してアダプタ３０２に供給（入力）する。

アダプタ３０２は、電源３０４から供給される電力により駆動し、ステップ信号の波形が劣化しないように、インピーダンスの整合を管理する。アダプタ３０２は、オシロスコープ３０１から供給されたステップ信号をＴＸ基板２１に入力する。そして、ＴＸ基板２１にステップ信号を入力すると、ステップ信号が、ＴＸ基板２１の差動伝送線路において反射されて再びアダプタ３０２に戻ってくるので、アダプタ３０２は、ＴＸ基板２１から戻ってきたステップ信号をオシロスコープ３０１に供給（入力）する。

オシロスコープ３０１は、アダプタ３０２からのステップ信号の大きさ（反射電圧の値）を測定して、測定した電圧の値を基に、ＴＸ基板２１の差動伝送線路の過渡的な特性インピーダンスを求めて、さらに、その特性インピーダンスの値を基に、過渡的な差動インピーダンスを求める。オシロスコープ３０１は、求めた過渡的な差動インピーダンスをオシロスコープ３０１のディスプレイなどに表示する。

TDR法は、分布定数線路で伝送される、入力したステップ信号の反射を利用して、伝送線路（分布定数線路）の特性インピーダンスを測定する方法であり、伝送線路上において、入力したステップ信号の反射が発生する時間からインピーダンスの空間的な分布（測定する伝送線路の長さに沿ったインピーダンスの変化）を容易に把握することができる。TDR法では、入力する高速立ち上がりステップ信号、および高速立下りステップ信号は、機能測定の高速論理信号をシミュレートし、また、オシロスコープ３０１において測定されるステップ信号の大きさ（反射電圧の値）は、インピーダンスの変化を示し、ＴＸ基板２１の差動伝送線路の特性インピーダンスの計算に利用される。

例えば、図１４Ａに示すように、オシロスコープ３０１は、パルスジェネレータ３２１を備えており、パルスジェネレータ３２１は、立ち上がり時間が75psecであるステップ信号、または立下り時間が75psecであるステップ信号を生成して、生成したステップ信号を、パルスジェネレータ３２１に接続されている抵抗３２２、およびオシロスコープ３０１に接続されているアダプタ３０２（図示せず）を介して、ＴＸ基板２１のDVIコネクタ２３から、差動伝送線路（例えば、ＴＸ２４−１、ＴＸ２４−２、ＴＸ２５−１、ＴＸ２５−２、ＴＸ２６−１、ＴＸ２６−２、CLK２７−１、またはCLK２７−２のいずれか）に入力する。

そして、オシロスコープ３０１は、矢印Ａ１１により示される、オシロスコープ３０１内の伝送線路上の抵抗３２２の図中、右側の位置（以下、位置Ａ１１と称する）におけるステップ信号の大きさ（反射電圧の値）を測定する。

例えば、位置Ａ１１にいて測定されたステップ信号の大きさ（反射電圧の値）は、図１４Ｂに示すように変化する。図１４Ｂにおいて、縦軸は電圧（反射電圧）を示し、横軸は時間を示す。図１４Ｂでは、反射電圧の値は、時刻０において０であり、時間の経過とともにステップ状に変化する。

ここで、位置Ａ１１において測定された反射電圧の値をＶとし、パルスジェネレータ３２１における電位をＶ０とし、さらに、抵抗３２２の抵抗の値をＲとし、抵抗３２２を流れる電流の大きさをＩとすると、位置Ａ１１における反射電圧の値Ｖは、式（１）で表すことができる。

Ｖ＝Ｖ０−Ｉ×Ｒ ・・・（１）

また、ＴＸ基板２１の差動伝送線路の特性インピーダンスの値をＺ０とすると、位置Ａ１１における反射電圧の値Ｖは、式（２）でも表すことができる。

Ｖ＝Ｉ×Ｚ０ ・・・（２）

したがって、式（１）または式（２）により表される反射電圧の値Ｖは、図１４Ｃに示すように、直線Ｂ１１または直線Ｂ１２により表され、直線Ｂ１１および直線Ｂ１２の交点におけるＶの値が、位置Ａ１１における反射電圧の値となる。なお、図１４Ｃにおいて、縦軸は電圧の大きさを示し、横軸は電流の大きさを示している。

また、直線Ｂ１１は、式（１）における電流の値Ｉに対する電圧の値Ｖを表す直線であり、直線Ｂ１２は、式（２）における電流の値Ｉに対する電圧の値Ｖを表す直線であるので、直線Ｂ１１と直線Ｂ１２との交点における反射電圧の値Ｖは、式（１）および式（２）から電流の値Ｉを消去することで、式（３）により表される。

Ｖ＝（Ｖ０×Ｚ０）／（Ｒ＋Ｚ０） ・・・（３）

ここで、反射電圧の値Ｖは、測定により求められ、また、抵抗の値Ｒ、およびパルスジェネレータ３２１における電位Ｖ０は、既知の値であるので、式（３）を式（４）に変形することにより、ＴＸ基板２１の特性インピーダンスの値Ｚ０を求めることができる。

Ｚ０＝（Ｖ×Ｒ）／（Ｖ０−Ｖ） ・・・（４）

このようにして、ＴＸ基板２１の差動伝送線路に入力したステップ信号の反射電圧の値を測定することにより、その差動伝送線路の特性インピーダンスを求めることができる。そして、ペアとなる差動伝送線路のそれぞれの特性インピーダンスの値を基に、差動伝送線路の差動インピーダンスを求めることができる。

例えば、ＴＸ基板２１の差動伝送線路ＴＸ２４の過渡的な差動インピーダンスを求める場合、オシロスコープ３０１は、図１３および図１４を参照して説明したように、位置Ａ１１における反射電圧の値を基に、ＴＸ２４−１の過渡的な特性インピーダンス、およびＴＸ２４−２の過渡的な特性インピーダンスを求める。そして、オシロスコープ３０１は、求められたＴＸ２４−１の過渡的な特性インピーダンス、およびＴＸ２４−２の過渡的な特性インピーダンスを基に、ＴＸ２４の過渡的な差動インピーダンスを求める。

このようにして、TDR法により、図１に示したＴＸ基板２１の過渡的な差動インピーダンスを測定すると、例えば、図１５に示す測定結果が得られる。この場合、上述したように、ＴＸ基板２１には、立ち上がり時間および立ち下がり時間が75psecであるステップ信号が入力される。

なお、図１５において、縦軸は差動インピーダンスの大きさを示し、横軸は時間を示す。また、曲線３５１乃至曲線３５４は、それぞれ、ＴＸ２４乃至ＴＸ２６、およびCLK２７の過渡的な差動インピーダンスの値を示す。さらに、点線３５５は、DVIのコンプライアンステストの規格により定められた、各時刻における過渡的な差動インピーダンスの目標値の上限を示し、点線３５６は、DVIのコンプライアンステストの規格により定められた、各時刻における過渡的な差動インピーダンスの目標値の下限を示す。

図１５において、0secから0.2nsecまでの期間における、曲線３５１乃至曲線３５４の値は、それぞれDVIコネクタ２３のピンの差動インピーダンスの値を示している。DVIコネクタ２３の形状は予め定められているので、DVIコネクタ２３のピンの差動インピーダンスの値は、DVIコネクタ２３の物理的な構造により定まる。

また、0.2nsecから、曲線３５１乃至曲線３５４のそれぞれの値が急激に増加しだすまでの期間における曲線３５１乃至曲線３５４の値は、それぞれDVIコネクタ２３を接続するためのランド（ランド９４−１乃至ランド９４−８）からＩＣ２２までの各差動伝送線路の差動インピーダンスの値を示しており、その値は各差動伝送線路上のランド、抵抗、バリスタ、ダイオードなどの影響により変動する。

例えば、曲線３５１の値は、1.0nsec付近において急激に増加しだしており、曲線３５１の0.2nsecから1.0nsecまでの期間における値が、ＴＸ２４の差動インピーダンスの値を示している。同様に、曲線３５２の0.2nsecから0.95nsecまでの期間における値が、ＴＸ２５の差動インピーダンスの値を示しており、曲線３５３の0.2nsecから0.95nsecまでの期間における値が、ＴＸ２６の差動インピーダンスの値を示しており、曲線３５４の0.2nsecから1.2nsecまでの期間における値が、CLK２７の差動インピーダンスの値を示している。

また、点線３５５により示される値は、0secから0.7nsecまでの期間は175Ωであり、0.7nsec以降は、120Ωとなっている。同様に、点線３５６により示される値は、0secから0.7nsecまでの期間は75Ωであり、0.7nsec以降は、80Ωとなっている。したがって、曲線３５１乃至曲線３５４のそれぞれの値が、0.2nsecから0.7nsecまでの期間は75Ω以上かつ175Ω以下であり、0.7nsecから、曲線３５１乃至曲線３５４のそれぞれの値が急激に増加しだすまでの期間は、80Ω以上かつ120Ω以下であれば、DVIのコンプライアンステストにおける過渡的な差動インピーダンスの目標値を満たすことになる。

図１５では、DVIコネクタ２３を接続するためのランド（ランド９４−１乃至ランド９４−８）からＩＣ２２までの曲線３５１乃至曲線３５４のそれぞれの値（差動インピーダンスの値）は、各時刻における点線３５６により示される値以上であり、かつ各時刻における点線３５５により示される値以下であるので、ＴＸ基板２１は、DVIのコンプライアンステストにおける過渡的な差動インピーダンスの目標値を満たしている。

ＴＸ基板２１の過渡的な差動インピーダンスにおける場合と同様に、TDR法により、図１に示したＲＸ基板２８の過渡的な差動インピーダンスを測定すると、例えば、図１６に示す測定結果が得られる。この場合、ＲＸ基板２８には、ＴＸ基板２１の場合と同様に、立ち上がり時間および立ち下がり時間が75psecであるステップ信号が入力される。

なお、図１６において、縦軸は差動インピーダンスの大きさを示し、横軸は時間を示す。また、曲線３８１乃至曲線３８４は、それぞれ、ＲＸ３１乃至ＲＸ３３、およびCLK３４の過渡的な差動インピーダンスの値を示す。さらに、点線３８５は、DVIのコンプライアンステストの規格により定められた、各時刻における過渡的な差動インピーダンスの目標値の上限を示し、点線３８６は、DVIのコンプライアンステストの規格により定められた、各時刻における過渡的な差動インピーダンスの目標値の下限を示す。

図１６において、0secから0.2nsecまでの期間における、曲線３８１乃至曲線３８４の値は、それぞれDVIコネクタ２９のピンの差動インピーダンスの値を示している。DVIコネクタ２９の形状は予め定められているので、DVIコネクタ２９のピンの差動インピーダンスの値は、DVIコネクタ２９の物理的な構造により定まる。

また、0.2nsecから、曲線３８１乃至曲線３８４のそれぞれの値が急激に増加しだすまでの期間における曲線３８１乃至曲線３８４の値は、それぞれDVIコネクタ２９を接続するためのランド（ランド１９３−１乃至ランド１９３−８）からＩＣ３０までの各差動伝送線路の差動インピーダンスの値を示しており、その値は各差動伝送線路上のランド、抵抗、バリスタ、ダイオードなどの影響により変動する。

例えば、曲線３８１の値は、1.0nsec付近において急激に増加しだしており、曲線３８１の0.2nsecから1.0nsecまでの期間における値が、ＲＸ３１の差動インピーダンスの値を示している。同様に、曲線３８２の0.2nsecから1.0nsecまでの期間における値が、ＲＸ３２の差動インピーダンスの値を示しており、曲線３８３の0.2nsecから1.1nsecまでの期間における値が、ＲＸ３３の差動インピーダンスの値を示しており、曲線３８４の0.2nsecから1.3nsecまでの期間における値が、CLK３４の差動インピーダンスの値を示している。

また、点線３８５により示される値は、0secから0.7nsecまでの期間は175Ωであり、0.7nsec以降は、120Ωとなっている。同様に、点線３８６により示される値は、0secから0.7nsecまでの期間は75Ωであり、0.7nsec以降は、80Ωとなっている。したがって、曲線３８１乃至曲線３８４のそれぞれの値が、0.2nsecから0.7nsecまでの期間は75Ω以上かつ175Ω以下であり、0.7nsecから、曲線３８１乃至曲線３８４のそれぞれの値が急激に増加しだすまでの期間は、80Ω以上かつ120Ω以下であれば、DVIのコンプライアンステストにおける過渡的な差動インピーダンスの目標値を満たすことになる。

図１６では、DVIコネクタ２９を接続するためのランド（ランド１９３−１乃至ランド１９３−８）からＩＣ３０までの曲線３８１乃至曲線３８４のそれぞれの値（差動インピーダンスの値）は、各時刻における点線３８６により示される値以上であり、かつ各時刻における点線３８５により示される値以下であるので、ＲＸ基板２８は、DVIのコンプライアンステストにおける過渡的な差動インピーダンスの目標値を満たしている。

図９のフローチャートの説明に戻り、ステップＳ１７において、作成したプリント配線基板の過渡的な差動インピーダンスを測定すると、ステップＳ１８において、設計者は、測定された過渡的な差動インピーダンスの値が、目標とする値の範囲内であるか否かを判定する。

例えば、ＴＸ基板２１の過渡的な差動インピーダンスを測定することにより、図１５に示した測定結果が得られた場合、目標とする値の範囲は、各時刻において、点線３５６により示される値以上であり、かつ点線３５５により示される値以下の範囲となる。図１５では、DVIコネクタ２３を接続するためのランドからＩＣ２２までの曲線３５１乃至曲線３５４のそれぞれの値が、各時刻における点線３５６により示される値以上であり、かつ各時刻における点線３５５により示される値以下であるので、測定された過渡的な差動インピーダンスの値が、目標とする値の範囲内であると判定される。

ステップＳ１８において、測定された過渡的な差動インピーダンスの値が、目標とする値の範囲内でないと判定された場合、ステップＳ１１に戻り、上述した処理が繰り返される。なお、ステップＳ１８において、測定された過渡的な差動インピーダンスの値が、目標とする値の範囲内でないと判定された場合、ステップＳ１１に戻らずに、ステップＳ１２に戻るようにしてもよく、また、ランドなどの大きさを調整するなどの処理を行った後、ステップＳ１７に戻るようにしてもよい。

一方、ステップＳ１８において、測定された過渡的な差動インピーダンスの値が、目標とする値の範囲内であると判定された場合、予め定められた規格を満たすプリント配線基板のプロトタイプを作成することができたので、設計の処理は終了する。

なお、ステップＳ１６の処理において測定された擬似回路パターンの差動インピーダンスの値は、今後、他のプリント配線基板を設計する場合に、ステップＳ１１の処理におけるコントロール設定値を設定するときに、経験的に得られた差動インピーダンスの値として用いられる。

また、ステップＳ１６の処理において測定された擬似回路パターンの差動インピーダンスの値は、作成したプリント配線基板（例えば、ＴＸ基板２１またはＲＸ基板２８）を量産する場合に、製造した集合基板に含まれる擬似回路パターンの差動インピーダンスの目標値とされる。したがって、この目標値に基づく値と、測定した擬似回路パターンの差動インピーダンスの値とを比較して、製造したプリント配線基板が規格を満たす良品であるか否かの判定（検査）を行う。

以上のようにして、経験的に得られた差動インピーダンスの値を考慮して、設計する差動インピーダンスの値（コントロール設定値）を設定し、TDRシミュレーションを行いながらプリント配線基板の回路および版下を設計する。そして、設計したプリント配線基板を作成して、プリント配線基板とともに作成された擬似回路パターンの差動インピーダンスの値を測定して、測定により得られた値を、経験的に得られた差動インピーダンスの値として、コントロール設定値を設定する場合に用いる。

このように、プリント配線基板上に各部品が配置された場合に、プリント配線基板が予め定められた規格を満たすと見込まれる、経験的に得られた差動インピーダンスの値を考慮して、コントロール設定値を設定し、精度の高いTDRシミュレーションを行うことによって、何度も試作を繰り返すことなく、予め定められた規格を満たすプリント配線基板をより迅速に作成することができる。これにより、プリント配線基板の設計期間をより短縮することができ、さらに、プリント配線基板の試作開発費用を大幅に削減することができる。

また、経験的に得られた差動インピーダンスの値を考慮して、コントロール設定値を、予め定められた規格の値よりもやや高めの値に設定することによって、プリント配線基板の過渡的な差動インピーダンスの値を高くすることができるので、差動伝送線路上に配置されるランド、バリスタ、ダイオードなどの静電容量成分による、プリント配線基板の過渡的な差動インピーダンスの低下を抑制することができる。

したがって、プリント配線基板の回路を設計する場合に、ランドの大きさ、差動伝送線路上のビア、差動伝送線路上に配置する電子部品やその大きさなどの制約なしに設計を行うことができるので、プリント配線基板の構成をより簡単な構成とすることができる。また、プリント配線基板における差動インピーダンスの低下を抑制して、プリント配線基板の性能を向上させることで、例えば、DVIケーブル１３などの性能（例えば、信号品質など）のばらつきによる不具合を補うことができる。

さらに、プリント配線基板（例えば、ＴＸ基板２１およびＲＸ基板２８）の差動インピーダンスの特性を改善することによって、差動インピーダンスの特性と相関関係にある減衰特性（アイパターン）を向上させることができる。

例えば、図１に示すＴＸ基板２１およびＲＸ基板２８に対応する、従来のＴＸ基板およびＲＸ基板において、ＴＸ基板から映像信号をＲＸ基板に伝送（送信）した場合のアイパターンのシミュレーション結果は、図１７Ａに示すように、伝送される映像信号の立ち上がり、および立下りがなまってしまい、ＲＸ基板側（ディスプレイ側）において、映像信号を正確に読み取ることができない場合があった。

なお、図１７Ａにおいて、縦軸は電圧を示し、横軸は時間を示す。また、矢印Ｅ１１により示されるアイパターンは、ペアとなる差動伝送線路のそれぞれにおいて伝送された映像信号の波形を示しており、矢印Ｅ１２により示されるアイパターンは、ペアとなる差動伝送線路のそれぞれにおいて伝送された映像信号の差分を取ることにより得られるディファレンシャル信号の波形（ディファレンシャル波形）を示している。

矢印Ｅ１１により示される映像信号の波形は、映像信号の立ち上がりおよび立下りがなまっているので（なだらかになっているので）、映像信号の波形のアイ開口は、図中、縦方向に狭くなっている。したがって、ペアとなる差動伝送線路のそれぞれにおいて伝送された映像信号から得られる、矢印Ｅ１２により示されるディファレンシャル信号の立ち上がりおよび立下りもなまったものとなり、ディファレンシャル信号の波形のアイ開口も図中、縦方向に狭くなっている。

また、DVIでは、ディファレンシャル信号が、予め定められた領域４１１（いわゆる規格のアイ、またはマスク）にかからない（領域４１１と重ならない）ようにすることが規定されている。すなわち、領域４１１は、最低限確保すべきアイ開口の領域として定められた領域を示しており、ディファレンシャル信号が、領域４１１と重なった場合、そのプリント配線基板（差動伝送線路）は、DVIの規格を満たさないものと判定される。

図１７Ａでは、矢印Ｅ１２により示されるディファレンシャル信号は、領域４１１と重なっていないが、例えば、差動伝送線路のそれぞれにおいて伝送される映像信号に200psecのジッタを加えると、図１７Ｂに示すように、ジッタが加えられた映像信号により得られるディファレンシャル信号は、領域４１１と重なってしまう。

なお、図１７Ｂにおいて、縦軸は電圧を示し、横軸は時間を示す。また、図１７Ｂにおいて、図１７Ａと対応する部分には同一の符号を付してあり、繰り返しになるのでその説明は省略する。

さらに、矢印Ｅ１３により示されるアイパターンは、図１７Ａの矢印Ｅ１１に示されるアイパターンに対応し、矢印Ｅ１３により示されるアイパターンの斜線部分は、ジッタが加えられた映像信号の波形を示している。同様に、矢印Ｅ１４により示されるアイパターンは、図１７Ａの矢印Ｅ１２に示されるアイパターンに対応し、矢印Ｅ１４により示されるアイパターンの斜線部分は、ジッタが加えられた映像信号により得られるディファレンシャル信号の波形（ディファレンシャル波形）を示している。

図１７Ｂでは、矢印Ｅ１３により示される映像信号の波形のアイ開口は、ジッタが加えられることにより、さらに図中、縦方向および横方向に狭くなっている。これにより、ペアとなる差動伝送線路のそれぞれにおいて伝送された映像信号から得られる、矢印Ｅ１４により示されるディファレンシャル信号の波形のアイ開口も、さらに図中、縦方向および横方向に狭くなっており、ジッタが加えられた映像信号により得られるディファレンシャル信号、すなわち、矢印Ｅ１４により示されるアイパターンの斜線部分は、領域４１１と重なってしまう。したがって、従来のＴＸ基板およびＲＸ基板においては、差動伝送線路、またはメディアレシーバとディスプレイとを接続するDVIケーブルなどにおいて、200psecのジッタが発生すると、伝送した映像信号を正確に読み取ることができなくなってしまう。

これに対して、図１に示すＴＸ基板２１およびＲＸ基板２８においては、例えば、ＩＣ２２から出力され、ＴＸ２４、長さが10mのDVIケーブル１３、およびＲＸ３１を介して伝送されて、ＩＣ３０に入力された映像信号のアイパターンのシミュレーション結果は、図１８Ａに示すように、伝送される映像信号の立ち上がり、および立下りがなまることなく、ＲＸ基板２８（ディスプレイ１２）において、映像信号を正確に読み取ることができる。

なお、図１８Ａにおいて、縦軸は電圧を示し、横軸は時間を示す。また、矢印Ｅ４１により示されるアイパターンは、ペアとなる差動伝送線路である、ＲＸ３１−１およびＲＸ３１−２のそれぞれからＩＣ３０に入力された映像信号の波形を示しており、矢印Ｅ４２により示されるアイパターンは、ＲＸ３１−１およびＲＸ３１−２のそれぞれからＩＣ３０に入力された映像信号の差分を取ることにより得られるディファレンシャル信号の波形（ディファレンシャル波形）を示している。

矢印Ｅ４１により示される映像信号の波形は、映像信号の立ち上がりおよび立下りがなまっていないので、映像信号の波形のアイ開口の領域として、図中、縦方向および横方向に十分に拡がった領域が確保されており、映像信号は、波形が崩れることなく伝送されることがわかる。

また、矢印Ｅ４１により示される映像信号の波形が崩れていないので、ＲＸ３１−１およびＲＸ３１−２のそれぞれからＩＣ３０に入力された映像信号から得られる、矢印Ｅ４２により示されるディファレンシャル信号の立ち上がりおよび立下りもなまっておらず、アイ開口の領域も、図中、縦方向および横方向に十分に拡がった領域となっているので、ディファレンシャル信号は、図１７Ａにおける領域４１１に対応する領域４３１とも重なっていない。

さらに、ＩＣ２２から出力され、ＴＸ２４、長さが10mのDVIケーブル１３、およびＲＸ３１を介して伝送されて、ＩＣ３０に入力される映像信号に200psecのジッタを加えた場合においても、図１８Ｂに示すように、ジッタが加えられた映像信号により得られるディファレンシャル信号は、領域４３１とは重ならず、ディスプレイ１２において、伝送されてきた映像信号を確実に読み取ることができる。

なお、図１８Ｂにおいて、縦軸は電圧を示し、横軸は時間を示す。また、図１８Ｂにおいて、図１８Ａと対応する部分には同一の符号を付してあり、繰り返しになるのでその説明は省略する。

さらに、矢印Ｅ４３により示されるアイパターンは、図１８Ａの矢印Ｅ４１に示されるアイパターンに対応し、矢印Ｅ４３により示されるアイパターンの斜線部分は、ジッタが加えられた映像信号の波形を示している。同様に、矢印Ｅ４４により示されるアイパターンは、図１８Ａの矢印Ｅ４２に示されるアイパターンに対応し、矢印Ｅ４４により示されるアイパターンの斜線部分は、ジッタが加えられた映像信号により得られるディファレンシャル信号の波形（ディファレンシャル波形）を示している。

図１８Ｂでは、矢印Ｅ４３により示される映像信号の波形のアイ開口は、ジッタが加えられることにより、図中、横方向に狭くなっている。したがって、矢印Ｅ４４により示されるディファレンシャル信号の波形のアイ開口も、図中、横方向に狭くなっているが、ジッタが加えられた映像信号により得られるディファレンシャル信号、すなわち、矢印Ｅ４４により示されるアイパターンの斜線部分は、領域４３１とは重なっていないので、ＴＸ基板２１およびＲＸ基板２８においては、ＴＸ基板２１若しくはＲＸ基板２８の差動伝送線路、またはDVIケーブル１３において、200psecのジッタが発生した場合においても、ディスプレイ１２は、メディアレシーバ１１から伝送されてきた映像信号を正確に読み取ることができる。

このように、図１８Ｂの矢印Ｅ４４により示されるアイパターンは、図１７Ｂの矢印Ｅ１４により示される従来のＴＸ基板およびＲＸ基板のアイパターンと比較して、ディファレンシャル信号の波形のアイ開口が、図中、縦方向および横方向に大きく開いているので、ＴＸ基板２１およびＲＸ基板２８では、減衰特性が大きく改善されていることが分かる。

したがって、例えば、DVIケーブル１３として、長さが10mのケーブルを用いた場合においても、映像信号を確実に伝送することができるので、イコライザＩＣなどによりアイパターン（映像信号またはディファレンシャル信号）を補正することなく、映像信号の長距離伝送を実現することができる。

また、図９のフローチャートを参照して説明した設計の処理において、HDMIに準拠したプリント配線基板（以下、HDMI基板と称する）を設計する場合には、例えば、ステップＳ１１において、差動伝送線路の差動インピーダンスの値（コントロール設定値）は、115Ωとされる。そして、ステップＳ１３の処理において、TDRシミュレーションを行うことにより、例えば、図１９に示すHDMI基板の過渡的な差動インピーダンスの値が求められる。

なお、図中、縦軸は差動インピーダンスの大きさを示し、横軸は時間を示している。また、曲線４７１は、HDMI基板のペアをなす差動伝送線路の過渡的な差動インピーダンスの値を示している。さらに、HDMI基板の差動伝送線路には、例えば、立ち上がり時間、およびたち下がり時間が100psecであるステップ信号が入力される。

100psecから600psec付近までの期間における、曲線４７１の値は、HDMIコネクタのピンの差動インピーダンスの値を示している。HDMIコネクタの形状は予め定められているので、HDMIコネクタのピンの差動インピーダンスの値は、HDMIコネクタの物理的な構造により定まる。

また、650psec付近から、950psec付近までの期間における曲線４７１の値は、差動伝送線路の差動インピーダンスの値を示しており、その値は差動伝送線路上のランド、抵抗、バリスタ、ダイオードなどの影響により変動する。

HDMI基板では、HDMIコネクタ、ランドなどのシミュレーションモデルの精度の高さや差動伝送線路の引き回しの影響などにより、TDRシミュレーションの結果は、TDR法による測定結果とほぼ同じ結果を得ることができるので、ステップＳ１４における差動インピーダンスの目標とする値の範囲を、例えば、HDMIのコンプライアンステストにおける過渡的な差動インピーダンスの規格とほぼ同じ範囲である、85Ω以上120Ω以下とすることができる。

図１９では、650psec付近から、950psec付近までの期間における曲線４７１の値は、85Ω以上かつ120Ω以下の値となっているので、設計された版下を作成して、作成した版下を用いてHDMI基板が作成される。

そして、作成したHDMI基板の過渡的な差動インピーダンスをTDR法により測定すると、例えば、図２０に示す測定結果が得られる。この場合、HDMI基板には、立ち上がり時間およびたち下がり時間が200psecであるステップ信号が入力される。

なお、図２０において、縦軸は差動インピーダンスの大きさを示し、横軸は時間を示す。また、曲線５０１および曲線５０２は、それぞれ、HDMI基板上のペアをなす差動伝送線路のそれぞれの特性インピーダンスの値を示し、曲線５０３は、曲線５０１および曲線５０２により示される特性インピーダンスの値により求められる、HDMI基板上のペアをなす差動伝送線路の差動インピーダンスの値を示す。さらに、点線５０４は、HDMIのコンプライアンステストの規格により定められた、各時刻における過渡的な差動インピーダンスの値の上限を示し、点線５０５は、HDMIのコンプライアンステストの規格により定められた、各時刻における過渡的な差動インピーダンスの値の下限を示す。

図２０において、0secから400psecまでの期間における、曲線５０１および曲線５０２の値は、HDMIコネクタのピンの特性インピーダンスの値を示している。また、400psecから1200psec付近までの期間における曲線５０１の値および曲線５０２の値は、差動伝送線路の特性インピーダンスの値を示しており、その値は差動伝送線路上のランド、抵抗、バリスタ、ダイオードなどの影響により変動している。

また、0secから400psecまでの期間における、曲線５０３の値は、HDMIコネクタのピンの差動インピーダンスの値を示している。HDMIコネクタの形状は予め定められているので、HDMIコネクタのピンの差動インピーダンスの値は、HDMIコネクタの物理的な構造により定まる。また、400psecから1200psec付近までの期間における曲線５０３の値は、差動伝送線路の差動インピーダンスの値を示しており、その値は差動伝送線路上のランド、抵抗、バリスタ、ダイオードなどの影響により変動している。

ここで、図１９に示したTDRシミュレーションの結果と、曲線５０３により示される差動インピーダンスの測定結果とを比較すると、例えば、曲線４７１（図１９）の700psecから800psec付近の値と、曲線５０３（図２０）の800psecから900psec付近の値とが90Ωとなっており、また、曲線４７１（図１９）の900psec付近の値と、曲線５０３（図２０）の1100psec付近の値とが100Ωとなっており、ほぼ相関が取れていることが分かる。

さらに、図２０では、0secから1200psecまでの期間における、曲線５０３の値は、各時刻における点線５０５により示される値（85Ω）以上であり、かつ各時刻における点線５０４により示される値（115Ω）以下であるので、HDMI基板は、HDMIのコンプライアンステストにおける過渡的な差動インピーダンスの規格を満たしている。

このように、HDMI基板を作成する場合においても、コントロール設定値を、予め定められた規格の値よりもやや高めの値に設定することによって、HDMI基板の過渡的な差動インピーダンスの値を高くすることができるので、例えば、従来、過渡的な差動インピーダンスの低下を抑えるために、差動伝送線路上に配置されていたバリスタおよびコモンモードフィルタのうち、バリスタを差動伝送線路上に配置するだけで、HDMIのコンプライアンステストにおける過渡的な差動インピーダンスの規格を満たすことができ、さらに、映像信号（高周波信号）の減衰特性（信号品質）を改善することができる。したがって、HDMI基板をより簡単な構成とすることができるので、HDMI基板の大きさをより小さくすることができるとともに、HDMI基板の製造コストを削減することができる。

例えば、従来では、HDMI基板の差動伝送線路上にコモンモードフィルタが８個、およびバリスタが１６個配置されており、コモンモードフィルタが８個で１２０円、バリスタが１６個で４２円であるとすると、従来のHDMI基板の電子部品のコストは、１６２円となる。これに対して、上述したように、コントロール設定値を規格の値よりもやや高めの値に設定して作成したHDMI基板においては、コモンモードフィルタを配置する必要がなくなり、HDMI基板上には、バリスタが１６個配置されることになるので、HDMI基板の電子部品のコストは４２円となり、１２０円だけ製造コストを削減することができる。

また、図９のフローチャートを参照して説明した、コントロール設定値を規格の値よりもやや高めの値に設定して、TDRシミュレーションを行いながらプリント配線基板を設計する方法により、４層貫通基板や６層貫通基板を作成することができるので、ビルドアップ基板を作成（製造）する場合に比べて、DVIやHDMIに準拠したプリント配線基板を安価に作成することができる。

次に、図２１のフローチャートを参照して、図９を参照して説明した設計の処理において設計されたプリント配線基板（例えば、ＴＸ基板２１またはＲＸ基板２８）を、例えば、基板製造メーカなどにおいて量産する処理である、製造の処理を説明する。

ステップＳ４１にいて、製造者は、設計したプリント配線基板を製造する。例えば、製造者は、図９のステップＳ１２において設計された版下を作成して、作成した版下を用いて、図２の集合基板５１を製造することにより、ＴＸ基板２１を製造する。

ステップＳ４２において、製造者は、プリント配線基板とともに製造された擬似回路パターンの差動インピーダンスを測定する。例えば、図２に示した集合基板５１（ＴＸ基板２１）を製造した場合、製造者は、集合基板５１上のＴＸ基板２１の近傍に設けられている擬似回路パターン５２の差動インピーダンスを測定する。

ステップＳ４３において、製造者は、測定された擬似回路パターンの差動インピーダンスの値が、予め定められた目標とする値の範囲内であるか否かを判定する。例えば、差動インピーダンスの目標とする値の範囲は、図９のステップＳ１６において測定された擬似回路パターンの差動インピーダンスの値に基づいて定められる。例えば、図２の集合基板５１を製造した場合、図９のステップＳ１６において測定された擬似回路パターン５２の差動インピーダンスの値に基づいて、目標とする値の範囲は115Ω以上120Ω以下の範囲と定められる。

すなわち、図９のステップＳ１６において測定された、擬似回路パターンの差動インピーダンスの値は、規格を満たすプリント配線基板とともに作成された擬似回路パターンの差動インピーダンスの値であるので、この擬似回路パターンの差動インピーダンスの値に基づいて、目標とする値の範囲を定めることにより、ステップＳ４１の処理において製造したプリント配線基板が、予め定められた規格を満たすか否かをより確実に判定することができる。

ステップＳ４３において、測定された擬似回路パターンの差動インピーダンスの値が、目標とする値の範囲内であると判定された場合、製造したプリント配線基板は、規格を満たす良品であるので、ステップＳ４４に進む。

ステップＳ４４において、製造者は、製造されたプリント配線基板上にバリスタ、抵抗、ダイオードなどの各部品を配置し、プリント配線基を組み立てて、製造の処理は終了する。

一方、ステップＳ４３において、測定された擬似回路パターンの差動インピーダンスの値が、目標とする値の範囲内でないと判定された場合、製造したプリント配線基板は、規格を満たさない不良品であるので、ステップＳ４５に進み、製造者は、製造したプリント配線基板を廃却する。

そして、ステップＳ４６において、製造者は、規格を満たすプリント配線基板を製造するために、プリント配線基板の差動伝送線路の層構成を調整し、処理はステップＳ４１に戻り、上述した処理が繰り返される。

例えば、ステップＳ４６において、製造者は、設定されているコントロール設定値（図９のステップＳ１１において設定されたコントロール設定値）が変化しないように（コントロール設定値を固定して）、プリント配線基板の差動伝送線路の幅、差動伝送線路の厚さ、ペアとなる２つの差動伝送線路の間隔、絶縁層の厚さ、および絶縁層の誘電率の値を調整する（変化させる）ことによって、プリント配線基板の差動伝送線路の層構成を調整する。そして、層構成が調整されると、ステップＳ４１に戻り、新たにプリント配線基板が製造される。

このようにして、製造者は、規格を満たすプリント配線基板（プロトタイプ）とともに作成された擬似回路パターンの差動インピーダンスの値を基に定められた値の範囲を、擬似回路パターンの差動インピーダンスの目標とする値の範囲として、プリント配線基板を製造し、プリント配線基板とともに製造された擬似回路パターンの差動インピーダンスを測定して、製造したプリント配線基板が、予め定められた規格を満たす良品であるか否かの判定（検査）を行う。

このように、規格を満たすプリント配線基板とともに作成された擬似回路パターンの差動インピーダンスの値を、製造したプリント配線基板が、良品であるか否かの判定に用いることにより、製造したプリント配線基板が、予め定められた規格を満たすか否かをより確実に判定することができる。

ところで、HDMIに準拠したプリント配線基板（HDMI基板）を設計する場合に、図９のステップＳ１１において定められる差動伝送線路の差動インピーダンスの値であるコントロール設定値は、TDRシミュレーションの結果や、実際に作成されたHDMI基板の過渡的な差動インピーダンスの測定結果などによって経験的に定められ、その値は各HDMI基板によって異なる。HDMI基板のコントロール設定値は、例えば105Ω以上120Ω以下の値とされる。

図２２は、４層貫通基板であるHDMI基板の第１層の配線の例を示す図である。

図２２に示すHDMI基板であるＰＱ基板５３１の第１層には、ＩＣ５４１、HDMIコネクタ５４２、HDMIコネクタ５４３、抵抗５４４−１乃至抵抗５４４−８、抵抗５４５−１乃至抵抗５４５−８、バリスタ５４６−１乃至バリスタ５４６−８、およびバリスタ５４７−１乃至バリスタ５４７−８が配置されている。

差動伝送線路５５１−１乃至差動伝送線路５５４−２のそれぞれには、ＩＣ５４１のピンをＰＱ基板５３１に接続するためのランド５５５−１乃至ランド５５５−８、HDMIコネクタ５４２をＰＱ基板５３１に接続するためのランド５５６−１乃至ランド５５６−８、および第４層と接続するためのビア５５７−１乃至ビア５５７−８のそれぞれが設けられている。ここで、差動伝送線路５５１−１乃至差動伝送線路５５４−２のそれぞれにおける、ランド５５６−１乃至ランド５５６−８からビア５５７−１乃至ビア５５７−８までの部分はＰＱ基板５３１の第４層に設けられている。

また、差動伝送線路５５１−１乃至差動伝送線路５５４−２のそれぞれのランド５５５−１乃至ランド５５５−８とランド５５６−１乃至ランド５５６−８との間には、抵抗５４４−１乃至抵抗５４４−８および静電気放電による損傷を防止するためのバリスタ５４６−１乃至バリスタ５４６−８のそれぞれが配置されている。

すなわち、ＩＣ５４１と接続されているランド５５５−１乃至ランド５５５−８のそれぞれには、抵抗５４４−１乃至抵抗５４４−８が接続されており、抵抗５４４−１乃至抵抗５４４−８のランド５５５−１乃至ランド５５５−８と接続されている端子とは異なる端子は、ビア５５７−１乃至ビア５５７−８と接続されている。さらに、ビア５５７−１乃至ビア５５７−８は、バリスタ５４６−１乃至バリスタ５４６−８と接続されている。

なお、以下、差動伝送線路５５１−１および差動伝送線路５５１−２、差動伝送線路５５２−１および差動伝送線路５５２−２、差動伝送線路５５３−１および差動伝送線路５５３−２、並びに差動伝送線路５５４−１および差動伝送線路５５４−２のそれぞれを個々に区別する必要のない場合、単に差動伝送線路５５１、差動伝送線路５５２、差動伝送線路５５３、および差動伝送線路５５４と称する。

同様に、差動伝送線路５５８−１乃至差動伝送線路５６１−２のそれぞれには、ＩＣ５４１のピンをＰＱ基板５３１に接続するためのランド５６２−１乃至ランド５６２−８、HDMIコネクタ５４３をＰＱ基板５３１に接続するためのランド５６３−１乃至ランド５６３−８、および第４層と接続するためのビア５６４−１乃至ビア５６４−８のそれぞれが設けられている。ここで、差動伝送線路５５８−１乃至差動伝送線路５６１−２のそれぞれにおける、ランド５６３−１乃至ランド５６３−８からビア５６４−１乃至ビア５６４−８までの部分はＰＱ基板５３１の第４層に設けられている。

また、差動伝送線路５５８−１乃至差動伝送線路５６１−２のそれぞれのランド５６２−１乃至ランド５６２−８とランド５６３−１乃至ランド５６３−８との間には、抵抗５４５−１乃至抵抗５４５−８および静電気放電による損傷を防止するためのバリスタ５４７−１乃至バリスタ５４７−８のそれぞれが配置されている。

すなわち、ＩＣ５４１と接続されているランド５６２−１乃至ランド５６２−８のそれぞれには、抵抗５４５−１乃至抵抗５４５−８が接続されており、抵抗５４５−１乃至抵抗５４５−８のランド５６２−１乃至ランド５６２−８と接続されている端子とは異なる端子は、ビア５６４−１乃至ビア５６４−８と接続されている。さらに、ビア５６４−１乃至ビア５６４−８は、バリスタ５４７−１乃至バリスタ５４７−８と接続されている。

なお、以下、差動伝送線路５５８−１および差動伝送線路５５８−２、差動伝送線路５５９−１および差動伝送線路５５９−２、差動伝送線路５６０−１および差動伝送線路５６０−２、並びに差動伝送線路５６１−１および差動伝送線路５６１−２のそれぞれを個々に区別する必要のない場合、単に差動伝送線路５５８、差動伝送線路５５９、差動伝送線路５６０、および差動伝送線路５６１と称する。

図２２に示した差動伝送線路５５１乃至差動伝送線路５５４、および差動伝送線路５５８乃至差動伝送線路５６１のそれぞれの差動インピーダンスの値が115ΩとなるようにＰＱ基板５３１の回路を設計し、設計した回路の過渡的な差動インピーダンスの値をTDRシミュレーションにより求めると、例えば、図２３に示す結果が得られる。

ここで、HDMIコネクタ５４２およびHDMIコネクタ５４３から、差動伝送線路５５１乃至差動伝送線路５５４および差動伝送線路５５８乃至差動伝送線路５６１には、立ち上がり時間および立下り時間が100psecであるステップ信号が仮想的に入力される。また、ＰＱ基板５３１では、図９のステップＳ１４における差動インピーダンスの目標とする値の範囲は70Ω以上120Ω以下とされる。

図２３において、縦軸は差動インピーダンスの大きさを示し、横軸は時間を示している。また、曲線５９１乃至曲線５９８のそれぞれは、差動伝送線路５５１乃至差動伝送線路５５４および差動伝送線路５５８乃至差動伝送線路５６１のそれぞれの過渡的な差動インピーダンスの値を示している。

100psecから480psec付近までの期間における、曲線５９１乃至曲線５９８のそれぞれの値は、HDMIコネクタ５４２またはHDMIコネクタ５４３のピンの差動インピーダンスの値を示している。HDMIコネクタの形状は予め定められているので、HDMIコネクタ５４２およびHDMIコネクタ５４３のピンの差動インピーダンスの値は、HDMIコネクタの物理的な構造により定まる。

また、480psec付近から曲線５９１乃至曲線５９８のそれぞれの値が急激に増加し続ける付近までの期間における曲線５９１乃至曲線５９８の値は、それぞれHDMIコネクタ５４２またはHDMIコネクタ５４３を接続するためのランドからＩＣ５４１までの各差動伝送線路の差動インピーダンスの値を示しており、その値は各差動伝送線路上のランド、抵抗、バリスタ、ビアなどの影響により変動する。

例えば、440psec付近から740psec付近までの期間における曲線５９３の値は、HDMIコネクタ５４２を接続するためのランド５５６−５およびランド５５６−６から、ビア５５７−５およびビア５５７−６までの部分の差動伝送線路５５３−１および差動伝送線路５５３−２の差動インピーダンスの値を示している。また、740psec付近から1.16nsec付近までの期間における曲線５９３の値は、ビア５５７−５およびビア５５７−６からＩＣ５４１までの部分の差動伝送線路５５３−１および差動伝送線路５５３−２の差動インピーダンスの値を示している。

480psec付近から曲線５９１乃至曲線５９８のそれぞれの値が急激に増加し続ける付近までの期間における曲線５９１乃至曲線５９８の値のうち、最も小さい値は、860psec付近における曲線５９６の値、すなわち69Ωであり、最も大きい値は、960psec付近における曲線５９１の値、すなわち116Ωとなっている。

したがって、ＰＱ基板５３１の各差動伝送線路の過渡的な差動インピーダンスの値は、ほぼ目標とする値の範囲である70Ω以上120Ω以下の範囲内にあり、実際に作成するＰＱ基板５３１は、HDMIのコンプライアンステストにおける過渡的な差動インピーダンスの規格を満たすと見込むことができる。

ところで、基板上に配置される各部品の位置はHDMI基板ごとに異なるので、差動伝送線路の長さもHDMI基板ごとに異なり、HDMI基板の設計時におけるコントロール設定値も各部品が配置される位置に応じて変化させる必要がある。

例えば、図２４に示すHDMI基板であるＢ１基板６３１では、基板上のHDMIコネクタの位置が図２２に示したＰＱ基板５３１における場合よりも、よりＩＣに近い位置に配置されている。

６層貫通基板であるＢ１基板６３１の第１層には、図２４に示すようにＩＣ６４１、HDMIコネクタ６４２、HDMIコネクタ６４３、抵抗６４４−１乃至抵抗６４４−８、抵抗６４５−１乃至抵抗６４５−８、バリスタ６４６−１乃至バリスタ６４６−８、およびバリスタ６４７−１乃至バリスタ６４７−８が配置されている。

差動伝送線路６５１−１乃至差動伝送線路６５４−２のそれぞれには、ＩＣ６４１のピンをＢ１基板６３１に接続するためのランド６５５−１乃至ランド６５５−８、HDMIコネクタ６４２をＢ１基板６３１に接続するためのランド６５６−１乃至ランド６５６−８、および第６層と接続するためのビア６５７−１乃至ビア６５７−８のそれぞれが設けられている。ここで、差動伝送線路６５１−１乃至差動伝送線路６５４−２のそれぞれにおける、ランド６５６−１乃至ランド６５６−８からビア６５７−１乃至ビア６５７−８までの部分はＢ１基板６３１の第６層に設けられている。

また、差動伝送線路６５１−１乃至差動伝送線路６５４−２のそれぞれのランド６５５−１乃至ランド６５５−８とランド６５６−１乃至ランド６５６−８との間には、抵抗６４４−１乃至抵抗６４４−８および静電気放電による損傷を防止するためのバリスタ６４６−１乃至バリスタ６４６−８のそれぞれが配置されている。

すなわち、ＩＣ６４１と接続されているランド６５５−１乃至ランド６５５−８のそれぞれには、抵抗６４４−１乃至抵抗６４４−８が接続されており、抵抗６４４−１乃至抵抗６４４−８のランド６５５−１乃至ランド６５５−８と接続されている端子とは異なる端子は、ビア６５７−１乃至ビア６５７−８と接続されている。さらに、ビア６５７−１乃至ビア６５７−８は、バリスタ６４６−１乃至バリスタ６４６−８と接続されている。

なお、以下、差動伝送線路６５１−１および差動伝送線路６５１−２、差動伝送線路６５２−１および差動伝送線路６５２−２、差動伝送線路６５３−１および差動伝送線路６５３−２、並びに差動伝送線路６５４−１および差動伝送線路６５４−２のそれぞれを個々に区別する必要のない場合、単に差動伝送線路６５１、差動伝送線路６５２、差動伝送線路６５３、および差動伝送線路６５４と称する。

同様に、差動伝送線路６５８−１乃至差動伝送線路６６１−２のそれぞれには、ＩＣ６４１のピンをＢ１基板６３１に接続するためのランド６６２−１乃至ランド６６２−８、HDMIコネクタ６４３をＢ１基板６３１に接続するためのランド６６３−１乃至ランド６６３−８、および第６層と接続するためのビア６６４−１乃至ビア６６４−８のそれぞれが設けられている。ここで、差動伝送線路６５８−１乃至差動伝送線路６６１−２のそれぞれにおける、ランド６６３−１乃至ランド６６３−８からビア６６４−１乃至ビア６６４−８までの部分はＢ１基板６３１の第６層に設けられている。

また、差動伝送線路６５８−１乃至差動伝送線路６６１−２のそれぞれのランド６６２−１乃至ランド６６２−８とランド６６３−１乃至ランド６６３−８との間には、抵抗６４５−１乃至抵抗６４５−８および静電気放電による損傷を防止するためのバリスタ６４７−１乃至バリスタ６４７−８のそれぞれが配置されている。

すなわち、ＩＣ６４１と接続されているランド６６２−１乃至ランド６６２−８のそれぞれには、抵抗６４５−１乃至抵抗６４５−８が接続されており、抵抗６４５−１乃至抵抗６４５−８のランド６６２−１乃至ランド６６２−８と接続されている端子とは異なる端子は、ビア６６４−１乃至ビア６６４−８と接続されている。さらに、ビア６６４−１乃至ビア６６４−８は、バリスタ６４７−１乃至バリスタ６４７−８と接続されている。

なお、以下、差動伝送線路６５８−１および差動伝送線路６５８−２、差動伝送線路６５９−１および差動伝送線路６５９−２、差動伝送線路６６０−１および差動伝送線路６６０−２、並びに差動伝送線路６６１−１および差動伝送線路６６１−２のそれぞれを個々に区別する必要のない場合、単に差動伝送線路６５８、差動伝送線路６５９、差動伝送線路６６０、および差動伝送線路６６１と称する。

さらに、Ｂ１基板６３１では、差動伝送線路６５１−１における抵抗６４４−１とバリスタ６４６−１の間、差動伝送線路６５１−２における抵抗６４４−２とバリスタ６４６−２の間、差動伝送線路６６０−１における抵抗６４５−５とバリスタ６４７−５の間、および差動伝送線路６６０−２における抵抗６４５−６とバリスタ６４７−６の間には、それぞれ、擬似的なランドであるランド６６５−１乃至ランド６６６−２が設けられている。

ここで、擬似的なランド（PAD）とは、プリント配線基板上に設けられたランドであって、実際にはプリント配線基板に部品を半田付けして接続するためには用いられないランドをいう。すなわち、本来プリント配線基板上に設けられたランドには、ランドをコーティングしているレジストが除去された後、所定の部品が配置される。そしてランド上に配置された部品が半田付けされることにより、プリント配線基板に固定されるが、ここでいう擬似的なランドは、例えばレジストによりコーティングされたままの状態とされ、そのランド上に部品が配置されて半田付けされることもない。

HDMI基板においてHDMIコネクタが配置される位置は、その基板の大きさや形などの物理的要因によってほぼ決まってしまい、Ｂ１基板６３１においては、HDMIコネクタ６４２およびHDMIコネクタ６４３は、ＩＣ６４１に接近した位置に配置されている。そのため、Ｂ１基板６３１では、差動伝送線路６５１および差動伝送線路６６０の長さが、他の差動伝送線路と比較して長くなっている。差動伝送線路が長くなると、差動伝送線路のインダクタンス成分が増加するので、それに伴って差動伝送線路の差動インピーダンスの値は高くなる。

そこで、他の差動伝送線路よりも長い差動伝送線路６５１および差動伝送線路６６０のそれぞれに擬似的なランド６６５−１乃至ランド６６６−２のそれぞれを設けて、差動伝送線路６５１および差動伝送線路６６０のキャパシタンス成分を増加させることにより、結果的に差動伝送線路６５１および差動伝送線路６６０の差動インピーダンスの値の上昇を抑制することができる。換言すれば、ランド６６５−１乃至ランド６６６−２のそれぞれにおける静電容量により、差動インピーダンスを低下させることができる。

なお、擬似的なランド６６５−１乃至ランド６６６−２のそれぞれは、任意の形状および大きさとすることができる。例えば、いわゆる1005サイズ、すなわち横1mm×縦0.5mmの大きさの部品をプリント配線基板に固定するために差動伝送線路に設けられる２つの長方形状のランドのうちの片方を、擬似的なランド６６５−１乃至ランド６６６−２のそれぞれとして差動伝送線路に設けることができる。

また、擬似的なランドの大きさは、その他、いわゆる0605サイズ、1608サイズ、2005サイズ、3125サイズの部品を固定するために設けられるランドの大きさとするようにしてもよい。さらに、擬似的なランド６６５−１乃至ランド６６６−２のそれぞれの形状は、長方形状の他、円形状、正方形状などとしてもよい。

差動伝送線路６５１および差動伝送線路６６０に設けられた擬似的なランド６６５−１乃至ランド６６６−２のそれぞれの形状、大きさを変化させることで、ランド６６５−１乃至ランド６６６−２のそれぞれのキャパシタンス成分の大きさを調整することができる。これにより差動伝送線路６５１および差動伝送線路６６０の差動インピーダンスの値を調整することができる。

また、擬似的なランド６６５−１乃至ランド６６６−２のそれぞれが、レジストによりコーティングされたままの状態にすると説明したが、ランド６６５−１乃至ランド６６６−２のレジストが除去されるようにし、ランド６６５−１乃至ランド６６６−２のそれぞれに半田が付着されるようにしてもよい。そのような場合には、擬似的なランド６６５−１乃至ランド６６６−２のそれぞれに付着する半田の量、すなわち半田の厚みを調整することにより差動伝送線路６５１および差動伝送線路６６０の差動インピーダンスの値を調整することができる。

さらに、擬似的なランド６６５−１乃至ランド６６６−２を、それぞれランド６５６−１とバリスタ６４６−１との間、ランド６５６−２とバリスタ６４６−２との間、ランド６６３−５とバリスタ６４７−５との間、およびランド６６３−６とバリスタ６４７−６との間に設けるようにしてもよい。但し、バリスタ６４６−１乃至バリスタ６４７−６のそれぞれは静電対策、すなわち静電気放電による損傷を防止するために設けられているのでランド６５６−１乃至ランド６６３−６のそれぞれと直接接続されることが望ましい。

さらに、また、図２４に示した擬似的なランド６６５−１乃至ランド６６６−２を設けずに、差動伝送線路６５１乃至差動伝送線路６５４、および差動伝送線路６５８乃至差動伝送線路６６１のそれぞれの差動インピーダンスの値（コントロール設定値）が115ΩとなるようにＢ１基板６３１を設計し、設計した回路の過渡的な差動インピーダンスの値をTDRシミュレーションにより求めると、例えば、図２５に示す結果が得られる。

ここで、HDMIコネクタ６４２およびHDMIコネクタ６４３から、差動伝送線路６５１乃至差動伝送線路６５４および差動伝送線路６５８乃至差動伝送線路６６１には、立ち上がり時間および立下り時間が100psecであるステップ信号が仮想的に入力される。また、Ｂ１基板６３１では、図９のステップＳ１４における差動インピーダンスの目標とする値の範囲は70Ω以上120Ω以下とされる。

図２５において、縦軸は差動インピーダンスの大きさを示し、横軸は時間を示している。また、曲線６９１乃至曲線６９８のそれぞれは、差動伝送線路６５１乃至差動伝送線路６５４および差動伝送線路６５８乃至差動伝送線路６６１のそれぞれの過渡的な差動インピーダンスの値を示している。

100psecから480psec付近までの期間における、曲線６９１乃至曲線６９８のそれぞれの値は、HDMIコネクタ６４２またはHDMIコネクタ６４３のピンの差動インピーダンスの値を示している。

また、480psec付近から曲線６９１乃至曲線６９８のそれぞれの値が急激に増加し続ける付近までの期間における曲線６９１乃至曲線６９８の値は、それぞれHDMIコネクタ６４２またはHDMIコネクタ６４３を接続するためのランドからＩＣ６４１までの各差動伝送線路の差動インピーダンスの値を示している。

例えば、600psec付近から680psec付近までの期間における曲線６９３の値は、HDMIコネクタ６４２を接続するためのランド６５６−５およびランド６５６−６から、ビア６５７−５およびビア６５７−６までの部分の差動伝送線路６５３の差動インピーダンスの値を示している。また、680psec付近から1.08nsec付近までの期間における曲線６９３の値は、ビア６５７−５およびビア６５７−６からＩＣ６４１までの部分の差動伝送線路６５３の差動インピーダンスの値を示している。

480psec付近から曲線６９１乃至曲線６９８のそれぞれの値が急激に増加し続ける付近までの期間における曲線６９１乃至曲線６９８の値のうち、最も小さい値は、860psec付近における曲線６９４の値、すなわち68Ωであり、最も大きい値は、640psec付近における曲線６９１の値および880psec付近における曲線６９３の値、すなわち119Ωとなっている。

したがって、図２５に示すＢ１基板６３１の差動インピーダンスの下限の値は、図２３に示したＰＱ基板５３１の差動インピーダンスの下限の値とほぼ同じ値となるが、Ｂ１基板６３１の差動インピーダンスの上限の値は、ＰＱ基板５３１の差動インピーダンスの上限の値よりも３Ω程度高い値となっている。

そこで、過渡的な差動インピーダンスの値の大きい差動伝送線路６５１に図２４に示した擬似的なランド６６５−１およびランド６６５−２を設けてTDRシミュレーションを行ったところ、図２６に示す結果が得られた。

なお、図２６に示す場合においてもHDMIコネクタ６４２から差動伝送線路６５１には、立ち上がり時間および立下り時間が100psecであるステップ信号が仮想的に入力される。また、縦軸は差動インピーダンスの大きさを示し、横軸は時間を示している。

図２６において、曲線７２１は、図２５における場合と同様に、擬似的なランドが設けられていない差動伝送線路６５１の過渡的な差動インピーダンスの値を示している。また、曲線７２２および曲線７２３のそれぞれは、差動伝送線路６５１に擬似的なランド６６５−１およびランド６６５−２を設け、それらのランドの大きさを1005サイズ、および1608サイズの部品を固定するために設けられるランドの大きさとした場合における差動伝送線路６５１の過渡的な差動インピーダンスの値を示している。

さらに、曲線７２４は、差動伝送線路６５１上に擬似的なランドを設けずに、バリスタ６４６−１およびバリスタ６４６−２が配置される位置をHDMIコネクタ６４２側に移動させた場合における差動伝送線路６５１の過渡的な差動インピーダンスの値を示している。

100psecから500psec付近までの期間における、曲線７２１乃至曲線７２４のそれぞれの値は、HDMIコネクタ６４２のピンの差動インピーダンスの値を示している。

また、500psec付近から820psec付近までの期間における曲線７２１乃至曲線７２４のそれぞれの値は、HDMIコネクタ６４２を接続するためのランド６５６−１およびランド６５６−２から、ビア６５７−１およびビア６５７−２までの部分の差動伝送線路６５１の差動インピーダンスの値を示している。さらに、820psec付近から1.32nsec付近までの期間における曲曲線７２１乃至曲線７２４のそれぞれの値は、ビア６５７−１およびビア６５７−２からＩＣ６４１までの部分の差動伝送線路６５１の差動インピーダンスの値を示している。

バリスタ６４６−１およびバリスタ６４６−２の位置を移動させると、バリスタ６４６−１およびバリスタ６４６−２の位置とともに、差動伝送線路６５１のバリスタ６４６−１およびバリスタ６４６−２から抵抗６４４−１および抵抗６４４−２までの長さ、すなわち差動伝送線路６５１の部品が配置されない部分の長さが変化するため、バリスタ６４６−１およびバリスタ６４６−２の影響により過渡的な差動インピーダンスの値が低下する位置および上限値が変化する。差動伝送線路では、部品が配置されない部分の長さが長くなるほど差動インピーダンスの値が高くなる。

曲線７２１では860psec付近において、バリスタ６４６−１およびバリスタ６４６−２により過渡的な差動インピーダンスの値が低下しており、曲線７２４では840psec付近において、バリスタ６４６−１およびバリスタ６４６−２により過渡的な差動インピーダンスの値が低下している。したがって、曲線７２１と曲線７２４とを比較すると、バリスタ６４６−１およびバリスタ６４６−２をHDMIコネクタ６４２側に移動させることにより、過渡的な差動インピーダンスの値が低下する位置が図中左側、すなわちHDMIコネクタ６４２側に移動している。

また、差動インピーダンスの値も、960psecから1.12nsecの期間において曲線７２４により示される値は、曲線７２１により示される値よりも低くなっている。このようにTDRシミュレーションの結果を参照しながらバリスタなどの差動伝送線路上に配置される部品の位置を調整することによっても、過渡的な差動インピーダンスの値を調整することができる。

図２６では、960psecから1.12nsecまでの期間において、曲線７２２乃至曲線７２４のそれぞれの値は、曲線７２１の値よりも低くなっており、擬似的なランドまたはバリスタの移動により過渡的な差動インピーダンスの特性が改善されているが、680psecから720psec付近の期間においては、曲線７２２乃至曲線７２４のそれぞれの値が118Ω程度であり、曲線７２１の値とほぼ同じ値となっている。

そこで、図２４に示した擬似的なランド６６５−１乃至ランド６６６−２を設けずに、差動伝送線路６５１乃至差動伝送線路６５４、および差動伝送線路６５８乃至差動伝送線路６６１のコントロール設定値を110ΩとしてＢ１基板６３１を設計し、設計した回路の過渡的な差動インピーダンスの値をTDRシミュレーションにより求めると、例えば、図２７に示す結果が得られる。

ここで、HDMIコネクタ６４２およびHDMIコネクタ６４３から、差動伝送線路６５１乃至差動伝送線路６５４および差動伝送線路６５８乃至差動伝送線路６６１には、立ち上がり時間および立下り時間が100psecであるステップ信号が仮想的に入力される。

図２７において、縦軸は差動インピーダンスの大きさを示し、横軸は時間を示している。また、曲線７４１乃至曲線７４８のそれぞれは、差動伝送線路６５１乃至差動伝送線路６５４および差動伝送線路６５８乃至差動伝送線路６６１のそれぞれの過渡的な差動インピーダンスの値を示している。また、曲線７４９は、コントロール設定値を115Ωとした場合の差動伝送線路６５４の過渡的な差動インピーダンスの値を示している。すなわち曲線７４９は、図２５における曲線６９４に対応している。

100psecから480psec付近までの期間における、曲線７４１乃至曲線７４９のそれぞれの値は、HDMIコネクタ６４２またはHDMIコネクタ６４３のピンの差動インピーダンスの値を示している。

また、480psec付近から曲線７４１乃至曲線７４９のそれぞれの値が急激に増加し続ける付近までの期間における曲線７４１乃至曲線７４９の値は、それぞれHDMIコネクタ６４２またはHDMIコネクタ６４３を接続するためのランドからＩＣ６４１までの各差動伝送線路の差動インピーダンスの値を示している。

480psec付近から曲線７４１乃至曲線７４８のそれぞれの値が急激に増加し続ける付近までの期間における曲線７４１乃至曲線７４８の値のうち、最も小さい値は、880psec付近における曲線７４４の値、すなわち70Ωであり、最も大きい値は、640psec付近における曲線７４１の値および880psec付近における曲線７４３の値、すなわち114Ωとなっている。特に、曲線７４４と曲線７４９とを比較すると、過渡的な差動インピーダンスの下限の値が、2Ω程度改善されており、図２３に示したＰＱ基板５３１の過渡的な差動インピーダンスの下限の値とほぼ等しい値となっている。

このように、コントロール設定値を110Ωとすることで、Ｂ１基板６３１の各差動伝送線路の差動インピーダンスの値を、目標とする値の範囲である70Ω以上120Ω以下の範囲内の値とすることができ、実際に作成するＢ１基板６３１は、HDMIのコンプライアンステストにおける過渡的な差動インピーダンスの規格を満たすと見込むことができる。

図２８は、図２４に示したＢ１基板６３１を実際に作成して、TDR法により差動伝送線路６５１の過渡的な差動インピーダンスを測定した結果を示している。なお、図２８における場合、HDMIコネクタ６４２から差動伝送線路６５１には、立ち上がり時間および立ち下がり時間が200psecであるステップ信号が入力される。

図２８Ａは、コントロール設定値を110Ωとし、差動伝送線路６５１上にランド６６５−１およびランド６６５−２が設けられるようにＢ１基板６３１を作成した場合における差動伝送線路６５１の過渡的な差動インピーダンスの測定結果を示している。なお、差動伝送線路６５１の幅は175μｍとされ、差動伝送線路６５１−１と差動伝送線路６５１−２との間隔は225μｍとされている。

図２８Ａにおいて、縦軸は差動インピーダンスの大きさを示し、横軸は時間を示している。また、曲線７７１および曲線７７２は、それぞれ差動伝送線路６５１−１および差動伝送線路６５１−２の特性インピーダンスの値を示し、曲線７７３は、曲線７７１および曲線７７２により示される特性インピーダンスの値により求められる、差動伝送線路６５１の差動インピーダンスの値を示す。さらに、点線７７４は、HDMIのコンプライアンステストの規格により定められた、各時刻における過渡的な差動インピーダンスの値の上限を示し、点線７７５は、HDMIのコンプライアンステストの規格により定められた、各時刻における過渡的な差動インピーダンスの値の下限を示す。

図２８Ａにおいて、0secから400psecまでの期間における、曲線７７１および曲線７７２の値は、HDMIコネクタ６４２のピンの特性インピーダンスの値を示している。また、400psecから1200psec付近までの期間における曲線７７１の値および曲線７７２の値は、差動伝送線路６５１の特性インピーダンスの値を示している。

また、0secから400psecまでの期間における、曲線７７３の値は、HDMIコネクタ６４２のピンの差動インピーダンスの値を示している。400psecから1200psec付近までの期間における曲線７７３の値は、差動伝送線路６５１の差動インピーダンスの値を示している。

さらに、0secから1200psecまでの期間における、曲線７７３により示される値の下限は100.2Ωであり、上限は109.7Ωとなっている。したがって、曲線７７３の各時刻における値は、各時刻における点線７７５により示される値（85Ω）以上であり、かつ各時刻における点線７７４により示される値（115Ω）以下であるので、差動伝送線路６５１は、HDMIのコンプライアンステストにおける過渡的な差動インピーダンスの規格を満たしていることが分かる。

また、図２８Ｂは、コントロール設定値を105Ωとし、差動伝送線路６５１上にランド６６５−１およびランド６６５−２を設けずにＢ１基板６３１を作成した場合における差動伝送線路６５１の過渡的な差動インピーダンスの測定結果を示している。なお、差動伝送線路６５１の幅は195μｍとされ、差動伝送線路６５１−１と差動伝送線路６５１−２との間隔は205μｍとされている。

図２８Ｂにおいて、縦軸は差動インピーダンスの大きさを示し、横軸は時間を示している。また、曲線７８１および曲線７８２は、それぞれ差動伝送線路６５１−１および差動伝送線路６５１−２の特性インピーダンスの値を示し、曲線７８３は、曲線７８１および曲線７８２により示される特性インピーダンスの値により求められる、差動伝送線路６５１の差動インピーダンスの値を示す。さらに、点線７８４は、HDMIのコンプライアンステストの規格により定められた、各時刻における過渡的な差動インピーダンスの値の上限を示し、点線７８５は、HDMIのコンプライアンステストの規格により定められた、各時刻における過渡的な差動インピーダンスの値の下限を示す。

図２８Ｂにおいて、0secから400psecまでの期間における、曲線７８１および曲線７８２の値は、HDMIコネクタ６４２のピンの特性インピーダンスの値を示している。また、400psecから1200psec付近までの期間における曲線７８１の値および曲線７８２の値は、差動伝送線路６５１の特性インピーダンスの値を示している。

また、0secから400psecまでの期間における、曲線７８３の値は、HDMIコネクタ６４２のピンの差動インピーダンスの値を示している。400psecから1200psec付近までの期間における曲線７８３の値は、差動伝送線路６５１の差動インピーダンスの値を示している。

さらに、0secから1200psecまでの期間における、曲線７８３により示される値の下限は102.9Ωであり、上限は107.8Ωとなっている。したがって、曲線７８３の各時刻における値は、各時刻における点線７８５により示される値（85Ω）以上であり、かつ各時刻における点線７８４により示される値（115Ω）以下であるので、差動伝送線路６５１は、HDMIのコンプライアンステストにおける過渡的な差動インピーダンスの規格を満たしていることが分かる。

このように、HDMI基板の差動伝送線路のうち、他の差動伝送線路よりも差動伝送線路が長く、過渡的な差動インピーダンスの値が高い差動伝送線路には、擬似的なランドを設けることにより、その差動伝送線路の過渡的な差動インピーダンスの値だけを低下させることができる。また、差動伝送線路に擬似的なランドを設けなくても差動伝送線路のコントロール設定値を変化させることで、HDMIのコンプライアンステストにおける過渡的な差動インピーダンスの規格を満たすHDMI基板を作成することができる。

したがって、例えば、差動伝送線路が短くて過渡的な差動インピーダンスの値が低い場合には、差動伝送線路のコントロール設定値を上げることにより、HDMI基板の差動インピーダンスの値を調整し、HDMIの規格を満足するHDMI基板を作成することができる。

なお、以上においては、差動伝送線路に擬似的なランドを設けて所望する差動伝送線路の過渡的な差動インピーダンスの値を低下させると説明したが、擬似的なランドに限らず、差動伝送線路のキャパシタンス成分を増加させるものであればよい。例えば、擬似的なランドではなく、擬似的なビアを差動伝送線路に設けることによっても、その差動伝送線路の過渡的な差動インピーダンスを低下させることができる。

ここで、擬似的なビアとは、プリント配線基板上に設けられたビアであって、実際にはそのビアが設けられている層の差動伝送線路と、他の層に設けられている差動伝送線路や部品などとを接続するためには用いられないビアをいう。また、擬似的なビアの大きさや形状も擬似的なランドにおける場合と同様に、どのような大きさ、形状であってもよく、その形状、大きさを変化させることでビアにおけるキャパシタンス成分の大きさを調整することができる。

ところで、バリスタには、インダクタンス成分を含む部品から構成されているものもあり、そのようなバリスタが差動伝送線路上に配置されている場合、その差動伝送線路の過渡的な差動インピーダンスの上限値は、インダクタンス成分を含まないバリスタが配置された差動伝送線路の過渡的な差動インピーダンスよりも高くなる。

したがって、差動伝送線路にそのようなバリスタが配置されている場合には、コントロール設定値を低くすることにより、HDMIの過渡的な差動インピーダンスの規格を満足するHDMI基板を作成することができる。

図２９は、差動伝送線路にインダクタンス成分を含む部品から構成されているバリスタが配置されたHDMI基板の配線の例を示す図である。

６層貫通基板であるＢ２基板８３１の第１層には、図２９に示すようにＩＣ８４１、HDMIコネクタ８４２、HDMIコネクタ８４３、抵抗８４４−１乃至抵抗８４４−８、抵抗８４５−１乃至抵抗８４５−８、バリスタ８４６−１乃至バリスタ８４６−４、およびバリスタ８４７−１乃至バリスタ８４７−４が配置されている。

差動伝送線路８５１−１乃至差動伝送線路８５４−２のそれぞれには、ＩＣ８４１のピンをＢ２基板８３１に接続するためのランド８５５−１乃至ランド８５５−８、およびHDMIコネクタ８４２をＢ２基板８３１に接続するためのランド８５６−１乃至ランド８５６−８のそれぞれが設けられている。

差動伝送線路８５１−１乃至差動伝送線路８５４−２のそれぞれのランド８５５−１乃至ランド８５５−８とランド８５６−１乃至ランド８５６−８との間には、抵抗８４４−１乃至抵抗８４４−８および静電気放電による損傷を防止するためのバリスタ８４６−１乃至バリスタ８４６−４のそれぞれが配置されている。

すなわち、ＩＣ８４１と接続されているランド８５５−１乃至ランド８５５−８のそれぞれには、抵抗８４４−１乃至抵抗８４４−８が接続されている。また、抵抗８４４−１および抵抗８４４−２のランド８５５−１およびランド８５５−２と接続されている端子とは異なる端子には、バリスタ８４６−１が接続されている。

また、抵抗８４４−３および抵抗８４４−４のランド８５５−３およびランド８５５−４と接続されている端子とは異なる端子には、バリスタ８４６−２が接続されており、抵抗８４４−５および抵抗８４４−６のランド８５５−５およびランド８５５−６と接続されている端子とは異なる端子には、バリスタ８４６−３が接続されており、抵抗８４４−７および抵抗８４４−８のランド８５５−７およびランド８５５−８と接続されている端子とは異なる端子には、バリスタ８４６−４が接続されている。

そして、バリスタ８４６−１はランド８５６−１およびランド８５６−２と接続されており、バリスタ８４６−２はランド８５６−３およびランド８５６−４と接続されている。また、バリスタ８４６−３はランド８５６−５およびランド８５６−６と接続されており、バリスタ８４６−４はランド８５６−７およびランド８５６−８と接続されている。

ここで、バリスタ８４６−１乃至バリスタ８４６−４のそれぞれは、インダクタンス成分を含む部品から構成されており、より詳細には２つのバリスタからなるパッケージとされている。したがって、例えば、バリスタ８４６−１を構成する１つのバリスタは、差動伝送線路８５１−１に接続されており、他方のバリスタは差動伝送線路８５１−２に接続されている。

なお、以下、差動伝送線路８５１−１および差動伝送線路８５１−２、差動伝送線路８５２−１および差動伝送線路８５２−２、差動伝送線路８５３−１および差動伝送線路８５３−２、並びに差動伝送線路８５４−１および差動伝送線路８５４−２のそれぞれを個々に区別する必要のない場合、単に差動伝送線路８５１、差動伝送線路８５２、差動伝送線路８５３、および差動伝送線路８５４と称する。

同様に、差動伝送線路８５７−１乃至差動伝送線路８６０−２のそれぞれには、ＩＣ８４１のピンをＢ２基板８３１に接続するためのランド８６１−１乃至ランド８６１−８、およびHDMIコネクタ８４３をＢ２基板８３１に接続するためのランド８６２−１乃至ランド８６２−８のそれぞれが設けられている。

差動伝送線路８５７−１乃至差動伝送線路８６０−２のそれぞれのランド８６１−１乃至ランド８６１−８とランド８６２−１乃至ランド８６２−８との間には、抵抗８４５−１乃至抵抗８４５−８および静電気放電による損傷を防止するためのバリスタ８４７−１乃至バリスタ８４７−４のそれぞれが配置されている。

すなわち、ＩＣ８４１と接続されているランド８６１−１乃至ランド８６１−８のそれぞれには、抵抗８４５−１乃至抵抗８４５−８が接続されている。また、抵抗８４５−１および抵抗８４５−２のランド８６１−１およびランド８６１−２と接続されている端子とは異なる端子には、バリスタ８４７−１が接続されている。

また、抵抗８４５−３および抵抗８４５−４のランド８６１−３およびランド８６１−４と接続されている端子とは異なる端子には、バリスタ８４７−２が接続されており、抵抗８４５−５および抵抗８４５−６のランド８６１−５およびランド８６１−６と接続されている端子とは異なる端子には、バリスタ８４７−３が接続されており、抵抗８４５−７および抵抗８４５−８のランド８６１−７およびランド８６１−８と接続されている端子とは異なる端子には、バリスタ８４７−４が接続されている。

そして、バリスタ８４７−１はランド８６２−１およびランド８６２−２と接続されており、バリスタ８４７−２はランド８６２−３およびランド８６２−４と接続されている。また、バリスタ８４７−３はランド８６２−５およびランド８６２−６と接続されており、バリスタ８４７−４はランド８６２−７およびランド８６２−８と接続されている。

ここで、バリスタ８４７−１乃至バリスタ８４７−４のそれぞれは、インダクタンス成分を含む部品から構成されており、より詳細には２つのバリスタからなるパッケージとされている。

なお、以下、差動伝送線路８５７−１および差動伝送線路８５７−２、差動伝送線路８５８−１および差動伝送線路８５８−２、差動伝送線路８５９−１および差動伝送線路８５９−２、並びに差動伝送線路８６０−１および差動伝送線路８６０−２のそれぞれを個々に区別する必要のない場合、単に差動伝送線路８５７、差動伝送線路８５８、差動伝送線路８５９、および差動伝送線路８６０と称する。

さらに、Ｂ２基板８３１では、差動伝送線路８５１−１における抵抗８４４−１とバリスタ８４６−１の間、差動伝送線路８５１−２における抵抗８４４−２とバリスタ８４６−１の間、差動伝送線路８６０−１における抵抗８４５−７とバリスタ８４７−４の間、および差動伝送線路８６０−２における抵抗８４５−８とバリスタ８４７−４の間には、それぞれ、擬似的なランドであるランド８６３−１乃至ランド８６４−２が設けられている。

次に、図３０乃至図３６を参照して、図２９に示したＢ２基板８３１の各差動伝送線路の過渡的な差動インピーダンスの特性について説明する。なお、図３０乃至図３６のそれぞれは、TDRシミュレーションにより求められたＢ２基板８３１の各差動伝送線路の過渡的な差動インピーダンスの値を示しており、HDMIコネクタ８４２およびHDMIコネクタ８４３から各差動伝送線路には、立ち上がり時間および立下り時間が100psecであるステップ信号が仮想的に入力される。

また、図３０乃至図３６において、縦軸は差動インピーダンスの大きさを示し、横軸は時間を示している。さらにＢ２基板８３１では、図９のステップＳ１４における差動インピーダンスの目標とする値の範囲は70Ω以上120Ω以下とされる。

図２９に示した擬似的なランド８６３−１乃至ランド８６４−２を設けずに、差動伝送線路８５１乃至差動伝送線路８５４、および差動伝送線路８５７乃至差動伝送線路８６０のそれぞれの差動インピーダンスの値（コントロール設定値）が120ΩとなるようにＢ２基板８３１を設計し、設計した回路の過渡的な差動インピーダンスの値をTDRシミュレーションにより求めると、例えば、図３０に示す結果が得られる。

図３０において、曲線８９１乃至曲線８９８のそれぞれは、差動伝送線路８５１乃至差動伝送線路８５４および差動伝送線路８５７乃至差動伝送線路８６０のそれぞれの過渡的な差動インピーダンスの値を示している。

100psecから480psec付近までの期間における、曲線８９１乃至曲線８９８のそれぞれの値は、HDMIコネクタ８４２またはHDMIコネクタ８４３のピンの差動インピーダンスの値を示している。

また、480psec付近から曲線８９１乃至曲線８９８のそれぞれの値が急激に増加し続ける付近までの期間における曲線８９１乃至曲線８９８の値は、それぞれHDMIコネクタ８４２またはHDMIコネクタ８４３を接続するためのランドからＩＣ８４１までの各差動伝送線路の差動インピーダンスの値を示している。

例えば、480psec付近から1.26nsec付近までの期間における曲線８９１の値は、ランド８５６−１およびランド８５６−２からＩＣ８４１までの部分の差動伝送線路８５１の差動インピーダンスの値を示している。

480psec付近から曲線８９１乃至曲線８９８のそれぞれの値が急激に増加し続ける付近までの期間における曲線８９１乃至曲線８９８の値のうち、最も小さい値は、1.04nsec付近における曲線８９４の値、すなわち79Ωであり、最も大きい値は、980psec付近における曲線８９８の値および1.02nsec付近における曲線８９１の値、すなわち141Ωとなっている。

したがって、図２９に示すＢ２基板８３１の差動インピーダンスの下限の値は、図２３に示したＰＱ基板５３１の差動インピーダンスの下限の値よりも大きい値となり、目標値の下限の値となる70Ωよりも大きい値となるが、Ｂ２基板８３１の差動インピーダンスの上限の値は、ＰＱ基板５３１の差動インピーダンスの上限の値よりも大幅に高い値となっており、目標値の上限の値である120Ωを超える値となってしまう。

そこで、Ｂ２基板８３１の各差動伝送線路の過渡的な差動インピーダンスの上限値が低くなるように、図２９におけるバリスタ８４６−１乃至バリスタ８４６−４およびバリスタ８４７−１乃至バリスタ８４７−４のそれぞれをＩＣ８４１により近くなる位置に移動させ、さらにＢ２基板８３１の各差動伝送線路のコントロール設定値が110ΩとなるようにＢ２基板８３１を設計し直して過渡的な差動インピーダンスの値をTDRシミュレーションにより求めると、例えば、図３１に示す結果が得られる。なお、図３１における場合においても、Ｂ２基板８３１には擬似的なランド８６３−１乃至ランド８６４−２が設けられていないもとする。

図３１において、曲線９１１乃至曲線９１８のそれぞれは、差動伝送線路８５１乃至差動伝送線路８５４および差動伝送線路８５７乃至差動伝送線路８６０のそれぞれの過渡的な差動インピーダンスの値を示している。

100psecから480psec付近までの期間における、曲線９１１乃至曲線９１８のそれぞれの値は、HDMIコネクタ８４２またはHDMIコネクタ８４３のピンの差動インピーダンスの値を示している。

また、480psec付近から曲線９１１乃至曲線９１８のそれぞれの値が急激に増加し続ける付近までの期間における曲線９１１乃至曲線９１８の値は、それぞれHDMIコネクタ８４２またはHDMIコネクタ８４３を接続するためのランドからＩＣ８４１までの各差動伝送線路の差動インピーダンスの値を示している。

480psec付近から曲線９１１乃至曲線９１８のそれぞれの値が急激に増加し続ける付近までの期間における曲線９１１乃至曲線９１８の値のうち、最も小さい値は、1.04nsec付近における曲線９１４の値、すなわち76Ωであり、最も大きい値は、1.0nsec付近における曲線９１８の値すなわち、132Ωとなっている。

したがって、Ｂ２基板８３１の過渡的な差動インピーダンスの値は、目標値の下限の値となる70Ωよりも大きい値となるが、Ｂ２基板８３１の過渡的な差動インピーダンスの上限の値は、目標値の上限の値である120Ωを超える値となってしまう。また、1.02nsec付近における曲線９１１の値は129Ω程度であり、1.0nsec付近における曲線９１７の値も126Ω程度であるので、目標値の上限の値である120Ωを超える値となっており、さらに過渡的な差動インピーダンスの上限の値を下げる必要がある。

次に、Ｂ２基板８３１の各差動伝送線路のコントロール設定値を110Ωのままとし、目標値の上限の値である120Ωを超えた、曲線９１７に対応する差動伝送線路８５９に設けられているバリスタ８４７−３を、さらに図２９においてよりＩＣ８４１に近づくようにその位置を移動させる。

さらに、目標値の上限の値である120Ωを超えた曲線９１１および曲線９１８のそれぞれに対応する差動伝送線路８５１および差動伝送線路８６０に、それぞれ擬似的なランド８６３−１およびランド８６３−２、並びにランド８６４−１およびランド８６４−２を設けてＢ２基板８３１を設計し直し、過渡的な差動インピーダンスの値をTDRシミュレーションにより求めると、例えば、図３２に示す結果が得られる。

図３２において、曲線９３１乃至曲線９３８のそれぞれは、差動伝送線路８５１乃至差動伝送線路８５４および差動伝送線路８５７乃至差動伝送線路８６０のそれぞれの過渡的な差動インピーダンスの値を示している。

100psecから480psec付近までの期間における、曲線９３１乃至曲線９３８のそれぞれの値は、HDMIコネクタ８４２またはHDMIコネクタ８４３のピンの差動インピーダンスの値を示している。

また、480psec付近から曲線９３１乃至曲線９３８のそれぞれの値が急激に増加し続ける付近までの期間における曲線９３１乃至曲線９３８の値は、それぞれHDMIコネクタ８４２またはHDMIコネクタ８４３を接続するためのランドからＩＣ８４１までの各差動伝送線路の差動インピーダンスの値を示している。

480psec付近から曲線９３１乃至曲線９３８のそれぞれの値が急激に増加し続ける付近までの期間における曲線９３１乃至曲線９３８の値のうち、最も小さい値は、1.04nsec付近における曲線９３４の値、すなわち76Ωであり、最も大きい値は、940psec付近における曲線９３２の値および1.0nsec付近における曲線９３７の値、すなわち121Ωとなっている。

したがって、Ｂ２基板８３１の過渡的な差動インピーダンスの値は、目標値の上限の値である120Ωを超える値となってしまうため、目標値の上限の値を超えた曲線９３２および曲線９３７に対応する差動伝送線路８５２および差動伝送線路８５９の過渡的な差動インピーダンスの上限の値をさらに下げる必要がある。

そこで、差動伝送線路８５２および差動伝送線路８５９の過渡的な差動インピーダンスの上限値が低くなるように、図２９におけるバリスタ８４６−２およびバリスタ８４７−３をＩＣ８４１により近くなる位置に移動させ、さらに差動伝送線路８６０の長さが短くなるようにＢ２基板８３１を設計し直して過渡的な差動インピーダンスの値をTDRシミュレーションにより求めると、例えば、図３３に示す結果が得られる。なお、図３３における場合においても、コントロール設定値は110Ωのままとされ、Ｂ２基板８３１には擬似的なランド８６３−１乃至ランド８６４−２が設けられているものとする。

図３３において、曲線９５１乃至曲線９５８のそれぞれは、差動伝送線路８５１乃至差動伝送線路８５４および差動伝送線路８５７乃至差動伝送線路８６０のそれぞれの過渡的な差動インピーダンスの値を示している。また、曲線９５９は、差動伝送線路８６０に擬似的なランド８６４−１およびランド８６４−２を設けずに、その差動伝送線路８６０の長さを短くした場合における差動伝送線路８６０の過渡的な差動インピーダンスの値を示している。

100psecから480psec付近までの期間における、曲線９５１乃至曲線９５９のそれぞれの値は、HDMIコネクタ８４２またはHDMIコネクタ８４３のピンの差動インピーダンスの値を示している。

また、480psec付近から曲線９５１乃至曲線９５９のそれぞれの値が急激に増加し続ける付近までの期間における曲線９５１乃至曲線９５９の値は、それぞれHDMIコネクタ８４２またはHDMIコネクタ８４３を接続するためのランドからＩＣ８４１までの各差動伝送線路の差動インピーダンスの値を示している。

480psec付近から曲線９５１乃至曲線９５８のそれぞれの値が急激に増加し続ける付近までの期間における曲線９５１乃至曲線９５８の値のうち、最も小さい値は、1.04nsec付近における曲線９５４の値、すなわち76Ωであり、最も大きい値は、940psec付近における曲線９５２の値および1.0nsec付近における曲線９５７の値、すなわち119Ω程度となっている。

したがって、Ｂ２基板８３１の過渡的な差動インピーダンスの値は、目標値の上限の値である120Ωよりも低い値となるが、図２３に示したＰＱ基板５３１の差動インピーダンスの上限の値よりも３Ω程度高い値となっている。また、差動伝送線路８６０に擬似的なランド８６４−１およびランド８６４−２を設けない場合には、曲線９５９に示されるように、差動伝送線路８６０の過渡的な差動インピーダンスの上限の値は130Ω程度となり、目標値の上限の値である120Ωを大幅に超えてしまう。

そこで、Ｂ２基板８３１の各差動伝送線路のコントロール設定値が105ΩとなるようにＢ２基板８３１を設計し直して過渡的な差動インピーダンスの値をTDRシミュレーションにより求めると、例えば、図３４に示す結果が得られる。なお、図３４における場合において、Ｂ２基板８３１には擬似的なランド８６３−１乃至ランド８６４−２が設けられているもとする。

図３４において、曲線９７１乃至曲線９７８のそれぞれは、差動伝送線路８５１乃至差動伝送線路８５４および差動伝送線路８５７乃至差動伝送線路８６０のそれぞれの過渡的な差動インピーダンスの値を示している。

100psecから480psec付近までの期間における、曲線９７１乃至曲線９７８のそれぞれの値は、HDMIコネクタ８４２またはHDMIコネクタ８４３のピンの差動インピーダンスの値を示している。

また、480psec付近から曲線９７１乃至曲線９７８のそれぞれの値が急激に増加し続ける付近までの期間における曲線９７１乃至曲線９７８の値は、それぞれHDMIコネクタ８４２またはHDMIコネクタ８４３を接続するためのランドからＩＣ８４１までの各差動伝送線路の差動インピーダンスの値を示している。

480psec付近から曲線９７１乃至曲線９７８のそれぞれの値が急激に増加し続ける付近までの期間における曲線９７１乃至曲線９７８の値のうち、最も小さい値は、1.04nsec付近における曲線９７４の値、すなわち76Ωであり、最も大きい値は、1.0nsec付近における曲線９７７の値、すなわち122Ωとなっている。

したがって、Ｂ２基板８３１の過渡的な差動インピーダンスの値は、目標値の上限の値である120Ωを超える値となってしまい、また図２３に示したＰＱ基板５３１の差動インピーダンスの上限の値よりも６Ω程度高い値となっている。

目標値の上限の値を超えた曲線９７７により示される差動伝送線路８５９の過渡的な差動インピーダンスの上限の値をさらに下げるために、図２９におけるバリスタ８４７−３をＩＣ８４１により近くなる位置にさらに移動させて過渡的な差動インピーダンスの値をTDRシミュレーションにより求めると、例えば、図３５に示す結果が得られる。

なお、図３５における場合において、コントロール設定値は105Ωのままとされ、Ｂ２基板８３１には擬似的なランド８６３−１乃至ランド８６４−２が設けられているものとする。また、差動伝送線路８６０の長さも図３３における場合と同様にその長さが短くされたままとする。

図３５において、曲線９９１乃至曲線９９８のそれぞれは、差動伝送線路８５１乃至差動伝送線路８５４および差動伝送線路８５７乃至差動伝送線路８６０のそれぞれの過渡的な差動インピーダンスの値を示している。また、曲線９９９は、差動伝送線路８６０に擬似的なランド８６４−１およびランド８６４−２を設けずに、その差動伝送線路８６０の長さを短くした場合における差動伝送線路８６０の過渡的な差動インピーダンスの値を示している。

100psecから480psec付近までの期間における、曲線９９１乃至曲線９９９のそれぞれの値は、HDMIコネクタ８４２またはHDMIコネクタ８４３のピンの差動インピーダンスの値を示している。

また、480psec付近から曲線９９１乃至曲線９９９のそれぞれの値が急激に増加し続ける付近までの期間における曲線９９１乃至曲線９９９の値は、それぞれHDMIコネクタ８４２またはHDMIコネクタ８４３を接続するためのランドからＩＣ８４１までの各差動伝送線路の差動インピーダンスの値を示している。

480psec付近から曲線９９１乃至曲線９９８のそれぞれの値が急激に増加し続ける付近までの期間における曲線９９１乃至曲線９９８の値のうち、最も小さい値は、1.04nsec付近における曲線９９４の値、すなわち76Ωであり、最も大きい値は、940psec付近における曲線９９２の値、すなわち116Ω程度となっている。

このように、コントロール設定値を105Ωとすることで、Ｂ２基板８３１の各差動伝送線路の差動インピーダンスの値を、目標とする値の範囲である70Ω以上120Ω以下の範囲内の値とすることができ、実際に作成するＢ２基板８３１は、HDMIのコンプライアンステストにおける過渡的な差動インピーダンスの規格を満たすと見込むことができる。

また、差動伝送線路８６０に擬似的なランド８６４−１およびランド８６４−２を設けない場合には、曲線９９９に示されるように、差動伝送線路８６０の過渡的な差動インピーダンスの上限の値は128Ω程度となり、目標値の上限の値である120Ωを大幅に超えてしまうが、差動伝送線路８６０に擬似的なランド８６４−１およびランド８６４−２を設けることにより、曲線９９８に示すように、その上限の値を113Ω程度に抑えることができる。

また、図２９に示したＢ２基板８３１においてHDMIコネクタ８４２およびHDMIコネクタ８４３を異なる形状のHDMIコネクタに変えると、Ｂ２基板８３１の過渡的な差動インピーダンスの値も変化する。

図３６は、図２９に示したHDMIコネクタ８４２およびHDMIコネクタ８４３を、異なる形状のHDMIコネクタに変えた場合におけるＢ２基板８３１の過渡的な差動インピーダンスの値を示す図である。

なお、図３６における場合において、コントロール設定値は105Ωとされ、図２９におけるバリスタ８４６−２、バリスタ８４７−２、およびバリスタ８４７−３はＩＣ８４１により近くなる位置に移動されているものとする。また、差動伝送線路８６０の長さも図３３における場合と同様にその長さが短くされ、Ｂ２基板８３１には擬似的なランド８６３−１乃至ランド８６４−２が設けられているものとする。

図３６において、曲線１０２１乃至曲線１０２８のそれぞれは、差動伝送線路８５１乃至差動伝送線路８５４および差動伝送線路８５７乃至差動伝送線路８６０のそれぞれの過渡的な差動インピーダンスの値を示している。

100psecから480psec付近までの期間における、曲線１０２１乃至曲線１０２８のそれぞれの値は、HDMIコネクタ８４２またはHDMIコネクタ８４３のピンの差動インピーダンスの値を示している。

また、480psec付近から曲線１０２１乃至曲線１０２８のそれぞれの値が急激に増加し続ける付近までの期間における曲線１０２１乃至曲線１０２８の値は、それぞれHDMIコネクタ８４２またはHDMIコネクタ８４３を接続するためのランドからＩＣ８４１までの各差動伝送線路の差動インピーダンスの値を示している。

480psec付近から曲線１０２１乃至曲線１０２８のそれぞれの値が急激に増加し続ける付近までの期間における曲線１０２１乃至曲線１０２８の値のうち、最も小さい値は、1.04nsec付近における曲線１０２３の値、すなわち75Ωであり、最も大きい値は、940psec付近における曲線１０２７の値、すなわち122Ω程度となっている。

また、900psec付近における曲線１０２５の値、および曲線１０２３の値も120Ω程度となっており、HDMIコネクタの影響でＢ２基板８３１の過渡的な差動インピーダンスの特性が悪化したことが分かる。

このように、HDMIコネクタなどの部品を変え場合には、上述したようにコントロール設定値、各部品の位置、擬似的なランドの配置などを変化させてＢ２基板８３１の設計を行うことにより、Ｂ２基板８３１をHDMIのコンプライアンステストにおける過渡的な差動インピーダンスの規格を満たすものとすることができる。

図３７は、図２９に示したＢ２基板８３１を実際に作成して、TDR法によりその差動伝送線路８６０の過渡的な差動インピーダンスを測定した結果を示している。なお、図３７における場合、HDMIコネクタ８４３から差動伝送線路８６０には、立ち上がり時間および立ち下がり時間が200psecであるステップ信号が入力される。

図３７Ａは、コントロール設定値を110Ωとし、差動伝送線路８６０上に擬似的なランド８６４−１およびランド８６４−２が設けられるようにＢ２基板８３１を作成した場合における差動伝送線路８６０の過渡的な差動インピーダンスの測定結果を示している。なお、差動伝送線路８６０の幅は175μｍとされ、差動伝送線路８６０−１と差動伝送線路８６０−２との間隔は225μｍとされている。

図３７Ａにおいて、縦軸は差動インピーダンスの大きさを示し、横軸は時間を示している。また、曲線１０５１および曲線１０５２は、それぞれ差動伝送線路８６０−１および差動伝送線路８６０−２の特性インピーダンスの値を示し、曲線１０５３は、曲線１０５１および曲線１０５２により示される特性インピーダンスの値により求められる、差動伝送線路８６０の差動インピーダンスの値を示す。さらに、点線１０５４は、HDMIのコンプライアンステストの規格により定められた、各時刻における過渡的な差動インピーダンスの値の上限を示し、点線１０５５は、HDMIのコンプライアンステストの規格により定められた、各時刻における過渡的な差動インピーダンスの値の下限を示す。

図３７Ａにおいて、0secから400psecまでの期間における、曲線１０５１および曲線１０５２の値は、HDMIコネクタ８４３のピンの特性インピーダンスの値を示している。また、400psecから1200psec付近までの期間における曲線１０５１の値および曲線１０５２の値は、差動伝送線路８６０の特性インピーダンスの値を示している。

また、0secから400psecまでの期間における、曲線１０５３の値は、HDMIコネクタ８４３のピンの差動インピーダンスの値を示している。400psecから1200psec付近までの期間における曲線１０５３の値は、差動伝送線路８６０の差動インピーダンスの値を示している。

さらに、0secから1200psecまでの期間における、曲線１０５３により示される値の下限は92.5Ωであり、上限は102.9Ωとなっている。したがって、曲線１０５３の各時刻における値は、各時刻における点線１０５５により示される値（85Ω）以上であり、かつ各時刻における点線１０５４により示される値（115Ω）以下であるので、差動伝送線路８６０は、HDMIのコンプライアンステストにおける過渡的な差動インピーダンスの規格を満たしていることが分かる。

また、図３７Ｂは、コントロール設定値を115Ωとし、差動伝送線路８６０上にランド８６４−１およびランド８６４−２を設けずにＢ２基板８３１を作成した場合における差動伝送線路８６０の過渡的な差動インピーダンスの測定結果を示している。

図３７Ｂにおいて、縦軸は差動インピーダンスの大きさを示し、横軸は時間を示している。また、曲線１０６１および曲線１０６２は、それぞれ差動伝送線路８６０−１および差動伝送線路８６０−２の特性インピーダンスの値を示し、曲線１０６３は、曲線１０６１および曲線１０６２により示される特性インピーダンスの値により求められる、差動伝送線路８６０の差動インピーダンスの値を示す。さらに、点線１０６４は、HDMIのコンプライアンステストの規格により定められた、各時刻における過渡的な差動インピーダンスの値の上限を示し、点線１０６５は、HDMIのコンプライアンステストの規格により定められた、各時刻における過渡的な差動インピーダンスの値の下限を示す。

図３７Ｂにおいて、0secから400psecまでの期間における、曲線１０６１および曲線１０６２の値は、HDMIコネクタ８４３のピンの特性インピーダンスの値を示している。また、400psecから1200psec付近までの期間における曲線１０６１の値および曲線１０６２の値は、差動伝送線路８６０の特性インピーダンスの値を示している。

また、0secから400psecまでの期間における、曲線１０６３の値は、HDMIコネクタ８４３のピンの差動インピーダンスの値を示している。400psecから1200psec付近までの期間における曲線１０６３の値は、差動伝送線路８６０の差動インピーダンスの値を示している。

さらに、0secから1200psecまでの期間における、曲線１０６３により示される値の下限は94.4Ωであり、上限は106Ωとなっている。したがって、曲線１０６３の各時刻における値は、各時刻における点線１０６５により示される値（85Ω）以上であり、かつ各時刻における点線１０６４により示される値（115Ω）以下であるので、差動伝送線路８６０は、HDMIのコンプライアンステストにおける過渡的な差動インピーダンスの規格を満たしていることが分かる。

また、１つの差動伝送線路の幅を部分的に変化させたり、差動伝送線路と差動伝送線路との間隔を部分的に変化させたりすることにより、プリント配線基板の差動伝送線路の過渡的な差動インピーダンスの値を調整することも可能であるが、そのような場合には、集合基板に差動伝送線路の幅や差動伝送線路どうしの間隔の異なる複数の擬似回路パターンを配置してプリント配線基板が良品であるか否かの判定を行う必要があり、管理コストがかかってしまうことになる。

なお、以上においては、差動伝送線路の場合における例について説明したが、TMDSライン、すなわちTMDS方式の信号を伝送する差動伝送線路をシングルエンドの伝送線路として扱う場合においても、伝送線路のコントロール設定値を変化させたり、伝送線路に擬似的なランドを設けたりすることで特性インピーダンスの値を調整し、規格を満たすプリント配線基板をより迅速に製造することができる。

TMDSラインをシングルエンドの伝送線路として扱う場合、例えば、特性インピーダンスが50Ωとなり、伝送線路どうしの間隔が500μｍとなるようにして伝送線路がプリント配線基板上に配置（配線）されるため、実装面積は増えるが差動伝送線路特有のペア間結合をなくし、特性インピーダンスのばらつきをより低減させることができる。

また、プリント配線基板の絶縁層の厚み（信号配線層とインピーダンスコントロールする電源グランド層との距離）を薄くすると、差動伝送線路においては差動インピーダンスにばらつきが生じるが、シングルエンドの伝送線路においては、絶縁層の厚みを薄くしても特性インピーダンスのばらつきをある程度抑えることができる。

このようなプリント配線基板として、例えば、６層基板であるＢ１基板６３１では、絶縁層の厚みを210μｍとし、差動インピーダンス（コントロール設定値）を105Ω乃至120Ωとすることができ、４層基板であるＰＱ基板５３１では、絶縁層の厚みを113μｍとし、差動インピーダンスを105Ω乃至120Ωとすることができる。また、４層基板であるプリント配線基板において、TMDSラインをシングルエンドの伝送線路として扱う場合には、例えば、絶縁層の厚みを75μｍとし、伝送線路の幅を125μｍとし、特性インピーダンスを50Ωとすることができる。

以上のように、本発明によれば、プリント配線基板上に各部品が配置された場合に、プリント配線基板が予め定められた規格を満たすと見込まれる差動インピーダンスの値を考慮して、コントロール設定値を設定し、予め定められた規格を満たすプリント配線基板（プロトタイプ）とともに作成された擬似回路パターンの差動インピーダンスの測定値を、製造したプリント配線基板が良品であるか否かの判定に用いるようにしたので、プリント配線基板の試作を何度も繰り返すことなく、プリント配線基板をより迅速に製造することができる。

なお、DVIまたはHDMIに準拠するプリント配線基板の過渡的な差動インピーダンスの低下を抑制し、プリント配線基板をより迅速に製造することができると説明したが、経験的に得られた差動インピーダンスの値を考慮して、コントロール設定値を設定することにより、LVDS（Low Voltage Differencial Signaling）、USB（Universal Serial Bus）、i.LINK（IEEE（Institute of Electrical and Electronic Engineers）1394）、PCI Expressなどの規格に準拠したプリント配線基板の差動伝送線路の過渡的な差動インピーダンスの低下を抑制して信号品質を改善し、プリント配線基板をより迅速に製造することももちろん可能である。また、差動インピーダンスに限らず、経験的に得られた特性インピーダンスの値を考慮して、コントロール設定値としての特性インピーダンスの値を設定することにより、例えば、周波数帯域が500MHz乃至10GHz程度であるプリント配線基板のシングルエンド信号の伝送線路の特性インピーダンスの低下を抑制することも可能である。

本発明を適用した分離型のテレビジョン受像機の構成例を示す図である。 ＴＸ基板が含まれている集合基板を説明するための図である。 ＴＸ基板の第１層に配置される部品の一例を説明するための図である。 ＴＸ基板の第４層に配置される部品の一例を説明するための図である。 ＴＸ基板の差動伝送線路上に配置されている各部品の一例を説明するための図である。 ＲＸ基板が含まれている集合基板を説明するための図である。 ＲＸ基板の第１層に配置される部品の一例を説明するための図である。 ＲＸ基板の第６層に配置される部品の一例を説明するための図である。 設計の処理を説明するフローチャートである。 TDRシミュレーションにおいて、プリント配線基板に入力されるステップ信号を説明するための図である。 TDRシミュレーションにより求めた、ＴＸ基板の過渡的な差動インピーダンスの値を示す図である。 TDRシミュレーションにより求めた、ＲＸ基板の過渡的な差動インピーダンスの値を示す図である。 TDR法によるプリント配線基板の差動インピーダンスの測定系の一例を示す図である。 TDR法によるプリント配線基板の特性インピーダンスの測定を説明するための図である。 TDR法によるＴＸ基板の差動インピーダンスの測定結果を示す図である。 TDR法によるＲＸ基板の差動インピーダンスの測定結果を示す図である。 従来のＴＸ基板およびＲＸ基板のアイパターンを示す図である。 図１のＴＸ基板およびＲＸ基板のアイパターンを示す図である。 TDRシミュレーションにより求めた、HDMI基板の過渡的な差動インピーダンスの値を示す図である。 TDR法によるHDMI基板の差動インピーダンスの測定結果を示す図である。 製造の処理を説明するフローチャートである。 ＰＱ基板の第１層の配線例を示す図である。 TDRシミュレーションにより求めた、ＰＱ基板の過渡的な差動インピーダンスの値を示す図である。 Ｂ１基板の第１層の配線例を示す図である。 TDRシミュレーションにより求めた、Ｂ１基板の過渡的な差動インピーダンスの値を示す図である。 TDRシミュレーションにより求めた、Ｂ１基板の過渡的な差動インピーダンスの値を示す図である。 TDRシミュレーションにより求めた、Ｂ１基板の過渡的な差動インピーダンスの値を示す図である。 TDR法によるＢ１基板の差動インピーダンスの測定結果を示す図である。 Ｂ２基板の第１層の配線例を示す図である。 TDRシミュレーションにより求めた、Ｂ２基板の過渡的な差動インピーダンスの値を示す図である。 TDRシミュレーションにより求めた、Ｂ２基板の過渡的な差動インピーダンスの値を示す図である。 TDRシミュレーションにより求めた、Ｂ２基板の過渡的な差動インピーダンスの値を示す図である。 TDRシミュレーションにより求めた、Ｂ２基板の過渡的な差動インピーダンスの値を示す図である。 TDRシミュレーションにより求めた、Ｂ２基板の過渡的な差動インピーダンスの値を示す図である。 TDRシミュレーションにより求めた、Ｂ２基板の過渡的な差動インピーダンスの値を示す図である。 TDRシミュレーションにより求めた、Ｂ２基板の過渡的な差動インピーダンスの値を示す図である。 TDR法によるＢ２基板の差動インピーダンスの測定結果を示す図である。

符号の説明

１１ メディアレシーバ， １２ ディスプレイ， ２１ ＴＸ基板， ２２ ＩＣ，
２３ DVIコネクタ， ２８ ＲＸ基板， ２９ DVIコネクタ， ３０ ＩＣ， ５１ 集合基板， ５２ 擬似回路パターン， １５１ 集合基板， １５２ 擬似回路パターン

Claims (10)

1. プリント配線基板を製造する製造方法において、
   所定の規格に基づいて定められた、前記プリント配線基板の伝送線路の第１の特性を示す値よりも大きい値であって、前記プリント配線基板上に所定の部品が配置された場合に、前記プリント配線基板が前記規格を満たすと見込まれる前記第１の特性を示す値に基づいて、前記プリント配線基板の回路および版下を設計し、
   設計した前記版下を用いて、所定の集合基板上に、基準となる前記プリント配線基板である基準プリント配線基板と、基準となる前記第１の特性を示す値を測定するための擬似回路パターンである基準擬似回路パターンとが近接して配置されるように、前記基準プリント配線基板および前記基準擬似回路パターンを作成し、
   作成された前記基準擬似回路パターンの前記第１の特性を示す値を測定し、
   前記基準プリント配線基板が前記規格を満たす場合、新たに前記プリント配線基板および前記擬似回路パターンを製造して、新たに製造した前記擬似回路パターンの前記第１の特性を示す値を測定し、
   新たに製造した前記擬似回路パターンの前記第１の特性を示す値が、測定された前記基準擬似回路パターンの前記第１の特性を示す値に基づいて定められた所定の範囲内の値であるか否かを判定することにより、製造された前記プリント配線基板が、前記規格を満たす良品であるか否かを検査する
   製造方法。
2. 前記第１の特性を示す値は、前記プリント配線基板の伝送線路の特性インピーダンスまたは差動インピーダンスである
   請求項１に記載の製造方法。
3. 前記伝送線路上に、前記伝送線路のキャパシタンス成分を増加させる部分を設けることにより、前記プリント配線基板の前記伝送線路の前記第１の特性を示す値を低下させる
   請求項２に記載の製造方法。
4. 前記伝送線路のキャパシタンス成分を増加させる部分として、擬似的なランドまたはビアを設ける
   請求項３に記載の製造方法。
5. 設計した前記基準プリント配線基板の前記伝送線路における、過渡的な前記第１の特性の値をTDR（Time Domain Reflectometry）シミュレーションにより求め、
   求められた過渡的な前記第１の特性の値が、予め定められた所定の範囲内の値である場合、設計した前記版下を用いて前記基準プリント配線基板および前記基準擬似回路パターンを作成し、求められた過渡的な前記第１の特性の値が、予め定められた所定の範囲の値でない場合、前記プリント配線基板の回路および版下を設計し直す
   請求項１に記載の製造方法。
6. 配置される部品を相互に接続する伝送線路が設けられたプリント配線基板であって、所定の集合基板上に、前記伝送線路の第１の特性を示す値を測定するための擬似回路パターンと接近するように配置されて製造されたプリント配線基板において、
   所定の規格に基づいて定められた、前記伝送線路の前記第１の特性を示す値よりも大きい値であって、前記部品が配置された場合に前記規格を満たすと見込まれる前記第１の特性を示す値に基づいて回路および版下が設計され、
   前記版下が用いられて予め作成された基準となる基準プリント配線基板であって、前記規格を満たす基準プリント配線基板とともに作成された、前記基準プリント配線基板の前記第１の特性を示す値を測定するための基準擬似回路パターンの前記第１の特性を示す値に基づいて定められた所定の範囲内の値に、前記擬似回路パターンの前記第１の特性を示す値がなるように製造された
   プリント配線基板。
7. 前記第１の特性を示す値は、前記プリント配線基板の伝送線路の特性インピーダンスまたは差動インピーダンスである
   請求項６に記載のプリント配線基板。
8. 前記プリント配線基板の前記伝送線路の前記第１の特性を示す値を低下させるように、前記伝送線路上に前記伝送線路のキャパシタンス成分を増加させる部分が設けられている
   請求項７に記載のプリント配線基板。
9. 前記伝送線路のキャパシタンス成分を増加させる部分として、擬似的なランドまたはビアが設けられている
   請求項８に記載のプリント配線基板。
10. 前記プリント配線基板の回路および版下は、TDRシミュレーションにより求められた前記伝送線路における過渡的な前記第１の特性の値が予め定められた所定の範囲の値でない場合、設計し直される
    請求項６に記載のプリント配線基板。

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