JP2007013466A - データ処理装置およびデータ処理方法 - Google Patents
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Abstract
【課題】 変換後のシリアル信号に禁止コードが含まれないと共に誤り訂正コードをそのまま含ませることができるデータ処理装置を提供する。
【解決手段】 372Mの信号S1(LINK_A,LINK_B)をそれぞれS/P変換回路13_1,13_2、デスクランブル回路12_1,12_2で並列に処理してラインメモリ17_1,17_2に書き込む。そして、スイッチ19でLINK_A,LINK_Bのデータが交互に位置するようにラインメモリ17_1,17_2から読み出してシリアル信号を生成する。
【選択図】 図2
【解決手段】 372Mの信号S1(LINK_A,LINK_B)をそれぞれS/P変換回路13_1,13_2、デスクランブル回路12_1,12_2で並列に処理してラインメモリ17_1,17_2に書き込む。そして、スイッチ19でLINK_A,LINK_Bのデータが交互に位置するようにラインメモリ17_1,17_2から読み出してシリアル信号を生成する。
【選択図】 図2
Description
本発明は、画像データを構成する複数のラインデータを各々が含む複数系統の信号からシリアル信号を生成するデータ処理装置およびデータ処理方法に関する。
例えば、SMPTE292Mは、1.485Gb/sまたは1.485/1.001Gb/sのデータレートで動作する、HDTVコンポーネント信号(HD信号)の同軸ケーブルや光ファイバケーブル用のシリアル・インタフェースを規定する。
送信装置は、指定されたHD信号のパラレルデジタルデータを、SMPTE(Society of Motion Picture and Television Engineers)292Mに従って多重化してシリアルデータストリームを生成することで、HD−SDI(High Definition Serial Digital Interface)に準拠した伝送を行う。
SMPTEは、さらには、デジタルビデオ装置を、SMPTE292Mをベースとしたデュアルリンクで相互接続するSMPTE372Mを規定している。
送信装置は、SMPTE372に従って、SMPTE292の2本のシリアルデータストリームを並行して伝送し、2.970Gb/sあるいは2.970/1.001Gb/sのデータレートで動作する。
送信装置は、指定されたHD信号のパラレルデジタルデータを、SMPTE(Society of Motion Picture and Television Engineers)292Mに従って多重化してシリアルデータストリームを生成することで、HD−SDI(High Definition Serial Digital Interface)に準拠した伝送を行う。
SMPTEは、さらには、デジタルビデオ装置を、SMPTE292Mをベースとしたデュアルリンクで相互接続するSMPTE372Mを規定している。
送信装置は、SMPTE372に従って、SMPTE292の2本のシリアルデータストリームを並行して伝送し、2.970Gb/sあるいは2.970/1.001Gb/sのデータレートで動作する。
上述したSMPTE2のシリアルデータは、例えば、複数のラインデータで構成され、各ラインデータが禁止コードを含まないように生成されると共に、ラインデータ毎に誤り訂正データが付加されている。
SMPTEデジタル規格集2−HDTV、兼六館出版株式会社、平成11年9月1日
ところで、上述したSMPTE372Mの信号を、2.970Gbpsのシリアル信号に変換する場合に、変換後のシリアル信号内に上記禁止コードが含まれず、且つ当該シリアル信号内に誤り訂正コードをそのまま含ませたいという要請がある。
本発明は上述した従来技術の問題点を解決するために、画像データを構成する複数のラインデータを各々が含む複数系統の信号からシリアル信号を生成する場合に、変換後のシリアル信号内に禁止コードを含ませず、且つ誤り訂正コードをそのまま含ませることができるデータ処理装置およびデータ処理方法を提供することを目的とする。
上述した従来技術の問題点を解決し、上述した目的を達成するため、第1の観点の発明のデータ処理装置は、画像データを構成する複数のラインデータを各々が含む複数系統の信号からシリアル信号を生成するデータ処理装置であって、メモリと、 前記複数系統の信号を構成するデータを前記メモリに書き込む書き込み手段と、前記書き込み手段が前記メモリに書き込んだ前記データを、データを読み出す対象とする信号を前記複数系統の信号の間で順に切り替えて、1ラインデータ毎に読み出してシリアル信号を生成するシリアル信号生成手段とを有する。
第2の観点の発明のデータ処理方法は、画像データを構成する複数のラインデータを各々が含む複数系統の信号からシリアル信号を生成するデータ処理方法であって、前記複数系統の信号を構成するデータをメモリに書き込む第1の工程と、前記第1の工程で前記メモリに書き込んだ前記データを、データを読み出す対象とする信号を前記複数系統の信号の間で順に切り替えて、1ラインデータ毎に読み出してシリアル信号を生成する第2の工程とを有する。
第3の観点の発明のデータ処理装置は、画像データを構成する複数のラインデータを各々が含む複数系統の信号によって構成されるシリアル信号から、前記複数系統の信号を生成するデータ処理装置であって、メモリと、前記シリアル信号を切り換えて前記複数系統の信号を構成する前記ラインデータを分離して前記メモリに書き込む書き込み手段と、前記書き込み手段が前記メモリに書き込んだ前記複数系統の信号を構成する前記ラインデータを並列に読み出して前記複数系統の信号を生成する信号生成手段とを有する。
第4の観点の発明のデータ処理方法は、画像データを構成する複数のラインデータを各々が含む複数系統の信号によって構成されるシリアル信号から、前記複数系統の信号を生成するデータ処理方法であって、前記シリアル信号を切り換えて前記複数系統の信号を構成する前記ラインデータを分離してメモリに書き込む第1の工程と、前記第1の工程で前記メモリに書き込んだ前記複数系統の信号を構成する前記ラインデータを並列に読み出して前記複数系統の信号を生成する第2の工程とを有する。
本発明によれば、画像データを構成する複数のラインデータを各々が含む複数系統の信号からシリアル信号を生成する場合に、変換後のシリアル信号に禁止コードが含まれないと共に誤り訂正コードをそのまま含ませることができるデータ処理装置およびデータ処理方法を提供することができる。従って、画像データを構成する複数のラインデータを各々が含む複数系統の信号との下位互換を実現できる。
以下、本発明の実施形態に係わるデータ伝送システムについて説明する。
先ず、本実施形態の構成要素と、本発明の構成要素との対応関係を説明する。
送信装置3が第1の観点の発明のデータ処理装置の一例であり、受信装置5が第3の観点の発明のデータ処理装置の一例である。
図2に示すラインメモリ17_1,17_2が第1の観点の発明のメモリの一例である。
また、図2に示すS/P変換回路13_1,13_2およびデスクランブル回路12_1,12_2が第1の観点の発明の書き込み手段の一例であり、スイッチ19、P/S変換回路21およびスクランブル回路23が第1の観点の発明のシリアル信号生成手段の一例である。
また、図8に示すラインメモリ57_1,57_2が第3の観点の発明のメモリの一例である。
また、図8に示すデスクランブル回路51、S/P変換回路53およびスイッチ55が、第3の観点の発明の書き込み手段の一例であり、スクランブル回路59_1,59_2およびP/S変換回路58_1,58_2が第3の観点の発明の信号生成手段の一例である。
先ず、本実施形態の構成要素と、本発明の構成要素との対応関係を説明する。
送信装置3が第1の観点の発明のデータ処理装置の一例であり、受信装置5が第3の観点の発明のデータ処理装置の一例である。
図2に示すラインメモリ17_1,17_2が第1の観点の発明のメモリの一例である。
また、図2に示すS/P変換回路13_1,13_2およびデスクランブル回路12_1,12_2が第1の観点の発明の書き込み手段の一例であり、スイッチ19、P/S変換回路21およびスクランブル回路23が第1の観点の発明のシリアル信号生成手段の一例である。
また、図8に示すラインメモリ57_1,57_2が第3の観点の発明のメモリの一例である。
また、図8に示すデスクランブル回路51、S/P変換回路53およびスイッチ55が、第3の観点の発明の書き込み手段の一例であり、スクランブル回路59_1,59_2およびP/S変換回路58_1,58_2が第3の観点の発明の信号生成手段の一例である。
図1は、本発明の実施形態に係わるデータ伝送システム1の全体構成図である。
図1に示すように、データ伝送システム1は、例えば、送信装置3と受信装置5とを有する。
送信装置3と受信装置5とは、例えば、同軸ケーブルや光ファイバケーブル用のシリアルケーブルなどのケーブル7を介して接続されている。
図1に示すように、データ伝送システム1は、例えば、送信装置3と受信装置5とを有する。
送信装置3と受信装置5とは、例えば、同軸ケーブルや光ファイバケーブル用のシリアルケーブルなどのケーブル7を介して接続されている。
本実施形態では、送信装置3が、SMPTE372Mのケーブルを介して信号S1(372M)を入力し、これをシリアル信号S3に変換する。
そして、送信装置3が、シリアル信号S3を、ケーブル7を介して受信装置5に送信する。
受信装置5は、受信したシリアル信号S3を信号S5(372M)に変換し、これをSMPTE372Mのケーブルに出力する。
そして、送信装置3が、シリアル信号S3を、ケーブル7を介して受信装置5に送信する。
受信装置5は、受信したシリアル信号S3を信号S5(372M)に変換し、これをSMPTE372Mのケーブルに出力する。
<送信装置3>
図2は、図1に示す送信装置3の構成図である。
図2に示すように、送信装置3は、例えば、インタフェース11、デスクランブル回路12_1,12_2、S/P変換回路13_1,13_2、ラインメモリ17_1,17_2、スイッチ19、P/S変換回路21、並びにスクランブル回路23を有する。
図2は、図1に示す送信装置3の構成図である。
図2に示すように、送信装置3は、例えば、インタフェース11、デスクランブル回路12_1,12_2、S/P変換回路13_1,13_2、ラインメモリ17_1,17_2、スイッチ19、P/S変換回路21、並びにスクランブル回路23を有する。
[インタフェース11]
インタフェース11は、図3に示すSMPTE372Mの信号S1を入力する。
信号S1は、図3に示すように、SMPTE372Mに規定されたそれぞれSMPTE292Mに適合した2本の信号S1(LINK_A)と信号S1(LINK_B)とで構成される。
図3において、信号S1(LINK_A),S1(LINK_B)に示される各数字は、ライン番号を示している。
図3に示すように、フィールド#1のライン番号「2」〜「41」のラインは、信号S1内の図示しないフィールド#0とフィールド#1との間の垂直ブランキング期間V_BLANKに挿入される。
また、フィールド#1のライン番号「42」〜「1121」のラインは、信号S1内のフィールド#1のアクティブ期間ACTIVEに挿入される。
また、フィールド#1のライン番号「1122」〜「1125」のラインと、フィールド#2のライン番号「1」〜「42」のラインとは、信号S1内のフィールド#1とフィールド#2との間の垂直ブランキング期間V_BLANKに挿入される。
また、フィールド#2のライン番号「43」〜「1122」のラインは、信号S1内のフィールド#2のアクティブ期間ACTIVEに挿入される。
インタフェース11は、図3に示すSMPTE372Mの信号S1を入力する。
信号S1は、図3に示すように、SMPTE372Mに規定されたそれぞれSMPTE292Mに適合した2本の信号S1(LINK_A)と信号S1(LINK_B)とで構成される。
図3において、信号S1(LINK_A),S1(LINK_B)に示される各数字は、ライン番号を示している。
図3に示すように、フィールド#1のライン番号「2」〜「41」のラインは、信号S1内の図示しないフィールド#0とフィールド#1との間の垂直ブランキング期間V_BLANKに挿入される。
また、フィールド#1のライン番号「42」〜「1121」のラインは、信号S1内のフィールド#1のアクティブ期間ACTIVEに挿入される。
また、フィールド#1のライン番号「1122」〜「1125」のラインと、フィールド#2のライン番号「1」〜「42」のラインとは、信号S1内のフィールド#1とフィールド#2との間の垂直ブランキング期間V_BLANKに挿入される。
また、フィールド#2のライン番号「43」〜「1122」のラインは、信号S1内のフィールド#2のアクティブ期間ACTIVEに挿入される。
信号S1(LINK_A),S1(LINK_B)の各々は、SMPTE292Mに適合しており、各々が図4に示すフォーマットをしたシリアル信号である。
図3に示す信号S1(LINK_A)内のラインと、それに対応する信号S1(LINK_B)内のラインとには、並行して送信装置3に入力され、これらには同じデジタルインタフェースライン番号が付されている。
例えば、図3の例では、信号S1(LINK_A)内のライン番号「42」のラインと、信号S1(LINK_B)内のライン番号「43」のラインとには並列に送信装置3に入力され、これらにはデジタルインタフェースライン番号「21」が付されている。
例えば、図3の例では、信号S1(LINK_A)内のライン番号「42」のラインと、信号S1(LINK_B)内のライン番号「43」のラインとには並列に送信装置3に入力され、これらにはデジタルインタフェースライン番号「21」が付されている。
インタフェース11は、信号S1内の信号S1(LINK_A)をデスクランブル回路12_1に出力し、信号S1(LINK_B)をデスクランブル回路12_2に出力する。
[デスクランブル回路12_1,12_2]
デスクランブル回路12_1は、インタフェース11から入力した信号S1(LINK_AをデスクランブルしてS/P変換回路13_1に出力する。
デスクランブル回路12_2は、インタフェース11から入力した信号S1(LINK_BをデスクランブルしてS/P変換回路13_2に出力する。
デスクランブル回路12_1は、インタフェース11から入力した信号S1(LINK_AをデスクランブルしてS/P変換回路13_1に出力する。
デスクランブル回路12_2は、インタフェース11から入力した信号S1(LINK_BをデスクランブルしてS/P変換回路13_2に出力する。
[S/P変換回路13_1,13_2]
S/P変換回路13_1は、デスクランブル回路12_1から入力した図4に示すSMPTE292Mに適合したシリアル信号である信号S1(LINK_A)を、図5に示すようにパラレル形式の輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とに分離し、これらを20ビットワードでラインメモリ17_1に書き込む。
S/P変換回路13_2は、デスクランブル回路12_2から入力した図4に示すSMPTE292Mに適合したシリアル信号である信号S1(LINK_B)を、図5(A),(B)に示すようにパラレル形式の輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とに分離し、これらを20ビットワードでラインメモリ17_2に書き込む。
S/P変換回路13_1は、デスクランブル回路12_1から入力した図4に示すSMPTE292Mに適合したシリアル信号である信号S1(LINK_A)を、図5に示すようにパラレル形式の輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とに分離し、これらを20ビットワードでラインメモリ17_1に書き込む。
S/P変換回路13_2は、デスクランブル回路12_2から入力した図4に示すSMPTE292Mに適合したシリアル信号である信号S1(LINK_B)を、図5(A),(B)に示すようにパラレル形式の輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とに分離し、これらを20ビットワードでラインメモリ17_2に書き込む。
以下、図4および図5の信号フォーマットについて説明する。
図4は、SMPTE292Mのフォーマットを説明するための図である。
図4に示すように、SMPTE292Mのシリアル信号である信号S1(LINK_A),S1(LINK_B)の各々は、タイミング同期信号EAV,SAVを有する。
タイミング同期信号EAVはアクティブラインのエンドを示し、タイミング同期信号SAVをアクティブラインのスタートを示す。
タイミング同期信号EAVに続いてライン番号信号LNが位置し、続いてエラー検出コードCRC(Cyclic Redundancy Code)が位置する。
エラー検出コードCRCは、アクティブデジタルラインやそれに続くタイミング同期信号EAVのデータ誤りを検出するために持ちられる。
エラー検出コードCRCに続いて補助信号が位置する。また、タイミング同期信号SAVに続いてアクティブデジタルライン信号が位置する。
図4に示すように、MPTE292Mのシリアル信号である信号S1(LINK_A),S1(LINK_B)の各々では、輝度信号Yと色差信号Cとが多重化されている。
図4は、SMPTE292Mのフォーマットを説明するための図である。
図4に示すように、SMPTE292Mのシリアル信号である信号S1(LINK_A),S1(LINK_B)の各々は、タイミング同期信号EAV,SAVを有する。
タイミング同期信号EAVはアクティブラインのエンドを示し、タイミング同期信号SAVをアクティブラインのスタートを示す。
タイミング同期信号EAVに続いてライン番号信号LNが位置し、続いてエラー検出コードCRC(Cyclic Redundancy Code)が位置する。
エラー検出コードCRCは、アクティブデジタルラインやそれに続くタイミング同期信号EAVのデータ誤りを検出するために持ちられる。
エラー検出コードCRCに続いて補助信号が位置する。また、タイミング同期信号SAVに続いてアクティブデジタルライン信号が位置する。
図4に示すように、MPTE292Mのシリアル信号である信号S1(LINK_A),S1(LINK_B)の各々では、輝度信号Yと色差信号Cとが多重化されている。
図5は、デスクランブル回路12_1,12_2およびS/P変換回路13_1,13_2でパラレル信号に変換された後の信号のフォーマットを説明するための図である。
図5(A),(B)に示すように、S/P変換回路13_1,13_2により、シリアル信号である信号S1(LINK_A)から、輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とが分離される。
また、S/P変換回路13_1,13_2により、シリアル信号である信号S1(LINK_B)から、輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とが分離される。
図5(A),(B)に示すように、S/P変換回路13_1,13_2により、シリアル信号である信号S1(LINK_A)から、輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とが分離される。
また、S/P変換回路13_1,13_2により、シリアル信号である信号S1(LINK_B)から、輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とが分離される。
[スイッチ19]
スイッチ19は、図6に示すように、ラインメモリ17_1に記憶されている信号S1(LINK_A)の1ライン分の輝度および色差のパラレルデータと、ラインメモリ17_2に記憶されている信号S1(LINK_B)の1ライン分の輝度および色差のパラレルデータとを交互に読み出してP/S変換回路21に出力する。
具体的には、スイッチ19は、ラインメモリ17_1に記憶されている信号S1(LINK_A)の1ライン分の輝度信号S1(LINK_A)(Y)および色差信号S1(LINK_A)のパラレルデータと、ラインメモリ17_2に記憶されている信号S1(LINK_B)の1ライン分の輝度信号S1(LINK_B)(Y)および色差信号S1(LINK_B)(C)のパラレルデータとを交互に読み出してP/S変換回路21に出力する。
スイッチ19は、図6に示すように、ラインメモリ17_1に記憶されている信号S1(LINK_A)の1ライン分の輝度および色差のパラレルデータと、ラインメモリ17_2に記憶されている信号S1(LINK_B)の1ライン分の輝度および色差のパラレルデータとを交互に読み出してP/S変換回路21に出力する。
具体的には、スイッチ19は、ラインメモリ17_1に記憶されている信号S1(LINK_A)の1ライン分の輝度信号S1(LINK_A)(Y)および色差信号S1(LINK_A)のパラレルデータと、ラインメモリ17_2に記憶されている信号S1(LINK_B)の1ライン分の輝度信号S1(LINK_B)(Y)および色差信号S1(LINK_B)(C)のパラレルデータとを交互に読み出してP/S変換回路21に出力する。
[P/S変換回路21]
P/S変換回路21は、スイッチ19から入力した信号をライン毎にシリアル信号に変換してスクランブル回路23に出力する。
具体的には、P/S変換回路21は、スイッチ19から入力した1ライン分の輝度信号S1(LINK_A)(Y)と色差信号S1(LINK_A)とを多重化してシリアル信号にする処理と、スイッチ19から入力した1ライン分の輝度信号S1(LINK_B)(Y)と色差信号S1(LINK_B)(C)とを多重化してシリアル信号にする処理とを交互に行う。
P/S変換回路21は、スイッチ19から入力した信号をライン毎にシリアル信号に変換してスクランブル回路23に出力する。
具体的には、P/S変換回路21は、スイッチ19から入力した1ライン分の輝度信号S1(LINK_A)(Y)と色差信号S1(LINK_A)とを多重化してシリアル信号にする処理と、スイッチ19から入力した1ライン分の輝度信号S1(LINK_B)(Y)と色差信号S1(LINK_B)(C)とを多重化してシリアル信号にする処理とを交互に行う。
[スクランブル回路23]
スクランブル回路23は、P/S変換回路21から入力したシリアル信号にスクランブル処理を施した後に、2.97Gb/sのシリアル信号S3として図1に示すケーブル7に送出する。
スクランブル回路23は、P/S変換回路21から入力したシリアル信号にスクランブル処理を施した後に、2.97Gb/sのシリアル信号S3として図1に示すケーブル7に送出する。
ところで、SMPTE292Mでは、ジッター仕様として、タイミングジッタを1UI(Unit Interval)とし、アライメントジッタを0.2UIとしている。
ここで、1UIは、1ビットの伝送に割り当てられる期間を示し、1.485Gbpsでは673psとなり、2.97Gb/sでは337psとなる。
SMPTE292MによるHD−SDIにおいては、ジッター周波数はF,V,Hなどの30Hz,60Hz33.75kHzなどの、HD信号の信号処理に伴う成分が大きく、特にF,Vの低周波数領域のジッターはPLL等で取り除くのは困難である。従って、HD−SDIやパラレルのHD信号を入力信号とした場合に、これらに載っているF,V周波数領域のジッターはそのまま2.97Gb/sに出力されると考えられる。この場合、2.97Gb/sでも入力のHD−SDIと同じジッター時間量+αのジッターが発生してしまう。送信装置3では、2.97Gb/sのジッター規格は292Mのジッター規格のUI数を2倍にしたものにする。すなわち、送信装置3では、ジッター仕様として、タイミングジッタを2UIとし、アライメントジッタを0.4UIとする。これにより、HD−SDIや372Mと互換性が確保できる。
ここで、1UIは、1ビットの伝送に割り当てられる期間を示し、1.485Gbpsでは673psとなり、2.97Gb/sでは337psとなる。
SMPTE292MによるHD−SDIにおいては、ジッター周波数はF,V,Hなどの30Hz,60Hz33.75kHzなどの、HD信号の信号処理に伴う成分が大きく、特にF,Vの低周波数領域のジッターはPLL等で取り除くのは困難である。従って、HD−SDIやパラレルのHD信号を入力信号とした場合に、これらに載っているF,V周波数領域のジッターはそのまま2.97Gb/sに出力されると考えられる。この場合、2.97Gb/sでも入力のHD−SDIと同じジッター時間量+αのジッターが発生してしまう。送信装置3では、2.97Gb/sのジッター規格は292Mのジッター規格のUI数を2倍にしたものにする。すなわち、送信装置3では、ジッター仕様として、タイミングジッタを2UIとし、アライメントジッタを0.4UIとする。これにより、HD−SDIや372Mと互換性が確保できる。
以下、図2に示す送信装置3の動作例を説明する。
図7は、図2に示す送信装置3の動作例を説明するためのフローチャートである。
ステップST11:
送信装置3は、インタフェース11が入力した信号がSMPTE372Mであるか否かを判断し、SMPTE372Mであると判断するとステップST13に進み、そうでない場合(本実施形態では、HDパラレル信号の場合)はステップST12に進む。
図7は、図2に示す送信装置3の動作例を説明するためのフローチャートである。
ステップST11:
送信装置3は、インタフェース11が入力した信号がSMPTE372Mであるか否かを判断し、SMPTE372Mであると判断するとステップST13に進み、そうでない場合(本実施形態では、HDパラレル信号の場合)はステップST12に進む。
ステップST12:
インタフェース11は、入力したHDパラレル信号を、SMPTE372Mのデータ構造を仮想LINK_A,LINK_Bとして20ビット信号にしてラインメモリ17_1,17_2に書き込む。
インタフェース11は、入力したHDパラレル信号を、SMPTE372Mのデータ構造を仮想LINK_A,LINK_Bとして20ビット信号にしてラインメモリ17_1,17_2に書き込む。
ステップST13:
デスクランブル回路12_1は、インタフェース11から入力した信号S1(LINK_AをデスクランブルしてS/P変換回路13_1に出力する。
デスクランブル回路12_2は、インタフェース11から入力した信号S1(LINK_BをデスクランブルしてS/P変換回路13_2に出力する。
デスクランブル回路12_1は、インタフェース11から入力した信号S1(LINK_AをデスクランブルしてS/P変換回路13_1に出力する。
デスクランブル回路12_2は、インタフェース11から入力した信号S1(LINK_BをデスクランブルしてS/P変換回路13_2に出力する。
ステップST14:
S/P変換回路13_1は、デスクランブル回路12_1から入力した図4に示すSMPTE292Mに適合したシリアル信号である信号S1(LINK_A)を、図5に示すようにパラレル形式の輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とに分離し、これらを20ビットワードでラインメモリ17_1に書き込む。
S/P変換回路13_2は、デスクランブル回路12_2から入力した図4に示すSMPTE292Mに適合したシリアル信号である信号S1(LINK_B)を、図5(A),(B)に示すようにパラレル形式の輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とに分離し、これらを20ビットワードでラインメモリ17_2に書き込む。
S/P変換回路13_1は、デスクランブル回路12_1から入力した図4に示すSMPTE292Mに適合したシリアル信号である信号S1(LINK_A)を、図5に示すようにパラレル形式の輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とに分離し、これらを20ビットワードでラインメモリ17_1に書き込む。
S/P変換回路13_2は、デスクランブル回路12_2から入力した図4に示すSMPTE292Mに適合したシリアル信号である信号S1(LINK_B)を、図5(A),(B)に示すようにパラレル形式の輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とに分離し、これらを20ビットワードでラインメモリ17_2に書き込む。
ステップST15:
スイッチ19は、図6に示すように、ラインメモリ17_1に記憶されている信号S1(LINK_A)の1ライン分の輝度および色差のパラレルデータと、ラインメモリ17_2に記憶されている信号S1(LINK_B)の1ライン分の輝度および色差のパラレルデータとを交互に読み出してP/S変換回路21に出力する。
スイッチ19は、図6に示すように、ラインメモリ17_1に記憶されている信号S1(LINK_A)の1ライン分の輝度および色差のパラレルデータと、ラインメモリ17_2に記憶されている信号S1(LINK_B)の1ライン分の輝度および色差のパラレルデータとを交互に読み出してP/S変換回路21に出力する。
ステップST16:
P/S変換回路21は、スイッチ19から入力した信号をライン毎にシリアル信号に変換してスクランブル回路23に出力する。
具体的には、P/S変換回路21は、スイッチ19から入力した1ライン分の輝度信号S1(LINK_A)(Y)と色差信号S1(LINK_A)とを多重化してシリアル信号にする処理と、スイッチ19から入力した1ライン分の輝度信号S1(LINK_B)(Y)と色差信号S1(LINK_B)(C)とを多重化してシリアル信号にする処理とを交互に行う。
P/S変換回路21は、スイッチ19から入力した信号をライン毎にシリアル信号に変換してスクランブル回路23に出力する。
具体的には、P/S変換回路21は、スイッチ19から入力した1ライン分の輝度信号S1(LINK_A)(Y)と色差信号S1(LINK_A)とを多重化してシリアル信号にする処理と、スイッチ19から入力した1ライン分の輝度信号S1(LINK_B)(Y)と色差信号S1(LINK_B)(C)とを多重化してシリアル信号にする処理とを交互に行う。
ステップST17:
スクランブル回路23は、P/S変換回路21から入力したシリアル信号にスクランブル処理を施した後に、2.97Gbpsのシリアル信号S3として図1に示すケーブル7に送出する。
スクランブル回路23は、P/S変換回路21から入力したシリアル信号にスクランブル処理を施した後に、2.97Gbpsのシリアル信号S3として図1に示すケーブル7に送出する。
<受信装置5>
図8は、図1に示す受信装置5の構成図である。
図8に示すように、受信装置5は、例えば、デスクランブル回路51、S/P変換回路53、スイッチ55、ラインメモリ57_1,57_2、P/S変換回路58_1,58_2、スクランブル回路59_1,59_2、並びにインタフェース63を有する。
図8は、図1に示す受信装置5の構成図である。
図8に示すように、受信装置5は、例えば、デスクランブル回路51、S/P変換回路53、スイッチ55、ラインメモリ57_1,57_2、P/S変換回路58_1,58_2、スクランブル回路59_1,59_2、並びにインタフェース63を有する。
[デスクランブル回路51]
デスクランブル回路51は、上述した送信装置3がケーブル7に送出したシリアル信号S3を入力し、これをデスクランブルしてS/P変換回路53に出力する。
デスクランブル回路51は、上述した送信装置3がケーブル7に送出したシリアル信号S3を入力し、これをデスクランブルしてS/P変換回路53に出力する。
[S/P変換回路53]
S/P変換回路53は、デスクランブル回路51から入力したシリアル信号に含まれるLINK_A,LINK_Bの各々の信号を、シリアル形式からパラレル形式に変換する。
具体的には、S/P変換回路53は、シリアル信号に含まれるLINK_Aの輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とを分離してスイッチ55に出力する。
また、S/P変換回路53は、シリアル信号に含まれるLINK_Bの輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とを分離してスイッチ55に出力する。
S/P変換回路53は、デスクランブル回路51から入力したシリアル信号に含まれるLINK_A,LINK_Bの各々の信号を、シリアル形式からパラレル形式に変換する。
具体的には、S/P変換回路53は、シリアル信号に含まれるLINK_Aの輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とを分離してスイッチ55に出力する。
また、S/P変換回路53は、シリアル信号に含まれるLINK_Bの輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とを分離してスイッチ55に出力する。
[スイッチ55]
スイッチ55は、S/P変換回路53から入力した信号を切り換えてLINK_Aの輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とをラインデータ毎にラインメモリ57_1に書き込む。
また、S/P変換回路53から入力した信号を切り換えてLINK_Bの輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とをラインデータ毎にラインメモリ57_2に書き込む。
スイッチ55は、S/P変換回路53から入力した信号を切り換えてLINK_Aの輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とをラインデータ毎にラインメモリ57_1に書き込む。
また、S/P変換回路53から入力した信号を切り換えてLINK_Bの輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とをラインデータ毎にラインメモリ57_2に書き込む。
[P/S変換回路58_1,58_2]
P/S変換回路58_1は、ラインメモリ57_1から読み出したパラレル形式の輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とをシリアル形式の信号S5(LINK_A)に変換してスクランブル回路59_1に出力する。
P/S変換回路58_2は、ラインメモリ57_2から読み出したパラレル形式の輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とをシリアル形式の信号S5(LINK_B)に変換してスクランブル回路59_2に出力する。
P/S変換回路58_1は、ラインメモリ57_1から読み出したパラレル形式の輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とをシリアル形式の信号S5(LINK_A)に変換してスクランブル回路59_1に出力する。
P/S変換回路58_2は、ラインメモリ57_2から読み出したパラレル形式の輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とをシリアル形式の信号S5(LINK_B)に変換してスクランブル回路59_2に出力する。
[スクランブル回路59_1,59_2]
スクランブル回路59_1は、P/S変換回路58_1から入力したシリアル形式の信号S5(LINK_A)をスクランブル処理してインタフェース63に出力する。
スクランブル回路59_2は、P/S変換回路58_2から入力したシリアル形式の信号S5(LINK_B)をスクランブル処理してインタフェース63に出力する。
スクランブル回路59_1は、P/S変換回路58_1から入力したシリアル形式の信号S5(LINK_A)をスクランブル処理してインタフェース63に出力する。
スクランブル回路59_2は、P/S変換回路58_2から入力したシリアル形式の信号S5(LINK_B)をスクランブル処理してインタフェース63に出力する。
[インタフェース63]
インタフェース63は、スクランブル回路59_1,59_2から入力した信号S5(LINK_A)と信号S5(LINK_B)とを並行してSMPTE372Mの信号S5として出力する。
インタフェース63は、スクランブル回路59_1,59_2から入力した信号S5(LINK_A)と信号S5(LINK_B)とを並行してSMPTE372Mの信号S5として出力する。
以下、図8に示す受信装置5の動作例を説明する。
図9は、図8に示す受信装置5の動作例を説明するためのフローチャートである。
ステップST21:
デスクランブル回路51は、上述した送信装置3がケーブル7に送出したシリアル信号S3を入力し、これをデスクランブルしてS/P変換回路53に出力する。
図9は、図8に示す受信装置5の動作例を説明するためのフローチャートである。
ステップST21:
デスクランブル回路51は、上述した送信装置3がケーブル7に送出したシリアル信号S3を入力し、これをデスクランブルしてS/P変換回路53に出力する。
ステップST22:
S/P変換回路53は、デスクランブル回路51から入力したシリアル信号に含まれるLINK_A,LINK_Bの各々の信号を、シリアル形式からパラレル形式に変換する。
具体的には、S/P変換回路53は、シリアル信号に含まれるLINK_Aの輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とを分離してスイッチ55に出力する。
また、S/P変換回路53は、シリアル信号に含まれるLINK_Bの輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とを分離してスイッチ55に出力する。
S/P変換回路53は、デスクランブル回路51から入力したシリアル信号に含まれるLINK_A,LINK_Bの各々の信号を、シリアル形式からパラレル形式に変換する。
具体的には、S/P変換回路53は、シリアル信号に含まれるLINK_Aの輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とを分離してスイッチ55に出力する。
また、S/P変換回路53は、シリアル信号に含まれるLINK_Bの輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とを分離してスイッチ55に出力する。
ステップST23:
スイッチ55は、S/P変換回路53から入力した信号を切り換えてLINK_Aの輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とをラインデータ毎にラインメモリ57_1に書き込む。
また、S/P変換回路53から入力した信号を切り換えてLINK_Bの輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とをラインデータ毎にラインメモリ57_2に書き込む。
スイッチ55は、S/P変換回路53から入力した信号を切り換えてLINK_Aの輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とをラインデータ毎にラインメモリ57_1に書き込む。
また、S/P変換回路53から入力した信号を切り換えてLINK_Bの輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とをラインデータ毎にラインメモリ57_2に書き込む。
ステップST24:
P/S変換回路58_1は、ラインメモリ57_1から読み出したパラレル形式の輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とをシリアル形式の信号S5(LINK_A)に変換してスクランブル回路59_1に出力する。
P/S変換回路58_2は、ラインメモリ57_2から読み出したパラレル形式の輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とをシリアル形式の信号S5(LINK_B)に変換してスクランブル回路59_2に出力する。
P/S変換回路58_1は、ラインメモリ57_1から読み出したパラレル形式の輝度信号S1(LINK_A)(Y)と、色差信号S1(LINK_A)(C)とをシリアル形式の信号S5(LINK_A)に変換してスクランブル回路59_1に出力する。
P/S変換回路58_2は、ラインメモリ57_2から読み出したパラレル形式の輝度信号S1(LINK_B)(Y)と、色差信号S1(LINK_B)(C)とをシリアル形式の信号S5(LINK_B)に変換してスクランブル回路59_2に出力する。
ステップST25:
スクランブル回路59_1は、ステップST24でP/S変換回路58_1から入力したシリアル形式の信号S5(LINK_A)をスクランブル処理してインタフェース63に出力する。
スクランブル回路59_2は、ステップST24でP/S変換回路58_2から入力したシリアル形式の信号S5(LINK_B)をスクランブル処理してインタフェース63に出力する。
そして、インタフェース63は、スクランブル回路59_1,59_2から入力した信号S5(LINK_A)と信号S5(LINK_B)とを並行してSMPTE372Mの信号S5として出力する。
スクランブル回路59_1は、ステップST24でP/S変換回路58_1から入力したシリアル形式の信号S5(LINK_A)をスクランブル処理してインタフェース63に出力する。
スクランブル回路59_2は、ステップST24でP/S変換回路58_2から入力したシリアル形式の信号S5(LINK_B)をスクランブル処理してインタフェース63に出力する。
そして、インタフェース63は、スクランブル回路59_1,59_2から入力した信号S5(LINK_A)と信号S5(LINK_B)とを並行してSMPTE372Mの信号S5として出力する。
以上説明したように、データ伝送システム1によれば、現行のHD−SDIやDual Link 292M規格であるSMPTE372Mと完全に互換性が取れる2.97Gb/sシリアル・インタフェースのデータ構造、物理層規格を提供できる。
また、データ伝送システム1によれば、372Mの信号S1のエラー検出コードCRCがそのまま2.97Gb/sのシリアル信号S3に多重されるので、伝送中のエラーを訂正できる。
すなわち、SMPTE274の2系統の信号を多重化して2.97Gb/sのシリアル信号を生成する他の手法では、SMPTE372Mと互換性がないが、データ伝送システム1によれば、SMPTE372Mと互換性があるシリアル・インタフェースを提供できる。
また、データ伝送システム1によれば、372Mの信号S1のエラー検出コードCRCがそのまま2.97Gb/sのシリアル信号S3に多重されるので、伝送中のエラーを訂正できる。
すなわち、SMPTE274の2系統の信号を多重化して2.97Gb/sのシリアル信号を生成する他の手法では、SMPTE372Mと互換性がないが、データ伝送システム1によれば、SMPTE372Mと互換性があるシリアル・インタフェースを提供できる。
また、データ伝送システム1では、ジッター仕様として、タイミングジッタを2UIとし、アライメントジッタを0.4UIとする。すなわち、ジッター仕様をSMPTE292Mの2倍にしている。これにより、HD−SDIや372Mと互換性が確保できる。
また、データ伝送システム1によれば、SMPTE292Mの信号のデータ列をそのまま用いることから、SMPTE292Mで規定される禁止コードがシリアル信号S3に含まれることを回避できる。
これに対して、上述した他の手法では、上記禁止コードが含まれる可能性がある。
これに対して、上述した他の手法では、上記禁止コードが含まれる可能性がある。
また、データ伝送システム1によれば、60P信号に限らず24P/4:4:4/12bitなど全ての2.97Gb/sの範囲の映像信号に対しても、一旦372Mに従ってLINK_A,LINK_Bに振り分ける信号処理を行うことで、体系的な信号処理を行うことができる。
また、上記他の手法では60Pでは、2.97Gb/s多重時の1ラインのサンプル数が2200×20bit,30P/4:4:4信号ではその倍の2×2200×20bitになる。アクティブ期間が倍になることでパソロジ信号に対して弱くなる。しかしながら、データ伝送システム1では、このような不利益はない。
また、上記他の手法では60Pでは、2.97Gb/s多重時の1ラインのサンプル数が2200×20bit,30P/4:4:4信号ではその倍の2×2200×20bitになる。アクティブ期間が倍になることでパソロジ信号に対して弱くなる。しかしながら、データ伝送システム1では、このような不利益はない。
本発明は上述した実施形態には限定されない。
すなわち、当業者は、本発明の技術的範囲またはその均等の範囲内において、上述した実施形態の構成要素に関し、様々な変更、コンビネーション、サブコンビネーション、並びに代替を行ってもよい。
例えば、上述した実施形態では、信号S1および信号S5として、SMPTE372Mの信号を例示したが、これらは、画像データを構成する複数のラインデータを各々が含む複数系統の信号であれば特に限定されない。
また、上述した実施形態では、送信装置3および受信装置5において、スクランブルおよびデスクランブルを行う場合を例示したが、これらの処理は特に必須ではない。
すなわち、当業者は、本発明の技術的範囲またはその均等の範囲内において、上述した実施形態の構成要素に関し、様々な変更、コンビネーション、サブコンビネーション、並びに代替を行ってもよい。
例えば、上述した実施形態では、信号S1および信号S5として、SMPTE372Mの信号を例示したが、これらは、画像データを構成する複数のラインデータを各々が含む複数系統の信号であれば特に限定されない。
また、上述した実施形態では、送信装置3および受信装置5において、スクランブルおよびデスクランブルを行う場合を例示したが、これらの処理は特に必須ではない。
1…データ伝送システム、3…送信装置、5…受信装置、11…インタフェース、13_1,13_2…S/P変換回路、12_1,12_2…デスクランブル回路、17_1,17_2…ラインメモリ、19…スイッチ、21…P/S変換回路、23…スクランブル回路、51…デスクランブル回路、53…S/P変換回路、55…スイッチ、57_1,57_2…ラインメモリ、59_1,59_2…スクランブル回路、58_1,58_2…P/S変換回路、63…インタフェース
Claims (11)
- 画像データを構成する複数のラインデータを各々が含む複数系統の信号からシリアル信号を生成するデータ処理装置であって、
メモリと、
前記複数系統の信号を構成するデータを前記メモリに書き込む書き込み手段と、
前記書き込み手段が前記メモリに書き込んだ前記データを、データを読み出す対象とする信号を前記複数系統の信号の間で順に切り替えて、1ラインデータ毎に読み出してシリアル信号を生成するシリアル信号生成手段と
を有するデータ処理装置。 - 前記ラインデータには、当該ラインデータに関する誤り訂正データが含まれる
請求項1に記載のデータ処理装置。 - 前記書き込み手段は、前記複数系統の信号の各々が複数の画像要素データを多重化したシリアル信号である場合に、前記複数系統の信号の各々から前記複数の画像要素データを分離して前記メモリに書き込む
請求項1に記載のデータ処理装置。 - 前記シリアル信号生成手段は、前記メモリに書き込まれた前記複数の画像要素データを前記ラインデータ毎に前記複数系統の信号の間で切り換えて読み出し、当該読み出した各ラインデータの前記複数の画像要素データを多重化してシリアル信号を生成する
請求項2に記載のデータ処理装置。 - 前記シリアル信号生成手段は、単数の前記系統の信号に規定された最大ジッター量の2倍を最大ジッター量として前記シリアル信号を生成する
請求項1に記載のデータ処理装置。 - 前記シリアル信号生成手段は、前記複数系統の信号の総ビットレートと、前記シリアル信号のビットレートとが同じになるように前記シリアル信号を生成する
請求項1に記載のデータ処理装置。 - 前記複数系統の信号は、並行して伝送される信号である
請求項1に記載のデータ処理装置。 - 画像データを構成する複数のラインデータを各々が含む複数系統の信号からシリアル信号を生成するデータ処理方法であって、
前記複数系統の信号を構成するデータをメモリに書き込む第1の工程と、
前記第1の工程で前記メモリに書き込んだ前記データを、データを読み出す対象とする信号を前記複数系統の信号の間で順に切り替えて、1ラインデータ毎に読み出してシリアル信号を生成する第2の工程と
を有するデータ処理方法。 - 画像データを構成する複数のラインデータを各々が含む複数系統の信号によって構成されるシリアル信号から、前記複数系統の信号を生成するデータ処理装置であって、
メモリと、
前記シリアル信号を切り換えて前記複数系統の信号を構成する前記ラインデータを分離して前記メモリに書き込む書き込み手段と、
前記書き込み手段が前記メモリに書き込んだ前記複数系統の信号を構成する前記ラインデータを並列に読み出して前記複数系統の信号を生成する信号生成手段と
を有するデータ処理装置。 - 前記書き込み手段は、前記複数系統の信号の各々が複数の画像要素データを多重化したシリアル信号である場合に、前記複数系統の信号の各々から前記複数の画像要素データを分離して前記メモリに書き込み、
前記信号生成手段は、前記メモリから読み出した前記ラインデータを構成する前記複数の画像要素データをシリアルに配置して、前記複数系統の信号の各々を生成する
請求項9に記載のデータ処理装置。 - 画像データを構成する複数のラインデータを各々が含む複数系統の信号によって構成されるシリアル信号から、前記複数系統の信号を生成するデータ処理方法であって、
前記シリアル信号を切り換えて前記複数系統の信号を構成する前記ラインデータを分離してメモリに書き込む第1の工程と、
前記第1の工程で前記メモリに書き込んだ前記複数系統の信号を構成する前記ラインデータを並列に読み出して前記複数系統の信号を生成する第2の工程と
を有するデータ処理方法。
Priority Applications (1)
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JP2005190455A JP2007013466A (ja) | 2005-06-29 | 2005-06-29 | データ処理装置およびデータ処理方法 |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011501540A (ja) * | 2007-10-17 | 2011-01-06 | ジェナム コーポレイション | シリアルデジタルインターフェースにおける静的データの長いランを防ぐタイミング参照信号のための同期ビット挿入 |
CN101588503B (zh) * | 2008-05-19 | 2012-01-18 | 索尼株式会社 | 信号处理装置和信号处理方法 |
US8334929B2 (en) | 2008-04-10 | 2012-12-18 | Sony Corporation | Signal processing apparatus, and method for controlling signal processing apparatus |
JP2014003492A (ja) * | 2012-06-19 | 2014-01-09 | Nippon Hoso Kyokai <Nhk> | 送信装置、受信装置及びプログラム |
US8704949B2 (en) | 2008-04-01 | 2014-04-22 | Sony Corporation | Video processing apparatus and video processing method |
-
2005
- 2005-06-29 JP JP2005190455A patent/JP2007013466A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011501540A (ja) * | 2007-10-17 | 2011-01-06 | ジェナム コーポレイション | シリアルデジタルインターフェースにおける静的データの長いランを防ぐタイミング参照信号のための同期ビット挿入 |
US8704949B2 (en) | 2008-04-01 | 2014-04-22 | Sony Corporation | Video processing apparatus and video processing method |
US8334929B2 (en) | 2008-04-10 | 2012-12-18 | Sony Corporation | Signal processing apparatus, and method for controlling signal processing apparatus |
CN101588503B (zh) * | 2008-05-19 | 2012-01-18 | 索尼株式会社 | 信号处理装置和信号处理方法 |
JP2014003492A (ja) * | 2012-06-19 | 2014-01-09 | Nippon Hoso Kyokai <Nhk> | 送信装置、受信装置及びプログラム |
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