JP2007005798A - 多層導電層においてインダクターを備えた集積回路 - Google Patents

多層導電層においてインダクターを備えた集積回路 Download PDF

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Abstract

【課題】差動型インダクターの対称性を向上し性能を改善する半導体装置の提供。
【解決手段】集積回路の多層導電層において、第１インダクターおよび第２インダクターの対称部分は、２以上の導電層において形成されている。近接した導電層に設けられた各第１インダクター部分同士、また、近接した導電層に設けられた各第２インダクター部分同士が、ビアによって互いに接続される。第１および第２インダクター部分は、略ループ型構造を各導電層において形成する。第１および第２インダクタービアは、内半径と外半径とを交替することにより、略ループ型インダクター構造の中の同じ位置に配置されてもよい。または、第１および第２インダクタービアは、第１および第２インダクター部分におけるノッチを用いて、略ループ型インダクター構造の中で、第２インダクターのためのビアが第１インダクターのためのビアの反対側に配置されていてもよい。
【選択図】なし

Description

発明の詳細な説明
〔技術分野〕
本発明は、一般に、無線周波数（ＲＦ）集積回路（ＩＣ’ｓ）に関するものであり、より具体的には、インダクターの構造およびその製造方法に関するものである。
〔背景〕
電気工学分野におけるインダクターは、一般的に、電流が流れたときに電磁気特性を示すコイルからなる。インダクターは、一般に、その磁界においてエネルギーを蓄えることができ、例えば、インダクターを流れる電流量の変化を妨害する。インダクターのインダクタンスは、いくつかの因子に依存する。１つの因子としては、巻線の数であり、巻線の数が多ければ多いほどインダクタンスも高くなる。もう１つの因子としては、コイルの断面積であり、断面積が大きければ大きいほどインダクタンスも高くなる。さらに、もう１つの因子としては、巻線の幅であり、巻線の幅が大きければ大きいほど、コイルの内直径に対する外直径の比が大きくなり、インダクタンスを減少させる。これらの因子は、浮遊容量およびインダクターの抵抗にも影響を与える。
インダクターは、単独で用いてもよく、または差動型インダクターや変圧器のようにペアで用いてもよい。ＲＦＩＣ’ｓのような半導体装置において、インダクターは集積回路上に形成される。オンチップの差動型インダクター（例えば、半導体ウェハまたはダイ上に形成されたインダクター）を用いた集積回路は、例えば、バッテリーの寿命を伸ばすために可能な限り電力の消費を抑えることが望ましい。また、差動型インダクターは、可能な限りノイズの発生を抑えることが望ましい。オンチップの差動型インダクターのもう１つの重要な条件は、差動型インダクターが低い浮遊容量を有していること、並びに、１組のインダクターのインダクタンス、静電容量、および抵抗値が釣り合っていることである。オンチップのインダクターは、ＲＦＩＣ’ｓの重要な構成要素であり、例えば、電圧制御発振器（ＶＣＯ’ｓ）、インピーダンス整合ネットワーク、エミッター負帰還回路およびフィルターにおいて用いられる。
ＶＣＯ’ｓは、一般的に、一端がコモンノードまたは中心タップに結合した２つのインダクターからなる差動型インダクターを利用する。ＶＣＯは発振器であり、その中において制御電圧は発振器が出力する周波数を制御する。ＢｌｕｅｔｏｏｔｈおよびＧＳＭのような電気通信システムは、例えば、セルホンまたは無線のアプリケーションのための制御チャネルおよび切替チャネルのトランシーバーにおいてＶＣＯ’ｓを利用する。高導電率、線質係数および低浮遊容量を有した差動型インダクターは、電流および電力消費の抑制、位相ノイズの抑制、およびＶＣＯの周波数の大きな同調領域(turning range)を成すために、ＶＣＯ’ｓのようなＲＦＩＣ’ｓにとって必要である。
従来のオンチップ差動型インダクターは、図１に示すように、２つのインダクターの全ての巻線が１つの金属層の同一平面上に配置されている。このような第１層差動型インダクターは、Proceedings 30th European Microwave Conference,Paris,October,2000に発行された「A Fully Integrated 1.3 GHz VCO for GSM in 0.25 μm Standard CMOS with a Phasenoise of-142 dBc/Hz at 3 MHz Offset」と題したTieboutによる論文において開示されたＶＣＯに利用されている。特に、Tieboutの論文の図５には、本発明の図１に示すような差動型インダクターの同様の構成が示されている。
図１に示した第１層差動型インダクターにおいて、第２金属層は差動型インダクターの対称性を増加させるために必要な下側交差（under-crossings）のために用いられる。インダクターは、端部ＡおよびＢにおいて、２つの差動入力の浮遊容量を低くするように設計されている。インダクターは、インダクター部分ＬＡおよびインダクター部分ＬＢの２つのインダクター部分を含んでいる。インダクター部分ＬＡは端部Ａと中間タップＤとの間に配置されたインダクター部分からなり、インダクター部分ＬＢは端部Ｂと中間タップＤとの間に配置されたインダクター部分からなる。インダクター部分ＬＡおよびＬＢは、対称的になるように接近しており、高い結合率（coupling ratio）を有している。中間タップＤは、一般的に、電源電圧（ＶＤＤ）と連結している。例えば、図１に示した差動型インダクターを用いた従来のＶＣＯ回路を図２に示す。
図１に示された差動型インダクターにおいて、インダクターＬＡおよびＬＢの内側の巻線および外側の巻線の直径の違いは、巻線の結合率を減少させ、達成可能な導電率を減少させる。その結果、線質係数（Ｑ係数）に関わる、導電率に対する抵抗の比は低下する。Ｑ係数は、インダクターの性能特性の基準であり、例えば、電力消費およびノイズのようなＲＦ回路の性能に大きな影響を与える。高インダクタンス、高Ｑ係数、低静電容量および高い対称性を備えたオンチップの差動型インダクターは、小さなフットプリントだけを用いて組み立てることが望ましい。
ここで、従来技術として挙げられた、Kyriazidouに発表された「On-chip Differential Multi-Layer Inductor」と題されたＵＳ特許No.6759937B2には、２つの金属層に形成された差動型インダクターが開示されている。インダクターの巻線に平行な付加的な巻線を分岐するために付加的な金属層を用いることも開示されている。しかしながら、この差動型インダクターの構成は、インダクター部分同士を結合するために用いられる接合部の構造が非対称であるために、完全な対称ではない。
特に、図１に示す１層の金属層に形成された従来の差動型インダクター、およびＵＳ特許No.6759937に開示されたような２層の金属層に形成された従来の差動型インダクターでは、インダクターが交差しているために対称性を欠いている。例えば、巻線が互いに交差している下側路は、１つの巻線に対して抵抗および静電容量を増加させるが、他の巻線に対しては増加させない。この片寄りは、一般に、従来技術では下側路を互い違いにすることにより減少させている。しかしながら、インダクターの一部は非対称であり、例えば、１／２インダクターは、中間ピンまたは中心タップにより近い位置に下側路を有しており、そして他の１／２インダクターはＡまたはＢ電圧入力により近い位置に下側路を有している。差動型インダクターの２つのインダクターは、同一値のインダクタンスを有することが望ましく、巻線は、抵抗および静電容量（例えば、基板または他のインダクターの巻線に対して）に注目して対称にすることが望ましい。
このように、本技術において必要とされることは、集積回路に設けられた差動型インダクターを改善することである。
〔発明の概要〕
上述したような問題は、一般に、本発明の好適な実施形態によって、解決されるか、または回避され、技術的な効果が得られる。本発明の好適な実施形態は、新規の構成を有した２つのインダクターを備えており、２つのインダクターは集積回路の２層以上の導電層に設けられていればよい。ある実施形態において、連結部は、インダクター部分の内半径および外半径において、種々の導電層における２つのインダクター部分のビア接合部（via connection）の位置を互い違いにすることによって、１つ以上の導電層に形成してもよい。これにより、増加したインダクタンスを有する差動型インダクターの製造が可能となる。他の実施形態では、ビア接合部は２つのインダクターによって形成された略ループ型構造の同じ位置に設けられており、ノッチはビアの位置に応じてインダクター部分の各端部に含まれている。
本発明の好適な実施形態に係る半導体装置は、母材と、母材上に配置された第１導電性層とを含んでいる。第１インダクターの第１部および第２インダクターの第１部は、第１導電層の内部に配置され、第２インダクターの第１部は第１インダクターの第１部に対称である。少なくとも１つの第２導電層は、第１導電層に隣接して配置されており、第１インダクターの第２部および第２インダクターの第２部が、少なくとも１つの第２導電層の内部にそれぞれ配置される。第２インダクターの第２部は、少なくとも１つの第２導電層の内部において第１インダクターの第２部に対して対称である。少なくとも１つの第１インダクタービア（inductor via）は、第１導電層における第１インダクターの第１部を、近接した第２導電層における第１インダクターの第２部に結合させる。少なくとも１つの第２インダクタービアは、第１導電層における第２インダクターの第１部を、近接した第２導電層における第２インダクターの第２部に結合させる。少なくとも１つの第２インダクタービアは、少なくとも１つの第１インダクタービアに対称である。
本発明の好適な実施形態に係る半導体装置の製造方法は、母材を備え、母材上に第１導電層を形成し、第１導電層に近接する少なくとも１つの第２導電層を形成する。第１インダクターの第１部および第２インダクターの第１部は、第１導電層の内部に形成され、第１インダクターの第１部と第２インダクターの第１部とは対称である。第１インダクターの第２部および第２インダクターの第２部は、少なくとも１つの第２導電層の内部にそれぞれ形成される。第１インダクターの第２部と第２インダクターの第２部とは少なくとも１つの第２導電層の内部において対称である。第１導電層における第１インダクターの第１部は、近接した第２導電層における第１インダクターの第２部に、少なくとも１つの第１インダクタービアによって結合される。第１導電層における第２インダクターの第１部は、近接した第２導電層における第２インダクターの第２部に、少なくとも１つの第２インダクタービアによって結合される。少なくとも１つの第１インダクタービアおよび少なくとも１つの第２インダクタービアは対称である。
本発明の好適な実施形態の利点は、提供された１組の連結されたインダクターを含むことであり、１組の連結されたインダクターは、非常に釣り合いのとれたインダクタンス、抵抗、および静電容量値を有する２つのインダクターからなる。差動型インダクターのインダクタンスの増加は、集積回路の導電層の数をより多くすることにより実現してもよい。また、差動型インダクターのインダクタンスの増加は、１つ以上の導電層を備えたインダクター部分の巻線の数を増加させることに実現してもよい。２つのインダクターの非対称は、ビアの位置、適切な構成を用い、および、ビアの位置に適合させるためにインダクター部分の端部におけるノッチを用いることにより最小化し、対称性が増加する。
前述の記載は、本発明の輪郭を広範に示しており、本発明の特徴及び技術的利点は、後述の発明の詳細な説明にて、理解が深まるであろう。本発明の請求項記載の事項を形成する、本発明のさらなる特徴及び利点は、後述される。なお、当業者であれば、開示された技術的思想及び具体的な実施形態が、本発明と同一の目的を実行するために、他の構造または方法を改変もしくは設計する基本として、容易に利用されるということが理解されるであろう。同様に、当業者であれば、このような同等な構成が、添付した請求項に記載の発明の精神及び範囲から逸脱しないということが十分に理解されるであろう。
〔実施形態の詳細な説明〕
現時点で好ましい実施形態の形成および用法について、以下に詳述する。しかし本発明は、様々な具体的状況において応用および実施可能な概念を提供していることについて理解されたい。本明細書において説明する具体的な実施形態は、本発明の具体的な形成方法および使用方法を単に例証したものであって、本発明の範囲を限定するものではない。
本発明について、具体的な状況、すなわちＶＣＯ回路に用いられる差動型インダクター（differential inductor)に関連して説明する。しかし本発明の実施形態は、例えば変圧器（transformer)、および結合された２つのインダクターを要する回路または回路部品など、インダクターの使用を必要とする別のＲＦ設計にも応用可能である。
図３は、本発明の一実施形態の断面図であって、半導体デバイス１００は、集積回路の多数の導電層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、およびＶ６内に形成された差動型インダクターを有している。上記導電層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、およびＶ６は、金属層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、およびＭ７、ならびに、ビア金属層Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、およびＶ６を含んでいてよい。上記ビア金属層は、例えばアルミニウム、銅、タングステン、別の金属、あるいはこれらの組み合わせまたは合金を含有していてよい。金属層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、およびＶ６は、一般的には、配線層を有している。これら配線層は、半導体デバイス１００の製造プロセスにおいて、ＢＥＯＬ（back end of the line）と称される、母材１０２内に能動領域が形成された後の段階において形成される。最上導電層Ｍ６、Ｍ７、Ｖ５、およびＶ６は、例えば、その下方の導電層Ｍ１〜Ｍ５およびＶ１〜Ｖ４に比べて厚い層であってよい。図３には、７つの金属層および６つのビア層が図示されているが、半導体デバイス１００内の導電層は、本発明の実施形態に従って、例えば上記以上または以下であってもよい。
あるいは、本明細書に記載の差動型インダクターは、半導体デバイスの別の導電性材料層内において、例えばシリコン、または別の材料（金属など）と組み合わせたシリコンなどの半導体材料を含んで形成されていてもよい。
半導体デバイス１００を製造するためには、まず母材（workpiece）１０２を用意する。母材１０２は、例えば、絶縁層によって覆われたシリコンまたは別の半導体材料を含んでいる半導体基板（semiconductor substrate)を有していてよい。母材１０２は、ＦＥＯＬ（front end of line)において形成される別の能動部品または回路をさらに有していてよい（図示せず）。母材１０２は、例えば、単結晶シリコンを酸化ケイ素で覆ったものを有していてよい。母材１０２は、別の導電層、または、例えばトランジスタ、ダイオード等の別の半導体素子を有していてよい。シリコンの代わりに、例えばＧａＡｓ、ＩｎＰ、Ｓｉ／Ｇｅ、またはＳｉＣ等の化合物半導体を用いてもよい。
次に、Ｍ１などの導電層を母材１０２上に形成する。これらの導電層は、減法エッチングプロセスを用いて形成してよい。減法エッチングプロセスでは、導電性材料が母材１０２上に堆積され、そしてパターン形成される。次に、パターン形成された導電性材料間に絶縁材１０４を堆積する。あるいは、まず絶縁材１０４を堆積し、パターン形成して、導電性材を充填するようにしてもよい。このプロセスは、当技術分野ではダマシンプロセスと称される。
同様のプロセスを用いて、導電層Ｍ１上に多数の配線層Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、およびＶ６を順次形成してもよい。２つ以上の配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、およびＭ７内の導電性材料は、本発明の実施形態に従って、インダクターＬ１およびＬ２の一部を形成している。例えば、半導体デバイス１００の配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、およびＭ７内の別の領域内に導電線を形成してもよい（図示せず）。ビアレベル（via level)Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、およびＶ６は、例えば、隣接する導電層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、およびＭ７との間に電気的接続を提供している。ビアレベルＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、およびＶ６はまた、本発明の実施形態に従って、隣接する導電性材料層内のインダクターＬ１およびＬ２の一部を接続するために用いられる。Ｖ２などのビアレベル、およびその上部にあるＭ３などの配線層は、例えばデュアルダマシンプロセスによって形成してもよい。
本発明の好ましい実施形態に従って、２つ以上の導電層Ｍ１〜Ｍ７内に差動型インダクター部分Ｌ１およびＬ２を形成し、そしてビアレベルＶ１〜Ｖ６を用いて、各インダクター部分Ｌ１およびＬ２を互いに接続することが好ましい。これについては、本明細書においてさらに説明する。
図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、および図４Ｅは、本発明の一実施形態による新奇的な差動型インダクターの導電層の上面図である。図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、および図４Ｅに示す実施形態では、１つの導電層内の第１インダクター部分Ｌ１および第２インダクター部分Ｌ２はそれぞれ、完全な巻線（full winding）を１つ有している。しかし別の実施形態として、第１インダクター部分Ｌ１および第２インダクター部分Ｌ２は、例えば任意の数（２、３、４等）の巻線、端数の巻線、または完全な巻線よりも大きい端数の巻線を有していてもよい。
図４Ａは、図３に示すＭ７などの上部の導電層の上面図であって、上部の導電層Ｍ７内には、電圧端子接続１０９ａおよび１０９ｂが形成されている。矢印３−３で表示されている図４Ａの一部の断面図は図３に示されている。電圧端子接続１０９ａおよび１０９ｂは、例えば図２に示されているＶＣＯ回路などの電圧端子ＡおよびＢにそれぞれ結合されていてよい。
図４Ｂは、図３において上部の導電層Ｍ７の下に位置しているＭ６などの導電層の上面図であって、第１インダクターＬ１の第１部、および第２インダクターＬ２の第１部は、導電層Ｍ６内に形成されている。矢印３−３で表示されている図４Ｂの一部の断面図は図３に示されている。第１インダクターＬ１の第１部、および第２インダクターＬ２の第１部は、それぞれ、図４Ｂに示されているように、完全な巻線を有していて、かつ対称である。電圧端子接続１０９ａおよび１０９ｂは、図示されているように、構造内の向かい合った位置において、ビア１１０ａおよび１１０ｂによって、第１インダクターＬ１の第１部、および第２インダクターＬ２の第１部にそれぞれ結合されていることが好ましい。例えば、第１インダクターＬ１の第１部、および第２インダクターＬ２の第１部は、略ループ型構造または円形構造であることが好ましく、またビア１１０ｂは、略ループ型構造の上記構造内において、ビア１１０ａから約１８０度の位置に配されていることが好ましい。言い換えると、ビア１１０ｂは、例えば、略ループ型構造の上記構造内において、ビア１１０ａの反対側にあることが好ましい。
第１インダクターＬ１の第１部の両端部は、互い違いになっていると共に、隣接する導電性材料層を接続しているビア１１０ａならびに１１２ａに近接した縦軸１３０と重なり合っていることが好ましい。同様に、第２インダクターＬ２の第１部の両端部は、互い違いになっていると共に、隣接する導電性材料層を接続しているビア１１０ｂならびに１１２ｂに近接した縦軸１３０と重なり合っていることが好ましい。具体的には、一部の実施形態では、第１インダクタービア（inductor via）および第２インダクターは直線上に配置されている。例えば図４Ｂでは、ビア１１０ａおよび１１０ｂ、ならびにビア１１２ａおよび１１２ｂは直線（例えば、軸１３０）上に配置されている。
ビア１１０ａ、１１０ｂ、１１２ａ、および１１２ｂは、図示されているように、縦軸１３０上に集められていることが好ましい。また、差動型インダクターの構造の対称性を向上させるために、電圧端子接続１０９ａ（例えば、図２に示されているＶＣＯ回路内の電圧端子Ａ）との接続を形成するためのビア１１０ａは、略ループ型構造の上記構造の内側に配置されていることが好ましく、電圧端子接続１０９ｂ（例えば、図２に示されている電圧端子Ｂ）との接続を形成するためのビア１１０ｂは、略ループ型構造の上記構造の外側に配置されていることが好ましい。
図４Ｃは、図４Ｂに示されている導電層の下に位置している、図３のＭ５などの導電層の上面図であって、第１インダクターＬ１の第２部、および第２インダクターＬ２の第２部が内部に形成されている。第１インダクターＬ１の第２部、および第２インダクターＬ２の第２部は、それぞれ、完全な巻線を有している。また、第１インダクターＬ１の第２部、および第２インダクターＬ２の第２部は、これらが形成されている導電層Ｍ５内において対称である。第１インダクターＬ１の第２部の端部を、近接する導電層に結合しているビア１１２ａおよび１１４ａは、互いに近接して配置されていることが好ましい。第２インダクターＬ２の第２部の端部を、近接する導電層に結合しているビア１１２ｂおよび１１４ｂは、互いに近接して配置されていることが好ましい。また、ビア１１２ｂおよび１１４ｂは、第１インダクターＬ１と第２インダクターＬ２との第２部の略ループ型構造の上記構造内において、ビア１１２ａおよび１１４ａの反対側に配置されていることが好ましい。
最上部の外部ビア（top outer via)１１２ａは、導電層Ｍ５の上に位置しているビア層Ｖ５内に形成されていると共に、導電層Ｍ６内における第１インダクターＬ１の第１部の一方の端部を、導電層Ｍ５における第１インダクターＬ１の第２部の一方の端部に結合している。最上部の内部ビア１１４ａは、導電層Ｍ５の下に位置しているビア層Ｖ４内に形成されていると共に、図４Ｄに示されているように、導電層Ｍ５における第１インダクターＬ１の第２部の他方の端部を、導電層Ｍ４における第１インダクターＬ１の第３部の一方の端部に結合している。同様に、最下部の内部ビア１１２ｂは、導電層Ｍ５の上に位置しているビア層Ｖ５内に形成されていると共に、導電層Ｍ６内における第２インダクターＬ２の第１部の一方の端部を、導電層Ｍ５における第２インダクターＬ２の第２部の一方の端部に結合している。最下部の外部ビア１１４ｂは、導電層Ｍ５の下に位置しているビア層Ｖ４内に形成されていると共に、図４Ｄに示されているように、導電層Ｍ５における第２インダクターＬ２の第２部の他方の端部を、導電層Ｍ４における第２インダクターＬ２の第３部の一方の端部に結合している。
図４Ｄは、図４Ｃに示されている層Ｍ５に下に位置している層Ｍ４などの導電層の上面図であって、第１インダクターＬ１の第３部および第２インダクターＬ２の第３部が形成されている。また、第１インダクターＬ１の第３部および第２インダクターＬ２の第３部は、上述したように、第１インダクターＬ１と第２インダクターＬ２との第２部に接続されている。第１インダクターＬ１の第３部、および第２インダクターＬ２の第３部は、それぞれ、完全な巻線を有している。また、第１インダクターＬ１の第３部、および第２インダクターＬ２の第３部は、これらが形成されている導電層Ｍ４内において対称である。第１インダクターＬ１の第３部の端部を、近接する導電層に結合しているビア１１４ａおよび１１６ａは、互いに近接して配置されていることが好ましい。第２インダクターＬ２の第３部の端部を、近接する導電層に結合しているビア１１４ｂおよび１１６ｂは、互いに近接して配置されていることが好ましい。また、ビア１１４ｂおよび１１６ｂは、第１インダクターＬ１と第２インダクターＬ２との第３部の略ループ型構造の上記構造内において、ビア１１４ａおよび１１４ｂの反対側に配置されていることが好ましい。
最上部の外部ビア１１６ａは、第１インダクターＬ１の第３部の一方の端部と、近接する導電層（例えば図３に示されている層Ｍ３）内の導電線１１７の一方の端部との間に結合されていることが好ましい。最上部の内部ビア１１４ａは、第１インダクターＬ１の第３部の他方の端部を、図４Ｃに示す第１インダクターＬ１の第２部の一方の端部に結合している。同様に、最下部の内部ビア１１６ｂは、第２インダクターＬ２の第３部の一方の端部と、導電層Ｍ３内の導電線１１７の一方の端部に結合している。最下部の外部ビア１１４ｂは、第２インダクターＬ２の第３部の他方の端部を、図４Ｃに示す第２インダクターＬ２の第２の一方の端部へ結合している。
図４Ｅは、図４Ｄに示す層の下に位置している差動型インダクターの導電層の上面図である。上記導電層の一部は、図２の概略図に示されているように、第１インダクターＬ１の第３部と、第２インダクターＬ２の第３部とを、電圧源ＶＤＤへ接続するために使用される。導電線１１７は、例えば、導電層Ｍ３内の別の部分にある電圧端子Ｄへ結合されていてよい（図示せず）。例えば、導電線１１７は、中心タップ、または図２のＶＣＯ回路内に示されている電圧供給端子ＶＤＤに電気的に接続されていてよい。本明細書の実施形態において説明されているインダクターＬ１およびＬ２は、例えば、図２に示すインダクターＬＡおよびＬＢの代わりに用いてもよい。
各導電層において、ビア接続位置を交互に入れ替えることによって（例えば、図４Ｃに示されているように、第１インダクターＬ１の第２部に対して、最上部の外部ビア１１２ａおよび最下部の内部ビア１１４ａを用いることによって）、および、第２インダクターＬ２の第２部に対して、最下部の内部ビア１１２ｂおよび最下部の外部ビア１１４ｂを用いることによって、上記差動型インダクターの対称性を向上させることができる。
この実施形態では、インダクターＬ１およびＬ２の巻線は、３つの導電層内に形成されているものとして図示されている。あるいは、最下部の導電層の下において、図４Ｅに示されている導電線１１７に２つの導電層のみが結合されていてよい。さらに、インダクターＬ１およびＬ２を接続するために下部の導電層内において用いられている導電線１１７と共に、インダクターＬ１およびＬ２の追加的な巻線または部分が４つ以上の導電層内に形成されていてよい。
図４Ｂ〜図４Ｄに示されている実施形態のインダクター部分Ｌ１およびＬ２は、完全な巻線を有しているが、巻線の数は、層間において異なっていてもよい。巻線の数が異なっている場合は、例えば層間におけるビア部分が一列に並ぶように、この巻線の数は自然数（例えば１、２、３、４等）であることが好ましい。
第１インダクター部分Ｌ１と第２インダクター部分Ｌ２とは各層において対称であるため、上記部分の配置は、例えば上記部分の１つを回転および／または鏡映させることによって設計されてよい。第１インダクターＬ１の一部の第１のパターンを設計して、同じ導電層内にある第２インダクターＬ２の一部のパターンを生成することができる。例えば、上記第１のパターンを１８０度回転させて、第２インダクター部分Ｌ２の第２のパターンを形成することができる。
この実施形態では、斜視図において、第１インダクターＬ１は、導電層Ｍ６（図４Ｂ）、導電層Ｍ５（図４Ｃ）、および導電層Ｍ４（図４Ｄ）内において、ほぼらせん状の形状を有している。第２インダクターＬ２も同様に、導電層Ｍ６（図４Ｂ）、導電層Ｍ５（図４Ｃ）、および導電層Ｍ４（図４Ｄ）内において、ほぼらせん状の形状を有している。従って、例えば図１６に示されているような理想的な差動型構造に近い構造は、本発明の実施形態によって得ることができる。第１インダクターＬ１と、第１インダクターＬ１の鏡像であり、第１インダクターＬ１と対称をなし、かつ第１インダクターＬ１に結合された第２インダクターＬ２と、の対が形成される。
図５Ａ〜５Ｅは、本発明の別の実施形態の上面図であって、各導電層内における第１インダクター部分Ｌ１および第２インダクター部分Ｌ２は、２つの完全な巻線を有している。上記構造は、図４Ａ〜図４Ｅに示されている構造と同様であるが、第１インダクター部分Ｌ１および第２インダクター部分Ｌ２が、それぞれ、２つのループまたは巻線を有しているという相違点がある。
各導電層内にある各第２インダクター部分Ｌ２は、同じ導電層内にある第１インダクターＬ１の第１部の対称的な鏡像を有していることが好ましい。この対称的な鏡像は、回転および／または鏡映によって生成される。また、図４Ａ〜図４Ｅに示されている本発明の実施形態のように、電圧端子ＡおよびＢは、図示されているように、一方の端子が外直径にあり、そして他方の端子が内直径にあるように、上記構造において向かい合うように配置されていることが好ましい。これは、正確な巻線方向を維持し、そして対称性を得るためである。電圧端子ＡおよびＢに近接した各端部において、下部のインダクター部分への接続点が１つ形成されるため、上記配置は有利である。ビア１１０ａは、電圧端子Ａと第１インダクターＬ１の第１部との接続点に近接した第１インダクターＬ１の一方の端部に結合されていてよい。ビア１１０ｂは、電圧端子Ｂと第１インダクターＬ１の第１部との接続点に近接した第２インダクターＬ２の一方の端部に結合されていてよい。これによって、第１インダクターＬ１部分と第２インダクターＬ２部分とが同じ大きさおよび形状になり、そしてビア１１０ａと１１０ｂとが、それぞれ電圧端子ＡおよびＢに近接するような（例えば物理的、電気的、および電磁的な）、非常に対称的な構造が形成されるため有利である。
なお、各ビア１１０ａおよび１１０ｂは、例えば図３に示されている層Ｖ１〜Ｖ６などのビア層内に形成された単一ビア（single via)または導電性プラグを有していてよい。あるいは、各ビア１１０ａおよび１１０ｂは、例えば複数のビアを有していてよい。
具体的には、この実施形態では、第１インダクターＬ１の第１部は２つの巻線を有していて、第２インダクターＬ２の第１部は２つの巻線を有している。巻線の数は各層において増加していくため、インダクターＬ１およびＬ２のインダクタンスもまた有利に上昇する。各導電層内にある第１インダクターＬ１部分および第２インダクターＬ２部分の２つの巻線は、略ループ型構造の構造を有していて、そして電圧端子Ｂは、略ループ型構造の上記構造において、電圧端子Ａと向かい合った位置に配置されている。電圧端子Ｂは、略ループ型構造の上記構造において、電圧端子Ａから約１８０度の位置に配置されていることが好ましい。一方の電圧端子は外直径に配置されていて、他方の端子は内直径に配置されている。この残りの非対称性は、例えば、ビアを用いて電圧端子と接触している接続構造の配置によって低減することができる。
図４Ａ〜図４Ｅ、および図５Ａ〜図５Ｅに示されている実施形態では、各導電層内にある第１インダクター部分Ｌ１の端部が、互い違いになっていると共に、隣接する導電性材料層を接続しているビアに近接した軸と重なり合っていることが好ましい。同様に、各導電層内にある第２インダクター部分Ｌ２の端部は、互い違いになっていると共に、隣接する導電性材料層を接続しているビアに近接した軸と重なり合っていることが好ましい。上記ビアは、上記軸上に集められていることが好ましい。第１インダクターＬ１に対するビアは、各導電層内のインダクター部分によって形成された略ループ型構造の構造内において、第２インダクターＬ２のビアの反対側に配置されていることが好ましい。結合されたインダクターＬ１およびＬ２の構造の対称性を向上させるために、インダクター部分間の接続は、内部ビアおよび外部ビアを用いて形成される。
なお、図４Ａ〜図４Ｅ、および図５Ａ〜図５Ｅに示されている実施形態では、第１インダクターＬ１の第２部は、第１の導電層内にある第２インダクターＬ２の第１部に近接した第２の導電層内に配置されている。第２インダクターＬ２の第２部は、第１の導電層内にある第１インダクターＬ１の第１部に近接した第２の導電層内に配置されている。例えば、第１インダクターＬ１の第２部は、隣接した導電層内にある第２インダクターＬ２の第１部のすぐ下に配置されていてよい。
図６Ａ〜６Ｃは、本発明の一実施形態の上面図であって、各導電層内の第１インダクター部分Ｌ１および第２インダクター部分Ｌ２は、半分の巻線を有している。この実施形態では、第１および第２インダクター部分の端部は、接続ビアを収容するためにノッチされていて、対称的な構造を形成している。電圧端子は、第１および第２インダクターの最上部および最下部が形成されている導電層と同じ導電層内に形成される。この結果、わずか３つの導電層（および、導電層間の２つのビア層）を用いて上記構造を形成することができる。
次に、図６Ａを参照しながら、第１インダクターＬ１の接続について説明する。第１インダクターＬ１の第１部の一方の端部は、電圧端子Ａに結合されている。第１インダクターＬ１の第１部は、半分の巻線を有していて、他方の端部はノッチ１３４を有している。図示されているノッチ１３４は、内側を向いたノッチであって、インダクターＬ１およびＬ２部分によって形成された略ループ型構造の構造の内側を向いている。隣接するビア層内に形成されたビア１１１ａは、第１インダクターＬ１の第１部と、第１インダクターＬ１の第２部に結合している。第１インダクターＬ１の第２部は、図示されているように、ビア１１１ａに近接した一方の端部に形成された、内側を向いたノッチを有している。第１インダクターＬ１の第２部は、ノッチ１３４を有した他方の端部を有した半分の巻線を有している。図６Ｂにおいて、ビア１１３ａに近接している最も左側のノッチ１３４は、例えば外側を向いたノッチを含んでいる。ビア層内に形成されたビア１１３ａは、図６Ｃに示されているように、第１インダクターＬ１の第２部を、隣接する導電層内に形成された第１インダクターＬ１の第３部に結合している。第１インダクターＬ１の第３部は、半分の巻線を有している。この半分の巻線は、図示されているように、第２インダクターＬ２の第３部の端部と、電圧供給端子Ｄとに結合されている。
従って、第１インダクターＬ１の形状は、第１インダクターＬ１が形成されている導電層内において、Ｓ状またはらせんである。上面図における第１インダクターＬ１の形状は、例えば、最上部の導電層および隣接する導電層内においては円形である。
第２インダクター部分Ｌ２は、各導電層内において、第１インダクターＬ１部分と対称である。第２インダクター部分Ｌ２は、その端部においてノッチ１３６を有している。第２インダクターＬ２のノッチ１３６は、第１インダクターＬ１のノッチ１３４と噛み合うため、接続ビア１１１ａ、１１１ｂ、１１３ａ、および１１３ｂは、中心軸に沿って、略ループ型構造の上記構造に集められる。これによって、インダクターＬ１およびＬ２の対称的な接続構造が得られる。
第１インダクターＬ１の一部の端部および第２インダクターＬ２の一部の端部は、それぞれノッチ１３４および１３６を有していることが好ましい。これによって、図示されているように、第１インダクターＬ１部分と第２インダクターＬ２部分との隣接した端部が互い違いになる。例えば図６Ｂでは、ビア１１１ｂは、第１インダクターＬ１の第２部の内半径にある位置と、第１インダクターＬ１の第１部の内半径にある位置とに結合されていて（図６Ａ参照）、ビア１１１ａは、第２インダクターＬ２の第２部の外半径にある位置と（図６Ｂ）、第２インダクターＬ２の第１部の外半径にある位置（図６Ａ）とに結合されている。ビア１１１ａおよび１１１ｂは、図示されているように、第１インダクター部分Ｌ１のノッチされた端部と、第２インダクター部分Ｌ２とにおいて結合されていることが好ましい。
図７Ａ〜図７Ｃは、図６Ａ〜図６Ｃに示されている本発明の実施形態と同様の実施形態を示していて、中央の導電層に形成された第１インダクター部分Ｌ１および第２インダクター部分Ｌ２の巻数は１．５である。巻数の増加に伴ってインダクターＬ１およびＬ２のインダクタンスが増加するため、この実施形態は有利である。なお、用いる巻数が端数である場合は、一部の実施形態では、インダクターＬ１およびＬ２の全ての部分に対して用いる巻数も同じ端数であることが好ましい。この結果、ビア１１１ａ、１１１ｂ、１１３ａ、および１１３ｂが一列に並ぶため、導電層間に電気的接続が形成される。例えば、図７Ｂに示されている中央の導電層の巻数は、２．５、３．５、またはｘ．５であってもよい（このときｘは自然数である）。
本発明の一部の実施形態によると、例えば、１つの導電層内にある第１インダクター部分Ｌ１および第２インダクター部分Ｌ２の巻数はｘ．ｆである。このとき、ｘは０、１、２、３等の自然数を含み、そしてｆは端数の巻数を含んでいる。
図８Ａ、図８Ｂ、および図８Ｃは、本発明の別の実施形態の上面図であって、厚い最上導電層内にある第１インダクター部分および第２インダクター部分の巻数は１．５であり、下部の薄い導電層内に電圧端子が形成されている。例えば、図８Ａに示す第１インダクター部分Ｌ１および第２インダクター部分Ｌ２の巻数は１．５である。この巻数は、図３に示す層Ｍ６などの厚い導電層内に形成されていることが好ましい。図８Ｂおよび８Ｃに図示されている導電層は、例えば、図３に示す層Ｍ５およびＭ４内にそれぞれ形成されていることが好ましい。上部の厚い導電線層内に、より多くの、かつより細い巻線が形成されるため、この実施形態は有利である。
例えば巻線の幅および数を、導電性材料の厚みおよび導電性に合わせて調節することによって（例えば、厚いｖｓ薄い、または銅ｖｓアルゴン）、隣接した導電層内にある第１インダクター部分Ｌ１および第２インダクター部分Ｌ２を形成している導電線の抵抗を等しくしてもよい。例えば、第１の導電層（例えば、図８Ａの上面図および図３に示されている導電層Ｍ６）は、第１の厚みおよび第１の導電性を有していてよく、第２の導電層（例えば、図８Ｂの上面図および図３に示されている導電層Ｍ５）は、上記第１の厚みとは異なる第２の厚み、および第２の導電性を有していてよい。導電層Ｍ６内にある第１インダクターＬ１の第１部および第２インダクターＬ２の第１部は、第１の幅および第１の数の巻線を有していてよく、導電層Ｍ５内にある第１インダクターＬ１の第２部および第２インダクターＬ２の第２部は、上記第１の幅および第１の数とは異なる第２の幅および第２の数の巻線を有していてよい。導電層Ｍ６内においてインダクター部分Ｌ１およびＬ２を形成している第１の導電性材料の抵抗は、例えば、導電層Ｍ５内においてインダクター部分Ｌ１およびＬ２を形成している第２の導電性材料の抵抗とほぼ等しい。
なお、この実施形態では、下部の層内にある第１インダクター部分Ｌ１および第２インダクター部分Ｌ２（図８Ｂおよび図８Ｃ）の巻線は半分であり、半分の巻数の端部はノッチされている（１３４、１４６）。ビア１１１ａおよび１１１ｂは、図８Ａおよび図８Ｂのインダクター部分間に電気的接続を与えている。ビア１１３ｂ／１１５ｂおよびビア１１３ａおよび１１５ａは、図８Ｃおよび図８Ａのインダクター部分間に電気的接続を与えている。図８Ｂでは、ビア１１３ａ、１１３ｂ、１１５ａ、および１１５ｂのためのランディングパッド（landing pad)が導電層内に含まれている。これらのランディングパッドは、下部のビア１１３ａおよび１１３ｂと、上部のビア１１５ａおよび１１５ｂとをそれぞれ接続するように設計されている。
一部の実施形態では、第１インダクターＬ１および第２インダクターＬ２は、厳密に２つの導電層内に形成されていることが好ましい。この実施形態では、第１インダクターＬ１の第２部の端部と、第２インダクターＬ２の第２部の端部とを接続するために、別の導電層が用いられている。例えば、図９Ａ〜図９Ｂを参照すると、第１インダクターＬ１および第２インダクターＬ２の大部分は、図９Ａに示す導電層内に形成されている。このとき、第１インダクター部分Ｌ１および第２インダクター部分Ｌ２の巻数は２つである。図９Ｂに示されているように、ビア１４０ａおよび１４０ｂは、第１インダクターＬ１および第２インダクターＬ２の一方の端部を、電圧端子ＡおよびＢにそれぞれ結合されている導電線１０９ａおよび１０９ｂにそれぞれ結合している。図９Ｂに示されている導電層内にある第１インダクター部分Ｌ１および第２インダクター部分Ｌ２は互いに結合されていると共に、電圧供給端子Ｄに結合されている。結合されたインダクターＬ１およびＬ２の対称的な接続構造を形成するために、第１インダクター部分Ｌ１および第２インダクター部分Ｌ２は、図示されているように、導電線１０９ａおよび１０９ｂの端部に近接したノッチ１３４および１３６をそれぞれ含んでいることが好ましい。
図１０Ａおよび図１０Ｂは、図９Ａおよび図９Ｂに示す実施形態の別の実施形態を示す図であって、電圧端子ＡおよびＢ接続が、第１インダクター部分Ｌ１および第２インダクター部分Ｌ２をさらに含んでいる。例えば、図９Ｂの導電線１０９ａおよび１０９ｂは、第１インダクター部分Ｌ１および第２インダクター部分Ｌ２によって置き換えられているため、インダクタンスが上昇している。第１インダクター部分Ｌ１および第２インダクター部分Ｌ２の端部は、図示されているように、電圧供給端子Ｄに結合されている第１インダクター部分Ｌ１および第２インダクター部分Ｌ２内のノッチ１３４および１３６と噛み合うノッチを有していることが好ましい。
図１１Ａおよび図１１Ｂは、図９Ａおよび図９Ｂに示す実施形態の別の実施形態を示す図であって、最上導電層内におけるインダクター部分Ｌ１およびＬ２の巻線は、図１１Ａに示されているように、１．５である。図１１Ｂに示されているように、ビア１４４ａおよび１４６ａはそれぞれ、電圧端子ＡおよびＢにそれぞれ結合されている、下部の第１インダクター部分Ｌ１および第２インダクター部分Ｌ２を電気的に接続している。ビア１４４ｂおよび１４６ｂは、図示されているように、電圧供給端子Ｄと電気的に接続している。
図１２Ａおよび図１２Ｂは、図１１Ａおよび図１１Ｂに示す実施形態の別の実施形態を示す図であって、電圧供給端子Ｄへの接続が、第１インダクター部分Ｌ１および第２インダクター部分Ｌ２を含んでいる。
図１３は、本発明の実施形態が、大型のビアを有する半導体設計において容易に実施可能であることを示している。半導体デバイスの上部金属層は、インダクターの巻線の線幅に比べて大型のビアを有していることが多い。これには多くの交差（crossing）およびビアが必要となるため、一部の従来技術によるインダクター設計には問題となり得る。本明細書に記載のインダクターＬ１およびＬ２の設計では、巻線の内側および外側の巻線につき、２つのビア１５０ａ、１５０ｂ、１５２ａ、および１５２ｂのみを用いている。このため、大型のビア１５０ａ、１５０ｂ、１５２ａ、および１５２ｂを細い線（例えば、本明細書に記載のインダクター部分Ｌ１およびＬ２のための細い巻線）と容易に組み合わせることができる。
図１４は、本発明の一実施形態の断面図であって、半導体デバイス２００は、幅が異なる様々な導電層内において、第１インダクター部分の巻線および第２インダクター部分の巻線を有している。例えば、上部の導電層ＭＮの厚みが導電層Ｍ１の厚みより大きい場合（これは、集積回路においては一般的である）は、第１インダクター部分Ｌ１および第２インダクター部分Ｌ２の幅ｗ１は、下部の導電層Ｍ１内にある第１インダクター部分Ｌ１および第２インダクター部分Ｌ２の幅ｗ２よりも小さいと有利である。インダクター部分Ｌ１およびＬ２の電気的特性（例えば抵抗およびインダクタンス）は、例えば巻線の幅を変えることによって、導電層Ｍ１およびＭＮ間で合致させてもよい。下部の導電層において幅の広い導電線を用いることによって（例えば、巻線の全断面領域を一定にすることによって）、下部の導電層における厚みの低下を補うことができる。
図１５は、本発明の一実施形態による複数の導電層の斜視図であって、隣接した層内にある第１インダクター部分および第２インダクター部分の巻線が互い違いになっているか、あるいはオフセットされている。交互になった層内にある巻線の半径Ｒ１およびＲ２は、例えばインダクター部分Ｌ１およびインダクター部分Ｌ２が、隣接する導電層内において互いに直接重ならないように異なっていてもよい。インダクター部分の端部がビアに接続されている接触領域のみが、同じ半径および位置を有していることが好ましい（図示せず）。
図１６は、本発明の実施形態に従って、複数の導電層内に形成される理想的な二重球状の（double-spherical)差動型インダクターＬ１およびＬ２を示す図である。多層配線を用いてインダクター部分Ｌ１およびＬ２を形成することによって、例えば、完全な対称をなし、かつ図１２に示されているような理想的な差動型インダクターと同様の、コイル状の構造を得ることができる。
本明細書に記載の第１インダクター部分Ｌ１および第２インダクター部分Ｌ２は、部分的な巻線、１本の巻線、または複数の巻線を有していてよい。第１インダクター部分Ｌ１および第２インダクター部分Ｌ２は、巻線の一部、完全な巻線、または１つ以上の巻線を有していてよい。例えば、第１インダクター部分Ｌ１および第２インダクター部分Ｌ２が有する巻線は、図１７Ａ、図１７Ｂ、および図１７Ｃに示されているように、４分の３の巻線であってもよい。この実施形態では、第１インダクター部分Ｌ１および第２インダクター部分Ｌ２の、略ループ型構造の構造内において、電圧端子ＡおよびＢ、ならびにビア１１４ａおよび１１４ｂは、互いに向かい合って配置されていて、ビア１２０ａおよび１２０ｂ、ならびにビア１２４ａおよび１２４ｂは、互いに近接して配置されている。図示されているように、電圧端子ＡおよびＢ、ならびにビア１１４ａおよび１１４ｂは、縦軸１３０に沿って配置されていて、ビア１２０ａおよび１２０ｂ、ならびに１２４ａおよび１２４ｂは横軸１３２に沿って配置されている。
一部の実施形態では、巻線の内半径と外半径との間においてビアの位置が交互になっているため、本発明の実施形態に従って、第１インダクター部分Ｌ１および第２インダクター部分Ｌ２に対して、部分的な巻線、完全な巻線、または複数の巻線のいずれかを用いることができる。例えば、インダクター部分Ｌ１およびＬ２の巻線の数は、０．５、０．７５、１．０、１．５、２．０、またはこれ以上であってよい。例えば、これ以外の端数の巻線を用いてもよい。
本発明の実施形態に従って、導電層内に形成された第２インダクター部分Ｌ２は、同じ導電層内に形成された第１インダクター部分Ｌ１の対照的な鏡像であってよい。これは例えば、上記導電層内の第１インダクター部分Ｌ１のパターンを１８０度回転させて、上記導電層内の第２インダクター部分Ｌ２のパターンを得ることによって達成することができる。
なお一部の実施形態では、（図７Ａ〜図７Ｃに示されている実施形態のように、）例えば、後に形成されるインダクター部分Ｌ１およびＬ２は、隣接した導電層内にあるインダクター部分Ｌ１およびＬ２の両方の巻線の下に形成されてもよい。
別の実施例として、第２インダクター部分Ｌ２のパターンは、導電層内の第１インダクター部分Ｌ１の対照的な鏡像であってよい。例えば、導電層内の第２インダクター部分Ｌ２は、隣接する導電層内の第１インダクター部分Ｌ１を鏡映させることによって生成することができる。
本発明の実施形態は、半導体デバイスの様々な種類の回路において実施可能である。例えば、本発明の実施形態は、図２に示すＶＣＯ回路において実施可能である。本発明の実施形態による差動型インダクターＬ１およびＬ２は、図２に示されているインダクターＬＡおよびＬＢの代わりに用いてもよい。各インダクターＬ１およびＬ２の一方の端部は、電圧供給源ＶＤＤに接続された中心タップに結合されている。各インダクターＬ１およびＬ２の他方の端部はそれぞれ、図示されているように、電圧端子ＡおよびＢにおいて、可変キャパシタＣに結合されている。上記回路は、２つのトランジスタＸ１およびＸ２、ならびに接地された電流バイアスＩＢＩＡＳを有している。バイアス電流ＩＢＩＡＳが印加されると、上記回路が振動して、電圧端子ＶＡおよびＶＢにおいて高周波が発生する。
本発明の実施形態はまた、結合された２つのインダクターＬ１およびＬ２を必要とする別の回路またはアプリケーションへ応用すると有用である。例えば、本明細書に記載のインダクターＬ１およびＬ２は、図１８に示されているような変圧器に用いることができる。
本発明の実施形態は、本明細書に記載のインダクターＬ１およびＬ２の製造方法を含んでいる。本発明の実施形態は、本明細書に記載の新奇的なインダクターＬ１およびＬ２を有した集積回路、ＶＣＯ回路、変圧器、および別の半導体デバイスをさらに含んでいる。
最初に１つの導電層にインダクターＬ１およびＬ２の巻線を形成する利点は、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａおよび図１２Ｂの実施形態に示すように、２つのビア接合部Ｌ１およびＬ２だけが各インダクターに必要とされ、これにより、インダクターＬ１およびＬ２構造の抵抗は減少する。
本発明の実施形態の利点は、差動型インダクターＬ１およびＬ２の巻線が、提供された新規の構成を含んでいることである。インダクターＬ１およびＬ２の巻線は、２つ以上の導電層において形成されてもよい。ここで説明した新規の構成は、対称的な差動型インダクターの製造を可能にする。ある実施形態において、巻線は異なる金属層に分布されるので、各巻線に同じ直径の巻線を用いることが可能であり、結果として、結合率が増加し、導電性も増加する。
他の実施形態においては、インダクターＬ１およびＬ２の巻線は、ＶＣＯ回路の中間タップＤが最も低い金属層に位置するように配置されることが好ましい。このようにして、インダクターＬ１およびＬ２の巻線は、最も高い浮遊容量を有する。一方で、高感度電圧入力端子（ＡおよびＢ）は、最も高い金属層の内部に位置することが好ましく、このようにして、内部において最も低い浮遊容量を経験する。
本発明の実施形態は、結果として、最適化された導電性、浮遊容量、連続抵抗を有する差動型インダクターＬ１およびＬ２の製造を可能にする。インダクター部分Ｌ１およびＬ２の幅は、構造を最適化するために変化してもよく、例えば、導電層が薄ければ薄いほど、広い幅を用いることによって最適化してもよい。隣接した層の半径（または直径）は、各導電層の間の容量結合を縮めるために、例えば、巻線の直径を変化させることによって、変化させてもよい。
さらに、本発明の構成は、各導電層における巻線の数を変化させることによって最適化される、例えば、１つの導電層は第１数の巻線または部分的な巻線を有していてもよいし、他の導電層は第２数の巻線または部分的な巻線を有していてもよく、第２数と第１数とは異なっている。
本発明の実施形態は、高度な対称性を有した構成の差動型インダクターを提供する。各導電層の内部の第２インダクター部分Ｌ２の構成は、例えば、第１インダクター部分Ｌ１の構成を１８０度回転させることによって得てもよい。各導電層において２つのインダクター部分が略同一の形状からなる実施形態において、例えば、近接した導電層の構成は、前述した近接した導電層の構成を反映させることによって得てもよい。
上述した差動型インダクターＬ１およびＬ２は、対称性が改善されており、その結果、例えば、差動型回路の性能が改善される。差動型入力ＡおよびＢから中心タップＤまでの電磁気対称は、上述した差動型インダクターＬ１およびＬ２によってなされる。
近接する導電層間において、第１インダクター部分と第１インダクター部分との間の第１インダクタービアは、連続的な各導電層において、第１インダクター部分の内半径と外半径との間の位置において互い違いであることが好ましい。また、近接する導電層間において、第２インダクター部分と第２インダクター部分との間の第２インダクタービアは、連続的な各導電層において、第２インダクター部分の内半径と外半径との間の位置において互い違いであることが好ましい。インダクター部分の内半径と外半径との間の位置において互い違いであることは、第１インダクターＬ１および第２インダクターＬ２を形成するために、３つ以上の導電層を用いることが可能となる。このようにして、インダクターＬ１およびＬ２は３つ以上の導電層の内部において形成されてもよく、例えば、集積回路の８つ以上の導電層の内部において形成されてもよい。巻線の数が増加するにつれて、インダクターＬ１およびＬ２のインダクタンスの値も増加する。
なお、インダクター部分Ｌ１およびＬ２の巻線は、４５度または９０度の屈曲部を有するように図に示されている。あるいは、インダクター部分Ｌ１およびＬ２の巻線は、例えば、導電性材料の湾曲部分または他の角度でパターン化された導電性材料のように、他の形状であってもよい。
本発明の好適な実施形態の利点は、提供された１組の連結されたインダクターを含むことであり、１組の連結されたインダクターは、非常に釣り合いのとれたインダクタンス、抵抗、および静電容量値を有する２つのインダクターからなる。差動型インダクターのインダクタンスの増加は、集積回路の導電層の数をより多くすることにより実現してもよい。また、差動型インダクターのインダクタンスの増加は、１つ以上の導電層を備えたインダクター部分の巻線の数を増加させることにより実現してもよい。２つのインダクターの非対称は、ビアの位置、適切な構成を用い、および、ビアの位置に適合させるためにインダクター部分の端部におけるノッチを用いることにより最小化し、対称性が増加する。
以上、本発明とその利点について詳細に説明したが、本発明の精神と添付の特許請求事項の範囲内で、様々な変更、置き換え、代替を施すことができるものである。例えば、上述した多くの特徴点、機能、方法、および材料は、本発明の範囲内で様々に変更してもよいことは当業者にとって明白である。さらに、本発明の範囲は、明細書中の実施形態において説明した、プロセス、機械、製造、組成物、手段、方法、およびステップに制限されるものではない。当業者であれば、本発明の開示から容易に理解できるように、本明細書に記載の実施形態とほぼ同一に機能する、あるいはほぼ同一の結果を達成できる既存あるいは後発のプロセス、機械、製造、組成物、手段、方法、またはステップを、本発明に従って利用することができる。従って特許請求の範囲は、上記のようなプロセス、機械、製造、組成物、手段、方法、またはステップを含んでいる。
本発明およびその利点をより完全に理解するために、添付図面と共に、以下の詳細な説明を参照されたい。添付図面は以下の通りである。
集積回路の金属層において形成された従来の差動型インダクターを示す図である。 差動型インダクターを利用した従来のＶＣＯ回路の概略図である。 本発明の好ましい実施形態の断面図であり、差動型インダクターは集積回路の多層導電層に形成されている。 図３に示した実施形態の上部導電層を示す上面図であり、電圧端子接続が上部導電層に形成されている。 上部導電層の下に配置された導電層の上面図であり、第１インダクターの第１部および第２インダクターの第１部が導電層の内部に形成されており、第１および第２インダクターの第１部はそれぞれ１つの完全な巻線を含んでおり、構造の反対側のビアが電圧端子を第１および第２インダクターの第１部に結合している。 図４Ｂで示した導電層の下に配置された導電層の上面図であり、第１インダクターの第２部および第２インダクターの第２部がその内部に形成されている。 図４Ｃで示した導電層の下に配置された導電層の上面図であり、第１インダクターの第３部および第２インダクターの第３部がその内部に形成されている。 図４Ｄに示した導電層の下に配置された差動型インダクターの導電層の上面図であり、導電層の一部が、第１インダクターの第３部を第２インダクターの第３部および電圧電源に接続するために用いられる。 本発明のもう一つの実施形態を示す上面図であり、各導電層における第１インダクター部分および第２インダクター部分は２つの完全な巻線を含んでいる。 本発明のもう一つの実施形態を示す上面図であり、各導電層における第１インダクター部分および第２インダクター部分は２つの完全な巻線を含んでいる。 本発明のもう一つの実施形態を示す上面図であり、各導電層における第１インダクター部分および第２インダクター部分は２つの完全な巻線を含んでいる。 本発明のもう一つの実施形態を示す上面図であり、各導電層における第１インダクター部分および第２インダクター部分は２つの完全な巻線を含んでいる。 本発明のもう一つの実施形態を示す上面図であり、各導電層における第１インダクター部分および第２インダクター部分は２つの完全な巻線を含んでいる。 本発明の一実施形態を示す上面図であり、第１および第２インダクター部分は０．５の巻線を含み、第１および第２インダクター部分の端部はビア合わせるために切れ込みが付けられており、対照的な構造であり、電圧接続は第１および第２インダクターの上面部分および底面部分が形成される導電層と同じ導電層の内部で設けられる。 本発明の一実施形態を示す上面図であり、第１および第２インダクター部分は０．５の巻線を含み、第１および第２インダクター部分の端部はビア合わせるために切れ込みが付けられており、対照的な構造であり、電圧接続は第１および第２インダクターの上面部分および底面部分が形成される導電層と同じ導電層の内部で設けられる。 本発明の一実施形態を示す上面図であり、第１および第２インダクター部分は０．５の巻線を含み、第１および第２インダクター部分の端部はビア合わせるために切れ込みが付けられており、対照的な構造であり、電圧接続は第１および第２インダクターの上面部分および底面部分が形成される導電層と同じ導電層の内部で設けられる。 図６Ａに示した実施形態に類似した本発明の一実施形態を示す図である。 図６Ｂに示した実施形態に類似した本発明の一実施形態を示す図であり、中間導電層（図７Ｂ）において形成される第１インダクター部分および第２インダクター部分は、１．５の巻数の巻線からなる。 図６Ｃに示した実施形態に類似した本発明の一実施形態を示す図である。 本発明の他の実施形態を示す上面図であり、より厚みのある上面導電層における第１インダクター部分および第２インダクター部分は１．５の巻数の巻線からなり、電圧接続はより薄い下側にある導電層において設けられる。 本発明の他の実施形態を示す上面図であり、より厚みのある上面導電層における第１インダクター部分および第２インダクター部分は１．５の巻数の巻線からなり、電圧接続はより薄い下側にある導電層において設けられる。 本発明の他の実施形態を示す上面図であり、より厚みのある上面導電層における第１インダクター部分および第２インダクター部分は１．５の巻数の巻線からなり、電圧接続はより薄い下側にある導電層において設けられる。 本発明のさらに他の実施形態を示す上面図であり、第１インダクター、第２インダクターおよび電圧接続は２つの導電層において形成され、インダクター部分は１つの導電層において２の巻数の巻線からなる。 本発明のさらに他の実施形態を示す上面図であり、第１インダクター、第２インダクターおよび電圧接続は２つの導電層において形成され、インダクター部分は１つの導電層において２の巻数の巻線からなる。 図９Ａに示した実施形態に代わる実施形態を示す図である。 図９Ｂに示した実施形態に代わる実施形態を示す図である。 図９Ａに示した実施形態に代わるもう１つの実施形態を示す図であり、インダクター部分は１．５の巻数の巻線からなる。 図９Ｂに示した実施形態に代わるもう１つの実施形態を示す図であり、インダクター部分は１．５の巻数の巻線からなる。 図１１Ａに示した実施形態に代わるもう１つの実施形態を示す図である。 図１１Ｂに示した実施形態に代わるもう１つの実施形態を示す図である。 本発明の実施形態が大きなビアを有する半導体において容易に実現可能なことを示す図である。 本発明の一実施形態を示す断面図であり、種々の導電層における第１インダクター部分および第２インダクター部分の巻線が異なる幅を有している。 本発明の一実施形態の多層導電層を示す透視図であり、近接した導電層における第１インダクター部分および第２インダクター部分の巻線が互い違いに配置されているか、またはずらされている。 本発明の実施形態に従った多層導電層において製造される理想的な２重螺旋形状の差動型インダクターまたは変圧器を示す図である。 本発明の他の実施形態を示す上面図であり、各導電層における第１インダクター部分および第２インダクター部分は３／４の巻数の巻線からなる。 本発明の他の実施形態を示す上面図であり、各導電層における第１インダクター部分および第２インダクター部分は３／４の巻数の巻線からなる。 本発明の他の実施形態を示す上面図であり、各導電層における第１インダクター部分および第２インダクター部分は３／４の巻数の巻線からなる。 上述した本発明の実施形態の新規な第１インダクターおよび第２インダクターを用いた変圧器を示す図である。
別段の記載がない限り、それぞれの図面における同様の番号および符号は、通常は同様の部分を示している。図面は、好適な実施形態の適切な側面を明確に説明するために描写されており、必ずしも縮図で描写する必要はない。

Claims (36)

  1. 母材と、
    母材上に配置された第１導電性層と、第１インダクターの第１部および第２インダクターの第１部が第１導電層の内部に配置されており、第２インダクターの第１部は第１インダクターの第１部に対称であり、
    第１導電層に隣接して配置された少なくとも１つの第２導電層と、第１インダクターの第２部および第２インダクターの第２部が少なくとも１つの第２導電層の内部にそれぞれ配置され、少なくとも１つの第２導電層の内部において第２インダクターの第２部は第１インダクターの第２部に対して対称であり、
    少なくとも１つの第１インダクタービアは、第１導電層における第１インダクターの第１部を、近接した第２導電層における第１インダクターの第２部に結合しており、
    少なくとも１つの第２インダクタービアは、第１導電層における第２インダクターの第１部を、近接した第２導電層における第２インダクターの第２部に結合しており、少なくとも１つの第２インダクタービアは少なくとも１つの第１インダクタービアに対称であることを特徴とする半導体装置。
  2. 第１インダクターの第１部および少なくとも１つの第２部が差動型インダクターの第１インダクターまたは変圧器を構成し、第２インダクターの第１部および少なくとも１つの第２部が差動型インダクターの第２インダクターまたは変圧器を構成することを特徴とする請求項１に記載の半導体装置。
  3. 第１インダクターの第１部および第２インダクターの第１部は、略ループ型構造を構成しており、少なくとも１つの第２インダクタービアは、略ループ型構造において、少なくとも１つの第１インダクタービアに対して０度または１８０度に位置していることを特徴とする請求項１に記載の半導体装置。
  4. 第１インダクターの第１部および第２インダクターの第１部は、略ループ型構造を構成しており、第１インダクターの第１部は、第１インダクターの第１部の少なくとも１つの端部において第１ノッチを含んでおり、第２インダクターの第１部は、第２インダクターの第１部の少なくとも１つの端部において第２ノッチを含んでおり、少なくとも１つの第１インダクタービアは第１ノッチと結合し、少なくとも１つの第２インダクタービアは第２ノッチと結合することを特徴とする請求項１に記載の半導体装置。
  5. 第１ノッチが略ループ型構造から外側に面し、かつ、第２ノッチが略ループ型構造から内側に面している、または、第１ノッチが略ループ型構造から内側に面し、かつ、第２ノッチが略ループ型構造から外側に面していることを特徴とする請求項４に記載の半導体装置。
  6. 第１インダクターの第２部は、第１導電層に近接する第２導電層の内部に配置されているとともに、第１導電層における第２インダクターの第１部に近接しており、
    第２インダクターの第２部は、第１導電層に近接する第２導電層の内部に配置されているとともに、第１導電層における第１インダクターの第１部に近接していることを特徴とする請求項１に記載の半導体装置。
  7. 近接する導電層間において、第１インダクター部分と第１インダクター部分との間の少なくとも１つの第１インダクタービアは、連続的な各導電層において、第１インダクター部分の内半径と外半径との間の位置において互い違いとなっており、近接する導電層間において、第２インダクター部分と第２インダクター部分との間の少なくとも１つの第２インダクタービアは、連続的な各導電層において、第２インダクター部分の内半径と外半径との間の位置において互い違いとなっていることを特徴とする請求項１に記載の半導体装置。
  8. 少なくとも１つの第１インダクタービアおよび少なくとも１つの第２インダクタービアは、一直線上に配置されていることを特徴とする請求項１に記載の半導体装置。
  9. 第１インダクターの第１部および第２インダクターの第１部は略ループ型構造を構成しており、近接する導電層間において、第１インダクター部分と第１インダクター部分との間の第１インダクタービアは、略ループ型構造に沿って、近接する導電層間において、第２インダクター部分と第２インダクター部分との間の第２インダクタービアと近接して位置しているか、または反対側に位置することを特徴とする請求項１に記載の半導体装置。
  10. 第１インダクターの第３部は、少なくとも１つの第２導電層に近接して配置された第３導電層に形成されており、
    第２インダクターの第３部は、第３導電層に形成されており、第２インダクターの第３部は、第１インダクターの第３部に対して対称であることを特徴とする請求項１に記載の半導体装置。
  11. 第１インダクターの第１部は、第１端および第２端を含んでおり、
    第２インダクターの第１部は、第１端および第２端を含んでおり、第２インダクターの第１部の第１端は、第１インダクターの第１部の第１端に近接しており、第２インダクターの第１部の第２端は、第１インダクターの第１部の第２端に隣接しており、
    第１インダクターの第２部は、第１端および第２端を含んでおり、第１インダクターの第２部の第１端は、第１インダクターの第１部の第１端と結合しており、
    第２インダクターの第２部は、第１端および第２端を含んでおり、第２インダクターの第２部の第１端は、第１インダクターの第２部の第１端に近接しており、第２インダクターの第２部の第２端は第１インダクターの第２部の第２端に近接しており、第２インダクターの第２部の第２端は第２インダクターの第１部の第２端と結合しており、
    第１インダクターの第３部は、第１端および第２端を含んでおり、第１インダクターの第３部の第２端は第１インダクターの第２部の第２端と結合しており、
    第２インダクターの第３部は、第１端および第２端を含んでおり、第２インダクターの第３部の第１端は第１インダクターの第３部の第１端に近接しており、第２インダクターの第３部の第２端は第１インダクターの第３部の第２端に近接しており、第２インダクターの第３部の第１端は第２インダクターの第１部の第１端と結合していることを特徴とする請求項１０に記載の半導体装置。
  12. 第１電圧端子は第１インダクターの第１部の第２端と結合し、第２電圧端子は第２インダクターの第１部の第１端と結合することを特徴とする請求項１１に記載の半導体装置。
  13. 母材上に配置された第４導電層をさらに備え、第４導電層の一部は第１インダクターの第３部と第２インダクターの第３部とを結合させ、第４導電層の一部は電圧供給端末に結合していることを特徴とする請求項１２に記載の半導体装置。
  14. 母材上に配置された第４導電層をさらに備え、第１インダクターの第４部および第２インダクターの第４部は第４導電層の内部に配置されていることを特徴とする請求項１１に記載の半導体装置。
  15. 第１インダクターの第４部は第１端および第２端を含み、第２インダクターの第４部は第１端および第２端を含み、第１インダクターの第４部の第１端は第１インダクターの第３部の第１端と結合しており、第２インダクターの第４部の第２端は第２インダクターの第３部の第２端に結合していることを特徴とする請求項１４に記載の半導体装置。
  16. 第４導電層の一部は第１インダクターの第２端と第２インダクターの第１端とを結合させ、第４導電層の一部は電圧供給端子に結合していることを特徴とする請求項１５に記載の半導体装置。
  17. 少なくとも１つの第１インダクタービアは、第１インダクターの第２部の外半径にある位置と第１インダクターの第１部の外半径にある位置とを結合し、
    少なくとも１つの第２インダクタービアは、第２インダクターの第２部の内半径にある位置と第２インダクターの第１部の内半径にある位置とを結合することを特徴とする請求項１に記載の半導体装置。
  18. 第１導電層は、集積回路の中で最高の導電性レベルを有しており、第１導電層は少なくとも第２導電層の厚みよりも大きな厚みを有しており、第１インダクターの第１部および第２インダクターの第１部は第１幅を有し、第１インダクターの第２部および第２インダクターの第２部は第２幅を有し、第２幅は第１幅よりも大きいことを特徴とする請求項１に記載の半導体装置。
  19. 第１インダクターの第２部は、第２導電層の内部に配置されており、第１導電層における第２インダクターの第１部の真下に設けられており、
    第２インダクターの第２部は、第２導電層の内部に配置されており、第１導電層における第１インダクターの第１部の真下に設けられていることを特徴とする請求項１に記載の半導体装置。
  20. 第１インダクターの第２部は、第２導電層の内部に配置されており、第１導電層における第２インダクターの第１部からずれているが、近接して設けられており、
    第２インダクターの第２部は、第２導電層の内部に配置されており、第１導電層における第１インダクターの第１部からずれているが、近接して設けられていることを特徴とする請求項１に記載の半導体装置。
  21. 第１インダクターの第１部および第２インダクターの第１部は、第１巻数または端数の巻数を含んでおり、第１インダクターの第２部および第２インダクターの第２部は、第２巻数または端数の巻数を含んでおり、第１巻数または端数の巻数と第２巻数または端数の巻数とは、同等または異なることを特徴とする請求項１に記載の半導体装置。
  22. 第１導電層は少なくとも第２導電層の厚みよりも大きな厚みを有しており、第２巻数または端数の巻数は第１巻数または端数の巻数よりも大きく、第１インダクターの第１部は第１インダクターの第２部と略同一の抵抗を有し、第２インダクターの第１部は第２インダクターの第２部と略同一の抵抗を有することを特徴とする請求項２１に記載の半導体装置。
  23. 第１巻数または端数の巻数および第２巻数または端数の巻数は、０．５、０．７５、１．０、１．２５、１．５、１．７５、２．０またはそれ以上の巻数を含むことを特徴とする請求項２１に記載の半導体装置。
  24. 第１インダクターは略第１螺旋の形状を有しており、第２インダクターは略第２螺旋の形状を有しており、第２螺旋は第１螺旋の鏡像であることを特徴とする請求項１に記載の半導体装置。
  25. １つ以上の第１インダクター部分および第２インダクターの対応部分は２つの端部を含んでおり、第１インダクター部分および第２インダクター部分の近接した端部が互い違いに置かれるように、第１インダクター部分および第２インダクター部分の端部はノッチを含んでおり、第１インダクター部分および第２インダクター部分の切込みを付けた端部において、複数の第１インダクタービアおよび複数の第２インダクタービアを結合させることを特徴とする請求項１に記載の半導体装置。
  26. 第１インダクター部分および第２インダクター部分は巻数がｘ．ｆであり、ｘは０、１、２、３等の自然数を含み、ｆは端数の巻数を含んでいることを特徴とする請求項２５に記載の半導体装置。
  27. １つの導電層は、巻数ｘの巻線からなるインダクター部分を含み、ｘは自然数であり、他の導電層も全て巻数ｘの巻線を含んでいることを特徴とする請求項１に記載の半導体装置。
  28. 第２インダクターの第１部は、約１８０度回転させた第１インダクターの第１部のパターンであることを特徴とする請求項１に記載の半導体装置。
  29. 第２インダクターの第２部は、第１インダクターの第１部の鏡像であることを特徴とする請求項１に記載の半導体装置。
  30. 第１導電層は第１厚みおよび第１導電性材料からなり、少なくとも１つの第２導電層は第２厚みおよび第２導電性材料からなり、第２厚みは第１厚みとは異なっており、第１インダクターの第１部および第２インダクターの第１部は第１幅および第１数を有する巻線からなり、第１インダクターの第２部および第２インダクターの第２部は第２幅および第２数を有する巻線からなり、第２幅および第２数を有する巻線は第１幅および第１数を有する巻線とは異なっており、第１導電層におけるインダクター部分を形成する第１導電性材料の抵抗は、少なくとも１つの第２導電層におけるインダクター部分を形成する第２導電性材料の抵抗とほぼ等価であることを特徴とする請求項１に記載の半導体装置。
  31. 請求項１に記載の半導体装置を備えることを特徴とする電圧制御発振器（ＶＣＯ）または変圧器。
  32. 請求項１に記載の半導体装置を備えることを特徴とする集積回路。
  33. 母材を備え、
    母材上に第１導電層を形成し、
    第１導電層に近接する少なくとも１つの第２導電層を形成し、
    第１導電層の内部に第１インダクターの第１部および第２インダクターの第１部を形成し、第１インダクターの第１部と第２インダクターの第１部とは対称であり、
    少なくとも１つの第２導電層の内部に、第１インダクターの第２部および第２インダクターの第２部をそれぞれ形成し、第１インダクターの第２部と第２インダクターの第２部とは少なくとも１つの第２導電層の内部において対称であり、
    第１導電層における第１インダクターの第１部を、近接した第２導電層における第１インダクターの第２部に、少なくとも１つの第１インダクタービアによって結合させ、
    第１導電層における第２インダクターの第１部を、近接した第２導電層における第２インダクターの第２部に、少なくとも１つの第２インダクタービアによって結合させ、少なくとも１つの第１インダクタービアおよび少なくとも１つの第２インダクタービアは対称であることを特徴とする半導体装置の製造方法。
  34. 第１インダクターの第１部および少なくとも１つの第２部が差動型インダクターの第１インダクターまたは変圧器を構成し、第２インダクターの第１部および少なくとも１つの第２部が差動型インダクターの第２インダクターまたは変圧器を構成することを特徴とする請求項３３に記載の方法。
  35. 第１インダクターの第１部および第２インダクターの第１部は略ループ型構造を構成しており、少なくとも１つの第２インダクタービアは、略ループ型構造において、少なくとも１つの第１インダクタービアに対して０度または１８０度に位置していることを特徴とする請求項３３に記載の方法。
  36. 第１インダクターの第１部および第２インダクターの第１部は、略ループ型構造を構成しており、第１インダクターの第１部は、第１インダクターの第１部の少なくとも１つの端部において第１ノッチを含んでおり、第２インダクターの第１部は、第２インダクターの第１部の少なくとも１つの端部において第２ノッチを含んでおり、少なくとも１つの第１インダクタービアは第１ノッチと結合し、少なくとも１つの第２インダクタービアは第２ノッチと結合することを特徴とする請求項３３に記載の方法。
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