JP2006352193A - 差動増幅器 - Google Patents

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voltage
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Toshiyuki Tsuzaki
敏之 津崎
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Abstract

【課題】 差動増幅器において、トランジスタのスロートラップを防止し特性の安定した差動増幅器を提供する。
【解決手段】 差動増幅器の出力端子にクランプ回路を設け、出力電圧の上昇を制限するような構成とした。
【選択図】 図１

Description

本発明は、ＣＭＯＳ回路の差動増幅器に関するものである。
図５は、従来のＰ型ＭＯＳトランジスタ入力差動増幅器の回路図である。非反転入力端子３の電圧が反転入力端子４の電圧よりも十分に大きい時に、出力端子５は電源電圧レベルとなる。
非反転入力端子３に電源電圧、反転入力端子４にグランド電圧が入力されている時を考える。図６は、この時のＰ型ＭＯＳトランジスタ８の状態を示した断面図である。ゲート端子１５にはグランド電圧が入力されているため、ポリシリコンゲート１９もグランド電圧となっている。ドレイン端子１７は、図５の出力端子５に接続されており、電源電圧レベルとなる。よってソース端子１６、チャネル２４も電源電圧レベルとなる。これにより、ポリシリコンゲート１９とチャネル２４間には、グランド電圧−電源電圧の大きなマイナスの電位差が印加されることになる（例えば、非特許文献１参照）。
ＣＭＯＳ回路の微細デバイスプロセスにおいては、トランジスタのスロートラップによる閾値電圧の変化が問題となる。スロートラップとは、高温で基板に対してマイナスの電圧をトランジスタのゲートに印加しつづけると駆動能力が劣化する現象である。マイナスの電圧が大きいほど、スロートラップによる閾値電圧の変化は大きくなる。特に、基板に対して低い電圧をゲートに印加するＰ型ＭＯＳトランジスタで問題となる現象である。
Phillip E. Allen、Douglas R. Holberg 著 CMOS Analog Circuit Design Second Edition（p.186）
図５の従来のＰ型ＭＯＳトランジスタ入力差動増幅器では、非反転入力端子の電圧が反転入力端子の電圧よりも十分に大きい時、ポリシリコンゲート１９とチャネル２４間にグランド電圧−電源電圧の大きなマイナスの電位差が印加されると、反転入力端子のＰ型ＭＯＳトランジスタにスロートラップが発生してしまう。
Ｐ型ＭＯＳトランジスタ８にスロートラップが発生すると、入力電圧オフセット電圧値が変化して、差動増幅器の特性が劣化するという課題がある。
本発明は上記課題を解決するもので、スロートラップを防止し特性の安定した差動増幅器を提供することが出来る。
本発明は、差動増幅器の出力端子をクランプし出力端子電圧の上昇を制限することにより、スロートラップを防止することで上記課題を解決したものである。
以上のような構成の差動増幅器によれば、反転入力端子のＰ型ＭＯＳトランジスタのゲートとチャネル間のマイナスの電位差を減少させ、スロートラップを防止するので、特性を安定することができる。
差動増幅器の出力端子にクランプ回路を接続し、出力電圧の上昇を制限し電源電圧まで上昇しないような構成とする。クランプ回路としては、飽和結線をしたＮ型ＭＯＳトランジスタやダイオードなどを用いる。
図１は、第一の実施例の差動増幅器の回路図である。電源電圧１が接続された定電流源６と、非反転入力端子３を構成するＰ型ＭＯＳトランジスタ７と、反転入力端子４を構成するＰ型ＭＯＳトランジスタ８と、カレントミラー回路を構成するＮ型ＭＯＳトランジスタ９および１０とから構成され、Ｐ型ＭＯＳトランジスタ８とＮ型ＭＯＳトランジスタ１０との接続点を出力端子５とする差動増幅器の出力端子５に、クランプ回路であるＮ型ＭＯＳトランジスタ１１が接続されている。
Ｎ型ＭＯＳトランジスタ１１は、ゲートとドレインが短絡され飽和結線となっている。飽和結線されたＭＯＳトランジスタは、ドレインとソース間の電圧が閾値電圧以上になると、急激にドレインとソース間の抵抗が減少する。この特性のため、非反転入力端子３の電圧が反転入力端子４の電圧よりも十分に大きい時においても、出力端子５は電源電圧まで上昇せずに、Ｎ型ＭＯＳトランジスタ１１の閾値電圧レベルにクランプされる。これにより、Ｐ型ＭＯＳトランジスタ８のチャネルが電源電圧まで上昇せずに、スロートラップによる特性の劣化を防止する。
また図２のように、Ｎ型ＭＯＳトランジスタ１１の変わりに、ダイオード１２を出力端子５に接続しても、同様な効果を有することは明白である。
図３は、第二の実施例の差動増幅器の回路図である。Ｎ型ＭＯＳトランジスタ１３が、カレントミラー回路を構成しているＮ型ＭＯＳトランジスタ９および１０のゲートと出力端子５の間に接続されている。Ｎ型ＭＯＳトランジスタ１３は飽和結線となっているので、非反転入力端子３の電圧が反転入力端子４の電圧よりも十分に大きい時においても、出力端子５は電源電圧まで上昇せずに、Ｎ型ＭＯＳトランジスタ９および１０の閾値電圧とＮ型ＭＯＳトランジスタ１３の閾値電圧を合計した電圧にクランプされる。これにより、Ｐ型ＭＯＳトランジスタ８のチャネルが電源電圧まで上昇せずに、スロートラップによる特性の劣化を防止する。
また図４のように、Ｎ型ＭＯＳトランジスタ１３の変わりに、ダイオード１４をＮ型ＭＯＳトランジスタ９および１０のゲートと出力端子５の間に接続しても、同様な効果を有することは明白である。
本発明の第一の実施例の差動増幅器の回路図である。 本発明の第一の実施例の差動増幅器の回路図である。 本発明の第二の実施例の差動増幅器の回路図である。 本発明の第二の実施例の差動増幅器の回路図である。 従来の差動増幅器の回路図である。 Ｐ型ＭＯＳトランジスタの断面図である。
符号の説明
３ 非反転入力端子
４ 反転入力端子
５ 出力端子
６ 定電流源
１５ ゲート端子
１６ ソース端子
１７ ドレイン端子
１８ Ｗｅｌｌ基板端子
１９ ポリシリコンゲート
２０、２１ Ｐ型半導体
２２ Ｎ型半導体
２３ Ｎ型Ｗｅｌｌ
２４ チャネル
２５ Ｐ型半導体基板

Claims (5)

  1. 反転入力端子と、非反転入力端子と、出力端子と、定電流回路と、カレントミラー回路を有する差動増幅器において、
    前記出力端子にクランプ回路を設けて、前記反転入力端子のトランジスタのスロートラップを防止したことを特徴とする差動増幅器。
  2. 前記クランプ回路は、前記出力端子とグランドとの間に設けた整流素子である請求項１記載の差動増幅器。
  3. 前記クランプ回路は、前記出力端子と前記カレントミラー回路を構成するトランジスタのゲートとの間に設けた整流素子である請求項１記載の差動増幅器。
  4. 前記整流素子は、飽和結線したＭＯＳトランジスタである請求項２または３記載の差動増幅器。
  5. 前記整流素子は、ダイオードである請求項２または３記載の差動増幅器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110941305A (zh) * 2018-09-21 2020-03-31 艾普凌科有限公司 恒流电路
US20220311429A1 (en) * 2019-11-28 2022-09-29 Changxin Memory Technologies, Inc. Comparators

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110941305A (zh) * 2018-09-21 2020-03-31 艾普凌科有限公司 恒流电路
CN110941305B (zh) * 2018-09-21 2022-11-15 艾普凌科有限公司 恒流电路
US20220311429A1 (en) * 2019-11-28 2022-09-29 Changxin Memory Technologies, Inc. Comparators
US11683027B2 (en) * 2019-11-28 2023-06-20 Changxin Memory Technologies, Inc. Comparators

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