JP2006345635A - 電力変換装置の熱設計方法及び熱設計プログラム、並びに電力変換装置 - Google Patents

電力変換装置の熱設計方法及び熱設計プログラム、並びに電力変換装置 Download PDF

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Abstract

【課題】 電力変換器の熱設計において、電力損失発生の主要な要因である半導体素子とフィルタの電力損失を決定するパラメータを真性パラメータと外因性パラメータに分離し、両者による総合電力損失を使った熱設計を実施し、設計の最適化と設計期間の短縮をする。
【解決手段】 電力変換器の電力損失の主要発生源である半導体素子とフィルタの電力損失を決定する真性パラメータと半導体素子構造および電力変換装置の配線構造に起因する外因性パラメータを決定する工程と、決定された両パラメータを使い半導体素子とフィルタの発生損失を算出する工程を統合し、得られた総合電力損失から、半導体素子およびフィルタの許容温度および冷却部とフィルタの体積を算出する。この設計法により、半導体素子およびフィルタの挙動の最適化、開発初期からの仮想設計の導入により開発効率の向上と開発期間の短縮を可能にする。
【選択図】 図３

Description

本発明は、電力変換装置の熱設計方法及び熱設計プログラム、並びに電力変換装置に関し、特に、電力変換器の高出力電力密度化に必要な熱設計に関する。
電力変換装置の損失は大きく分けて半導体素子損失が約60%、フィルタ損失が約30%、その他の損失が約10%である[非特許文献１参照]。従来の電力変換装置の熱設計方法は、損失の大半を占める半導体素子の熱設計が中心に行われており、フィルタ損失およびその他の損失を加味した総合的な熱設計は行われていない。
また、電力変換器の主回路には、所定の回路動作を実現するために設けられた抵抗R、インダクタンスL、容量Cなどのなど真性回路パラメータと、主回路を構成する配線構造を実現する上で必然的に発生する寄生インダクタンスLs、寄生キャパシタンスCsなどの外因性回路パラメータが存在する。数kHzから数10kHzの比較的低周波のスイッチング周波数で駆動される従来の電力変換装置では、寄生インダクタンスLsおよび寄生キャパシタンスCsに蓄えられるエネルギーの充放電による損失の影響は半導体素子やフィルタなどの損失と比較して少ないため無視されてきた。
図27は従来の代表的な電力変換装置の熱設計方法のフローチャートである。従来の電力変換装置の熱設計方法は以下のように行われる。
１．半導体素子選定仕様選定をする処理工程１、で電力変換装置の仕様を決める電圧値と電流値を許容する半導体素子の定格仕様を選定する。
２．半導体素子の導通損失の算出
処理２と処理３の工程でオン抵抗を決定し、その値から導通損失を算出する。
（１）導通損失を決定する半導体素子パラメータであるオン抵抗Ronを決定する。決定の方法は、１．半導体素子のデータシートを使用、２．測定のいずれかの方法が使われる。
（２）半導体素子のオン抵抗Ronの値を以下の式(1)に代入し導通損失Pcondを算出する。
ここで、Vtは半導体素子の閾値電圧を表し、Ｉは電力変換器から負荷側へ流れる電流実効値を表す。kは電力変換器の出力電圧振幅を制御するための振幅変調率であり、cosφは負荷力率を表す。
３．スイッチング損失の算出
次に、図２７の処理4と処理５の工程で、スイッチングエンルギーを実験的に測定し、その値からスイッチング損失を算出する。
（１）実験によりターン・オンスイッチングエネルギーEonおよび、ターン・オフスイッチングエネルギーEoffを測定する。ただし、半導体素子のデータシートにスイッチングエネルギーのデータが記載されている場合はそれを使用することも可能である。
（２）ターン・オンスイッチングエネルギーEonおよび、ターン・オフスイッチングエネルギーEoffを以下の式(2)に代入し、スイッチング損失Pswを算出する。
ここで、fswは電力変換器動作時のスイッチング周波数を表す。
４．次に、処理６の工程で、導通損失とスイッチング損失の合計である半導体素子総合損失を算出する。
５．次に、判断７の工程で、半導体素子総合損失と電力変換回路損失の許容値を比較する。半導体素子総合損失が許容値以上の場合は半導体素子選定の作業に戻り、
６．さらに、半導体素子総合損失を使い、電力変換装置の半導体素子冷却部の熱設計を、処理８の工程で実施し、その結果を判断９の工程で半導体素子の動作温度が所定の許容値をクリアしているかどうかを判断し、許容値を満たしていない場合には熱設計作業を継続する。半導体素子動作温度許容値以下の場合は、工程10で計算を終了する。
今後発展が予想される、CPU電源、データセンタなどの情報通信システム用電源、ハイブリッド自動車や燃料電池車などモータドライバなどの出力電力密度の大きい小型で軽量な電力変換装置では、高速スイッチングができる超低損失の半導体素子が使われるようになる。こうした高出力電力密度の電力変換装置では電力変換装置の挙動に対して寄生インダクタンスや寄生キャパシタンスなどの外因性パラメータの影響が半導体素子やフィルタの損失に対して与える影響を考慮する必要が生じる。しかし、図27の説明で見てきたように従来の電力変換装置の熱設計方法では、こうした問題に対応する事ができない。
A. Lidow, Proc. of IEEE, 89, 803(2001)
電力を使用目的にあった電圧、電流、周波数、位相などに変換し、社会のあらゆる領域で、電力をどこでも、いつでも自由に使える事が前提で現代社会は成立している。そのため、インバータに代表される電力変換装置は情報通信機器、家電機器、産業用機器、電気鉄道、配電系統、電力系統などの非常に広範な分野で使われる。電力変換装置技術の進歩により電力変換効率は小型軽量化している。小型軽量化の流れの中で、電力変換装置の出力電力密度は過去３０年間で二桁以上の向上が図られて、現在1-2W /cm3の値が実現しており、今後、重要性が増す、情報通信システムの電源、電気自動車、風力発電や太陽光発電の分散電源に使われる電力変換装置の出力電力密度は、益々増加すると考えられている。
出力電力密度を向上させるには電力変換装置の出力電力を下げる事なく装置体積を小さくする事が必要になる。装置の体積を占めている主要部分は冷却装置とフィルタの大きさである。冷却装置の体積を小さくするには、電力変換装置に使われる半導体素子とフィルタから発生する損失を正確に把握した熱設計が重要になる。また、インダクタンスとキャパシタンスで構成されるフィルタの体積は半導体素子のスイッチング周波数を高くする必要がある。従って、高速スイッチング駆動される将来の高出力電力密度の電力変換装置では、今まで無視してきた半導体素子構造や電力変換装置の配線構造に由来する寄生インダクタンス寄生キャパシタンスとの相互作用による半導体素子損失の影響が無視できなくなるが、従来の方法では正確な熱設計は不可能である。寄生インダクタンス寄生キャパシタンスによるフィルタの損失も同様に無視できないものとなり、従来の方法では電力変換器の正確な熱設計は不可能である。また、電力変換回路を高周波化させる場合、従来は設計対象とされていなかった受動フィルタの損失が変換器損失全体に占める割合が大きくなるので、半導体素子損失の設計と同様な受動フィルタ損失設計法が必要となる。
本発明は、このような点に鑑みてなされたものであり、半導体素子構造と配線構造に由来する寄生インダクタンスと寄生キャパシタンスが半導体素子損失とフィルタ損失へ与える影響を考慮した電力変換器の高出力電力密度化に必要な熱設計方法を提供することを目的とする。
本発明では上記問題を解決するために、電力変換器の熱設計方法において、変換器の体積と許容動作温度を決める熱設計の主要因子である半導体素子損失とフィルタ損失を決める計算パラメータを真性（イントリンシック）パラメータと外因性（エクストリンシック）パラメータの影響を分離算出する手法を用い、真性パラメータと外因性パラメータが半導体素子とフィルタの両損失に与える効果を総合的に算出することにより、電力変換回路が実動作する時の損失を正確に見積る事を特徴とする電力変換器の熱設計方法及びプログラムが提供される。
このような電力変換器の熱設計手法によれば、外因性パラメータの総合損失への影響を事前評価することにより、高出力電力密度を向上させるために必要な冷却装置とフィルタの体積を最小化する設計をすることができる。また、本発明では、電力変換器の構造設計に伴い外因性パラメータと半導体素子やフィルタが本来持っている特性を発現するための真性パラメータとの設計協調の最適化技術が提供される。さらに、この発明によれば仮想熱設計が開発初期の段階で可能になるので開発期間の大幅短縮と開発効率の向上を実現できる。
また、本発明によれば、半導体素子およびフィルタを含む電力変換回路を有する電力変換装置において、半導体素子およびフィルタは、許容値以内になるように算出された総合損失を有し、該許容値以内の総合損失は、開発に際し決定される、該半導体素子および配線構造を記述する真性パラメータと、半導体素子および配線構造に寄生する外因性パラメータを分離、決定して、この決定された真性パラメータと外因性パラメータを入力して電力変換回路の半導体素子の半導体素子損失計算とフィルタのフィルタ損失計算を用いて、真性パラメータと外因性パラメータによる総合損失を算出する電力変換装置が提供される。
本発明によれば電力変換器の熱設計において、従来無視されてきた、寄生インダクタンスや寄生容量など寄生パラメータなどの外因性パラメータと従来の設計に使われてきた真性回路パラメータ、真性半導体素子パラメータを分離し、真性、外因性のパラメータが相互に半導体素子損失およびフィルタ損失に与える影響を定量的に算出することにより半導体素子のスイッチング周波数の影響も考慮した電力変換器回路の総合熱設計を可能にした。これにより小形で軽量な高出力電力密度電力変換器を実現するのに必用な熱設計を容易に行うことが出来る。その結果、従来の熱設計方法では実現できなかった次のような多くの効果が本発明を適用する事により実現できる。
（１）本発明によれば電力変換回路が実際に動作する際に半導体素子損失、フィルタ損失に与える真性パラメータと外因性パラメータの影響を分離きるので、これらのパラメータと半導体素子やフィルタが本来持っている特性と設計協調が可能になり、半導体素子やフィルタの特性を最大限に活用できる熱設計が可能になる。
（２）本発明によれば、電力変換装置の配線構造設計に伴い発生する外因性パラメータが変換回路に与える熱的な影響を定量的に算出できるので電力変換器の高出力電力密度化に必要な構造設計と半導体素子やフィルタの特性との協調設計による電力変換装置の最適設計が可能になる。
（３）本発明によれば、研究開発段階の新形半導体素子を将来、実用化した際に使われる実際の電力変換回路に搭載した時の損失と装置の仮想熱設計が正確に算出できて、製品開発に伴う課題を事前に予測できるため、回路、装置設計に伴う課題を半導体素子やフィルタの開発にフィードバックをかけることができるので、研究開発効率が向上する。
（４）また、本発明によれば、仮想熱設計が可能になるので、新型半導体素子の開発段階から、電力変換装置を実用化の過程で業務を分担する担当部署の責務が予測でき、開発期間の大幅な短縮と効率的な研究開発が可能になる。
以上のように本発明では従来の方法では実現が不可能だった多くの効果を得る事ができる。
以下、本発明の実施の形態を、三相インバータに適用した場合を例にして、本来の変換器の設計パラメータすなわち真性パラメータと電力変換回路に寄生する外因性パラメータを分離した電力変換器の熱設計について説明する。
図１は本発明の基本概念を示す設計フローチャートである。図１の工程０で作業を開始し、電力変換回路決定を行う処理１の工程で、熱設計の対象になる電力変換回路を決定し、その回路で使われる半導体素子および回路構成を明らかにする。次に半導体素子・配線構造総合計算を行う処理２の工程で、処理１の工程で決めた半導体素子および回路の挙動を決める半導体素子構造と配線構造を決める計算を行う。次に、この結果を使い、決定された電力変換回路の挙動を決める真性パラメータと外因性パラメータを分離決定する処理３と処理４の工程を経て、半導体素子損失計算とフィルタ損失計算を行う処理5と処理６の工程を経る。その後、処理７の工程で真性パラメータと外因性パラメータの影響をすべて考慮した電力変換装置の総合損失を算出する。処理7の工程では、処理5と処理6で得られた半導体素子損失とフィルタ損失の他に、半導体素子と変換回路基板を接続するボンディングワイヤと、変換回路基板とフィルタなどの受動部品を接続する端子と、電力変換器の直流側母線（bus bar）などに寄生する抵抗成分により発生する損失を考慮することで、より精度の高い電力変換装置の総合損失を算出することが可能である。次に判断８の工程で、算出結果を評価し、算出結果が損失許容値に対して未達であれば、半導体素子・配線構造総合計算をする処理２まで工程を戻し、総合損失設計を再度実施することを指示する。損失算出結果が所定の許容値をクリアすれば損失設計を終了する。
図２は図１の損失設計結果を使い電力変換回路の熱設計をおこなう実施例である。図１のフローチャートにより得られた電力変換回路の総合損失結果を、電力変換装置の熱挙動を設計処理できるモデル部９に入力し、処理7の工程で総合損失として得られた半導体素子の損失と、フィルタの損失と、半導体素子と変換回路基板を接続するボンディングワイヤの寄生抵抗成分による損失と、変換回路基板とフィルタなどの受動部品を接続する端子の寄生抵抗成分による損失と、電力変換器の直流側配線の寄生抵抗成分による損失などと、電力変換回路を構成する部品の接続形態により決定される放熱条件などを考慮することで、半導体素子の動作温度と、フィルタの動作温度など、変換装置の動作温度を計算し、判断１０で熱設計の対象箇所が所定の動作温度の許容範囲に収まっているかどうかを判断する。所定の許容値をクリアしない場合は、変換回路熱設計モデル９または半導体素子・配線構造総合計算部２までもどり、所定の値をクリアするまで設計を行う。
図３は、図２の実施例で得られた動作温度設計結果を使い、処理11の工程で、冷却装置、フィルタなどの体積を求める場合の実施例である。電力変換装置の体積の主要部分を占める冷却装置およびフィルタの体積が所定の値に入らない場合には、処理11の体積算出工程か、半導体素子・配線構造総合計算部２までもどり、所定の値をクリアするまで設計を行う。
図４は、図３で得られたフィルタおよび冷却装置の体積を使い、電力変換装置の出力電力密度（OPD：Output Power Density）を設計するフローチャートである。得られた冷却部とフィルタ部の体積に、データベース15から当該変換回路を構成するその他の部品の体積を加えて、当該電力変換装置の出力電力密度OPDを算出し（処理13の工程）、目標値が未達であればOPD算出を再度実施するために、
半導体素子・配線構造総合計算部２までもどり、所定の値をクリアするまで設計を行う。
以上が本発明において提案する、電力変換装置の熱設計方法のフローチャートである。本発明で提案する電力変換装置の熱設計方法のフローチャートである図1、2、3、4は、アプリケーションとして用いられる電力変換装置だけでなく、電力変換装置に配置される半導体素子を駆動するために用いられる制御装置に適用することも可能である。
次に、図1、2、3、4に示した工程の詳細な実施例を述べる。始めに、図1、2、3、4の半導体素子・配線構造総合計算2について、ユニポーラ型半導体素子のチップ面積算出方法（実施例１）を示す。次に、図1、2、3、4の半導体素子損失算出5について、4種類の算出方法（実験、半導体素子シミュレーション、解析式、前記3種類のハイブリッド）を示す（実施例２〜５）。次に、電力変換回路構成の違いに対応した半導体素子損失算出を示す（実施例６）。さらに、図1、2、3、4のフィルタ損失算出6について、真性パラメータと外因性パラメータを考慮したフィルタの損失算出方法について述べる（実施例７）。最後に、図1、2、3、4の素子損失算出5およびフィルタ損失算出6から得られる損失を用いた変換回路の熱設計例を示し、図1、2、3、4のフローチャートを用いることで実現することのできる電力変換器のパワー密度（OPD：Output Power Density）と電力変換器の作成例を示す（実施例８）。
［ユニポーラ型半導体素子最適チップ面積算出］
図1、２、３、４における半導体素子・配線構造総合計算2の実施例として、ユニポーラ型半導体素子である、MOSFETとSBD（Schottky Barrier Diode）の損失を最小化するための最適なチップ面積を求める実施例について述べる。半導体素子の導通損失はチップ面積に反比例する特性を持ち、一方、チップ面積の拡大に伴ってスイッチング損失は増加する特性を持っている。つまり、チップ面積に対し、導通損失とスイッチング損失はトレードオフの関係にある。よって、損失を最小化する最適なチップ面積が存在する。以下に、ユニポーラ型半導体素子である、MOSFETとSBDの最適チップ面積を求めるための数式を示す。
まず始めに、MOSFETの最適チップ面積について述べる。MOSFETの導通損PMOSonは、係数kM1とMOSFETチップ面積AMOSを用いて式(3)で求められる。
PMOSon=kM1 AMOS (3)
また、MOSFETのスイッチング損失PMOSswは、係数kM2、kM3とMOSFETチップ面積AMOSを用いて式(4)で求められる。
PMOSsw=kM2 / AMOSkM3 (4)
以上より、MOSFETの最適チップ面積AMOSoptはPMOSonおよびPMOSswを求めるための式(3) (4)を用いることで、式(5)のように求められる。
AMOSopt=(k2 k3/k1)(1/(k3+1)) (5)
次に、SBDの最適チップ面積について述べる。SBDの最適チップ面積はMOSFETと同様の方法で求めることが出来る。SBDの導通損PSBDonは、係数kD0、kD1とSBDチップ面積A SBDを用いて式(6)で与えられる。
PSBDon=kD1 A SBD+ kD0 (6)
SBDのスイッチング損失PSBDswは、係数kD2、kD3とSBDチップ面積A SBDを用いて式(7)で与えられる。
PSBDsw=kD2 / ASBDkD3 (7)
以上より、SBDの最適チップ面積ASBDoptはPSBDonおよびPSBDswを求めるための式(6) (7)を用いることで、式(8)のように求められる。
ASBDopt=(kD2 kD3/kD1)(1/(kD3+1)) (8)
図1、2、3、4の半導体素子損失算出5について、4種類の算出方法［実験方式（実施例２）、半導体素子シミュレーション（実施例３）、解析式（実施例４）、前記3種類のハイブリッド（実施例５）］を以下に示す。
［実験方式による半導体素子損失算出］
まず、図5は、実験方式による半導体素子損失の算出に使用する実験回路の等価回路の一例である。実験回路は直流リンクコンデンサ1、ショットキーバリアダイオード(SBD)
2、MOSFET３、ゲート回路4、ゲート抵抗5、ゲート回路とMOSFETのゲート間の寄生インダクタンス6、主回路の寄生インダクタンス7、 8、 9、 10、 11、SBDに並列接続される寄生キャパシタンス12、MOSFETに並列に接続される寄生キャパシタンス13、負荷14から構成される。
本熱設計方法において、半導体素子損失Plossの算出には、半導体素子損失モデル式を使用する。半導体素子損失モデル式の一例を以下に示す。
Ploss = Pon-MOSFET + Pon-SBD + fsw (Eoss + ESBD + ELs + ECs + EZG) (9)
ただし、
Pon-MOSFETは、MOSFETの導通損失であり、この損失を決定するパラメータはMOSFETのオン抵抗Ron-MOSFETである。
Pon-SBDは、SBDの導通損失であり、この損失を決定するパラメータはSBDのオン抵抗Ron-SBDである。
fsw: 変換器のスイッチング周波数
Eoss: MOSFETの出力静電容量に蓄積されるエネルギーによる半導体素子損失エネルギーであり、このエネルギーを決定するパラメータはMOSFETの出力静電容量Cossである。
ESBDは、SBDの接合容量に蓄積されるエネルギーによる半導体素子損失エネルギーであり、このエネルギーを決定するパラメータはSBDの接合容量CSBDである。
ELsは、主回路寄生インダクタンスによる半導体素子損失エネルギーであり、このエネルギーを決定するパラメータは主回路寄生インダクタンスLsである。
ECsは、主回路寄生キャパシタンスによる半導体素子損失エネルギーであり、このエネルギーを決定するパラメータは主回路寄生インダクタンスCsである。
EZGは、ゲート回路インピーダンスによる半導体素子損失エネルギーであり、このエネルギーを決定するパラメータはゲート抵抗RG、ゲート回路寄生インダクタンスLsG、素子のゲート-ドレイン間容量Crssである。
上記の損失のうち、Pon-MOSFET、Pon-SBD、 Eoss、ESBD、は素子パラメータRon-MOSFET、Ron-SBD、Coss、CSBD、すなわち真性パラメータによって決定する損失であり、真性損失と名付ける。これに対し、ELs、ECs、EZGは素子以外の部分のパラメータLs、Cs、RG、LsG、すなわち外因性パラメータによって決定する損失であり、外因性損失と名付ける。
図6は、実験方式による半導体素子損失算出のフローチャートを示す。これから説明する半導体素子損失の計算では、半導体素子としてMOSFETとSBDを想定し、電力変換回路は図5に示す回路とする。まず、真性損失の算出について説明する。半導体素子の順方向I-V特性測定部1において、想定される動作温度における、MOSFETの順方向I-V（電流−電圧）特性とSBDの順方向I-V特性を測定する。なお、I-V特性がデータシートに記載されている場合はそれを使用しても良い。つぎに、オン抵抗算出部2において、前工程で得られたI-V特性を用いて、MOSFETのオン抵抗Ron-MOSFETとSBDのオン抵抗Ron-SBDを算出する。つぎに、半導体素子のC-V特性測定部3において、MOSFETのドレイン-ソース間の印加電圧VDSを変化させ、出力静電容量Cossの値を測定し、Coss-VDS特性を得る。また、SBDのカソード-アノード間の印加電圧VCAを変化させ、カソード-アノード間の静電容量CSBDの値を測定し、CSBD-VCA特性を得る。なお、C-V特性はデータシートに記載されているものを使用しても良い。つぎに、蓄積エネルギー算出部4において、変換器の直流リンク電圧VCCにおけるCossに蓄積されるエネルギーEossとCSBDに蓄積されるエネルギーESBDを素子のC-V特性測定部で得られたC-V特性を用いて算出する。つぎに、真性損失算出部5において、以下に示す真性損失モデル式に前記で算出したRon-MOSFET、Ron-SBD、Eoss、ESBDを代入して真性損失Pintrinsicを算出する。
Pintrinsic = IL2 x {D x Ron-MOSFET + (1-D) x Ron-SBD} + fsw x (Eoss + ESBD) (10)
なお、ILは負荷電流、Dはスイッチングのデューティ比である。
つぎに、外因性損失算出について説明する。外因性パラメータ影響解析部6において、図5の等価回路で示す実験回路を用いて、外因性パラメータである回路の寄生インダクタンスLs（図5の7、 8、 9、 10、 11）、寄生キャパシタンスCs（図5の12、 13）、ゲートインピーダンスZG（図5の5、 6）の値を変化させ、各値での半導体素子のスイッチング損失エネルギーを測定する。図7は、実際の実験装置の一例である。実験装置は直流リンクコンデンサ1、SBD2、MOSFET３、低寄生インダクタンス回路基板4、ゲート回路5、可変寄生インダクタンス6、可変寄生キャパシタンス7から構成される。
つぎに、図6の外因性損失近似式作成部7において、前工程で得られた外因性パラメータと半導体素子損失の関係の近似式を作成する。近似式の例として、以下のものがある。
寄生インダクタンスによる損失：ELs = a Ls 2+ b Ls (11)
寄生キャパシタンスによる損失：ECs = c Cs (12)
ゲートインピーダンスによる損失：EZG = d ZG (13)
上記の近似式の係数a, b, c, dはMOSFETとSBDの素子内部パラメータに依存するので、使用を想定する素子ごとに外因性パラメータと半導体素子損失の関係を測定し、上記の係数を決定する。つぎに、外因性損失算出部8において、以下に示す外因性損失モデル式に前工程で得られた外因性損失近似式で表された外因性損失ELs、ECs、EZGを代入し、外因性損失Pextrinsicを算出する。
Pextrinsic = fsw x (ELs + ECs + EZG) (14)
つぎに、素子総合損失算出部9において、真性損失算出部4で算出された真性損失Pintrinsicと外因性損失算出部7で算出された外因性損失Pextrinsicを足し合わせることにより、素子総合損失を算出する。
［半導体シミュレーション方式による半導体素子損失算出］
半導体素子シミュレーション方式による半導体素子損失の算出には、電力変換回路の等価回路をシミュレータ上で作成し、半導体素子シミュレーションと回路シミュレーションを実行する。電力変換回路の等価回路の一例として図5に示す回路を使用する。等価回路は直流リンクコンデンサ1、ショットキーバリアダイオード(SBD) 2、MOSFET３、ゲート回路4、ゲート抵抗5、ゲート回路とMOSFETのゲート間の寄生インダクタンス6、主回路の寄生インダクタンス7、 8、 9、 10、 11、SBDに並列接続される寄生キャパシタンス12、MOSFETに並列に接続される寄生キャパシタンス13、負荷14から構成される。
本熱設計方法において、半導体素子損失Plossの算出には、半導体素子損失モデル式を使用する。半導体素子損失モデル式の一例を以下に示す。
Ploss = Pon-MOSFET + Pon-SBD + fsw (Eoss + ESBD + ELs + ECs + EZG) (15)
ただし、
Pon-MOSFETは、MOSFETの導通損失であり、この損失を決定するパラメータはMOSFETのオン抵抗Ron-MOSFETである。
Pon-SBDは、SBDの導通損失であり、この損失を決定するパラメータはSBDのオン抵抗Ron-SBDである。
fsw: 変換器のスイッチング周波数
Eoss: MOSFETの出力静電容量に蓄積されるエネルギーによる半導体素子損失エネルギーであり、このエネルギーを決定するパラメータはMOSFETの出力静電容量Cossである。
ESBDは、SBDの接合容量に蓄積されるエネルギーによる半導体素子損失エネルギーであり、このエネルギーを決定するパラメータはSBDの接合容量CSBDである。
ELsは、主回路寄生インダクタンスによる半導体素子損失エネルギーであり、このエネルギーを決定するパラメータは主回路寄生インダクタンスLsである。
ECsは、主回路寄生キャパシタンスによる半導体素子損失エネルギーであり、このエネルギーを決定するパラメータは主回路寄生インダクタンスCsである。
EZGは、ゲート回路インピーダンスによる半導体素子損失エネルギーであり、このエネルギーを決定するパラメータはゲート抵抗RG、ゲート回路寄生インダクタンスLsG、素子のゲート-ドレイン間容量Crssである。
上記の損失のうち、Pon-MOSFET、Pon-SBD、 Eoss、ESBD、は素子パラメータRon-MOSFET、Ron-SBD、Coss、CSBD、すなわち真性パラメータによって決定する損失であり、真性損失と名付ける。これに対し、ELs、ECs、EZGは素子以外の部分のパラメータLs、Cs、RG、LsG、すなわち外因性パラメータによって決定する損失であり、外因性損失と名付ける。
図８は、半導体素子シミュレーション方式による半導体素子損失算出のフローチャートを示す。これから説明する半導体素子損失の計算では、半導体素子としてMOSFETとSBDを想定し、電力変換回路は図5に示す回路とする。まず、真性損失の算出について説明する。半導体素子の順方向I-V特性計算部1において、想定される動作温度における、MOSFETの順方向I-V特性とSBDの順方向I-V特性を計算する。つぎに、オン抵抗算出部2において、前工程で得られたI-V特性を用いて、MOSFETのオン抵抗Ron-MOSFETとSBDのオン抵抗Ron-SBDを算出する。つぎに、半導体素子のC-V特性計算部3において、MOSFETのドレイン-ソース間の印加電圧VDSを変化させ、出力静電容量Cossの値を計算し、Coss-VDS特性を得る。また、SBDのカソード-アノード間の印加電圧VCAを変化させ、カソード-アノード間の静電容量CSBDの値を計算し、CSBD-VCA特性を得る。つぎに、蓄積エネルギー算出部4において、変換器の直流リンク電圧VCCにおけるCossに蓄積されるエネルギーEossとCSBDに蓄積されるエネルギーESBDを素子のC-V特性計算部で得られたC-V特性を用いて算出する。つぎに、真性損失算出部5において、以下に示す真性損失モデル式に前記で算出したRon-MOSFET、Ron-SBD、Eoss、ESBDを代入して真性損失Pintrinsicを算出する。
Pintrinsic = IL2 x {D x Ron-MOSFET + (1-D) x Ron-SBD} + fsw x (Eoss + ESBD) (16)
なお、ILは負荷電流、Dはスイッチングのデューティ比である。
つぎに、外因性損失算出について説明する。外因性パラメータ影響解析部6において、図5の等価回路で示す、外因性パラメータである回路の寄生インダクタンスLs（図5の7、 8、 9、 10、 11）、寄生キャパシタンスCs（図5の12、 13）、ゲートインピーダンスZG（図5の5、 6）の値を変化させ、各値での半導体素子のスイッチング損失エネルギーを計算する。つぎに、外因性損失近似式パラメータ抽出部7において、実験で得られた外因性パラメータと半導体素子損失の関係の近似式のパラメータを抽出する。実験で得られた近似式として式(11)、 (12)、 (13)が例として挙げられる。
つぎに、外因性損失算出部8において、以下に示す外因性損失モデル式に前工程で得られた外因性損失近似式パラメータを用いて作成された外因性損失近似式で表された外因性損失ELs、ECs、EZGを代入し、外因性損失Pextrinsicを算出する。
Pextrinsic = fsw x (ELs + ECs + EZG) (17)
つぎに、半導体素子総合損失算出部9において、真性損失算出部4で算出された真性損失Pintrinsicと外因性損失算出部7で算出された外因性損失Pextrinsicを足し合わせることにより、半導体素子総合損失を算出する。
また、工程1〜9をデバイスシミュレーションのソースプログラムに組み込み、半導体素子総合損失の計算を実行することも可能である。
次に、図8の半導体素子の順方向I-V特性計算1における半導体素子の順方向I-V特性の計算方法について述べる。図9は、半導体素子シミュレーション方式による半導体素子損失算出における半導体素子順方向I-V特性計算のフローチャートを示す。半導体素子モデル作成部1において、MOSFETとSBDの構造パラメータを半導体素子シミュレータに入力し、半導体素子モデルを作成する。つぎに、半導体素子順方向I-V特性計算部2において、動作時の温度におけるMOSFETとSBDの順方向I-V特性を計算する。つぎに、I-V特性実験値との整合性確認部3において、前工程で計算したMOSFETとSBDの順方向I-V特性と実半導体素子の順方向I-V特性を比較する。比較値が一致している場合は、本作業を終了する。一致しない場合は、半導体素子モデル作成部1へ戻り、それ以降の工程を実行する。
次に、図8の半導体素子のC-V特性計算2における半導体素子のC-V特性の計算方法について述べる。図10は、半導体素子シミュレーション方式による半導体素子損失算出における半導体素子C-V特性計算のフローチャートを示す。半導体素子モデル作成部1において、MOSFETとSBDの構造パラメータを半導体素子シミュレータに入力し、半導体素子モデルを作成する。つぎに、半導体素子C-V特性計算部2において、MOSFETとSBDのC-V特性を計算する。つぎに、C-V特性実験値との整合性確認部3において、前工程で計算したMOSFETとSBDのC-V特性と実半導体素子のC-V特性を比較する。比較値が一致している場合は、本作業を終了する。一致しない場合は、半導体素子モデル作成部1へ戻り、それ以降の工程を実行する。
［解析式を用いた半導体素子損失計算方法］
以下、図面を参照して本発明における解析式を用いた半導体素子損失算出について説明する。図11は変換器の損失を理論的な解析式を用いる場合のフローチャートである。開始を0で示す。変換器の損失は真性損失算出1と外因性損失算出2に分けて行われる。真性損失算出と外因性損失算出は理論的な解析式が用いられる。この解析式はパラメータを持ち、このパラメータに入力される具体値は、解析式のパラメータ抽出３によってなされる。真性損失算出と外因性損失算出の計算が行われ、4にて終了する。以下に、各工程についての詳細を記す。
まず始めに、図11における真性損失算出1において半導体素子の真性損失を算出するための解析式について述べる。ここでは、半導体素子として、ユニポーラ型のMOSFET（Metal Oxide Semiconductor Field Effect Transistor）とSBD（Schottky Barrier Diode）について述べる。
MOSFETの簡易等価回路を図12に示す。ドレイン(drain)、ゲート(gate)、ソース(source)はMOSFETの３つの端子である。ドレイン端子とノード１の間にはドレイン抵抗Rdが接続され、ゲート端子とノード２の間にはゲート抵抗rgが接続されている。ノード１とノード２の間には可変のキャパシタンスCgdが接続され、ノード２とノード３の間には可変のキャパシタンスCgsが接続され、ノード１とノード３の間には可変のキャパシタンスCdsが接続され、ノード３に対するノード２の電圧によってノード１からノード３に流れる電流を制御するトランスコンダクタンスgmを持つn型MOSスイッチがノード１〜３に接続されている。動作は、ノード３に対するノード２の電圧がMOSの持つ閾値電圧より小さいときはMOSスイッチがオフ状態になり、ノード１からノード3への電流は流れない。一方、ノード３に対するノード２の電圧が閾値電圧より大きい場合、MOSスイッチはオン状態となり、ノード１からノード３へ電流が流れる。３つの可変のキャパシタンスCgs、Cgd、Cdsは、各キャパシタンスの両端に加わる電圧によって変化する。
MOSFETのスイッチング動作において、MOSFETのスイッチング速度を高速化すると、スイッチング時のMOSFETに加わる電圧瞬時値とMOSFETを流れる電流瞬時値の積により発生するMOSFETのスイッチング損失は減少するが、ある値より小さくならず、ある最小値を持つ。この損失最小値はMOSFET出力容量Cossに蓄積されるエネルギーに起因するものであり、これをMOSFETの真性損失として扱う。MOSFETの真性損失Possを算出するための解析式は以下の式(18)のとおりである。
ここで、各変数は以下のとおりである。Eossは上式に示す3種類のいずれかにより算出される。
Eoss ： MOSFET出力容量に蓄積されるエネルギー
k1 ： 係数
ε ： 半導体素子の半導体材料の誘電率
Ec ： 半導体素子の半導体材料の電界強度
VBR ： 半導体素子の設計された耐圧
q ： 要素電荷
Nd ： 半導体素子のドリフト層の不純物濃度
a1 ： 電力変換回路の回路構成に依存する係数
fsw ： MOSFET駆動時のスイッチング周波数
図13はユニポーラ型半導体素子であるSBD（Schottky Barrir Diode）の等価回路である。SBDはカソード端子とアノード端子の２つの端子を持つ。アノード端子とカソード端子の間に、整流機能を持つ整流部１がアノード側に接続され、整流部１とカソード端子の間に可変の抵抗Rdiodが接続され、整流部１に並行に可変のキャパシタンスCdiodeが接続されている。ノード１に対するアノード端子の電圧が整流部１の持つ閾値電圧より小さいときはダイオードがオフ状態になりアノード端子に電流は流れなく、閾値電圧より大きいときはダイオードがオン状態になりアノード端子からカソード端子に電流が流れる。半導体素子はインダクタンス負荷の還流用素子として使用される。この蓄積エネルギーはダイオード素子がオフ時に蓄積され、半導体素子がターンオンするときに半導体素子によって消費される損失エネルギーである。以下にダイオードに蓄積されるエネルギーの解析式を示す。
SBDの真性損失は、SBDの接合容量Cdiodeに蓄積されるエネルギーを用いて算出される。SBDの真性損失は、電力変換器動作時に、MOSFETがターンオンしSBDの接合容量を充電する過程でMOSFETにおいて消費される。式(19)にSBDの真性損失を表す解析式を示す。
ここで、各変数は以下のとおりであり、EDIODEは上式に示す3種類のいずれかにより算出される。
EDIODE ： SBD接合容量に蓄積されるエネルギー
k2 ： 係数
ε ： 半導体素子SBDの半導体材料の誘電率
ECdiode ： 半導体素子SBDの半導体材料の電界強度
VBRdiode ： 半導体素子SBDの設計された耐圧
qdiode ： SDBの要素電荷
NdDIODE ： 半導体素子SBDのドリフト層の不純物濃度
a2 ： 電力変換回路の回路構成に依存する係数
fsw ： 電力変換回路動作時のスイッチング周波数
次に、図11における外因性損失算出2において外因性損失を算出するための解析式について述べる。外因性損失として、回路寄生インダクタンス、回路寄生キャパシタンスおよびゲートインピーダンスに伴う損失を説明する。
回路寄生インダクタンスおよび回路寄生キャパシタンスにより生じる外因性損失とは、回路寄生インダクタンスおよび回路寄生キャパシタンスに蓄積されるエネルギーが放電時に半導体素子において消費される損失として扱う。そのため、回路寄生インダクタンスおよび回路寄生キャパシタンスに伴う外因性損失の解析式は、次式で表される。
ELs = 0.5 * Ls * IL2
ECs = 0.5 * Cs * Vcc2
ここで、Lsは回路寄生インダクタンス、ILは回路寄生インダクタンスと通して電力変換回路を流れる電流、Csは回路寄生キャパシタンス、Vccは変換回路の電源電圧である。
次に、ゲートインピーダンスに伴う外因性損失について述べる。ゲートインピーダンスに伴う外因性損失とは、ゲートインピーダンスが存在することにより、半導体素子の入力キャパシタンスに対して行う充放電時間が有限の値をとるため生じる、半導体素子に印加される電圧瞬時値と半導体素子を流れる電流瞬時値の積による損失である。以下に、ユニポーラ型素子であるMOSFET、バイポーラ型素子であるIGBTのゲートインピーダンスに伴う外因性損失の解析式を示す。また、バイポーラ型の半導体素子であるPiNダイオードの逆回復電流に伴う損失についても外因性損失として扱い、その説明を行う。
１．MOSFETのゲートインピーダンスに伴う外因性損失算出
図11中の2で示す外因性損失算出の実施例として、ユニポーラ型半導体素子であるたとえばMOSFETのスイッチング損失の場合について述べる。半導体素子を動作させる負荷はインダクタンスである。MOSFET（Metal Oxide Semiconductor Field Effect Transistor）の簡易化された等価回路である図12を用いてMOSFETのターンオン時間の解析式は式(20)ように表される。
ここで、
ton,I ： ターンオン時のドレイン電流の立上り時間
ton,V ： ターンオン時のドレイン電圧の立下り時間
Ciss ： ゲート入力キャパシタンス容量 (Ciss=Cgd+Cgs)
Cgd ： ゲートとドレイン間の帰還キャパシタンス容量
Vgs ： ゲートとソース間のキャパシタンス容量
Vth ： 閾値電圧
Vcc ： 電源電圧
Von ： オン時のドレイン電圧
IL ： 負荷電流
gm ： トランスコンダクタンス (gm=dI/d(Vgs-Vth))
Rg ： ゲートに直列に接続されている抵抗
である。Rgは図12中に示すMOSFET素子の内部抵抗であるrgと、外因的にゲート端子に接続される抵抗の和である。
次に、ターンオフ時のスイッチング時間の解析式を式(21)示す。
ここで、
toff,V ： ターンオフ時のドレイン電圧の立上り時間、
toff,I ： ターンオフ時のドレイン電流の立下り時間、である。ターンオン時のスイッチング損失エネルギーEonは、
Eon = 0.5 * (ton,I + ton,V) * Vcc * IL (22)
で求められ、ターンオフ時のスイッチング損失エネルギーEoffは、
Eoff = 0.5 * (toff,I + toff,V) * Vcc * IL (23)
で求められる。１サイクルのスイッチング損失エネルギーEswは、
Esw = Eon + Eoff (24)
で求められる。スイッチング損失はEswと動作周波数の積によって求められる。
２．IGBTのゲートインピーダンスに伴う外因性損失算出
図11中の2で示す外因性損失算出の実施例として、バイポーラ型の半導体素子であるたとえばIGBTのスイッチング損失の場合について述べる。半導体素子を動作させる負荷はインダクタンスである。図14はバイポーラであるIGBT（Insulated Gate Bipola Transistor）の簡易的な等価回路である。ドレイン(drain)端子とゲート(gate)端子とソース(source)端子の３つの端子がある。ゲート端子とノード２の間にゲート抵抗rgが接続され、ノード１とノード２の間に可変のキャパシタンスCgbが接続され、ノード１とノード３に間に可変のキャパシタンスCbsが接続され、ノード２とノード３の間に可変のキャパシタンスCgsが接続され、ノード3はソース端子に直接接続され、ノード３に対するノード２の電圧によってノード1からノード３に流れる電流を制御するトランスコンダクタンスgmを持つn型MOSスイッチがノード１〜３に接続されている。また、ドレイン端子は直接ノード4に接続され、ノード４とノード５の間に可変のキャパシタンスCbdが接続され、ノード４とノード3の間に可変のキャパシタンスCdsが接続され、ノード３とノード5の間に可変のキャパシタンスCbs’が接続され、ノード４からノード５に流れる電流によって、ノード４からノード３に流れる電流を制御する電流利得hfeを持つpnp型バイポーラスイッチがノード３〜５に接続され、ノード１とノード５の間に可変の抵抗Rbが接続されている。
次に動作について述べる。ノード３に対しノード２の電圧がMOSスイッチの持つ閾値電圧より小さいとMOSスイッチはオフ状態になりノード1からノード３へ電流は流れなくなる故に、バイポーラスイッチもオフ状態となるのでドレイン端子には電流は流れない。ノード3に対するノード２の電圧が閾値電圧より大きいと、MOSスイッチはオン状態になりノード1からノード３へ電流が流れ、その結果ノード４からノード５へ電流がながれ、このことによりバイポーラスイッチがオン状態になり、ドレイン端子の電流が流れる。IGBTのスイッチング損失の殆どはターンオフ損失によって決まり、式(25)の解析式によりターンオフ損失エネルギーEoffが求められる。
Eoff = k Qrr Vcc (25)
ここで、kは係数であり、Qrrは、半導体素子がオン状態の時に半導体素子中に注入される電荷量である。スイッチング損失はEoffと周動作波数の積によって求められる。
３．PiNダイオードの損失計算
図11中の2で示す外因性損失算出の実施例として、バイポーラのダイオード素子である、たとえばPiNダイオードのスイッチング損失の場合について述べる。半導体素子を動作させる負荷はインダクタンスである。図15はバイポーラであるPiNダイオードの等価回路である。PiNダイオードはカソード端子とアノード端子の２つの端子を持つ。アノード端子とカソード端子の間に、整流機能を持つ整流部１がアノード側に接続され、整流部１とカソード端子の間に可変の抵抗Rdiodeが接続され、整流部１に並列に可変のキャパシタンスCdiodeが接続されている。ノード１に対するアノード端子の電圧が整流部１の持つ閾値電圧より小さいときは、ダイオードがオフ状態になりアノード端子に電流は流れない。一方、ノード１に対するアノード端子の電圧が整流部１の持つ閾値電圧より大きいときは、ダイオードはオン状態になりアノード端子からカソード端子に電流が流れる。PiNのスイッチング損失の殆どはターンオフ損失によって決まり、式(26)の解析式によりターンオフ損失エネルギーが求められる。
Eoff = k Qrr Vcc (26)
ここで、kは係数であり、Qrrは、半導体素子がオン状態の時に半導体素子中に注入される電荷量である。スイッチング損失はEoffと周動作波数の積によって求められる。
以上、真性および外因性損失を算出するための理論的な解析式について述べた。続いて、先に求めた理論的な解析式に代入するパラメータの抽出方法（図11の解析式のパラメータ抽出3）を述べる。
始めに、図11中に示す３の解析式のパラメータ抽出の方法として、半導体素子の入力キャパシタンス容量であるCissのパラメータの抽出方法の実施例を述べる。図16は半導体素子の電気的特性パラメータである入力キャパシタンス（Ciss）を実験計測により抽出するフローチャートを示す。ゲート電圧とソース電圧を０Vに固定し、ドレイン電圧に望まれるVdsの範囲を、例えば０Vから変換器主回路電源電圧Vccまで変化させ、Vdsの変化と並行して、半導体素子のソース端子とゲート端子の間に接続された計測器、例えばパラメタアナライザによって、ゲート端子のCissの計測を行う。計測取得されたCissのVds依存のデータは記録され、終了（５）する。
次に、真性損失算出に代入するためのパラメータ抽出方法として、半導体素子のゲートとドレイン間の帰還キャパシタンス容量であるCgd（MOSFETの場合）もしくはCgb（IGBTの場合）について述べる。図17は半導体素子の電気的特性パラメータである帰還キャパシタンス（Cgd）を実験計測により抽出するフローチャートを示す。ソース端子とゲート端子に０Vを印加する。図17中の１においてドレイン端子とソース端子の間の電圧Vdsとして、最初に０Vを印加し、ゲート電流を測定（２）し、式(27)によりCgdの値を計算し、Vdsの値を上昇（５）させ、Vdsが目標上限値、例えば主回路電源電圧のVccになるまで（４）、２〜３を繰り返し行う。CgdのVds依存データを記録し終了（６）する。
その他の解析式に入力するパラメータは、半導体素子の半導体材料の電気的特性、半導体素子の設計パラメータ、半導体素子と構造パラメータ、実験計測、半導体シミュレータ、データシートのいずれかによって得られた数値を入力することで半導体損失を算出することが可能となる。
［解析式、実験、半導体シミュレーションを複合した損失算出方法］
理論、実験、半導体シミュレーションを使って、真性損失算出と外因性損失算出を行う実施例について述べる。半導体素子損失算出の式を理論と半導体シミュレーションと実験の複合によって作成し損失計算を行う場合のフローチャートを図18に示す。変換器損失は真性損失算出１と外因性損失算出２によって行われ、この真性損失算出と外因性音質算出は複数の式によって構成されている。複数の式のうちあるものは理論的に導き出され、あるものは半導体シミュレーショターによって導き出され、またあるものは実験によるエンピリカル的に導き出されている。実施例２〜４に示した実験方式による半導体素子損失算出、デバイスシミュレーション方式による半導体素子損失算出、解析式を用いた素子損失算出 の複合で行う方法である。
［電力変換回路構成の違いに対応した半導体素子損失算出］
前節までに、4種類の方法を用いた、電力変換器における半導体素子で発生する真性損失と外因性損失の算出方法を示した。算出された真性損失と外因性損失に適当な係数をかけることにより、様々な回路構成を持つ電力変換回路において半導体素子で発生する損失を正確に見積もることが出来る。ここでは、実際的なDC-DC変換器、AC-DC変換器、DC-AC変換器の主回路の半導体素子損失計算のモデル式の計算例を述べる。
前述した実験方式による半導体素子損失算出の実施例で示した式(9)はチョッパ回路における、MOSFETとSBDの素子損失の和を表したものであり、それぞれ式(28)(29)のように分解して表現できる。
PMOSFET = Pon-MOSFET + fsw (Eoss + Edidoe + ELs + ECs + EZG) (28)
PSBD = Pon-SBD (29)
以下の式(30)は具体的な回路におけるMOSFET素子の損失モデル式を一般化したものである。
PMOSFET = n1 * Pon-MOSFET
+ fsw (n2 * Eoss + n3 * Edidoe + n4 * ELs + n5 * ECs + n6 * EZG) (30)
ここで、n1〜6は、回路によって決まる係数であり、回路方式別の値を以下に示す。
［フィルタ損失計算］
以下、図面を参照して本発明におけるフィルタ損失計算について説明する。図19は、本発明の図1、2、3、4における6 に示すフィルタの損失を算出するフローチャートである。ここで、フィルタとは電力変換器の交流出力と負荷の間に接続される複数のインダクタとキャパシタから構成されるものであり、本発明におけるフィルタ損失とは、インダクタで生じる損失を示す。図19のフローチャートは、フィルタの周波数帯域決定部1と、フィルタ構成決定部2と、フィルタのインダクタンス値およびキャパシタンス値の決定部3と、フィルタ寄生パラメータ調整部4と、フィルタ周波数測定部5と、周波数仕様を満たすかどうかを判定し、満足すれば先に進み、満足しなければ4に戻る判定部6と、フィルタ損失の一つである銅損の計算部7と、残るフィルタ損失である鉄損の計算部8から構成される。図19における9、10、11、12は、フローチャートにおける各計算で使用される入力パラメータである。
はじめに、図19の1においてフィルタの周波数特性の仕様を決定する。フィルタの周波数特性に対する仕様は変換器のスイッチング周波数、半導体素子の真性パラメータおよび回路の外因性パラメータから決定される。式(31)はフィルタの仕様を表す数式の一例である。
ここで、fswは変換器のスイッチング周波数であり、fstrayは半導体素子の真性パラメータおよび回路の外因性パラメータにより発生する高調波の周波数である。GfswおよびGfstrayはフィルタのfswおよびfstrayにおける高調波振幅の減衰率を示す。また、Dsw、Dstrayは周波数fsw、fstrayにおいて変換器設計に対して要求される高調波振幅の減衰率である。
つぎに、図19の2においてフィルタの回路構成を決定する。以下に、主なフィルタ構成例を二点挙げる。
図20はフィルタ回路の構成例を表す。図20の1はフィルタ回路の全体図を表す。図20に示すフィルタ回路は、インダクタ2と、キャパシタ3と、接地6から構成される。図20におけるキャパシタ4と、インダクタ5は、それぞれインダクタ2と、キャパシタ3に寄生する外因性パラメータである。図示のフィルタ回路は、インダクタ2およびキャパシタ3を用いてスイッチング周波数成分の高調波と回路寄生パラメータにより発生する高調波の両方を一組のLCフィルタで減衰させる方式である。このとき、インダクタ2に寄生するキャパシタンス成分4とキャパシタ3に寄生するインダクタンス成分5を十分小さく設計し、インダクタの寄生キャパシタンス成分4とキャパシタの寄生インダクタンス成分5による共振周波数を、fstrayに対して十分大きく設計する必要がある。なお、インダクタ2に存在する寄生キャパシタンス4は、インダクタ2に分布的に存在する寄生キャパシタンスを代表値としてキャパシタ4に集約したものであり、この構成に限らない。インダクタに分布する寄生キャパシタンスは、配線の磁性体材料に対する巻き方と、配線を巻く対象である磁性体材料の形状と、磁性体材料の持つ特性に依存する。磁性体材料に対する配線の巻き方と、磁性体材料の形状および材料特性を考慮し、モデル化を行うことで、図20に示すフィルタの周波数特性を向上させることが可能である。この方式では、一組のインダクタとキャパシタのみでフィルタを構成するため、フィルタ体積を小さくすることが可能である。ただし、フィルタに使用するインダクタとキャパシタに寄生するキャパシタンス成分とインダクタンス成分を小さく設計することが重要となる。図20の構成においてフィルタ損失とは、インダクタ2で生じる損失を示す。
図21はもう一つのフィルタ回路の構成例を示す。図21の1はフィルタ回路の全体図を表す。図示のフィルタ回路は、インダクタ4と、キャパシタ5と接地8から構成されるスイッチング周波数成分の高調波を減衰させるフィルタ2と、その後段に配置されインダクタ9と、キャパシタ10と、接地11から構成され、外因性パラメータLs、Csにより発生する高調波を減衰させるフィルタ3から構成される。キャパシタ６とインダクタ７は、それぞれインダクタ4とキャパシタ5の寄生キャパシタンスと寄生インダクタンスである。とくに、キャパシタ６は、インダクタ4に分布的に存在する寄生キャパシタンスを代表値としてキャパシタ6に集約したものであり、この構成に限らない。この方式では、インダクタ4とキャパシタ5に寄生するキャパシタンス成分とインダクタンス成分により発生する高調波成分は、後段のインダクタ9とキャパシタ10を適切に設計することで取り除く。このため、寄生キャパシタンス6と寄生インダクタンス7はフィルタ1の周波数特性に及ぼす影響は小さく、フィルタ構成例1と比較して周波数仕様を満たすための寄生パラメータ許容値は大きくなり、インダクタ4とキャパシタ5の設計が容易となる。しかし、後段にもう一組のフィルタを付加することになるので、フィルタ構成例1と比較してフィルタの体積は大きくなる。本構成において、フィルタ損失とは、インダクタ4およびインダクタ9で生じる損失を示す。
つぎに、図19の3においてフィルタのインダクタンス値とキャパシタンス値を決定する。インダクタンス値とキャパシタンス値は例えば式(32)のように決定される。
ここで、LfとCfはフィルタに用いられるインダクタおよびキャパシタのインダクタンスとキャパシタンスを表す。また、frはフィルタのLfおよびCfによる共振周波数を表し、fswは変換器のスイッチング周波数を表す。Vccは電力変換器の直流電圧であり、ΔIは許容平均電流リプルの振幅を表す。fsw、Vcc、ΔIはそれぞれ入力パラメータである。数式2におけるLfおよびCfは図20における2、3であり、図21における4、5を指す。
図21におけるインダクタ9およびキャパシタ10のインダクタンスとキャパシタンスは、例えば式(33)のように決定される。
ここで、LMとCMは図21におけるインダクタ9およびキャパシタ10を表す。fMはLMとCMによる共振周波数を表す。fstrayは半導体素子・回路の真性パラメータおよび外因性パラメータにより生じる高調波の周波数成分であり、入力パラメータである。ΔIMは半導体素子・回路の真性パラメータおよび外因性パラメータにより生じる高調波成分に対する許容電流振幅である。
つぎに、図19の5においてフィルタの周波数特性を測定する。フィルタの周波数特性は、例えば、市販のインピーダンスアナライザを用いて測定する。図22は図20に示すフィルタの周波数特性測定を示す図である。例えば、図19の1で、fsw=200kHz、fstray=60MHzにおいてDswおよびDstrayをともに-20dBに設定する。このとき、図22に示す特性を持つフィルタは、仕様を満たしていることを示す。
つぎに、図19の6においてフィルタの周波数特性を測定する。このとき、先の例のとおり、フィルタの仕様を満足すれば、フィルタ損失を求める工程に進み、満足しなければ、図19の4に示すフィルタ回路に存在する外因性パラメータ（フィルタインダクタに存在する寄生キャパシタンスとフィルタキャパシタに存在する寄生インダクタンス）を減少させる作業を行う。
つぎに、図19の7、8においてフィルタで生じる損失を算出する。フィルタの損失として銅損7と鉄損8を計算する。銅損および鉄損は一例として、式(34)を用いて求められる。
ここで、
Pfilter：フィルタ損失
Pcu : 銅損
r : フィルタインダクタの巻き線抵抗
I : フィルタインダクタを流れる電流
Pcore : スイッチング周波数により生じる鉄損
B : スイッチング周波数により変化する磁束密度
K : 磁束密度Bと鉄損Pcoreの関係を表すグラフから得られる係数
Pcore_stray : 外因性パラメータに起因する高調波により生じる鉄損
Bs : 外因性パラメータに起因する高調波により変化する磁束密度
Ks : 磁束密度Bsと鉄損Pcore_strayの関係を表すグラフから得られる係数
Vcore : フィルタインダクタのコア体積
図20のフィルタ構成では、フィルタ損失Pfilterは全て図20のインダクタ2で発生する。図21のフィルタ構成では、図21におけるインダクタ4において、PcuおよびPcoreが発生し、図21におけるインダクタ9においてPcuおよびPcore_strayが発生する。なお、鉄損をより高い精度で求める方法として、磁性体の鉄損特性が出力電流や変調方式に依存して非線形に変化することを踏まえて、適切な損失マップを利用して鉄損の計算を行う方式がある。
以上、本発明のフィルタ損失算出では、図19の1から8までの手順により、半導体素子・回路の真性パラメータと外因性パラメータを考慮したフィルタ損失を算出する。
［電力変換器の熱設計］
以下、図面を参照して本発明を適用した電力変換器の熱設計について説明する。本発明は、図4のフローチャートに示すように、図4の半導体素子損失算出5と、図4のフィルタ損失算出6を用いて、変換回路の総合損失を総合損失算出7において算出し、損失許容値クリア8において、損失の許容値を満足すれば、変換回路熱設計モデル9において半導体素子損失算出5とフィルタ損失算出6から得られた損失を用いて電力変換器の熱設計を行う。変換回路熱設計モデル9では、実験的またはシミュレーションにより電力変換回路に使用する半導体素子の温度を測定または計算し、半導体素子温度が許容温度以下に保つ範囲で冷却装置を設計する。変換回路熱設計モデル9において、設計した冷却装置が半導体素子温度を許容温度以下に保つものであれば、体積算出11に進み、そうでなければ、再度、変換回路熱設計モデル9に戻る。
以下に、変換回路熱設計の一例を示す。図23の単相インバータに対して、熱設計を行う。変換回路の仕様は単相容量1kW、直流電圧300V、スイッチング周波数200kHzとする。図23の1は熱設計の対象とする電力変換部であり、2と5は主スイッチング半導体素子であるMOSFETと、MOSFETの内部ダイオードを相殺するためのダイオード3および6と、逆並列ダイオード4と7から構成される。
図24は、図23に示す回路に対して熱設計を行った際の温度分布である。各半導体素子の発熱は、図4の半導体素子損失算出5から得られ、単相1kW、300V、200kHz条件下において、図23に示す2と5のMOSFETの損失はそれぞれ18W、図23に示す3と6のダイオード損失はそれぞれ2W、図23に示す4と7のダイオード損失はそれぞれ1Wである。図24の1は図23の1に示す電気回路の回路基板と半導体素子の構造を示す。回路基板は、図1、２、3、4の2をもとに設計される。図24の2と5はインバータの主スイッチング半導体素子であるMOSFETであり、図23の2と5に相当する。図24の3と6はMOSFETの内部ダイオードを相殺するためのダイオードであり、図23の3と6である。図24の4と7は逆並列ダイオードであり、図23の4と7である。図24の8は設計対象である冷却装置である。この冷却装置は、図24の2、3、4、5、6、7に示す各半導体素子の温度が許容温度である125℃以下に保たれるように設計する。以上の手順により、変換回路の熱設計を行い、以下の体積算出およびOPD算出に進む。
図4に示す体積算出11では、フィルタ損失算出6から得られるフィルタ体積と、変換回路熱設計モデル9から得られる冷却装置体積を用いて、電力変換回路体積を占める主な要素であるフィルタ体積と冷却装置体積の和を算出する。体積条件12において、体積算出11で求めたフィルタ体積と冷却装置体積の和が許容値以下であれば、先に進み、許容値を満たさなければ、図4の半導体素子・配線構造総合計算2に戻り、再設計を行う。図4の13では、フィルタ体積と冷却装置体積以外の変換回路部品を含めて電力変換回路の総合的な体積を算出し、電力変換回路の出力電力を、電力変換回路の総合的な体積で除することにより、電力変換回路のパワー密度（OPD：Output Power Density）を算出する。以下に、図4中のOPD算出13の算出例を示す。
図25は変換器のOPD算出の算出例であり、電力変換器の出力容量と直流電圧を三相3kWおよび直流電圧300Vと固定し、スイッチング周波数を変化させたときの変換器体積変化を示す図である。図25における、V_PCBは回路基板の体積であり、V_CHIPは半導体素子体積であり、V_GDはゲートドライバICの体積であり、V_HSは図1、2、3、4の変換回路熱設計モデル9で得られた冷却装置の体積であり、V_LCfilterは図1、2、3、4のフィルタ損失計算6で得られたLCフィルタ体積であり、V_FANは冷却に使用するファンの体積である。V_HSは図4の変換回路熱設計9モデルにおいて求められ、V_LCfilterは図4のフィルタ損失算出6において求められる。その他の体積は、変換器部品として、データシートなどから求められる。各周波数におけるフィルタ体積と、冷却装置体積は、周波数ごとに図4のフローチャートに従い計算される。各周波数におけるOPDは、変換器出力容量を変換回路部品の体積の総和で除することで算出する。図25より、最大パワー密度を取りうる最適動作周波数を得ることがでる。本計算例では、200kHzから300kHzのスイッチング周波数において、単相あたり90cc、パワー密度11W/ccの変換器が実現可能であることを示す。
図26は図25で得られた結果をもとに組み立てられた三相インバータのプロトタイプである。出力容量三相3kW、直流電圧300V、スイッチング周波数200kHzを仕様とする。図26の1は三相インバータの概観であり、その単相分は、MOSFET2および5と、MOSFET内部ダイオード相殺用ダイオード3および6と、逆並列ダイオード4および7と、冷却装置8と、ゲートドライブ回路9と、直流リンクコンデンサ10から構成される。図26の11は熱設計を行った図23に相当する。図26に示す、半導体素子2、3、4、5、6、7と、冷却装置8とゲートドライブ回路9に含まれるドライバICと、直流リンクコンデンサ10は、それぞれ図25の体積に等しく、これより、変換器のOPD算出の計算例の妥当性を示すことが可能である。
本発明の基本概念を示す設計フローチャート 図1を用いて電力変換回路の熱設計をおこなうフローチャート 図2を用いて冷却装置、フィルタなどの体積を求めるフローチャート 図3を用いて電力変換装置の出力電力密度を設計するフローチャート 実験方式による半導体素子損失算出に使用する主回路構成 実験方式による半導体素子損失算出のフローチャート 実験方式による素子損失算出に使用する実験装置 半導体素子シミュレーション方式による半導体素子損失算出のフローチャート 半導体素子シミュレーション方式における半導体素子順方向I-V特性計算のフローチャート 半導体素子シミュレーション方式における半導体素子C-V特性計算のフローチャート 解析式を用いた半導体素子損失算出フローチャート MOSFETの等価回路 SBDの等価回路 IGBTの等価回路 PiNダイオードの等価回路 素子C-V測定によるCiss特性抽出のフローチャート 素子I-V測定によるCgd特性抽出のフローチャート ハイブリッド方式による半導体素子損失算出フローチャート フィルタ損失算出フローチャート フィルタ損失算出フローチャートのフィルタ構成決定におけるフィルタ構成例1 フィルタ損失算出フローチャートのフィルタ構成決定におけるフィルタ構成例2 フィルタ損失算出フローチャートのフィルタ周波数特性測定における測定例 電力変換装置熱設計のための単相インバータ等価回路 電力変換装置熱設計とその温度分布 本発明のフローチャートにおける変換器OPD算出の計算例 電力変換器のプロトタイプの概観 従来方式の熱設計フローチャート

Claims (53)

  1. 半導体素子およびフィルタを含む電力変換回路を有する電力変換装置の熱設計方法であって、
    電力変換装置の開発に際し決定される、半導体素子および配線構造を記述する真性パラメータと、半導体素子および配線構造に寄生する外因性パラメータを分離、決定する工程と、
    決定された真性パラメータと外因性パラメータを入力して電力変換回路の半導体素子の半導体素子損失計算とフィルタのフィルタ損失計算を用いて、真性パラメータと外因性パラメータによる総合損失算出する工程と、
    前記総合損失算出する工程を使い、半導体素子およびフィルタの総合損失を算出し、損失許容値が未達であれば変換回路の総合損失設計を再度実施することを指示する工程と、を有する事を特徴とする電力変換装置の熱設計方法。
  2. 請求項1に記載の電力変換装置の熱設計方法において、指定した総合損失をクリアした場合に、総合損失計算結果と変換回路熱設計モデルを使い、半導体素子およびフィルタの動作温度を算出し、算出された動作温度が所定の動作温度許容値になければ変換回路熱設計を再度実施することを指示する工程を有する電力変換装置の熱設計方法。
  3. 請求項2に記載の電力変換装置の熱設計方法において、指定した所定の許容動作温度をクリアした場合に、この動作温度を実現する損失から変換装置の冷却部およびフィルタ部の体積を算出し、目標値が未達であれば体積算出を再度実施することを指示する工程を有する電力変換装置の熱設計方法。
  4. 請求項3に記載の電力変換装置の熱設計方法において、冷却部とフィルタ部の指定した体積条件をクリアした場合に、得られた冷却部とフィルタ部の体積に当該変換回路を構成するその他の部品の体積を加えて、当該電力変換装置の出力電力密度OPDを算出し、目標値が未達であれば出力電力密度OPDの算出を再度実施することを指示する工程を有する電力変換装置の熱設計方法。
  5. 請求項1〜4のいずれかに記載の電力変換装置の熱設計方法において、前記半導体素子損失計算は、実験的手法により求めた真性損失算出式および外因性損失算出式を使い、同じく、実験的手法で求めた真性損失算出式および外因性損失算出式のパラメータを抽出し、半導体素子損失を計算する電力変換装置の熱設計方法。
  6. 請求項5に記載の電力変換装置の熱設計方法において、前記半導体素子の真性損失算出は、実験的に半導体素子の静電容量・電圧特性を測定し、その結果を使い、回路動作時に静電容量に蓄積されるエネルギーを算出し、その蓄積エネルギーの充放電により生じる半導体素子損失を実験的に算出する電力変換装置の熱設計方法。
  7. 請求項5に記載の電力変換装置の熱設計方法において、前記半導体素子の外因性損失算出は、実験的に半導体素子損失を決定する外因性パラメータと半導体素子損失の関係を測定し、得られた実験的関係を近似式で記述し、その実験近似式を用いて半導体素子損失を計算する電力変換装置の熱設計方法。
  8. 請求項5に記載の電力変換装置の熱設計方法において、前記半導体素子算出の真性損失算出は、半導体素子シミュレータを用いて半導体素子損失を決定する真性パラメータと半導体素子損失の関係を測定し、半導体素子シミュレータから得られたパラメータを実験近似式に適用し、その実験近似式を用いて半導体素子損失を計算する電力変換装置の熱設計方法。
  9. 請求項5に記載の電力変換装置の熱設計方法において、前記半導体素子算出の外因性損失算出は、半導体素子シミュレータを用いて半導体素子損失を決定する外因性パラメータと半導体素子損失の関係を測定し、半導体素子シミュレータから得られたパラメータを実験近似式に適用し、その実験近似式を用いて半導体素子損失を計算する電力変換装置の熱設計方法。
  10. 請求項1〜4のいずれかに記載の電力変換装置の熱設計方法において、前記半導体素子損失計算は、理論計算により求めた真性損失算出式および外因性損失算出式を使い、同じく、理論計算で求めた真性損失算出式および外因性損失算出式のパラメータを抽出し、半導体素子損失を計算する電力変換装置の熱設計方法。
  11. 請求項10に記載の電力変換装置の熱設計方法において、前記半導体素子損失計算は、ユニポーラスイッチ半導体素子のスイッチング損失Pswを、
    ton,I ： ターンオン時のドレイン電流の立上り時間
    ton,V ： ターンオン時のドレイン電圧の立下り時間
    Ciss ： ゲート入力キャパシタンス容量 (Ciss=Cgd+Cgs)
    Cgd ： ゲートとドレイン間の帰還キャパシタンス容量
    Vgs ： ゲートとソース間のキャパシタンス容量
    Vth ： 閾値電圧
    Vcc ： 変換回路の電源電圧
    Von ： オン時のドレイン電圧
    IL ： 負荷電流
    gm ： トランスコンダクタンス (gm=dI/d(Vgs-Vth))
    Rg ： ゲートに直列に接続されている抵抗
    toff,V ： ターンオフ時のドレイン電圧の立上り時間
    toff,I ： ターンオフ時のドレイン電流の立下り時間
    fsw ： スイッチング周波数
    のとき、下記式
    Psw = 0.5 * (ton,I + ton,V + toff,V + toff,I) * Vcc * IL * fsw
    で求める電力変換装置の熱設計方法。
  12. 請求項10に記載の電力変換装置の熱設計方法において、前記半導体素子損失計算は、バイポーラのスイッチ半導体素子のスイッチング損失Pswを、
    k ： 係数
    Qrr ： オン状態中に半導体素子中に注入される電荷量
    Fsw ： スイッチング周動作波数
    Vcc ： 変換回路の電源電圧
    とするとき、下記式
    Psw = k Qrr Vcc
    で求める電力変換装置の熱設計方法。
  13. 請求項10に記載の電力変換装置の熱設計方法において、前記半導体素子損失計算は、
    k ： 係数
    ε ： 半導体素子の半導体材料の誘電率
    Ec ： 半導体素子の半導体材料の電界強度
    VBR ： 半導体素子の設計された耐圧
    q ： 要素電荷
    Nd ： 半導体素子のドリフト層の不純物濃度
    fsw ： スイッチング周波数
    のとき、下記式
    もしくは、
    もしくは、
    によって求められたユニポーラのダイオード素子に蓄積されるエネルギーが、半導体素子のスイッチング損失に加算される電力変換装置の熱設計方法。
  14. 請求項10に記載の電力変換装置の熱設計方法において、前記半導体素子損失計算は、バイポーラのダイオード素子のスイッチング損失を、
    k ： 係数
    Qrr ： オン状態中に半導体素子中に注入される電荷量
    fsw ： スイッチング周動作波数
    Vcc ： 変換回路の電源電圧
    のとき、下記式
    Psw = k * Qrr * Vcc * fsw
    で求められる電力変換装置の熱設計方法。
  15. 請求項10に記載の電力変換装置の熱設計方法において、前記半導体素子損失計算は、バイポーラのダイオード素子のターンオフ時の逆回復電流が、半導体素子のスイッチング損失を増加させる損失が、
    k ： 係数
    Qrr ： オン状態中に半導体素子中に注入される電荷量
    fsw ： スイッチング周動作波数
    Vcc ： 変換回路の電源電圧
    のとき、下記式
    Psw = k * Qrr * Vcc * fsw
    で求められる電力変換装置の熱設計方法。
  16. 請求項10に記載の電力変換装置の熱設計方法において、前記半導体素子損失計算は、ユニポーラ型半導体素子の最小スイッチング損失が、
    k ： 係数
    ε ： 半導体素子の半導体材料の誘電率
    Ec ： 半導体素子の半導体材料の電界強度
    VBR ： 半導体素子の設計された耐圧
    q ： 要素電荷
    Nd ： 半導体素子のドリフト層の不純物濃度
    のとき、下記式
    もしくは、
    もしくは、
    で求める電力変換装置の熱設計方法。
  17. 請求項１〜4のいずれかに記載の電力変換装置の熱設計方法において、前記半導体素子損失計算のために、ユニポーラ型半導体素子の最適チップ面積Aoptが、
    k1, k2, k3 ： 係数
    A ： チップ面積、として、
    定常損失は、Pon=k1 A
    スイッチング損失は、Psw=k2 / Ak3
    のとき、
    Aopt = (k2 k3 / k1)1/(k3+1)
    によって求められる電力変換装置の熱設計方法。
  18. 請求項１〜4のいずれかに記載の電力変換装置の熱設計方法において、前記半導体素子損失計算のために、ユニポーラダイオード素子の最適チップ面積Aoptが、
    k1, k2, k3 ： 係数
    A ： チップ面積、として、
    定常損失は、Pon=k1 A+k0
    スイッチング損失は、Psw=k2 / Ak3
    のとき、
    Aopt = (k2 k3 / k1)1/(k3+1)
    によって求められる電力変換装置の熱設計方法。
  19. 請求項11に記載の電力変換装置の熱設計方法において、前記半導体素子損失計算は、スイッチ素子の入力キャパシタンス容量を、ドレイン電圧を0Vから変換回路の電源電圧まで上昇させながら、入力キャパシタンス容量を測定することで、入力キャパシタンス容量のドレイン電圧依存のパラメータ抽出をする電力変換装置の熱設計方法。
  20. 請求項11に記載の電力変換装置の熱設計方法において、前記半導体素子損失計算は、スイッチ素子の入力キャパシタンス容量を、ドレイン電圧を0Vから変換回路の電源電圧まで上昇させながら、ゲート電流を測定し、
    帰還容量 = ゲート電流 / (dVd/dt)
    によって求められる電力変換装置の熱設計方法。
  21. 請求項１〜4のいずれかに記載の電力変換装置の熱設計方法において、前記半導体素子損失計算は、理論的手法により求めた真性損失算出式および外因性損失算出式を使い、同じく、理論的手法もしくは実験的手法もしくは半導体シミュレーション手法もしくはデータシートなどの資料より求めた真性損失算出式および外因性損失算出式のパラメータを抽出し、半導体素子損失を計算する電力変換装置の熱設計方法。
  22. 請求項１〜4のいずれかに記載の電力変換装置の熱設計方法において、前記半導体素子損失計算は、理論的手法もしくは実験的手法もしくは半導体シミュレーション手法もしくはデータシートなどの資料により求めた真性損失算出式および外因性損失算出式を使い、同じく、理論的手法もしくは実験的手法もしくは半導体シミュレーション手法もしくはデータシートなどの資料より求めた真性損失算出式および外因性損失算出式のパラメータを抽出し、半導体素子損失を計算する電力変換装置の熱設計方法。
  23. 請求項21又は22に記載の電力変換装置の熱設計方法において、
    Ls ： 寄生インダクタンス
    Cs ： 寄生キャパシタンス
    IL ： 負荷電流
    Vcc ： 変換器主回路の電源電圧
    のとき、寄生インダクタンスによる外因性損失式を、
    ELs = 0.5 * Ls * IL2
    によって求め、寄生キャパシタンスによる外因性損失式を、
    ECs = 0.5 * Cs * Vcc2
    によって求める電力変換装置の熱設計方法。
  24. 請求項１〜4のいずれかに記載の電力変換装置の熱設計方法において、前記半導体素子損失計算は、n1〜6の値を主回路方式によって定められる所定の係数とし、MOSFET素子の損失を
    PMOSFET = n1 * Pon-MOSFET + fsw (n2 * Eoss + n3 * Edidoe + n4 * ELs + n5 * ECs + n6 * EZG)
    によって求め、SBDの損失を、
    PSBD = Pon-SBD
    によって求める電力変換装置の熱設計方法。
  25. 請求項1〜4のいずれかに記載の電力変換装置の熱設計方法において、前記フィルタ損失計算は、真性パラメータ決定および外因性パラメータ決定から得られる真性パラメータと外因性パラメータを用いて変換器から発生する高調波を予測し、予測される高調波による損失をフィルタ損失に加味して計算する電力変換装置の熱設計方法。
  26. 請求項1〜4のいずれかに記載の電力変換装置の熱設計方法において、前記フィルタ損失計算は、磁性体の鉄損特性が出力電流や変調方式に依存して非線形に変化することを考慮し、適切な損失データベースを作成し利用することでフィルタ損失の一部である鉄損を算出する電力変換装置の熱設計方法。
  27. 半導体素子およびフィルタを含む電力変換回路を有する電力変換装置の熱設計プログラムであって、
    電力変換装置の開発に際し決定される、半導体素子および配線構造を記述する真性パラメータと、半導体素子および配線構造に寄生する外因性パラメータを分離、決定する手順と、
    決定された真性パラメータと外因性パラメータを入力して電力変換回路の半導体素子の半導体素子損失計算とフィルタのフィルタ損失計算を用いて、真性パラメータと外因性パラメータによる総合損失算出する手順と、
    前記総合損失算出する手順を使い、半導体素子およびフィルタの総合損失を算出し、損失許容値が未達であれば変換回路の総合損失設計を再度実施することを指示する手順を実行させるための電力変換装置の熱設計プログラム。
  28. 請求項２７に記載の電力変換装置の熱設計プログラムにおいて、指定した総合損失をクリアした場合に、総合損失計算結果と変換回路熱設計モデルを使い、半導体素子およびフィルタの動作温度を算出し、算出された動作温度が所定の動作温度許容値になければ変換回路熱設計を再度実施することを指示する手順を有する電力変換装置の熱設計プログラム。
  29. 請求項２８に記載の電力変換装置の熱設計プログラムにおいて、指定した所定の許容動作温度をクリアした場合に、この動作温度を実現する損失から変換装置の冷却部およびフィルタ部の体積を算出し、目標値が未達であれば体積算出を再度実施することを指示する手順を有する電力変換装置の熱設計プログラム。
  30. 請求項２９に記載の電力変換装置の熱設計プログラムにおいて、冷却部とフィルタ部の指定した体積条件をクリアした場合に、得られた冷却部とフィルタ部の体積に当該変換回路を構成するその他の部品の体積を加えて、当該電力変換装置の出力電力密度OPDを算出し、目標値が未達であれば出力電力密度OPDの算出を再度実施することを指示する手順を有する電力変換装置の熱設計プログラム。
  31. 請求項２７〜３０のいずれかに記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子損失計算は、実験的手法により求めた真性損失算出式および外因性損失算出式を使い、同じく、実験的手法で求めた真性損失算出式および外因性損失算出式のパラメータを抽出し、半導体素子損失を計算する電力変換装置の熱設計プログラム。
  32. 請求項３１に記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子の真性損失算出は、実験的に半導体素子の静電容量・電圧特性を測定し、その結果を使い、回路動作時に静電容量に蓄積されるエネルギーを算出し、その蓄積エネルギーの充放電により生じる半導体素子損失を実験的に算出する電力変換装置の熱設計プログラム。
  33. 請求項３１に記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子の外因性損失算出は、実験的に半導体素子損失を決定する外因性パラメータと半導体素子損失の関係を測定し、得られた実験的関係を近似式で記述し、その実験近似式を用いて半導体素子損失を計算する電力変換装置の熱設計プログラム。
  34. 請求項３１に記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子算出の真性損失算出は、半導体素子シミュレータを用いて半導体素子損失を決定する真性パラメータと半導体素子損失の関係を測定し、半導体素子シミュレータから得られたパラメータを実験近似式に適用し、その実験近似式を用いて半導体素子損失を計算する電力変換装置の熱設計プログラム。
  35. 請求項３１に記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子算出の外因性損失算出は、半導体素子シミュレータを用いて半導体素子損失を決定する外因性パラメータと半導体素子損失の関係を測定し、半導体素子シミュレータから得られたパラメータを実験近似式に適用し、その実験近似式を用いて半導体素子損失を計算する電力変換装置の熱設計プログラム。
  36. 請求項２７〜３０のいずれかに記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子損失計算は、理論計算により求めた真性損失算出式および外因性損失算出式を使い、同じく、理論計算で求めた真性損失算出式および外因性損失算出式のパラメータを抽出し、半導体素子損失を計算する電力変換装置の熱設計プログラム。
  37. 請求項３６に記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子損失計算は、ユニポーラスイッチ半導体素子のスイッチング損失Pswを、
    ton,I ： ターンオン時のドレイン電流の立上り時間
    ton,V ： ターンオン時のドレイン電圧の立下り時間
    Ciss ： ゲート入力キャパシタンス容量 (Ciss=Cgd+Cgs)
    Cgd ： ゲートとドレイン間の帰還キャパシタンス容量
    Vgs ： ゲートとソース間のキャパシタンス容量
    Vth ： 閾値電圧
    Vcc ： 変換回路の電源電圧
    Von ： オン時のドレイン電圧
    IL ： 負荷電流
    gm ： トランスコンダクタンス (gm=dI/d(Vgs-Vth))
    Rg ： ゲートに直列に接続されている抵抗
    toff,V ： ターンオフ時のドレイン電圧の立上り時間
    toff,I ： ターンオフ時のドレイン電流の立下り時間
    fsw ： スイッチング周波数
    のとき、下記式
    Psw = 0.5 * (ton,I + ton,V + toff,V + toff,I) * Vcc * IL * fsw
    で求める電力変換装置の熱設計プログラム。
  38. 請求項３６に記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子損失計算は、バイポーラのスイッチ半導体素子のスイッチング損失Pswを、
    k ： 係数
    Qrr ： オン状態中に半導体素子中に注入される電荷量
    Fsw ： スイッチング周動作波数
    Vcc ： 変換回路の電源電圧
    とするとき、下記式
    Psw = k Qrr Vcc
    で求める電力変換装置の熱設計プログラム。
  39. 請求項３６に記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子損失計算は、
    k ： 係数
    ε ： 半導体素子の半導体材料の誘電率
    Ec ： 半導体素子の半導体材料の電界強度
    VBR ： 半導体素子の設計された耐圧
    q ： 要素電荷
    Nd ： 半導体素子のドリフト層の不純物濃度
    fsw ： スイッチング周波数
    のとき、下記式
    もしくは、
    もしくは、
    によって求められたユニポーラのダイオード素子に蓄積されるエネルギーが、半導体素子のスイッチング損失に加算される電力変換装置の熱設計プログラム。
  40. 請求項３６に記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子損失計算は、バイポーラのダイオード素子のスイッチング損失を、
    k ： 係数
    Qrr ： オン状態中に半導体素子中に注入される電荷量
    fsw ： スイッチング周動作波数
    Vcc ： 変換回路の電源電圧
    のとき、下記式
    Psw = k * Qrr * Vcc * fsw
    で求められる電力変換装置の熱設計プログラム。
  41. 請求項３６に記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子損失計算は、バイポーラのダイオード素子のターンオフ時の逆回復電流が、半導体素子のスイッチング損失を増加させる損失が、
    k ： 係数
    Qrr ： オン状態中に半導体素子中に注入される電荷量
    fsw ： スイッチング周動作波数
    Vcc ： 変換回路の電源電圧
    のとき、下記式
    Psw = k * Qrr * Vcc * fsw
    で求められる電力変換装置の熱設計プログラム。
  42. 請求項３６に記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子損失計算は、ユニポーラ型半導体素子の最小スイッチング損失が、
    k ： 係数
    ε ： 半導体素子の半導体材料の誘電率
    Ec ： 半導体素子の半導体材料の電界強度
    VBR ： 半導体素子の設計された耐圧
    q ： 要素電荷
    Nd ： 半導体素子のドリフト層の不純物濃度
    のとき、下記式
    もしくは、
    もしくは、
    で求める電力変換装置の熱設計プログラム。
  43. 請求項２７〜３０のいずれかに記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子損失計算のために、ユニポーラ型半導体素子の最適チップ面積Aoptが、
    k1, k2, k3 ： 係数
    A ： チップ面積、として、
    定常損失は、Pon=k1 A
    スイッチング損失は、Psw=k2 / Ak3
    のとき、
    Aopt = (k2 k3 / k1)1/(k3+1)
    によって求められる電力変換装置の熱設計プログラム。
  44. 請求項２７〜３０のいずれかに記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子損失計算のために、ユニポーラダイオード素子の最適チップ面積Aoptが、
    k1, k2, k3 ： 係数
    A ： チップ面積、として、
    定常損失は、Pon=k1 A+k0
    スイッチング損失は、Psw=k2 / Ak3
    のとき、
    Aopt = (k2 k3 / k1)1/(k3+1)
    によって求められる電力変換装置の熱設計プログラム。
  45. 請求項３６に記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子損失計算は、スイッチ素子の入力キャパシタンス容量を、ドレイン電圧を０Vから変換回路の電源電圧まで上昇させながら、入力キャパシタンス容量を測定することで、入力キャパシタンス容量のドレイン電圧依存のパラメータ抽出をする電力変換装置の熱設計プログラム。
  46. 請求項３７に記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子損失計算は、スイッチ素子の入力キャパシタンス容量を、ドレイン電圧を0Vから変換回路の電源電圧まで上昇させながら、ゲート電流を測定し、
    帰還容量 = ゲート電流 / (dVd/dt)
    によって求められる電力変換装置の熱設計プログラム。
  47. 請求項２７〜３０のいずれかに記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子損失計算は、理論的手法により求めた真性損失算出式および外因性損失算出式を使い、同じく、理論的手法もしくは実験的手法もしくは半導体シミュレーション手法もしくはデータシートなどの資料より求めた真性損失算出式および外因性損失算出式のパラメータを抽出し、半導体素子損失を計算する電力変換装置の熱設計プログラム。
  48. 請求項２７〜３０のいずれかに記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子損失計算は、理論的手法もしくは実験的手法もしくは半導体シミュレーション手法もしくはデータシートなどの資料により求めた真性損失算出式および外因性損失算出式を使い、同じく、理論的手法もしくは実験的手法もしくは半導体シミュレーション手法もしくはデータシートなどの資料より求めた真性損失算出式および外因性損失算出式のパラメータを抽出し、半導体素子損失を計算する電力変換装置の熱設計プログラム。
  49. 請求項４７又は４８に記載の電力変換装置の熱設計プログラムにおいて、
    Ls ： 寄生インダクタンス
    Cs ： 寄生キャパシタンス
    IL ： 負荷電流
    Vcc ： 変換器主回路の電源電圧
    のとき、寄生インダクタンスによる外因性損失式を、
    ELs = 0.5 * Ls * IL2
    によって求め、寄生キャパシタンスによる外因性損失式を、
    ECs = 0.5 * Cs * Vcc2
    によって求める電力変換装置の熱設計プログラム。
  50. 請求項２７〜３０のいずれかに記載の電力変換装置の熱設計プログラムにおいて、前記半導体素子損失計算は、n1〜6の値を主回路方式によって定められる所定の係数とし、MOSFET素子の損失を
    PMOSFET = n1 * Pon-MOSFET + fsw (n2 * Eoss + n3 * Edidoe + n4 * ELs + n5 * ECs + n6 * EZG)
    によって求め、SBDの損失を、
    PSBD = Pon-SBD
    によって求める電力変換装置の熱設計プログラム。
  51. 請求項２７〜３０のいずれかに記載の電力変換装置の熱設計プログラムにおいて、前記フィルタ損失計算は、真性パラメータ決定および外因性パラメータ決定から得られる真性パラメータと外因性パラメータを用いて変換器から発生する高調波を予測し、予測される高調波による損失をフィルタ損失に加味して計算する電力変換装置の熱設計プログラム。
  52. 請求項２７〜３０のいずれかに記載の電力変換装置の熱設計プログラムにおいて、前記フィルタ損失計算は、磁性体の鉄損特性が出力電流や変調方式に依存して非線形に変化することを考慮し、適切な損失データベースを作成し利用することでフィルタ損失の一部である鉄損を算出する電力変換装置の熱設計プログラム。
  53. 半導体素子およびフィルタを含む電力変換回路を有する電力変換装置において、
    前記半導体素子およびフィルタは、許容値以内になるように算出された総合損失を有し、
    該許容値以内の総合損失は、開発に際し決定される、該半導体素子および配線構造を記述する真性パラメータと、半導体素子および配線構造に寄生する外因性パラメータを分離、決定して、この決定された真性パラメータと外因性パラメータを入力して電力変換回路の半導体素子の半導体素子損失計算とフィルタのフィルタ損失計算を用いて、真性パラメータと外因性パラメータによる総合損失算出により求められることを特徴とする電力変換装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009303340A (ja) * 2008-06-11 2009-12-24 National Institute Of Advanced Industrial & Technology 電力変換装置の最適設計方法および最適設計シミュレータ
WO2011152225A1 (ja) * 2010-06-03 2011-12-08 株式会社日立製作所 ゲート駆動回路の設計支援装置および設計支援方法
CN108256272A (zh) * 2018-03-01 2018-07-06 湖南城市学院 一种针对液冷散热器的s型流道布局优化设计方法
JP2020109907A (ja) * 2019-01-04 2020-07-16 株式会社東芝 ゲート抵抗調整装置、電源装置、ゲート抵抗設計装置及びゲート抵抗設計方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009303340A (ja) * 2008-06-11 2009-12-24 National Institute Of Advanced Industrial & Technology 電力変換装置の最適設計方法および最適設計シミュレータ
WO2011152225A1 (ja) * 2010-06-03 2011-12-08 株式会社日立製作所 ゲート駆動回路の設計支援装置および設計支援方法
CN108256272A (zh) * 2018-03-01 2018-07-06 湖南城市学院 一种针对液冷散热器的s型流道布局优化设计方法
CN108256272B (zh) * 2018-03-01 2021-07-23 湖南城市学院 一种针对液冷散热器的s型流道布局优化设计方法
JP2020109907A (ja) * 2019-01-04 2020-07-16 株式会社東芝 ゲート抵抗調整装置、電源装置、ゲート抵抗設計装置及びゲート抵抗設計方法
US11038500B2 (en) 2019-01-04 2021-06-15 Kabushiki Kaisha Toshiba Gate resistance adjustment device
US20210234539A1 (en) * 2019-01-04 2021-07-29 Kabushiki Kaisha Toshiba Gate resistance adjustment device
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