JP4332645B2 - 電力変換装置の設計方法及びシステム、並びに設計プログラム - Google Patents
電力変換装置の設計方法及びシステム、並びに設計プログラム Download PDFInfo
- Publication number
- JP4332645B2 JP4332645B2 JP2006155651A JP2006155651A JP4332645B2 JP 4332645 B2 JP4332645 B2 JP 4332645B2 JP 2006155651 A JP2006155651 A JP 2006155651A JP 2006155651 A JP2006155651 A JP 2006155651A JP 4332645 B2 JP4332645 B2 JP 4332645B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor element
- loss
- switching
- determined
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
上記2つを同時に実現するためには,半導体素子のスイッチング時に発生するスイッチング損失を低減させる必要がある。そのためには,スイッチング時間を短くする,すなわち,スイッチング時の電圧変化率dv/dtおよび,電流変化率di/dtを高くする必要がある。
電力変換器の主回路には,所定の回路動作を実現するために設けられた抵抗R,インダクタンスL,静電容量C,などの真性回路パラメータと,主回路を構成する配線構造を実現する上で必然的に発生する寄生インダクタンスLs,寄生キャパシタンスCsなどの外因性回路パラメータが存在する。スイッチング時には,寄生インダクタンスLsによる誘導電圧Ls・di/dt,寄生キャパシタンスCsによる変位電流Cs・dv/dtがスイッチング時の半導体素子に印加される電圧と流れる電流に影響を与える。その結果として,寄生インダクタンスと寄生キャパシタンスが半導体素子の損失に影響を及ぼす。
従来の半導体素子損失の設計方法として,回路シミュレータを用いて,半導体素子に印加される電圧と流れる電流を計算し,両者の積を時間積分して損失を算出する方法が知られている[非特許文献1参照]。
Z. Liang, B. Lu, J. D. van Wyk and F. C. Lee, IEEE trans. on Power Electronics, Vol. 20, No. 3(2005)
本発明は、このような点に鑑みてなされたものであり、非線形性を有する半導体素子パラメータと配線構造に由来する寄生インダクタンスと寄生キャパシタンスが半導体素子損失へ与える影響を考慮した電力変換器の高出力電力密度化に必要な半導体素子の損失設計方法を提供することを目的とする。
第1の手段は,非線形性を有する半導体素子パラメータに蓄積される電荷によるエネルギーを理論式として表す。
第2の手段は,寄生インダクタンスと寄生キャパシタンスの蓄積エネルギーを理論式として表す。
第3の手段は,スイッチング波形を決定する半導体素子パラメータと回路パラメータを用いて,スイッチング時に発生するエネルギーを理論式として表す。
第4の手段は,上記3つのエネルギーの理論式を統合した半導体素子損失モデルを作成し,それを用いて半導体素子のスイッチング損失を設計する。
第5の手段は,導通損失は,半導体素子の抵抗と流れる電流および,電力変換装置の仕様で決まる定数を用いて算出する。
第6の手段は,上記の式を用いて半導体素子損失を算出するための数値計算プログラムを作成し,そのプログラムを用いて損失を算出する。
(2)本発明によれば,電力変換装置の配線構造設計に伴い発生する回路寄生パラメータが半導体素子損失に与える影響を定量的に算出できるので,電力変換装置の高出力電力密度化に必要な構造設計と半導体素子損失との協調設計による電力変換装置の最適設計が可能になる。
(3)本発明によれば,半導体素子損失の最小値を設計できるので,冷却装置の最小体積化設計ができる。
(4)本発明によれば、研究開発段階の新型半導体素子を将来、実用化した際に使われる実際の電力変換装置に搭載した時の損失と,その損失値を用いて装置の仮想熱設計が正確に算出できるため、製品開発に伴う課題を事前に予測できる。したがって,回路、装置設計に伴う課題を半導体素子開発にフィードバックできるので、研究開発効率が向上する。
(5)また、本発明によれば,半導体素子損失の設計値を用いて,仮想熱設計が可能になるので、新型半導体素子の開発段階から、電力変換装置を実用化の過程で業務を分担する担当部署の責務が予測でき、開発期間の大幅な短縮と効率的な研究開発が可能になる。
以上のように本発明では従来の方法では実現が不可能だった多くの効果を得る事ができる。
図1は,本発明に関わる半導体素子損失設計法を示すフローチャートである。図1の工程1で,電気的仕様,回路構成などの電力変換装置仕様を決定する。電力変換装置とは、直流から交流へ変換するインバータだけでなく、交流から直流へ変換するコンバータ,直流から直流へ変換するコンバータ,交流から交流へ変換するコンバータ等を含むものである。次に工程2で,工程1で決定した電力変換装置の仕様を実現するための回路パラメータ値を決定する。次に工程3で,工程2で決定した回路パラメータ値の,回路寄生パラメータデータを作成する。次に工程4で,工程2で決定した回路パラメータ値の,回路基本パラメータデータを作成する。
図2は,図1に示した,半導体素子等価回路決定6の一例として,MOSFETの等価回路を示す。MOSFETの等価回路は,ドレイン端子1,ソース端子2,ゲート端子3,ドリフト層抵抗4,チャネル抵抗5,ゲート抵抗6,ゲート−ドレイン間キャパシタンス7,ゲート−ソース間キャパシタンス8,ドレイン−ソース間キャパシタンス9から構成される。ゲート−ドレイン間キャパシタンス7,ゲート−ソース間キャパシタンス8,ドレイン−ソース間キャパシタンス9は,ドレイン端子1−ソース端子2間の電圧値によって変化する特性を有する。
図4は,図1に示した,半導体素子等価回路のパラメータ抽出7の一例として,半導体素子の等価回路のパラメータ抽出法を示すフローチャートである。図4の工程1で作業を開始し,工程2で,ゲート電圧閾値Vthを抽出する。次に工程3で,ゲート内部抵抗rGを抽出する。次に工程4で,トランスコンダクタンスgmとドレイン(IGBTの場合は,コレクタ)電流の関係を抽出する。次に工程5で,ゲート入力キャパシタンスCiss(=CGS+CGD,IGBTの場合はCgc+Cge)とドレイン−ソース間電圧VDS(IGBTの場合は,コレクタ−エミッタ間電圧Vce)の関係を抽出する。次に工程6で,ゲート−ドレイン間キャパシタンスCGD(IGBTの場合は,ゲート−コレクタ間キャパシタンスCGC)とドレイン−ソース間電圧VDS(IGBTの場合は,コレクタ−エミッタ間電圧Vce)の関係を抽出する。次に出力キャパシタンスCoss(=CGD+CDS,IGBTの場合はCgc+Cce)とドレイン−ソース間電圧VDS(IGBTの場合は,コレクタ−エミッタ間電圧Vce)の関係を抽出する。次に工程8で,半導体素子がMOSFETかIGBTのどちらかを判断する。MOSFETの場合は,工程10へ進み,作業を終了する。IGBTの場合は,工程9で,電流依存キャパシタンスとコレクタ電流の関係を抽出する。次に工程10で作業を終了する。なお,半導体素子パラメータの抽出法は,実測または,デバイスシミュレーションの結果を用いる。
図5は,図1に示した,半導体素子パラメータデータ作成8の一例として,近似式を用いたパラメータデータ作成法を示す。図5の工程1で作業を開始する。次に,トランスコンダクタンスgmとドレイン(IGBTの場合は,コレクタ)電流の関係データ2を用いて,工程3でgmとiDの関係を近似式で表す。次に,ゲート入力キャパシタンスCissとドレイン−ソース間電圧VDS(IGBTの場合は,コレクタ−エミッタ間電圧Vce)の関係データ4を用いて,工程5でCissとvDSの関係を近似式で表す。次に,ゲート−ドレイン間キャパシタンスCGD(IGBTの場合は,ゲート−コレクタ間キャパシタンスCGC)とドレイン−ソース間電圧VDS(IGBTの場合は,コレクタ−エミッタ間電圧Vce)の関係データ6を用いて,工程7でCGDとvDSの関係を近似式で表す。次に工程8で,半導体素子がMOSFETかIGBTのどちらかを判断する。MOSFETの場合は,工程11へ進み,作業を終了する。IGBTの場合は,電流依存キャパシタンスとコレクタ電流の関係データ9を用いて,工程10で電流依存キャパシタンスとコレクタ電流の関係を近似式で表す。次に,工程11で作業を終了する。
次に、図1に示した,半導体素子損失モデルを用いた損失算出9の具体例を説明する。図7は,MOSFETの損失モデル示すために,MOSFETを用いた電力変換装置として,非絶縁型降圧チョッパの等価回路を示す図である。この等価回路は,直流リンクキャパシタ1,ショットキーバリアダイオード2,MOSFET3,ゲートドライブ回路4,ゲート抵抗5,フィルタインダクタ6,フィルタキャパシタ7,負荷抵抗8,主回路高電圧側寄生インダクタンス9,ショットキーバリアダイオードとMOSFET間の寄生インダクタンス10,主回路とゲート回路に共通の寄生インダクタンス11,主回路グランド側寄生インダクタンス12,ハイサイド側寄生キャパシタンス13,ローサイド側寄生キャパシタンス14から構成される。
Ploss = a・Ron・IL2 + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
ただし,
a: 電力変換装置の仕様で決まるMOSFETの電流通流率
Ron: MOSFETのオン抵抗
IL: 電力変換装置の負荷電流
Esd: MOSFETのCoss(=CGD+CDS)に蓄積される電荷の放電によるエネルギー
Ediode:ショットキーバリアダイオードのキャパシタンスに蓄積される電荷の充電によるエネルギー
ELs: 図8の回路寄生インダクタンス9,10,11,12に蓄積されるエネルギーの総和
ECs: 図8の回路寄生キャパシタンス13,14に蓄積されるエネルギーの総和
Eon-t:ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t:ターン・オフ時間で決定されるスイッチングエネルギー
fsw: スイッチング周波数
Ploss:スイッチング素子の導通損失とスイッチング損失の和
である。
Ls: 図7の回路寄生インダクタンス9,10,11,12の総和
Cs: 図7の回路寄生キャパシタンス13,14の和
VGH: ゲート電圧の最大値
Vth: 閾値電圧
RG: ゲート抵抗
gm: トランスコンダクタンス
CGD: ゲートードレイン間キャパシタンス
Ls: 主回路寄生インダクタンスの総和
CGS: ゲート−ソース間キャパシタンス
Ls4: 主回路とゲート回路の共通配線の寄生インダクタンス(図8の11)
rG: MOSFETのゲート内部抵抗
RGex: 外付けゲート抵抗
rGD: ゲート回路の内部抵抗
Von: MOSFETのオン電圧
次に、図1に示した,半導体素子損失モデルを用いた損失算出9の別の例として,半導体素子がバイポーラ素子,すなわち,スイッチング半導体素子がIGBT,ダイオード素子がPiNダイオードの場合の半導体素子損失モデルを示す。この場合の半導体素子損失モデルの一例を以下に示す。
Ploss = a・Von・IL2 + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
ただし,
a: 電力変換装置の仕様で決まるIGBTの電流通流率
Von: IGBTのオン電圧
IL: 電力変換装置の負荷電流
Esd: IGBTの内部に蓄積される電荷の放電によるエネルギー
Ediode:PiNダイオードの内部に蓄積される電荷の充電によるエネルギー
ELs: 図8の回路寄生インダクタンス9,10,11,12に蓄積されるエネルギーの総和
ECs: 図8の回路寄生キャパシタンス13,14に蓄積されるエネルギーの総和
Eon-t:ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t:ターン・オフ時間で決定されるスイッチングエネルギー
fsw: スイッチング周波数
Ploss:IGBTの導通損失とスイッチング損失の和
である。
Qsd-v:IGBTに蓄積される電圧依存性を持つ電荷量
Qsd-i:IGBTに蓄積される電流依存性を持つ電荷量
vce: IGBTのコレクタ−エミッタ間電圧
isd: IGBTのコレクタ電流
Vcc: 電力変換装置の入力電圧
IL: 負荷電流
Qdiode-i:PiNダイオード素子に蓄積される電流依存性を持つ電荷量
vdiode:PiNダイオード素子のアノード−カソード間電圧
idiode:PiNダイオード素子のアノード電流
Claims (15)
- 電気的仕様及び回路構成を含む電力変換装置の仕様を決定する工程と,
前記電気的仕様と回路構成を実現するための回路パラメータ値を決定する工程と,
決定された電気的仕様と回路構成を実現するために使用する半導体素子を決定する工程と,
前記決定された半導体素子の等価回路を決定する工程と,
前記決定された半導体素子等価回路のパラメータ値を、半導体素子損失を算出するための入力データとして抽出する工程と,
前記回路パラメータ値を,半導体素子損失を算出するための入力データとして,回路寄生パラメータデータと回路基本パラメータデータに分ける工程と,
半導体素子等価回路パラメータデータと回路寄生パラメータデータと回路基本パラメータを半導体素子損失モデルに抽入し,半導体素子損失を算出する工程と,
この算出された半導体素子損失と、予め準備した制御パラメータデータやフィルタパラメータを含む電力変換回路構成要素パラメータデータを比較することにより、回路損失最適値が達成されているかを判断する工程と,
回路損失最適値が達成されていなければ,回路寄生パラメータ値を再設定し,回路寄生パラメータデータを作成する工程と,
回路損失最適値が達成されていれば,その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力する工程と,
最適化された半導体素子損失と回路寄生パラメータ値を用いて電力変換装置を設計する工程とを備え、
IL: 電力変換装置の負荷電流
a: 電力変換装置の仕様で決まるスイッチング半導体素子の電流通流率
Ron: 半導体素子のオン抵抗
Esd: スイッチング半導体素子の内部に蓄積される電荷の充放電によるエネルギー
Ediode:ダイオード素子の内部に蓄積される電荷の充放電によるエネルギー
ELs: 回路寄生インダクタンスLsに蓄積されるエネルギー
ECs: 回路寄生キャパシタンスCsに蓄積されるエネルギー
Eon-t: ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t: ターン・オフ時間で決定されるスイッチングエネルギー
fsw: スイッチング周波数
Ploss: スイッチング素子の導通損失とスイッチング損失の和
のとき,
半導体素子損失モデル式を
Ploss = a・Ron・IL 2 + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
として,かつ,
半導体素子がバイポーラ素子の場合,
Qsd-v: スイッチング素子に蓄積される電圧依存性を持つ電荷量
Qsd-i: スイッチング素子に蓄積される電流依存性を持つ電荷量
vce: スイッチング素子のコレクターエミッタ間電圧
isd: スイッチング素子のコレクタ電流
Qdiode-v:ダイオード素子に蓄積される電圧依存性を持つ電荷量
Qdiode-i:ダイオード素子に蓄積される電流依存性を持つ電荷量
vdiode: ダイオード素子のアノード−カソード間電圧
idiode: ダイオード素子のアノード電流
のとき,
Esd,Ediodeを
- 電気的仕様及び回路構成を含む電力変換装置の仕様を決定する工程と,
前記電気的仕様と回路構成を実現するための回路パラメータ値を決定する工程と,
決定された電気的仕様と回路構成を実現するために使用する半導体素子を決定する工程と,
前記決定された半導体素子の等価回路を決定する工程と,
前記決定された半導体素子等価回路のパラメータ値を、半導体素子損失を算出するための入力データとして抽出する工程と,
前記回路パラメータ値を,半導体素子損失を算出するための入力データとして,回路寄生パラメータデータと回路基本パラメータデータに分ける工程と,
半導体素子等価回路パラメータデータと回路寄生パラメータデータと回路基本パラメータを半導体素子損失モデルに抽入し,半導体素子損失を算出する工程と,
この算出された半導体素子損失と、予め準備した制御パラメータデータやフィルタパラメータを含む電力変換回路構成要素パラメータデータを比較することにより、回路損失最適値が達成されているかを判断する工程と,
回路損失最適値が達成されていなければ,回路寄生パラメータ値を再設定し,回路寄生パラメータデータを作成する工程と,
回路損失最適値が達成されていれば,その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力する工程と,
最適化された半導体素子損失と回路寄生パラメータ値を用いて電力変換装置を設計する工程とを備え、
IL: 電力変換装置の負荷電流
a: 電力変換装置の仕様で決まるスイッチング半導体素子の電流通流率
Ron: 半導体素子のオン抵抗
Esd: スイッチング半導体素子の内部に蓄積される電荷の充放電によるエネルギー
Ediode:ダイオード素子の内部に蓄積される電荷の充放電によるエネルギー
ELs: 回路寄生インダクタンスLsに蓄積されるエネルギー
ECs: 回路寄生キャパシタンスCsに蓄積されるエネルギー
Eon-t: ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t: ターン・オフ時間で決定されるスイッチングエネルギー
fsw: スイッチング周波数
Ploss: スイッチング素子の導通損失とスイッチング損失の和
のとき,
半導体素子損失モデル式を
Ploss = a・Ron・IL 2 + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
として,かつ,
回路寄生インダクタンスの総和をLs,回路寄生キャパシタンスの総和をCsと,かつ、
CGS: ゲート−ソース間キャパシタンス
CGD: ゲートードレイン間キャパシタンス
gm: トランスコンダクタンス
RG: ゲート抵抗、として、
- 電気的仕様及び回路構成を含む電力変換装置の仕様を決定する工程と,
前記電気的仕様と回路構成を実現するための回路パラメータ値を決定する工程と,
決定された電気的仕様と回路構成を実現するために使用する半導体素子を決定する工程と,
前記決定された半導体素子の等価回路を決定する工程と,
前記決定された半導体素子等価回路のパラメータ値を、半導体素子損失を算出するための入力データとして抽出する工程と,
前記回路パラメータ値を,半導体素子損失を算出するための入力データとして,回路寄生パラメータデータと回路基本パラメータデータに分ける工程と,
半導体素子等価回路パラメータデータと回路寄生パラメータデータと回路基本パラメータを半導体素子損失モデルに抽入し,半導体素子損失を算出する工程と,
この算出された半導体素子損失と、予め準備した制御パラメータデータやフィルタパラメータを含む電力変換回路構成要素パラメータデータを比較することにより、回路損失最適値が達成されているかを判断する工程と,
回路損失最適値が達成されていなければ,回路寄生パラメータ値を再設定し,回路寄生パラメータデータを作成する工程と,
回路損失最適値が達成されていれば,その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力する工程と,
最適化された半導体素子損失と回路寄生パラメータ値を用いて電力変換装置を設計する工程とを備え、
IL: 電力変換装置の負荷電流
a: 電力変換装置の仕様で決まるスイッチング半導体素子の電流通流率
Ron: 半導体素子のオン抵抗
Esd: スイッチング半導体素子の内部に蓄積される電荷の充放電によるエネルギー
Ediode:ダイオード素子の内部に蓄積される電荷の充放電によるエネルギー
ELs: 回路寄生インダクタンスLsに蓄積されるエネルギー
ECs: 回路寄生キャパシタンスCsに蓄積されるエネルギー
Eon-t: ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t: ターン・オフ時間で決定されるスイッチングエネルギー
fsw: スイッチング周波数
Ploss: スイッチング素子の導通損失とスイッチング損失の和
のとき,
半導体素子損失モデル式を
Ploss = a・Ron・IL 2 + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
として,かつ,
スイッチング半導体素子パラメータを
CGS: ゲート−ソース間キャパシタンス
CGD: ゲートードレイン間キャパシタンス
gm: トランスコンダクタンス
Vth: 閾値電圧
rG: ゲート内部抵抗
回路パラメータを
RG: ゲート抵抗
RGex: ゲート外付け抵抗
rGD: ゲート回路の内部抵抗
Ls4: スイッチング素子ソース側の主回路とゲート回路の共通配線の寄生インダクタンス
VGH: ゲート−ソース間電圧の最大値
として,ゲート−ソース間電圧vGS,ドレイン電流iD,ドレイン−ソース間電圧vDSを
- 請求項1〜3のいずれかに記載の電力変換装置の設計方法において,半導体素子パラメータの値は,半導体素子パラメータ値を測定し,測定値を用いて決定する,電力変換装置の設計方法。
- 請求項1〜3のいずれかに記載の電力変換装置の設計方法において,半導体素子パラメータの値は,半導体シミュレータで半導体素子パラメータを計算し,計算結果を用いて決定する,電力変換装置の設計方法。
- 請求項1〜3のいずれかに記載の電力変換装置の設計方法において,回路寄生パラメータの値は,回路寄生パラメータ値を測定し,測定値を用いて決定する,電力変換装置の設計方法。
- 請求項1〜3のいずれかに記載の電力変換装置の設計方法において,回路寄生パラメータの値は,電磁界シミュレータで回路寄生パラメータ値を計算し,計算結果を用いて決定する,電力変換装置の設計方法。
- 請求項1〜3のいずれかに記載の電力変換装置の設計方法において,半導体素子の静電容量を半導体素子に印加される電圧の関数として数式化し,また,半導体素子のトランスコンダクタンスを半導体素子に流れる電流または,半導体素子のゲート-ソース間に印加される電圧の関数として数式化し,それらの数式を用いて半導体素子の損失を計算する,電力変換装置の設計方法。
- 請求項1〜3のいずれかに記載の電力変換装置の設計方法において,半導体素子の静電容量と半導体素子に印加される電圧の関係をデータテーブル化し,また,半導体素子のトランスコンダクタンスと半導体素子に流れる電流または,半導体素子のゲート-ソース間に印加される電圧の関係をデータテーブル化し,それらのデータテーブルを用いて半導体素子の損失を計算する,電力変換装置の設計方法。
- 電気的仕様及び回路構成を含む電力変換装置の仕様を決定する手段と,
前記電気的仕様と回路構成を実現するための回路パラメータ値を決定する手段と,
決定された電気的仕様と回路構成を実現するために使用する半導体素子を決定する手段と,
前記決定された半導体素子の等価回路を決定する手段と,
前記決定された半導体素子等価回路のパラメータ値を、半導体素子損失を算出するための入力データとして抽出する手段と,
前記回路パラメータ値を,半導体素子損失を算出するための入力データとして,回路寄生パラメータデータと回路基本パラメータデータに分ける手段と,
半導体素子等価回路パラメータデータと回路寄生パラメータデータと回路基本パラメータを半導体素子損失モデルに抽入し,半導体素子損失を算出する手段と,
この算出された半導体素子損失と、予め準備した制御パラメータデータやフィルタパラメータを含む電力変換回路構成要素パラメータデータを比較することにより、回路損失最適値が達成されているかを判断する手段と,
回路損失最適値が達成されていなければ,回路寄生パラメータ値を再設定し,回路寄生パラメータデータを作成する手段と,
回路損失最適値が達成されていれば,その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力する手段と,
最適化された半導体素子損失と回路寄生パラメータ値を用いて電力変換装置を設計する手段とを備え、
IL: 電力変換装置の負荷電流
a: 電力変換装置の仕様で決まるスイッチング半導体素子の電流通流率
Ron: 半導体素子のオン抵抗
Esd: スイッチング半導体素子の内部に蓄積される電荷の充放電によるエネルギー
Ediode:ダイオード素子の内部に蓄積される電荷の充放電によるエネルギー
ELs: 回路寄生インダクタンスLsに蓄積されるエネルギー
ECs: 回路寄生キャパシタンスCsに蓄積されるエネルギー
Eon-t: ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t: ターン・オフ時間で決定されるスイッチングエネルギー
fsw: スイッチング周波数
Ploss: スイッチング素子の導通損失とスイッチング損失の和
のとき,
半導体素子損失モデル式を
Ploss = a・Ron・IL 2 + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
として,かつ,
半導体素子がバイポーラ素子の場合,
Qsd-v: スイッチング素子に蓄積される電圧依存性を持つ電荷量
Qsd-i: スイッチング素子に蓄積される電流依存性を持つ電荷量
vce: スイッチング素子のコレクターエミッタ間電圧
isd: スイッチング素子のコレクタ電流
Qdiode-v:ダイオード素子に蓄積される電圧依存性を持つ電荷量
Qdiode-i:ダイオード素子に蓄積される電流依存性を持つ電荷量
vdiode: ダイオード素子のアノード−カソード間電圧
idiode: ダイオード素子のアノード電流
のとき,
Esd,Ediodeを
- 電気的仕様及び回路構成を含む電力変換装置の仕様を決定する手段と,
前記電気的仕様と回路構成を実現するための回路パラメータ値を決定する手段と,
決定された電気的仕様と回路構成を実現するために使用する半導体素子を決定する手段と,
前記決定された半導体素子の等価回路を決定する手段と,
前記決定された半導体素子等価回路のパラメータ値を、半導体素子損失を算出するための入力データとして抽出する手段と,
前記回路パラメータ値を,半導体素子損失を算出するための入力データとして,回路寄生パラメータデータと回路基本パラメータデータに分ける手段と,
半導体素子等価回路パラメータデータと回路寄生パラメータデータと回路基本パラメータを半導体素子損失モデルに抽入し,半導体素子損失を算出する手段と,
この算出された半導体素子損失と、予め準備した制御パラメータデータやフィルタパラメータを含む電力変換回路構成要素パラメータデータを比較することにより、回路損失最適値が達成されているかを判断する手段と,
回路損失最適値が達成されていなければ,回路寄生パラメータ値を再設定し,回路寄生パラメータデータを作成する手段と,
回路損失最適値が達成されていれば,その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力する手段と,
最適化された半導体素子損失と回路寄生パラメータ値を用いて電力変換装置を設計する手段とを備え、
IL: 電力変換装置の負荷電流
a: 電力変換装置の仕様で決まるスイッチング半導体素子の電流通流率
Ron: 半導体素子のオン抵抗
Esd: スイッチング半導体素子の内部に蓄積される電荷の充放電によるエネルギー
Ediode:ダイオード素子の内部に蓄積される電荷の充放電によるエネルギー
ELs: 回路寄生インダクタンスLsに蓄積されるエネルギー
ECs: 回路寄生キャパシタンスCsに蓄積されるエネルギー
Eon-t: ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t: ターン・オフ時間で決定されるスイッチングエネルギー
fsw: スイッチング周波数
Ploss: スイッチング素子の導通損失とスイッチング損失の和
のとき,
半導体素子損失モデル式を
Ploss = a・Ron・IL 2 + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
として,かつ,
回路寄生インダクタンスの総和をLs,回路寄生キャパシタンスの総和をCsと,かつ、
CGS: ゲート−ソース間キャパシタンス
CGD: ゲートードレイン間キャパシタンス
gm: トランスコンダクタンス
RG: ゲート抵抗、として、
- 電気的仕様及び回路構成を含む電力変換装置の仕様を決定する手段と,
前記電気的仕様と回路構成を実現するための回路パラメータ値を決定する手段と,
決定された電気的仕様と回路構成を実現するために使用する半導体素子を決定する手段と,
前記決定された半導体素子の等価回路を決定する手段と,
前記決定された半導体素子等価回路のパラメータ値を、半導体素子損失を算出するための入力データとして抽出する手段と,
前記回路パラメータ値を,半導体素子損失を算出するための入力データとして,回路寄生パラメータデータと回路基本パラメータデータに分ける手段と,
半導体素子等価回路パラメータデータと回路寄生パラメータデータと回路基本パラメータを半導体素子損失モデルに抽入し,半導体素子損失を算出する手段と,
この算出された半導体素子損失と、予め準備した制御パラメータデータやフィルタパラメータを含む電力変換回路構成要素パラメータデータを比較することにより、回路損失最適値が達成されているかを判断する手段と,
回路損失最適値が達成されていなければ,回路寄生パラメータ値を再設定し,回路寄生パラメータデータを作成する手段と,
回路損失最適値が達成されていれば,その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力する手段と,
最適化された半導体素子損失と回路寄生パラメータ値を用いて電力変換装置を設計する手段とを備え、
IL: 電力変換装置の負荷電流
a: 電力変換装置の仕様で決まるスイッチング半導体素子の電流通流率
Ron: 半導体素子のオン抵抗
Esd: スイッチング半導体素子の内部に蓄積される電荷の充放電によるエネルギー
Ediode:ダイオード素子の内部に蓄積される電荷の充放電によるエネルギー
ELs: 回路寄生インダクタンスLsに蓄積されるエネルギー
ECs: 回路寄生キャパシタンスCsに蓄積されるエネルギー
Eon-t: ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t: ターン・オフ時間で決定されるスイッチングエネルギー
fsw: スイッチング周波数
Ploss: スイッチング素子の導通損失とスイッチング損失の和
のとき,
半導体素子損失モデル式を
Ploss = a・Ron・IL 2 + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
として,かつ,
スイッチング半導体素子パラメータを
CGS: ゲート−ソース間キャパシタンス
CGD: ゲートードレイン間キャパシタンス
gm: トランスコンダクタンス
Vth: 閾値電圧
rG: ゲート内部抵抗
回路パラメータを
RG: ゲート抵抗
RGex: ゲート外付け抵抗
rGD: ゲート回路の内部抵抗
Ls4: スイッチング素子ソース側の主回路とゲート回路の共通配線の寄生インダクタンス
VGH: ゲート−ソース間電圧の最大値
として,ゲート−ソース間電圧vGS,ドレイン電流iD,ドレイン−ソース間電圧vDSを
- 電気的仕様及び回路構成を含む電力変換装置の仕様を決定する手順と,
前記電気的仕様と回路構成を実現するための回路パラメータ値を決定する手順と,
決定された電気的仕様と回路構成を実現するために使用する半導体素子を決定する手順と,
前記決定された半導体素子の等価回路を決定する手順と,
前記決定された半導体素子等価回路のパラメータ値を、半導体素子損失を算出するための入力データとして抽出する手順と,
前記回路パラメータ値を,半導体素子損失を算出するための入力データとして,回路寄生パラメータデータと回路基本パラメータデータに分ける手順と,
半導体素子等価回路パラメータデータと回路寄生パラメータデータと回路基本パラメータを半導体素子損失モデルに抽入し,半導体素子損失を算出する手順と,
この算出された半導体素子損失と、予め準備した制御パラメータデータやフィルタパラメータを含む電力変換回路構成要素パラメータデータを比較することにより、回路損失最適値が達成されているかを判断する手順と,
回路損失最適値が達成されていなければ,回路寄生パラメータ値を再設定し,回路寄生パラメータデータを作成する手順と,
回路損失最適値が達成されていれば,その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力する手順と,
最適化された半導体素子損失と回路寄生パラメータ値を用いて電力変換装置を設計する手順とを備え、
IL: 電力変換装置の負荷電流
a: 電力変換装置の仕様で決まるスイッチング半導体素子の電流通流率
Ron: 半導体素子のオン抵抗
Esd: スイッチング半導体素子の内部に蓄積される電荷の充放電によるエネルギー
Ediode:ダイオード素子の内部に蓄積される電荷の充放電によるエネルギー
ELs: 回路寄生インダクタンスLsに蓄積されるエネルギー
ECs: 回路寄生キャパシタンスCsに蓄積されるエネルギー
Eon-t: ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t: ターン・オフ時間で決定されるスイッチングエネルギー
fsw: スイッチング周波数
Ploss: スイッチング素子の導通損失とスイッチング損失の和
のとき,
半導体素子損失モデル式を
Ploss = a・Ron・IL 2 + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
として,かつ,
半導体素子がバイポーラ素子の場合,
Qsd-v: スイッチング素子に蓄積される電圧依存性を持つ電荷量
Qsd-i: スイッチング素子に蓄積される電流依存性を持つ電荷量
vce: スイッチング素子のコレクターエミッタ間電圧
isd: スイッチング素子のコレクタ電流
Qdiode-v:ダイオード素子に蓄積される電圧依存性を持つ電荷量
Qdiode-i:ダイオード素子に蓄積される電流依存性を持つ電荷量
vdiode: ダイオード素子のアノード−カソード間電圧
idiode: ダイオード素子のアノード電流
のとき,
Esd,Ediodeを
- 電気的仕様及び回路構成を含む電力変換装置の仕様を決定する手順と,
前記電気的仕様と回路構成を実現するための回路パラメータ値を決定する手順と,
決定された電気的仕様と回路構成を実現するために使用する半導体素子を決定する手順と,
前記決定された半導体素子の等価回路を決定する手順と,
前記決定された半導体素子等価回路のパラメータ値を、半導体素子損失を算出するための入力データとして抽出する手順と,
前記回路パラメータ値を,半導体素子損失を算出するための入力データとして,回路寄生パラメータデータと回路基本パラメータデータに分ける手順と,
半導体素子等価回路パラメータデータと回路寄生パラメータデータと回路基本パラメータを半導体素子損失モデルに抽入し,半導体素子損失を算出する手順と,
この算出された半導体素子損失と、予め準備した制御パラメータデータやフィルタパラメータを含む電力変換回路構成要素パラメータデータを比較することにより、回路損失最適値が達成されているかを判断する手順と,
回路損失最適値が達成されていなければ,回路寄生パラメータ値を再設定し,回路寄生パラメータデータを作成する手順と,
回路損失最適値が達成されていれば,その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力する手順と,
最適化された半導体素子損失と回路寄生パラメータ値を用いて電力変換装置を設計する手順とを備え、
IL: 電力変換装置の負荷電流
a: 電力変換装置の仕様で決まるスイッチング半導体素子の電流通流率
Ron: 半導体素子のオン抵抗
Esd: スイッチング半導体素子の内部に蓄積される電荷の充放電によるエネルギー
Ediode:ダイオード素子の内部に蓄積される電荷の充放電によるエネルギー
ELs: 回路寄生インダクタンスLsに蓄積されるエネルギー
ECs: 回路寄生キャパシタンスCsに蓄積されるエネルギー
Eon-t: ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t: ターン・オフ時間で決定されるスイッチングエネルギー
fsw: スイッチング周波数
Ploss: スイッチング素子の導通損失とスイッチング損失の和
のとき,
半導体素子損失モデル式を
Ploss = a・Ron・IL 2 + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
として,かつ,
回路寄生インダクタンスの総和をLs,回路寄生キャパシタンスの総和をCsと,かつ、
CGS: ゲート−ソース間キャパシタンス
CGD: ゲートードレイン間キャパシタンス
gm: トランスコンダクタンス
RG: ゲート抵抗、として、
- 電気的仕様及び回路構成を含む電力変換装置の仕様を決定する手順と,
前記電気的仕様と回路構成を実現するための回路パラメータ値を決定する手順と,
決定された電気的仕様と回路構成を実現するために使用する半導体素子を決定する手順と,
前記決定された半導体素子の等価回路を決定する手順と,
前記決定された半導体素子等価回路のパラメータ値を、半導体素子損失を算出するための入力データとして抽出する手順と,
前記回路パラメータ値を,半導体素子損失を算出するための入力データとして,回路寄生パラメータデータと回路基本パラメータデータに分ける手順と,
半導体素子等価回路パラメータデータと回路寄生パラメータデータと回路基本パラメータを半導体素子損失モデルに抽入し,半導体素子損失を算出する手順と,
この算出された半導体素子損失と、予め準備した制御パラメータデータやフィルタパラメータを含む電力変換回路構成要素パラメータデータを比較することにより、回路損失最適値が達成されているかを判断する手順と,
回路損失最適値が達成されていなければ,回路寄生パラメータ値を再設定し,回路寄生パラメータデータを作成する手順と,
回路損失最適値が達成されていれば,その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力する手順と,
最適化された半導体素子損失と回路寄生パラメータ値を用いて電力変換装置を設計する手順とを備え、
IL: 電力変換装置の負荷電流
a: 電力変換装置の仕様で決まるスイッチング半導体素子の電流通流率
Ron: 半導体素子のオン抵抗
Esd: スイッチング半導体素子の内部に蓄積される電荷の充放電によるエネルギー
Ediode:ダイオード素子の内部に蓄積される電荷の充放電によるエネルギー
ELs: 回路寄生インダクタンスLsに蓄積されるエネルギー
ECs: 回路寄生キャパシタンスCsに蓄積されるエネルギー
Eon-t: ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t: ターン・オフ時間で決定されるスイッチングエネルギー
fsw: スイッチング周波数
Ploss: スイッチング素子の導通損失とスイッチング損失の和
のとき,
半導体素子損失モデル式を
Ploss = a・Ron・IL 2 + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
として,かつ,
スイッチング半導体素子パラメータを
CGS: ゲート−ソース間キャパシタンス
CGD: ゲートードレイン間キャパシタンス
gm: トランスコンダクタンス
Vth: 閾値電圧
rG: ゲート内部抵抗
回路パラメータを
RG: ゲート抵抗
RGex: ゲート外付け抵抗
rGD: ゲート回路の内部抵抗
Ls4: スイッチング素子ソース側の主回路とゲート回路の共通配線の寄生インダクタンス
VGH: ゲート−ソース間電圧の最大値
として,ゲート−ソース間電圧vGS,ドレイン電流iD,ドレイン−ソース間電圧vDSを
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006155651A JP4332645B2 (ja) | 2006-06-05 | 2006-06-05 | 電力変換装置の設計方法及びシステム、並びに設計プログラム |
US11/757,675 US7599754B2 (en) | 2006-06-05 | 2007-06-04 | Method and system for designing a power converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006155651A JP4332645B2 (ja) | 2006-06-05 | 2006-06-05 | 電力変換装置の設計方法及びシステム、並びに設計プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007325464A JP2007325464A (ja) | 2007-12-13 |
JP4332645B2 true JP4332645B2 (ja) | 2009-09-16 |
Family
ID=38857758
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006155651A Expired - Fee Related JP4332645B2 (ja) | 2006-06-05 | 2006-06-05 | 電力変換装置の設計方法及びシステム、並びに設計プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4332645B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4931020B2 (ja) * | 2008-06-11 | 2012-05-16 | 独立行政法人産業技術総合研究所 | 電力変換装置の最適設計方法および最適設計シミュレータ |
JP5933311B2 (ja) * | 2012-03-29 | 2016-06-08 | 東芝三菱電機産業システム株式会社 | 電力変換装置 |
CN115130414B (zh) * | 2022-05-30 | 2024-03-22 | 西北工业大学深圳研究院 | 一种Cascode型器件内部寄生电容参数提取的方法 |
-
2006
- 2006-06-05 JP JP2006155651A patent/JP4332645B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007325464A (ja) | 2007-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5290354B2 (ja) | 半導体装置および電子機器 | |
Chen et al. | A complete switching analytical model of low-voltage eGaN HEMTs and its application in loss analysis | |
Yin et al. | Electro-thermal modeling of SiC power devices for circuit simulation | |
Qi et al. | An accurate datasheet-based full-characteristics analytical model of GaN HEMTs for deadtime optimization | |
Asad et al. | Dead time optimization in a GaN-based buck converter | |
US7599754B2 (en) | Method and system for designing a power converter | |
Takao et al. | Novel exact power loss design method for high output power density converter | |
JP4332645B2 (ja) | 電力変換装置の設計方法及びシステム、並びに設計プログラム | |
JP4931020B2 (ja) | 電力変換装置の最適設計方法および最適設計シミュレータ | |
Li et al. | Simplified analytical model for estimation of switching loss of cascode GaN HEMTs in totem-pole PFC converters | |
Raee et al. | Analytical prediction of switching losses in MOSFETs for variable drain-source voltage and current applications | |
Eial Awwad | On the perspectives of SiC MOSFETs in high-frequency and high-power isolated DC/DC converters | |
Yeo et al. | Modelling technique utilizing modified sigmoid functions for describing power transistor device capacitances applied on GaN HEMT and silicon MOSFET | |
Xu et al. | A datasheet-based behavioral model of SiC MOSFET for power loss prediction in electromagnetic transient simulation | |
JP4441630B2 (ja) | 電力変換装置の熱設計方法及び熱設計プログラム、並びに電力変換装置 | |
Skarolek et al. | Influence of deadtime on Si, SiC and GaN converters | |
Li et al. | Analytical switching loss model of cascode GaN HEMTs based totem-pole PFC converters considering stray inductances | |
Awwad et al. | Investigation of 1.2 kV SiC MOSFETs for hard-and soft-switching converters | |
Li et al. | A non-segmented PSpice model of SiC MOSFETs | |
Kang et al. | Mechanisms of asymmetrical turn-on and turn-off and the origin of dynamic C GD hysteresis for hard-switching superjunction MOSFETs | |
Khan et al. | Loss modeling for enhancement mode gallium nitride field efect transistor in power converter applications | |
Karlsson | The concept of IGBT modeling and the evaluation of the PSPICE IGBT model | |
Bai et al. | A novel model for MOSFET switching loss calculation | |
Beshir | Design and development of 20kw bidirectional dc-dc converter using silicon carbide technology | |
Huerner et al. | Method for extracting internal gate resistance of SiC MOSFETs from double-pulse measurements |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080327 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080904 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080930 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081105 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090602 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090602 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130703 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |