JP2006332374A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an economical semiconductor device having a large heat dissipation amount. <P>SOLUTION: This semiconductor device 1 comprises a silicon substrate 2 not packaged, and can be subjected to so-called flip-chip bonding. The silicon substrate 2 has a flat and nearly rectangular parallelepiped shape. The region to a fixed depth from the surface 2a of the silicon substrate 2 is a functional device forming region 3 wherein a functional device is formed. A plurality of bumps 4 connected to the functional device are formed at the predetermined positions on the surface 2a. Many linearly extending nearly parallel and nearly evenly spaced grooves 5 are formed in the underside 2b of the silicon substrate 2. A metal thin film is formed on the underside 2b of the silicon substrate 2. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体チップの裏面から主たる放熱が行われる半導体装置に関し、特に、フリップチップ接続される半導体装置に関する。   The present invention relates to a semiconductor device that mainly dissipates heat from the back surface of a semiconductor chip, and particularly to a flip-chip connected semiconductor device.

半導体装置の実装技術として、半導体チップをパッケージングしないで直接配線基板に接合する、いわゆるフリップチップ接続がある。このような半導体チップで発熱量が大きいものには、アルミニウムなどの金属からなるヒートシンクが取り付けられて用いられる。この場合、半導体チップで発生する熱はヒートシンクを介して良好に放散される。   As a semiconductor device mounting technique, there is a so-called flip chip connection in which a semiconductor chip is directly bonded to a wiring board without being packaged. Such a semiconductor chip that generates a large amount of heat is used with a heat sink made of a metal such as aluminum. In this case, the heat generated in the semiconductor chip is well dissipated through the heat sink.

ところが、ヒートシンクを取り付けると半導体装置のコストは高くなる。
そこで、この発明の目的は、放熱量が大きく安価な半導体装置を提供することである。
However, if a heat sink is attached, the cost of the semiconductor device increases.
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide an inexpensive semiconductor device that has a large heat dissipation amount.

上記の課題を解決するための請求項1記載の発明は、一方表面(2a)に、機能素子が形成され一定の厚さを有する機能素子形成領域(3)が形成されており、この一方表面とは異なる他方表面(2b)に、この他方表面側からの深さが上記機能素子形成領域が形成されている深さより浅い凹所(5,15)が形成されている半導体基板(2)を備えたことを特徴とする半導体装置(1,11)である。   In the invention according to claim 1 for solving the above-mentioned problem, a functional element forming region (3) having a constant thickness is formed on one surface (2a), and this one surface is formed. A semiconductor substrate (2) having a recess (5, 15) formed on the other surface (2b) different from the depth of the other surface (2b) shallower than the depth at which the functional element formation region is formed. A semiconductor device (1, 11) is provided.

なお、括弧内の数字は後述の実施形態における対応構成要素等を示す。以下、この項において同じ。
この発明に係る半導体装置は、半導体基板の一方表面に、機能素子形成領域に形成された機能素子に電気接続された外部接続用の電極(たとえば、バンプ状の電極)が形成されているものとすることができる。この場合、半導体基板の一方表面を配線基板に対向させて、外部接続用の電極を当該配線基板に形成された電極パッドなどに接合することにより、この半導体装置を当該配線基板に実装できる。この場合、半導体基板の他方表面、すなわち、凹所が形成された面が、配線基板側とは反対側に向けられる。
Numbers in parentheses indicate corresponding components in the embodiments described later. The same applies hereinafter.
In the semiconductor device according to the present invention, an external connection electrode (for example, a bump-like electrode) electrically connected to a functional element formed in the functional element formation region is formed on one surface of the semiconductor substrate. can do. In this case, the semiconductor device can be mounted on the wiring board by facing one surface of the semiconductor substrate to the wiring board and bonding an electrode for external connection to an electrode pad or the like formed on the wiring board. In this case, the other surface of the semiconductor substrate, that is, the surface on which the recess is formed is directed to the side opposite to the wiring substrate side.

凹所が形成されていることにより、半導体基板の他方表面の面積は、この他方表面が平坦な面にされている場合と比べて大きくなっているので、半導体基板で発生する熱は半導体基板の他方表面から良好に放散される。したがって、この半導体装置は、ヒートシンクを取り付けずに用いることができるので安価である。
特に、半導体基板が、シリコン(Si)、炭化珪素(SiC)、窒化ガリウム(GaN)などの熱伝導率が高い半導体材料からなる場合、半導体基板の他方表面から良好に放熱できる。
Since the recess is formed, the area of the other surface of the semiconductor substrate is larger than that in the case where the other surface is a flat surface. The other surface is well dissipated. Therefore, this semiconductor device is inexpensive because it can be used without attaching a heat sink.
In particular, when the semiconductor substrate is made of a semiconductor material having high thermal conductivity such as silicon (Si), silicon carbide (SiC), gallium nitride (GaN), etc., heat can be radiated from the other surface of the semiconductor substrate.

凹所は、たとえば、ドライエッチング(たとえば、反応性イオンエッチング)やエッチング液を用いたウェットエッチングにより形成することができる。
上記半導体基板の他方表面には、請求項2記載のように、上記凹所としての溝(5)が形成されていてもよい。この場合、上記半導体基板の上記他方表面には、複数の上記溝が形成されていてもよい。上記溝の幅は1μmないし100μmであることが好ましい。また、上記溝の深さは1μmないし100μmであることが好ましい。さらに、複数の上記溝が形成されている場合、隣接する2つの上記溝の間隔は1μmないし200μmであることが好ましい。
The recess can be formed by, for example, dry etching (for example, reactive ion etching) or wet etching using an etching solution.
A groove (5) as the recess may be formed on the other surface of the semiconductor substrate as described in claim 2. In this case, a plurality of the grooves may be formed on the other surface of the semiconductor substrate. The width of the groove is preferably 1 μm to 100 μm. The depth of the groove is preferably 1 μm to 100 μm. Further, when a plurality of the grooves are formed, the interval between two adjacent grooves is preferably 1 μm to 200 μm.

これにより、半導体基板の他方表面の面積を、この他方表面が平坦にされている場合と比べて著しく大きくすることができ、この他方表面からの放熱量を大きくすることができる。
また、隣接する2つの上記溝の間隔は2μmないし200μmであることが好ましい。これにより、半導体基板において、隣接する2つの溝の間の部分(以下、「リブ」という。)の強度を高くでき、リブが折れ難くすることができる。
Thereby, the area of the other surface of the semiconductor substrate can be remarkably increased as compared with the case where the other surface is flattened, and the amount of heat released from the other surface can be increased.
The interval between two adjacent grooves is preferably 2 μm to 200 μm. Thereby, in the semiconductor substrate, the strength of the portion between the two adjacent grooves (hereinafter referred to as “rib”) can be increased, and the rib can be hardly broken.

また、上記半導体基板の他方表面には、請求項3記載のように、上記凹所としての孔(15)が形成されていてもよい。この場合、上記半導体基板の上記他方表面には、複数の上記孔が形成されていてもよい。上記孔の幅(たとえば、上記半導体基板の面内の一方向に沿う長さ)は1μmないし100μmであることが好ましい。また、上記孔の深さは1μmないし100μmであることが好ましい。さらに、複数の上記孔が形成されている場合、隣接する2つの上記孔の間隔が1μmないし100μmであることが好ましい。   Further, a hole (15) as the recess may be formed on the other surface of the semiconductor substrate as described in claim 3. In this case, a plurality of the holes may be formed on the other surface of the semiconductor substrate. The width of the hole (for example, the length along one direction in the plane of the semiconductor substrate) is preferably 1 μm to 100 μm. The depth of the hole is preferably 1 μm to 100 μm. Furthermore, when a plurality of the holes are formed, the interval between two adjacent holes is preferably 1 μm to 100 μm.

この場合も、半導体基板の他方表面の面積を、この他方表面が平坦にされている場合と比べて著しく大きくすることができ、この他方表面からの放熱量を大きくすることができる。
半導体基板の他方表面の面積は、半導体基板を垂直に見下ろす他方表面の面積の2倍以上であることが好ましい。すなわち、他方表面の面積は、凹所が形成されていることにより、他方表面が平坦にされている場合と比べて、2倍以上にされていることが好ましい。
Also in this case, the area of the other surface of the semiconductor substrate can be remarkably increased as compared with the case where the other surface is flattened, and the amount of heat released from the other surface can be increased.
The area of the other surface of the semiconductor substrate is preferably at least twice the area of the other surface when the semiconductor substrate is viewed vertically. That is, the area of the other surface is preferably set to be twice or more compared to the case where the other surface is made flat by forming the recess.

請求項4記載の発明は、上記半導体基板の他方表面に上記半導体基板より熱伝導率が高い薄膜(7)が形成されていることを特徴とする請求項1ないし3のいずれかに記載の半導体装置である。
この発明によれば、半導体基板より熱伝導率が高い薄膜を介して半導体基板で発生した熱を良好に放散させることができるので、半導体基板の他方表面からの放熱量をさらに大きくできる。
The invention according to claim 4 is characterized in that a thin film (7) having a higher thermal conductivity than the semiconductor substrate is formed on the other surface of the semiconductor substrate. Device.
According to the present invention, the heat generated in the semiconductor substrate can be favorably dissipated through the thin film having a higher thermal conductivity than the semiconductor substrate, so that the heat radiation from the other surface of the semiconductor substrate can be further increased.

上記薄膜は、金属(たとえば、銀(Ag)、銅(Cu)、または金(Au))、ダイヤモンド、熱伝導率が高いセラミック(たとえば、窒化アルミニウム(AlN))などからなるものとすることができる。これにより、当該薄膜の熱伝導率を半導体基板の熱伝導率より高くすることができる。
上記薄膜は、凹所の内部では凹所の内壁面に沿って形成されていることが好ましい。この場合、半導体基板の他方表面の面積(上記薄膜の表面積)を大きく保つことができるので、この他方表面からの放熱量を大きくすることができる。
The thin film may be made of metal (for example, silver (Ag), copper (Cu), or gold (Au)), diamond, ceramic having high thermal conductivity (for example, aluminum nitride (AlN)), or the like. it can. Thereby, the thermal conductivity of the thin film can be made higher than the thermal conductivity of the semiconductor substrate.
The thin film is preferably formed along the inner wall surface of the recess inside the recess. In this case, since the area of the other surface of the semiconductor substrate (the surface area of the thin film) can be kept large, the heat radiation from the other surface can be increased.

このような薄膜は、蒸着またはスパッタリングにより形成できる。   Such a thin film can be formed by vapor deposition or sputtering.

以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図1は、本発明の第1の実施形態に係る半導体装置の構造を示す図解的な斜視図である。この半導体装置1はほぼ板状の形状を有しており、図1(a)は一方表面を臨む図であり、図1(b)は他方表面を臨む図である。
この半導体装置1は、パッケージングされていないシリコン(Si)基板2を含んでおり、いわゆるフリップチップ接続が可能である。シリコン基板2は、扁平なほぼ直方体の形状を有している。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic perspective view showing the structure of a semiconductor device according to the first embodiment of the present invention. The semiconductor device 1 has a substantially plate-like shape. FIG. 1 (a) is a view facing one surface, and FIG. 1 (b) is a view facing the other surface.
The semiconductor device 1 includes a silicon (Si) substrate 2 that is not packaged, and so-called flip chip connection is possible. The silicon substrate 2 has a flat and substantially rectangular parallelepiped shape.

シリコン基板2の一方表面(以下、「表面」という。)2aから1μmないし100μm(たとえば、10μm程度)の深さにわたる領域は、機能素子が形成された機能素子形成領域3となっている。機能素子形成領域3上の所定の位置には、外部接続用の電極として、機能素子に電気接続された複数のバンプ(金属電極)4が形成されている(図1(a)参照)。   A region extending from one surface (hereinafter referred to as “surface”) 2a to a depth of 1 μm to 100 μm (for example, about 10 μm) of the silicon substrate 2 is a functional element formation region 3 in which functional elements are formed. A plurality of bumps (metal electrodes) 4 that are electrically connected to the functional elements are formed at predetermined positions on the functional element forming region 3 as external connection electrodes (see FIG. 1A).

シリコン基板2の他方表面(表面2aとは反対側の面。以下、「裏面」という。)2bには、直線状に延びる多数の溝5が、互いにほぼ平行にほぼ同じ間隔で形成されている(図1(b)参照)。シリコン基板2をその厚さ方向に見下ろす平面視において、溝5はシリコン基板2の短辺に平行な方向に形成されている。隣接する2つの溝5の間は、溝5の底面から突出したリブ6となっている。溝5の幅W11は1μmないし100μmであり、溝5の深さD1は1μmないし100μmであり、隣接する2つの溝5の間隔W12、すなわち、リブ6の幅W2は1μmないし200μmである。 On the other surface (surface opposite to the front surface 2a; hereinafter referred to as “back surface”) 2b of the silicon substrate 2, a plurality of linearly extending grooves 5 are formed substantially in parallel with each other at substantially the same interval. (See FIG. 1 (b)). The groove 5 is formed in a direction parallel to the short side of the silicon substrate 2 in a plan view of the silicon substrate 2 looking down in the thickness direction. A rib 6 protruding from the bottom surface of the groove 5 is formed between two adjacent grooves 5. The width W 11 of the groove 5 is 1 μm to 100 μm, the depth D 1 of the groove 5 is 1 μm to 100 μm, and the interval W 12 between two adjacent grooves 5, that is, the width W 2 of the rib 6 is 1 μm to 200 μm. It is.

シリコン基板2の厚さは、たとえば、400μm程度であり、溝5は機能素子形成領域3に至らない深さを有している。すなわち、溝5は、機能素子形成領域3が形成されている深さより浅い深さを有する。機能素子形成領域3を除いたシリコン基板2の厚さは、たとえば、100μmないし400μm程度である。
このような構造により、シリコン基板2の裏面2bの面積は、裏面2bが平坦な面にされている場合と比べて著しく大きくなっている。リブ6の幅W12は2μmないし200μmであることが好ましく、これにより、リブ6の強度を高くすることができ、リブ6が折れ難くすることができる。
The thickness of the silicon substrate 2 is, for example, about 400 μm, and the groove 5 has a depth that does not reach the functional element formation region 3. That is, the groove 5 has a depth shallower than the depth in which the functional element formation region 3 is formed. The thickness of the silicon substrate 2 excluding the functional element formation region 3 is, for example, about 100 μm to 400 μm.
With such a structure, the area of the back surface 2b of the silicon substrate 2 is significantly larger than that when the back surface 2b is a flat surface. The width W 12 of the rib 6 is preferably 2 μm to 200 μm, whereby the strength of the rib 6 can be increased and the rib 6 can be hardly broken.

溝5は、平坦面を有するシリコン基板2の裏面2bを、ドライエッチング(たとえば、反応性イオンエッチング;RIE)またはエッチング液を用いたウェットエッチングすることにより形成できる。反応性イオンエッチングにより、たとえば、溝5の幅W11が2μm程度にまで微細化された場合でも、溝5の深さD1を60μm程度にまで深くできる。
図2は、シリコン基板2の裏面2b近傍を拡大して示す図解的な断面図である。
The groove 5 can be formed by dry etching (for example, reactive ion etching; RIE) or wet etching using an etchant on the back surface 2b of the silicon substrate 2 having a flat surface. By reactive ion etching, for example, even when the width W 11 of the groove 5 is reduced to about 2 μm, the depth D 1 of the groove 5 can be increased to about 60 μm.
FIG. 2 is an illustrative sectional view showing the vicinity of the back surface 2b of the silicon substrate 2 in an enlarged manner.

シリコン基板2の裏面2bには、金属薄膜7が形成されている。金属薄膜7は、たとえば、銀(Ag)、銅(Cu)、または金(Au)からなる。銀、銅、および金の熱伝導率はシリコンの熱伝導率より高いので、金属薄膜7の熱伝導率はシリコン基板2の熱伝導率より高くなっている。
金属薄膜7は、溝5の内部および外部を含むシリコン基板2の裏面2bを完全に覆うように形成されている。金属薄膜7は、溝5内では、溝5の内壁面に沿って形成されている。これにより、シリコン基板2の裏面2bの面積は大きく保たれている。
A metal thin film 7 is formed on the back surface 2 b of the silicon substrate 2. The metal thin film 7 is made of, for example, silver (Ag), copper (Cu), or gold (Au). Since the thermal conductivity of silver, copper and gold is higher than that of silicon, the thermal conductivity of the metal thin film 7 is higher than that of the silicon substrate 2.
The metal thin film 7 is formed so as to completely cover the back surface 2 b of the silicon substrate 2 including the inside and the outside of the groove 5. In the groove 5, the metal thin film 7 is formed along the inner wall surface of the groove 5. Thereby, the area of the back surface 2b of the silicon substrate 2 is kept large.

金属薄膜7は、たとえば、蒸着やスパッタリングにより形成できる。
この半導体装置1は、バンプ4を半田などにより配線基板に形成された電極パッドなどに接合して、フリップチップ接続可能である。これにより、機能素子形成領域3に形成された機能素子を、バンプ4を介して外部に電気接続できる。
シリコン基板2が配線基板にフリップチップ接続された状態で、シリコン基板2の裏面2bは、配線基板側とは反対側に向けられる。裏面2bは大きな面積を有しているので、シリコン基板2で発生する熱はシリコン基板2の他方表面から良好に放散される。半導体装置1が配線基板に実装された後、樹脂封止されない場合は、シリコン基板2の裏面2bから直接大気中に熱を放散させることができる。
The metal thin film 7 can be formed by, for example, vapor deposition or sputtering.
This semiconductor device 1 can be flip-chip connected by bonding bumps 4 to electrode pads formed on a wiring board by soldering or the like. As a result, the functional element formed in the functional element formation region 3 can be electrically connected to the outside via the bumps 4.
In a state where the silicon substrate 2 is flip-chip connected to the wiring substrate, the back surface 2b of the silicon substrate 2 is directed to the side opposite to the wiring substrate side. Since the back surface 2b has a large area, the heat generated in the silicon substrate 2 is dissipated well from the other surface of the silicon substrate 2. After the semiconductor device 1 is mounted on the wiring substrate, heat can be dissipated directly into the atmosphere from the back surface 2b of the silicon substrate 2 when resin sealing is not performed.

また、シリコン基板2の裏面2bにシリコン基板2より熱伝導率が高い金属薄膜7が形成されていることによっても、シリコン基板2の裏面2bからの放熱量は大きくなっている。
以上のことから、この半導体装置1は、ヒートシンクを取り付けずに用いることができるので安価である。すなわち、この半導体装置1は、放熱量が大きく安価である。また、この半導体装置1は、ヒートシンクを取り付ける必要がないことにより、小型化を図ることができる。
Further, the amount of heat released from the back surface 2b of the silicon substrate 2 is also increased by forming the metal thin film 7 having a higher thermal conductivity than that of the silicon substrate 2 on the back surface 2b of the silicon substrate 2.
From the above, this semiconductor device 1 is inexpensive because it can be used without attaching a heat sink. That is, the semiconductor device 1 has a large heat radiation amount and is inexpensive. Further, the semiconductor device 1 can be reduced in size because it is not necessary to attach a heat sink.

図3は、本発明の第2の実施形態に係る半導体装置の図解的な斜視図である。図1に示す半導体装置1の構成要素等に対応する構成要素等は、同一符号を付して説明を省略する。
この半導体装置11は、パッケージングされていないシリコン基板2を含んでおり、いわゆるフリップチップ接続が可能である。シリコン基板2は、扁平なほぼ直方体の形状を有している。
FIG. 3 is a schematic perspective view of a semiconductor device according to the second embodiment of the present invention. Components and the like corresponding to those of the semiconductor device 1 shown in FIG.
The semiconductor device 11 includes a silicon substrate 2 that is not packaged, and so-called flip chip connection is possible. The silicon substrate 2 has a flat and substantially rectangular parallelepiped shape.

シリコン基板2の裏面2bには、多数の孔15が形成されている。シリコン基板2をその厚さ方向に見下ろす平面視において、孔15はシリコン基板2の長辺および短辺に沿うように配列されている。また、シリコン基板2をその厚さ方向に見下ろす平面視において、各孔15は、いずれもほぼ正方形の形状を有しており、孔15の辺は、シリコン基板2の長辺または短辺とほぼ平行になっている。   A large number of holes 15 are formed in the back surface 2 b of the silicon substrate 2. The holes 15 are arranged along the long side and the short side of the silicon substrate 2 in a plan view looking down the silicon substrate 2 in the thickness direction. Further, in a plan view when the silicon substrate 2 is looked down in the thickness direction, each hole 15 has a substantially square shape, and the side of the hole 15 is substantially the long side or the short side of the silicon substrate 2. It is parallel.

孔15の幅W21(シリコン基板2の長辺方向に沿う長さ)は1μmないし100μmであり、孔15の深さD2は1μmないし100μmであり、隣接する2つの孔15の間隔W22は1μmないし100μmである。孔15は機能素子形成領域3に至らない深さを有している。すなわち、孔15は機能素子形成領域3が形成されている深さより浅い深さを有する。 The width W 21 of the hole 15 (the length along the long side direction of the silicon substrate 2) is 1 μm to 100 μm, the depth D 2 of the hole 15 is 1 μm to 100 μm, and the interval W 22 between two adjacent holes 15. Is 1 μm to 100 μm. The hole 15 has a depth that does not reach the functional element formation region 3. That is, the hole 15 has a depth shallower than the depth in which the functional element formation region 3 is formed.

このような構造によって、シリコン基板2の裏面2bの面積は、裏面2bが平坦な面にされている場合と比べて著しく大きくなっており、シリコン基板2で発生する熱を、裏面2bから良好に放散させることができる。したがって、この半導体装置11は、ヒートシンクを取り付けずに用いることができるので安価であるとともに、小型化を図ることができる。   With such a structure, the area of the back surface 2b of the silicon substrate 2 is significantly larger than when the back surface 2b is a flat surface, and the heat generated in the silicon substrate 2 can be improved from the back surface 2b. Can be dissipated. Therefore, since this semiconductor device 11 can be used without attaching a heat sink, it is inexpensive and can be miniaturized.

孔15は、平坦面を有するシリコン基板2の裏面2bを、ドライエッチング(たとえば、反応性イオンエッチング)またはエッチング液を用いたウェットエッチングすることにより形成できる。このような方法により、上記の大きさを有する孔15を形成できる。
シリコン基板2の裏面2bには、半導体装置1と同様の金属薄膜7(図2参照)が形成されていてもよい。これにより、シリコン基板2の裏面2bからの放熱量をさらに大きくすることができる。
The hole 15 can be formed by dry etching (for example, reactive ion etching) or wet etching using an etchant on the back surface 2b of the silicon substrate 2 having a flat surface. By such a method, the hole 15 having the above size can be formed.
A metal thin film 7 (see FIG. 2) similar to that of the semiconductor device 1 may be formed on the back surface 2b of the silicon substrate 2. Thereby, the heat dissipation from the back surface 2b of the silicon substrate 2 can be further increased.

本発明の実施形態の説明は以上の通りであるが、本発明は他の形態でも実施できる。たとえば、シリコン基板2の代わりに、炭化珪素(SiC)、または窒化ガリウム(GaN)からなる半導体基板が用いられてもよい。炭化珪素や窒化ガリウムは熱伝導率が大きいので、このような材料からなる半導体基板の裏面に、半導体装置1,11と同様の溝5や孔15を形成することにより、半導体基板の裏面から効率的に放熱されるようにすることができる。   Although the embodiments of the present invention have been described above, the present invention can be implemented in other forms. For example, instead of the silicon substrate 2, a semiconductor substrate made of silicon carbide (SiC) or gallium nitride (GaN) may be used. Since silicon carbide and gallium nitride have high thermal conductivity, by forming grooves 5 and holes 15 similar to those of the semiconductor devices 1 and 11 on the back surface of the semiconductor substrate made of such a material, efficiency can be improved from the back surface of the semiconductor substrate. Heat can be released.

また、シリコン基板2(半導体基板)の裏面2bには、金属以外の材料からなり、シリコン基板2(半導体基板)より熱伝導度が高い薄膜が形成されていてもよい。このような薄膜は、たとえば、ダイヤモンドや熱伝導率が高いセラミック(たとえば、窒化アルミニウム(AlN))からなるものとすることができる。
シリコン基板2の裏面2bには、溝5および孔15の双方が形成されていてもよい。また、すべての溝5や孔15が同じ幅W11,W21および同じ深さD1,D2を有している必要はなく、溝5または孔15ごとに幅W11,W21や深さD1,D2が異なっていてもよい。同様に、隣接する2つの溝5や孔15の間隔W12,W22は、異なっていてもよい。
Further, a thin film made of a material other than metal and having a higher thermal conductivity than the silicon substrate 2 (semiconductor substrate) may be formed on the back surface 2b of the silicon substrate 2 (semiconductor substrate). Such a thin film can be made of, for example, diamond or ceramic having high thermal conductivity (for example, aluminum nitride (AlN)).
Both the groove 5 and the hole 15 may be formed on the back surface 2 b of the silicon substrate 2. Moreover, it is not necessary that all the grooves 5 and holes 15 have the same width W 11, W 21 and same depth D 1, D 2, the width W 11 for each groove 5 or hole 15, W 21 and deep D 1 and D 2 may be different. Similarly, the intervals W 12 and W 22 between two adjacent grooves 5 and holes 15 may be different.

直線状に延びる溝5の代わりに、屈曲または湾曲して延びる溝が形成されていてもよい。半導体基板2を垂直に見下ろす平面視において、孔15の形状は正方形に限られず、長方形、三角形、円形、楕円形などであってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
Instead of the linearly extending groove 5, a groove extending in a bent or curved manner may be formed. In a plan view of the semiconductor substrate 2 looking down vertically, the shape of the hole 15 is not limited to a square, and may be a rectangle, a triangle, a circle, an ellipse, or the like.
In addition, various modifications can be made within the scope of the matters described in the claims.

本発明の第1の実施形態に係る半導体装置の図解的な斜視図である。1 is an illustrative perspective view of a semiconductor device according to a first embodiment of the present invention. リブ近傍を拡大して示す図解的な断面図である。It is an illustration sectional view expanding and showing the neighborhood of a rib. 本発明の第2の実施形態に係る半導体装置の図解的な斜視図である。FIG. 4 is a schematic perspective view of a semiconductor device according to a second embodiment of the present invention.

符号の説明Explanation of symbols

1,11 半導体装置
2 シリコン基板
2a 表面
2b 裏面
3 機能素子形成領域
5 溝
7 金属薄膜
15 孔
DESCRIPTION OF SYMBOLS 1,11 Semiconductor device 2 Silicon substrate 2a Front surface 2b Back surface 3 Functional element formation area 5 Groove 7 Metal thin film 15 Hole

Claims (4)

一方表面に、機能素子が形成され一定の厚さを有する機能素子形成領域が形成されており、この一方表面とは異なる他方表面に、この他方表面側からの深さが上記機能素子形成領域が形成されている深さより浅い凹所が形成されている半導体基板を備えたことを特徴とする半導体装置。   On one surface, a functional element is formed and a functional element forming region having a certain thickness is formed. On the other surface different from the one surface, the depth from the other surface side is the functional element forming region. A semiconductor device comprising a semiconductor substrate in which a recess shallower than a formed depth is formed. 上記半導体基板の他方表面に上記凹所としての溝が形成されていることを特徴とする請求項1記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a groove as the recess is formed on the other surface of the semiconductor substrate. 上記半導体基板の他方表面に上記凹所としての孔が形成されていることを特徴とする請求項1記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a hole as the recess is formed in the other surface of the semiconductor substrate. 上記半導体基板の他方表面に上記半導体基板より熱伝導率が高い薄膜が形成されていることを特徴とする請求項1ないし3のいずれかに記載の半導体装置。   4. The semiconductor device according to claim 1, wherein a thin film having a higher thermal conductivity than the semiconductor substrate is formed on the other surface of the semiconductor substrate.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017040646A1 (en) * 2015-08-31 2017-03-09 Texas Instruments Incorporated Semiconductor die substrate with integral heat sink
WO2020075221A1 (en) * 2018-10-09 2020-04-16 三菱電機株式会社 Semiconductor device
WO2024195783A1 (en) * 2023-03-20 2024-09-26 ソニーセミコンダクタソリューションズ株式会社 Semiconductor device

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62114451U (en) * 1986-01-10 1987-07-21
JPS63131555A (en) * 1986-11-20 1988-06-03 Mitsubishi Electric Corp Semiconductor device
JPH03165547A (en) * 1989-11-25 1991-07-17 Seiko Epson Corp Semiconductor device
JPH0677364A (en) * 1992-08-27 1994-03-18 Fujitsu Ltd Radiation fin
JPH07288299A (en) * 1994-02-23 1995-10-31 Nec Corp Semiconductor device
JPH0817975A (en) * 1994-06-28 1996-01-19 Hitachi Ltd Semiconductor device
JP2002246514A (en) * 2001-02-14 2002-08-30 Fuji Electric Co Ltd Semiconductor device
JP2003258165A (en) * 2002-03-05 2003-09-12 Toshiba Corp Semiconductor device
JP2004134480A (en) * 2002-10-09 2004-04-30 Seiko Epson Corp Semiconductor device and its manufacturing method
JP2004207538A (en) * 2002-12-25 2004-07-22 Sony Corp Semiconductor chip, semiconductor device and their manufacturing method

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62114451U (en) * 1986-01-10 1987-07-21
JPS63131555A (en) * 1986-11-20 1988-06-03 Mitsubishi Electric Corp Semiconductor device
JPH03165547A (en) * 1989-11-25 1991-07-17 Seiko Epson Corp Semiconductor device
JPH0677364A (en) * 1992-08-27 1994-03-18 Fujitsu Ltd Radiation fin
JPH07288299A (en) * 1994-02-23 1995-10-31 Nec Corp Semiconductor device
JPH0817975A (en) * 1994-06-28 1996-01-19 Hitachi Ltd Semiconductor device
JP2002246514A (en) * 2001-02-14 2002-08-30 Fuji Electric Co Ltd Semiconductor device
JP2003258165A (en) * 2002-03-05 2003-09-12 Toshiba Corp Semiconductor device
JP2004134480A (en) * 2002-10-09 2004-04-30 Seiko Epson Corp Semiconductor device and its manufacturing method
JP2004207538A (en) * 2002-12-25 2004-07-22 Sony Corp Semiconductor chip, semiconductor device and their manufacturing method

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017040646A1 (en) * 2015-08-31 2017-03-09 Texas Instruments Incorporated Semiconductor die substrate with integral heat sink
US9659844B2 (en) 2015-08-31 2017-05-23 Texas Instruments Incorporated Semiconductor die substrate with integral heat sink
WO2020075221A1 (en) * 2018-10-09 2020-04-16 三菱電機株式会社 Semiconductor device
WO2024195783A1 (en) * 2023-03-20 2024-09-26 ソニーセミコンダクタソリューションズ株式会社 Semiconductor device

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