JP2006313516A - ローダーを備えた組込みメモリーユニット構造および組込みメモリー装置のシステム構造および作動方法 - Google Patents

Abstract

【課題】メモリー装置において、ローダープログラムデータを保存するための、別体のメモリーユニットを不要とする。
【解決手段】複数のローダー・プログラム部がメインメモリー領域の異なったアドレス３０２に分散されて保存され、メインメモリー領域２１０において、複数のローダー・プログラム部が組み合わされてローダー・プログラムを構成する。ブートステージでローダー・プログラムを保存するためにローダーマッピング領域３００が用いられる。ブートシークエンスが始動すると、ローダーマッピング領域３００に保存されたオリジナル情報は一時的に一時的メモリー領域にバックアップされ、開放スペースはローダー・プログラムを保存するために使用される。ブートシークエンスが完了後、オリジナル情報が当初の位置に戻される。
【選択図】図３

Description

本発明は、組込みメモリー装置に関し、さらに詳しくは組込みメモリーユニットの構造、組込みメモリー装置のシステム構造および作動方法に関する。

近年、デジタル製品の用途、特にデジタル製品のモビリティについて膨大な研究および発展がなされ、情報保存用デジタル製品においてはメモリー装置が不可欠となってきている。したがって、携帯用デジタル装置をコンパクトなサイズとする要求に沿うためメモリー装置をより薄くより軽くなるように設計しなければならなくなっている。

図1は、従来の組込みメモリー装置のためのシステム構造のブロックダイアグラムを示す。図1において、組込みメモリー装置１００は、Ｉ²Ｃ（インター集積回路）ＵＳＢバスインターフェースを介して、たとえばパーソナルコンピュータ（ＰＣ）等の外部デジタル装置１０２に連結されている。組込みメモリー装置１００は、シリアルインターフェース１０４と、ＲＯＭ（リード・オンリー・メモリー）１０６と、プログラムを保存するためのバッファユニット１１２と、アプリケーション回路１１４と、マイクロコントローラユニット（ＭＣＵ）１０８と、メモリーメイン領域１１０と、メモリーメイン領域１１０中に構築された情報領域１１０ａとからなる。

メモリー装置１１０を外部デジタル装置１０２によって初期化した後、入力データをシリアルインターフェース１０４に入力し、シリアルインターフェース１０４によって入力データを指示信号に変換する。次に、データパスを２つの異なったパスに分割する。最初のパスでは、指示信号を直接ＭＣＵ１０８に入力し、第2のパスでは指示信号をプログラムが保存されているバッファユニット１１２に入力する。そして、ＲＯＭ１０６から得られるローダー・プログラムを入力データと変更すべきデータとによって駆動させることにより、ＭＣＵ１０８は作動結果を発生し、該作動結果をアプリケーション回路１１４に付与する。一方、バッファユニット１１２に保存されているプログラムデータおよびアプリケーション回路１１４によって提供されるローダー・プログラムの両方を付与して、メモリー装置１００のメモリーメイン領域１１０に対応するアドレスに変更データを焼き付け、メモリー装置１００を作動させるためのメインプログラムを変更してブートシークエンスを全体的に完結する。

図１の従来のメモリー装置１００の構造では、ローダーを別にＲＯＭ１０６へ保存している。先行技術では、ブートシークエンスによってローダーを組込みＲＯＭに書き込んで、次にメモリーあるいはバッファに保存されたプログラムをローダーで特定されたプログラムメモリー領域に移動させなければならない。データのアドレスを得るためにＲＯＭ１０６はアドレスデコーダを必要とするので、アドレスデコーダからの要請によりＲＯＭ１０６のサイズは不可避的に大きくなる。したがって、ＲＯＭ１０６のサイズは大きくなる。また、デコーダのサイズはメモリーユニットのサイズより大きくなる。さらに、アドレスのビット数が大きくなるほど、デコーダのサイズも大きくなることは明らかである。したがって、別体のＲＯＭ１０６がローダーを保存することを必要としている従来の装置１００では、ＲＯＭ１０６のサイズが大きくなることにより、製造コストが増大する。

したがって、本発明の目的は、ローダーのプログラムデータを保存するために別体のメモリーユニットを必要としない組込みメモリーユニット構造、組込みメモリー装置のシステム構造および組込みメモリー装置のシステム作動方法を提供することにある。ここで、メモリー装置は、例えばフラッシュメモリー装置とする。

本発明はローダーを備えた組込みメモリーユニット構造を提供するもので、該組込みメモリーユニット構造は、メインメモリー領域と、該メインメモリー領域内に含まれる情報領域と、メインメモリー領域の異なったアドレスに分散されて保存される複数のローダー・プログラム部であって、組み合わされてローダー・プログラムを構成する複数のローダー・プログラム部と、メインメモリー領域中で一時的メモリー領域として作動し、ブートステージでローダー・プログラムを一時的に保存するローダーマッピング領域とを少なくとも含む。ブートシークエンスを初期化するとき、ローダーマッピング領域中のオリジナル情報を一時的に一時的保存領域にバックアップし、開放したスペースを用いてローダー・プログラムを保存する。情報ブートシークエンスを完了した後、オリジナル情報は元の位置に戻されるようになっている。

本発明は、さらに組込みメモリー装置のシステム構造を提供するもので、該組込みメモリー装置のシステム構造は、メインプログラムとローダーとが保存されかつ該ローダーは複数のローダー・プログラム部に分割されかつ該メインプログラムに分散して保存されている組込みメモリーと、入力データを受領するシリアルインターフェースと、該シリアルインターフェースに電気的に接続されプログラムコードを保存するためのバッファーと、アプリケーション回路と、シリアルインターフェースと組込みメモリーユニットの両方に電気的に接続され組込みメモリーから得られたローダーをシリアルインターフェースの出力によって駆動させることによってデータを該アプリケーション回路に供与するマイクロコントローラユニット（ＭＣＵ）からなる組込みメモリー装置のシステム構造であって、該アプリケーション回路はバッファーと協働して組込みメモリーユニットにアクセスし、必要に応じてメインプログラムを変更するものである。

さらに、本発明は組込みメモリー装置のシステム作動方法を提供するもので、該組込みメモリー装置のシステム作動方法は、メインプログラムとローダー・プログラムとが保存され、該ローダー・プログラムは該メインプログラムに分散して保存されているメモリーユニットを設ける工程と、メモリーユニットからローダーマッピング領域を選択する工程と、該ローダーマッピング領域に保存したオリジナル情報を一時的メモリースペースにバックアップする工程と、該ローダーマッピング領域を用いて複数のプログラム部を組み合わせて完全なローダプログラミングとする工程と、マイクロコントローラユニット（ＭＣＵ）を用いて該メインプログラムの内容により該ローダー・プログラムを実行してブートシークエンスを完結する工程とからなり、メインプログラムをアップデートする必要がある場合には、メインプログラムを変更し、かつオリジナル情報を該ローダーマッピング領域に戻すことからなる。

本発明によれば、ローダーのプログラムデータが複数のデータ部に分割され、該複数のデータ部がメモリー装置中の複数の小さな領域に分散して保存されている。ローダーのプログラムデータを呼び出すとき、複数のデータ部は組み合わされてローダーの完全なプログラムデータを構成する。したがって、本発明によれば、ローダーのプログラムデータを保存するために別体のメモリーユニットを必要としない。

以下本発明に係わるローダーを備えた組込みメモリーユニット構造および組込みメモリー装置のシステム構造および作動方法を図面を参照しつつ説明する。

本発明をさらに理解をさせるため添付図面を本願に含め、同図面は本明細書の一部を構成するものとする。図面は、本発明の実施態様を説明するものであり、発明の記載と相まって本発明の原理を説明するために供する。

組込みメモリー装置のサイズを最小化するために、本発明は従来のＲＯＭ１０６を用いずにローダー・プログラムを保存するアイデアを開示する。ＲＯＭ１０６の代わりに、本発明では、ローダー・プログラムを複数のプログラム部に分割し、該複数のプログラム部をメモリー装置のメインプログラムに分散して保存している。メモリー装置を初期化するときに、複数のプログラム部をメモリー装置のローダーマッピング領域で組み合わせて完全なローダー・プログラムを構成する。以下に、本発明の特徴を説明するため、一実施態様を例として説明する。しかしながら、本発明は以下に記載する実施態様に限定されるものではない。

図２は、本発明の一実施態様に係る組込みメモリー装置のためのシステム構造のブロック図を模式的に示す。図３は本発明の一実施態様に係る組込みメモリー装置におけるメモリーユニットの構造図を示す。図3において、本発明により提供されるメモリーユニットの構造は、メインメモリー領域２１０と、情報領域（データブロック）３０４と、複数のローダー・プログラム部３０２ａ、３０２ｂ、３０２ｃと、ローダーマッピング領域３００とからなり、複数のローダー・プログラム部３０２ａ、３０２ｂ、３０２ｃは組み合わされてローダー・プログラム３０２を構成する。ここで、ローダーマッピング領域３００は、ブートステージの間にローダー・プログラムを一時的に保存する一時的メモリー領域である。メモリーユニットの構造および作動を以下に詳細に述べる。

まず図２において、メモリー装置は、例えばパーソナルコンピュータ（ＰＣ）２０２等の外部デジタル装置からＩ²Ｃ（インター集積回路）ＵＳＢバスインターフェースを介して入力信号を受領するシリアルインターフェース２０４を含む。外部入力信号はシリアルインターフェース２０４によって受けられ、ブートシークエンスを始動させ入力信号を指示信号に変換する。次に、データパスを２つの異なったパスに分割する。第１のパスでは、指示信号を直接ＭＣＵ２０８入力し、第２のパスでは、指示信号をプログラムが保存されているバッファユニット２１２に入力する。その後、入力データおよび変更データによってメモリーユニットから得られたローダー・プログラム２１０ａを駆動さることによって、ＭＣＵ２０８は作動結果を発生しアプリケーション回路２１４に供給する。その後で、バッファーユニット２１２に保存してあるプログラムデータおよびアプリケーション回路２１４によって供給されるローダー・プログラム２１０ａの両方を付与して、変更データをメモリー装置２００の中のメインメモリー領域２１０に対応するアドレスに焼き付け、メモリー装置２００を作動させるメインプログラムに変更を加えてブートシークエンスを完了させる。

図３に言及するに、物理的作動については、ブートシークエンスが初期化された時あるいはメインプログラムが変更される時に、シリアルインターフェース２０４を介して第１の指示信号が入力されて予めインストールされたプログラムを実行し、ローダーマッピング領域３００に保存されたオリジナル情報を一時的メモリースペース（図示せず）に一時的にバックアップする。ここで、ローダーマッピング領域３００はメモリーメイン領域２１０中の特定の領域あるいはランダムに選択した領域とすることができる。しかしながら、該領域は、ローダー・プログラムを含む領域とすべきではない。次に、第２の指示信号が発生され、ローダー部３０２ａ、３０２ｂ、３０２ｃをローダーマッピング領域３００に移動させ、該領域３００では該複数のプログラム部を組み合わせて完全なローダー・プログラムを構成するようになっている。本実施態様では、ローダーはシリアルデータデコーダ、プログラムタイミングコントローラ、データシフトコントローラあるいは他の部品とすることができる。さらに、複数のローダー部は上述の分割ユニットを用いる場合に限定されない。実際、例えば、複数のローダー部を適当に分割することができるが、完全なシリアルデータデコーダに限定されるものではない。一般に、メモリーを組み立てる場合に、予め複数のローダー部を複雑にメインプログラムに焼付けている。

次に、別の指示が出され、ＭＣＵ２０８に対して変更すべきプログラムが保存されている領域に保存されているデータを削除するよう指示する。さらに、ローダープロセスを実行して内部アプリケーション回路２１４に通知しプログラムを制御する制御シグナルを出させる。最後に、ブートシークエンスあるいはメインプログラムの変更作動を完了する。一方、一時的にレジスターに保存されているオリジナル情報は、ローダーマッピング領域３００に戻され、そのオリジナル状態に復帰させる。しかしながら、ローダーマッピング領域３００に保存したオリジナルデータが空の場合には、ローダーマッピング領域３００中に保存されているローダー情報を直接削除可能となっている。あるいは、ローダーマッピング領域３００のローダー情報を一時的に保存して必要に応じて後に空としてもよい。また、レジスターをメモリーユニット２１０以外の他のレジスターとすることもできる。メモリーユニット２１０は一般に情報領域を含む。さらに、上記メインプログラムおよび情報領域は当業者にはよく知られているメモリー装置の基本構成要素であるので、詳細についてはここでは省略する。

本発明で提供するメモリー装置に対するシステム作動方法は、以下の工程からなる。第1に、メモリーユニット２１０を準備する。メモリーユニット２１０には、ローダー・プログラム３０２が保存され、ローダー・プログラム３０２は複数のローダー・プログラム部３０２ａ、３０２ｂ、３０２ｃに分割され、複数のローダー・プログラム部はメモリーユニット２１０のメインプログラムに分散して保存される。さらに、ローダーマッピング領域２１０ａはメモリーユニットから選択され、ローダーマッピング領域２１０ａに保存されているオリジナル情報は一時メモリースペースにバックアップされる。その後、ローダー・プログラム３０２ａ、３０２ｂ、３０３ｃはローダーマッピング領域２１０ａで組み合わされ、ローダー・プログラムを構成する。さらに、ＭＣＵ２０８は、メインプログラムの内容によってローダー・プログラムを駆動し、ブートシークエンスを実行し完結させる。一方、メインプログラムをアップデートする必要があれば、メインプログラムを変更する。最後に、バックアップオリジナル情報をローダーマッピング領域に戻す。

本発明を特定の実施例に関して説明をしたが、上記実施態様に対して、本発明の精神を逸脱することなく変更を加えることができることは当業者には明らかであろう。したがって、本発明の範囲は、発明の詳細な説明ではなく特許請求の範囲によって特定される。

従来の組込みメモリー装置のためのシステム構造のブロック図を模式的に示す。 本発明の一実施態様にかかる内蔵メモリー装置のためのシステム構造のブロック図を模式的に示す。 本発明の別の実施態様にかかる内蔵メモリー装置のためのシステム構造のブロック図を模式的に示す。

符号の説明

２００・・・メモリー装置
２０２・・・パーソナル・コンピュータ
２０４・・・シリアルインターフェース
２０８・・・MCU
２１０・・・メインメモリー領域
２１０a・・・ローダー・プログラム
２１２・・・バッファユニット
２１２ａ・・・ローダー・プログラム
２１４・・・アプリケーション回路
３００・・・ローダーマッピング領域
３０２・・・ローダー・プログラム領域
３０２ａ・・・デコード課シリアルデータプログラム
３０２ｂ・・・コード化プログラム
３０２ｃ・・・ローダーの他の関連プログラム

Claims (14)

1. メインメモリー領域と、
   該メインメモリー領域内に含まれる情報領域と、
   メインメモリー領域の異なったアドレスに分散されて保存される複数のローダー・プログラム部であって、組み合わされてローダー・プログラムを構成する複数のローダー・プログラム部と、
   メインメモリー領域中で一時的メモリー領域として作動し、ブートステージでローダー・プログラムを一時的に保存するローダーマッピング領域とを少なくとも含む、ローダーを備えた組込みメモリーユニット構造。
2. ブートステージの間に、ローダーマッピング領域中に保存されたオリジナル情報が一時的メモリースペースに一時的にバックアップされ、開放されたスペースがローダー・プログラムを保存するために使用され、ブートステージが完了した時に、オリジナルデータがローダーマッピング領域に戻される、請求項１に記載のローダーを備えた組込みメモリーユニット構造。
3. 複数のローダー・プログラム部はメインメモリー領域のメインプログラム中にあらかじめ焼き付けられている請求項１または２に記載のローダーを備えた組込みメモリーユニット構造。
4. 複数のローダー・プログラム部は少なくとも一つのシリアルデータデコーダと、プログラムタイミングコントローラと、データシフトコントローラとからなる、請求項１乃至３のいずれかに記載のローダーを備えた組込みメモリーユニット構造。
5. メインプログラムとローダーとが保存されかつ該ローダーは複数のローダー・プログラム部に分割されかつ該メインプログラムに分散して保存されている組込みメモリーと、
   入力データを受領するシリアルインターフェースと、
   該シリアルインターフェースに電気的に接続されプログラムコードを保存するためのバッファーと、
   アプリケーション回路と、
   シリアルインターフェースと組込みメモリーユニットの両方に電気的に接続され組込みメモリーから得られたローダーをシリアルインターフェースの出力によって駆動させることによってデータを該アプリケーション回路に供与するマイクロコントローラユニット（ＭＣＵ）からなる組込みメモリー装置のシステム構造であって、
   該アプリケーション回路はバッファーと協働して組込みメモリーユニットにアクセスし、必要に応じてメインプログラムを変更する、組込みメモリー装置のシステム構造。
6. 前記組込みメモリーユニットは、メインメモリー領域と、
   該メインメモリー領域内に含まれる情報領域と、
   メインメモリー領域の異なったアドレスに分散されて保存される複数のローダー・プログラム部であって、組み合わされてローダー・プログラムを構成する複数のローダー・プログラム部と、
   メインメモリー領域中で一時的メモリー領域として作動しブートステージでローダー・プログラムを一時的に保存するローダーマッピング領域とを少なくとも含む、請求項５に記載の組込みメモリー装置のシステム構造。
7. ブートステージの間に、ローダーマッピング領域中に保存されたオリジナル情報が一時的メモリースペースに一時的にバックアップされ、開放されたスペースがローダー・プログラムを保存するために使用され、ブートステージが完了した時に、オリジナルデータがローダーマッピング領域に戻される、請求項６に記載のローダーを備えた組込みメモリー装置のシステム構造。
8. 複数のローダー・プログラム部はメインメモリー領域のメインプログラム中に予め焼き付けられている、請求項６または７に記載のローダーを備えた組込みメモリー装置のシステム構造。
9. 複数のローダー・プログラム部は少なくとも一つのシリアルデータデコーダと、プログラムタイミングコントローラと、データシフトコントローラとからなる、請求項６乃至８のいずれかに記載のローダーを備えた組込みメモリー装置のシステム構造。
10. メインプログラムとローダー・プログラムとが保存され、該ローダー・プログラムは該メインプログラムに分散して保存されているメモリーユニットを設け、
    メモリーユニットからローダーマッピング領域を選択し、
    該ローダーマッピング領域に保存したオリジナル情報を一時的メモリースペースにバックアップし、
    該ローダーマッピング領域を用いて複数のプログラム部を組み合わせて完全なローダプログラミングとし、
    マイクロコントローラユニット（ＭＣＵ）を用いて該メインプログラムの内容により該ローダー・プログラムを実行してブートシークエンスを完結し、メインプログラムをアップデートする必要がある場合には、メインプログラムを変更し、かつ
    オリジナル情報を該ローダーマッピング領域に戻すことからなる、組込みメモリー装置のシステム作動方法。
11. 前記選択されたロードマッピング領域は該複数のプログラムを保存する領域以外の特定の領域に位置決めされる、請求項１０の組込みメモリー装置のシステム作動方法。
12. 前記選択されたロードマッピング領域は該複数のプログラムを保存する領域以外のランダムに選択された領域に位置決めされる、請求項１０の組込みメモリー装置のシステム作動方法。
13. 前記複数のローダー・プログラム部は少なくとも一つのシリアルデータデコーダと、プログラムタイミングコントローラと、データシフトコントローラとからなる、請求項１０乃至１２のいずれかに記載の組込みメモリー装置のシステム作動方法。
14. 前記ローダー・プログラムの複数のプログラム部はメモリーユニットに予め焼き付けられている、請求項１０乃至１３のいずれかに記載の組込みメモリー装置のシステム作動方法。
    
    

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