JP2006011533A - メモリカード、半導体装置、及び半導体メモリの制御方法 - Google Patents
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Abstract
【解決手段】第1のテーブル31及び第2のテーブル32は、ホストが想定しているフラッシュメモリにおけるアドレスと実際に使用するフラッシュメモリにおけるアドレスとの全ての対応付けのうち、一部の対応付けを示すアドレス変換情報である。これら第1のテーブル31及び第2のテーブル32を参照することにより、ホスト20が想定しているフラッシュメモリにおける所定のアドレス範囲に含まれる個々の物理ブロックアドレスxPBAもしくは論理ブロックアドレスxLBAが、実際に使用するフラッシュメモリ上のどの物理アドレスPBAに対応するのかを導き出すことができるようになっている。
【選択図】 図11
Description
図1は、本発明の一実施形態に係るメモリカードに搭載されるデバイス類の概略構成を示す斜視図である。
本実施形態に係るメモリカード1は、図示のように、PCB(Printed Circuit Board)基板2上にNAND型フラッシュメモリ3及びコントローラ4が配置されたものとなっている。上記コントローラ4には、CPU(Central Processing Unit)8やROM(Read-Only Memory)9などの機能ブロックが搭載されている。各デバイスの詳細については後で述べる。なお、NAND型フラッシュメモリ3は、1つのメモリセルに1ビットの情報を記憶する2値メモリであっても良いし、1つのメモリセルに1ビットより多い情報(例えば2ビット)を記憶する多値メモリであっても良い。また、図1では、PCB(Printed Circuit Board)基板2上にNAND型フラッシュメモリ3及びコントローラ4が配置された場合を示したが、NAND型フラッシュメモリ3及びコントローラ4は、同一のLSI(Large-scale Integration)基板上に配置されても良い。
ホスト20が想定しているフラッシュメモリでは、各ページは528Byte(512Byte分のデータ記憶部+16Byte分の冗長部)を有しており、32ページ分が1つの消去単位(即ち、16kByte+0.5kByte(ここで、kは1024))となる。以下では、このようなフラッシュメモリを搭載したカードを、「小ブロックカード」と称す場合がある。
ホスト20側から送られてくるコマンドのパケットは、図5(a)に示されるように、コマンド種別情報(ここでは「書込」),アドレス(物理ブロックアドレス),データ(コンテンツなどの実データ及び付随データ(512Byte+16Byte))といった各種情報を含んでいる。
このようなフォーマットのパケットにおいては、図5(b)に示されるように、付随データ16Byte中の所定の位置に小ブロックカードの「論理ブロックアドレス」(アクセス対象となる16kByteブロックに対応する論理アドレス)が配置されている。大ブロックカードは、コマンド種別情報,物理ブロックアドレス,データを取得するほか、特に上記「論理ブロックアドレス」を取得する。なお、この「論理ブロックアドレス」は、読出コマンドの場合には付加されない。
ホスト20側(同図の左側)では、小ブロックカードの論理アドレスに基づく16kByteブロック単位のシーケンシャルな書込操作の発生時に、小ブロックカードの物理ブロックアドレスによる16kByteブロック単位のランダムな書込操作を行う。
大ブロックカードでは、消去単位である256kByte物理ブロックの中に、ホスト20側が管理する単位である16kByteに相当するデータを書き込むためのブロック(以下、ホスト管理ブロックと称す)が16個分含まれている。データ書込の際には、小ブロックカードの論理ブロックアドレスの順に個々のデータが配置される。
図8のブロックフォーマットは、図7のブロックフォーマットに比べると、各ページにおけるECC0,ECC1,ECC2の領域の配置位置が異なる。ただし、各ページにおけるユーザデータの記憶容量は、図7のブロックフォーマットと図8のブロックフォーマットとでは同じである。即ち、図7のブロックフォーマットでは、各ページに2048Byte(512Byte+512Byte+512Byte+512Byte)の記憶領域が設けられており、図8のブロックフォーマットでは、各ページに2048Byte(518Byte+518Byte+518Byte+494Byte)の記憶領域が設けられている。以下では、図8のブロックフォーマットを採用した場合を前提にして説明を行う。
第1のテーブル31及び第2のテーブル32は、ホスト20が想定しているフラッシュメモリにおけるアドレスと実際に使用するフラッシュメモリ(即ち、フラッシュメモリ3)におけるアドレスとの全ての対応付けのうち、一部の対応付けを示すアドレス変換情報である。これら第1のテーブル31及び第2のテーブル32を参照することにより、ホスト20が想定しているフラッシュメモリにおける所定のアドレス範囲に含まれる個々の物理ブロックアドレスもしくは論理ブロックアドレスが、フラッシュメモリ3上のどの物理アドレスに対応するのかを導き出すことができるようになっている。
データブロック(1物理ブロック分)は、前述の図8においても示したように128個のデータページで構成される。このようなデータブロックは、フラッシュメモリ3上に複数個存在し、ユーザデータ(ユーザが読み書きすることが可能な文書、静止画、動画などのデータ)を記憶するために使用される。なお、個々のデータブロックにおける例えば最終データページ中の所定領域には、当該データブロックのPBAに対応するxPBA及びxLBAの情報が記憶される。その詳細については、後で述べる。
CPU8は、ホスト20から送られてくるライトコマンド及びライトアドレスxPBAを取得する(ステップA1,A2)、当該ライトアドレスが現在のアドレス変換テーブルが対応できるゾーンに属するものであるか否かを、第1のテーブル31を参照して判定する(ステップA3)。
CPU8は、ホスト20から送られてくるリードコマンド及びリードアドレスxPBAを取得する(ステップB1,B2)、ビジー信号をアサートし(ステップB3)、当該リードアドレスが現在のアドレス変換テーブルが対応できるゾーンに属するものであるか否かを、第1のテーブル31を参照して判定する(ステップB4)。
CPU8は、フラッシュメモリ3上の集中管理ブロックに含まれる個々の管理ページ1,2,3,…に対し、順番に、以下に説明する共通のルーチンを実行する(Page loopを実行する)(ステップC11)。このPage loopの中では、CPU8は、集中管理ブロックから個々の管理ページを順に読み出し(ステップC12)、各管理ページに含まれる個々のカラム0,1,2,…,2047に対し、順番に、以下に説明する共通のルーチンを実行する(Column loopを実行する)(ステップC13)。
Claims (10)
- 第1の消去ブロックサイズを有する第1の半導体メモリにおけるアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する第2の半導体メモリにおけるアドレスとの全ての対応付けのうち、一部の対応付けを示すアドレス変換情報を揮発性メモリに記憶し、当該情報を用いてアドレス変換処理を行うことを特徴とする半導体装置。
- 第1の消去ブロックサイズを有する第1の半導体メモリにおけるアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する第2の半導体メモリにおけるアドレスとの全ての対応付けのうち、一部の対応付けを示すアドレス変換情報を揮発性メモリに記憶させるコントローラと、
前記第2の消去ブロックサイズを有する不揮発性メモリとを具備し、
前記コントローラは、前記不揮発性メモリに対するアクセスを実行する際に、前記アドレス変換情報を用いてアドレス変換処理を行うことを特徴とするメモリカード。 - 前記アドレス変換情報は、前記第1の半導体メモリにおける所定のアドレス範囲に含まれる個々の物理アドレスもしくは論理アドレスが、前記第2の半導体メモリ上のどの物理アドレスに対応するのかを導き出すことが可能な情報であることを特徴とする請求項2に記載のメモリカード。
- 前記アドレス変換情報は、
前記第1の半導体メモリにおける全物理アドレスの一部と当該第1の半導体メモリにおける全論理アドレスの一部との対応関係を示す第1のテーブルと、
前記第1の半導体メモリにおける前記全論理アドレスの一部と前記第2の半導体メモリにおける全物理アドレスの一部との対応関係を示す第2のテーブルと、
を含むことを特徴とする請求項3に記載のメモリカード。 - 第1の半導体メモリにおける第1のアドレスと第2の半導体メモリにおける第2のアドレスとの対応付けを管理するコントローラと、
前記第2のアドレスを有する不揮発性メモリとを具備し、
前記不揮発性メモリは、
当該不揮発性メモリ上における個々の物理アドレスがそれぞれ所定のアドレス範囲に該当するか否かを示す第1の管理情報を、当該不揮発性メモリ上の特定の管理情報記憶領域に一括して記憶しており、
当該不揮発性メモリにおける個々の物理アドレスがそれぞれ前記第1の半導体メモリ上のどの物理アドレス及び論理アドレスに対応するのかを示す第2の管理情報を、当該不揮発性メモリにおける個々の物理アドレスにそれぞれ対応する個々のデータ記憶領域に記憶していることを特徴とするメモリカード。 - 前記コントローラは、前記不揮発性メモリに記憶されている前記第1の管理情報及び前記第2の管理情報を参照することによって揮発性メモリ上にアドレス変換情報を作成することを特徴とする請求項5に記載のメモリカード。
- 第1の消去ブロックサイズを有する第1の半導体メモリにおけるアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する第2の半導体メモリにおけるアドレスとの全ての対応付けのうち、一部の対応付けを示すアドレス変換情報を揮発性メモリに記憶し、
前記アドレス変換情報を用いてアドレス変換処理を行うことを特徴とする半導体メモリの制御方法。 - 前記アドレス変換情報は、前記第1の半導体メモリにおける所定のアドレス範囲に含まれる個々の物理アドレスもしくは論理アドレスが、前記第2の半導体メモリ上のどの物理アドレスに対応するのかを導き出すことが可能な情報であることを特徴とする請求項7に記載の半導体メモリの制御方法。
- 前記第2の半導体メモリ上における個々の物理アドレスがそれぞれ前記所定のアドレス範囲に該当するか否かを示す第1の管理情報を、前記第2の半導体メモリ上の特定の管理情報記憶領域に一括して記憶させると共に、
前記第2の半導体メモリにおける個々の物理アドレスがそれぞれ前記第1の半導体メモリ上のどの物理アドレス及び論理アドレスに対応するのかを示す前記第2の管理情報を、前記第2の半導体メモリにおける個々の物理アドレスにそれぞれ対応する個々のデータ記憶領域に記憶させることを特徴とする請求項8に記載の半導体メモリの制御方法。 - 前記第2の半導体メモリ上に記憶されている前記第1の管理情報及び第2の管理情報を参照することによって前記揮発性メモリ上に前記アドレス変換情報を作成させることを特徴とする請求項9に記載の半導体メモリの制御方法。
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