JP2006303477A - 記憶素子、記憶装置および半導体装置 - Google Patents

Abstract

【課題】製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶装置及びそれを有する半導体装置を提供することを目的とする。また、信頼性が高く、安価な不揮発の記憶装置及び半導体装置の提供を課題とする。
【解決手段】第１の導電層と、第２の導電層と、第１の導電層に接する厚さ０．１ｎｍ以上４ｎｍ以下の第１の絶縁層と、第１の導電層及び第１の絶縁層並びに第２の導電層に挟持される有機化合物層とを有する記憶素子である。
【選択図】図１

Description

本発明は、記憶素子および当該記憶素子を備えた記憶装置、及び半導体装置に関する。

近年、絶縁表面上に複数の回路が集積され、様々な機能を有する半導体装置の開発が進められている。また、アンテナを設けることにより、無線によるデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置は、無線チップ（ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）ともよばれる）タグとよばれ、既に一部の市場で導入されている。

現在実用化されているこれらの半導体装置の多くは、Ｓｉ等の半導体基板を用いた回路（ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとも呼ばれる）とアンテナとを有し、当該ＩＣチップは記憶回路（メモリとも呼ぶ）や制御回路等から構成されている。特に多くのデータを記憶可能な記憶回路を備えることによって、より高機能で付加価値が高い半導体装置の提供が可能となる。また、これらの半導体装置は低コストで作製することが要求されており、近年、記憶回路等に有機化合物を用いた有機メモリ等の開発が行われている（例えば特許文献１）。
特開２００２−２６２７７号公報

記憶回路としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリなどが挙げられる。このうち、ＤＲＡＭ、ＳＲＡＭは揮発性の記憶回路であり、電源をオフするとデータが消去されてしまうため、電源をオンする度にデータを書き込む必要がある。ＦｅＲＡＭは不揮発性の記憶回路であるが、強誘電体層を含む容量素子を用いているため、作製工程が増加してしまう。マスクＲＯＭは、簡単な構造であるが、製造工程でデータを書き込む必要があり、追記することはできない。ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリは、不揮発性の記憶回路ではあるが、２つのゲート電極を含む素子を用いているため、作製工程が増加してしまう。

一方、有機化合物を用いた記憶素子は、一対の電極間に有機化合物を設けて記憶素子を形成するが、有機化合物層を厚く形成した場合、電流が流れにくくなり書き込み電圧が上昇する。逆に、書き込み電圧を下げるために有機化合物層を薄く形成した場合、初期状態において電極間でショート（短絡）する場合がある。これらの結果、記憶装置及び半導体装置の信頼性の低下を招くおそれがある。

上記問題を鑑み、本発明は、製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶素子および当該記憶素子を有する記憶装置及び半導体装置を提供することを目的とする。また、信頼性が高く、安価な記憶装置及び半導体装置の提供を課題とする。

本発明の一は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層に挟持される有機化合物層と、前記第１の導電層と前記第２の導電層に間に設けられ、前記第１の導電層に接する厚さ０．１ｎｍ以上４ｎｍ以下の第１の絶縁層と、を有することを特徴とする記憶素子である。

また、本発明の一は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層に挟持される有機化合物層と、前記第１の導電層と前記第２の導電層に間に設けられ、前記第１の導電層に接する厚さ０．１ｎｍ以上４ｎｍ以下の第１の絶縁層と、前記第１の導電層と前記第２の導電層に間に設けられ、前記第２の導電層に接する厚さ０．１ｎｍ以上４ｎｍ以下の第２の絶縁層と、を有することを特徴とする記憶素子である。

第１及び第２の絶縁層は、図３（Ａ）に示すように不均一な形状がランダムに分散する非連続層であっても良い。また、図３（Ｂ）に示すように縞状の非連続層であってもよい。縞状の非連続層としては、非連続層の幅および隣接する非連続層の間隔が等しくともよい。また、非連続層の幅および隣接する非連続層の間隔が異なっていてもよい。また、図３（Ｃ）に示すように網状の非連続層であってもよい。

また、第１及び第２の絶縁層は、図１（Ｃ）に示すように少なくとも第１の導電層表面を覆う連続層であってもよい。さらには、図１（Ｄ）に示すように凹凸を有してもよい。代表的には、第１の絶縁層または第２の絶縁層と、有機化合物層との界面が凹凸を有していてもよい。また、第１の絶縁層と第１の導電層の界面、または第２の絶縁層と第２の導電層の界面が凹凸を有していてもよい。

また、本発明の一は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層に挟持される有機化合物層と、前記第１の導電層と前記第２の導電層に間に設けられ、前記第１の導電層に接する直径０．１ｎｍ以上４ｎｍ以下の絶縁性粒子と、を有することを特徴とする記憶素子である。

また、本発明の一は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層に挟持される有機化合物層と、前記第１の導電層と前記第２の導電層に間に設けられ、前記第１の導電層に接する直径０．１ｎｍ以上４ｎｍ以下の第１の絶縁性粒子と、前記第１の導電層と前記第２の導電層に間に設けられ、前記第２の導電層に接する直径０．１ｎｍ以上４ｎｍ以下の第２の絶縁性粒子と、を有することを特徴とする記憶素子である。

本発明の記憶素子の有機化合物層は、電子輸送材料又はホール輸送材料を用いて形成される。また、電圧印加による抵抗値の変化により、データの書き込みをする。また、書き込み後の記憶素子は、対となる第１の導電層及び第２の導電層の一部が接続されている。さらには、第１の導電層又は第２の導電層に接続するダイオードを有してもよい。

また、本発明の一は、上記記憶素子がマトリックス状に配置されたメモリセルアレイ及び書き込み回路を有することを特徴とする記憶装置である。

メモリセルアレイ及び書き込み回路は、ガラス基板もしくは可撓性基板上に設けられており、書き込み回路は薄膜トランジスタで形成されていてもよい。また、メモリセルアレイ及び書き込み回路は、単結晶半導体基板上に設けられており、書き込み回路は電界効果トランジスタで形成されてもよい。

また、本発明の一は、上記記憶素子と、記憶素子に接続する第１のトランジスタと、アンテナとして機能する導電層と、導電層に接続する第２のトランジスタと、を有することを特徴とする半導体装置である。

上記半導体装置において、第１のトランジスタ、第２のトランジスタ、記憶素子、及びアンテナとして機能する導電層は、第１の基板上に形成されていてもよい。また、第１のトランジスタは第１の基板上に形成され、記憶素子は第２の基板上に形成され、第１のトランジスタのソース配線又はドレイン配線として機能する導電層と記憶素子とは、導電性粒子を介して接続されていてもよい。また、第２のトランジスタは第１の基板上に形成され、アンテナとして機能する導電層は第２の基板上に形成され、第２のトランジスタのソース配線又はドレイン配線として機能する導電層とアンテナとして機能する導電層とは、導電性粒子を介して接続されていてもよい。

また、本発明の第１の絶縁層及び第２の絶縁層の膜厚は、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ、原子間力顕微鏡 ）、ＤＦＭ（ｄｙｎａｍｉｃ ｆｏｒｃｅ ｍｉｃｒｏｓｃｏｐｅ）、ＭＦＭ（Ｍａｇｎｅｔｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ、磁気力顕微鏡）、ＥＦＭ（Ｅｌｅｃｔｒｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ、電気力顕微鏡）、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ、透過型電子顕微鏡）等によって測定することができる。

本発明を用いることによって、チップ製造時以外にデータの書き込み（追記）が可能であり、書き換えによる偽造を防止すること可能な半導体装置を得ることができる。また、本発明の記憶素子は、厚さが４ｎｍ以下、好ましくは２ｎｍ以下の絶縁層を導電層に接するように導電層と有機化合物層との間に設けることにより、当該絶縁層にトンネル電流が流れるため、記憶素子の書き込み時の印加電圧及び電流値のばらつきを低減することが可能である。また、厚さが４ｎｍ以下、好ましくは２ｎｍ以下の絶縁層を導電層に接するように導電層と有機化合物層との間に設けることにより、トンネル効果による電荷注入性が上昇し、有機化合物層の膜厚を厚くすることが可能であり、初期状態でのショートを防止することが可能である。この結果、記憶装置及び半導体装置の信頼性を向上させることが可能である。さらには、本発明の記憶装置及び半導体装置は、一対の導電層間に有機化合物層が挟まれた単純な構造の記憶素子を有するため、安価な記憶装置及び半導体装置を提供することができる。

本発明の実施の形態について図面を参照して説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。

（実施の形態１）
本実施の形態では、本発明の記憶装置が有する記憶素子の構成例に関して図面を用いて説明する。より具体的には、記憶装置の構成がパッシブマトリクス型の場合に関して示す。

図５（Ａ）に示したのは本実施の形態の有機メモリの一構成例であり、メモリセル２１がマトリクス状に設けられたメモリセルアレイ２２、カラムデコーダ２６ａと読み出し回路２６ｂとセレクタ２６ｃを有するビット線駆動回路２６、ロウデコーダ２４ａとレベルシフタ２４ｂを有するワード線駆動回路２４、書き込み回路等を有し外部とのやりとりを行うインターフェース２３を有している。なお、ここで示す記憶回路１６の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。

メモリセル２１は、ビット線Ｂｘ（１≦ｘ≦ｍ）を構成する第１の導電層と、ワード線Ｗｙ（１≦ｙ≦ｎ）を構成する第２の導電層と、第１の導電層に接する絶縁層と、有機化合物層とを有する。有機化合物層は、第１の導電層と第２の導電層の間に単層または積層で設けられている。

メモリセルアレイ２２の上面構造と断面構造の一例に関して図１に示す。なお、図１（Ａ）はメモリセルアレイ２２の上面構造を示しており、図１（Ａ）におけるＡ−Ｂ間の断面構造が図１（Ｂ）に対応している。なお、図１（Ａ）において保護膜として機能する絶縁層２７は省略している。

メモリセルアレイ２２には、メモリセル２１がマトリクス状に設けられている（図１（Ａ）参照）。メモリセル２１は、記憶素子８０を有する（図１（Ｂ）参照。）。記憶素子８０は、基板３０上に、第１の方向に延びた第１の導電層３１と、第１の導電層３１を覆う有機化合物層２９と、第１の方向と直交する第２の方向に延びた第２の導電層２８と、第１の導電層３１及び有機化合物層２９に接する絶縁層３２とを有する。絶縁層３２は、トンネル効果により所定以上の電圧において、有機化合物層に電荷を注入することが可能な絶縁層である。また、ここでは、第２の導電層２８を覆うように、保護膜として機能する絶縁層２７を設ける。

上記記憶素子８０の構成において、基板３０としては、ガラス基板や可撓性基板の他、石英基板、シリコン基板、金属基板、ステンレス基板、繊維質な材料からなる紙等を用いることができる。可撓性基板とは、折り曲げることができる（フレキシブル）基板のことであり、例えば、ポリカーボネート、ポリアクリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、熱可塑性を示すフィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）を用いることもできる。また、この他にも、Ｓｉ等の半導体基板上に形成された電界効果トランジスタ（ＦＥＴ）の上部や、ガラス等の基板上に形成された薄膜トランジスタ（ＴＦＴ）の上部にメモリセルアレイ２２を設けることができる。

また、第１の導電層３１と第２の導電層２８には、導電性の高い金属、合金、化合物等からなる単層または積層構造を用いることができる。代表的には、仕事関数の大きい（具体的には４．０ｅＶ以上）金属、合金、導電性化合物、およびこれらの混合物や、仕事関数の小さい（具体的には３．８ｅＶ以下）金属、合金、導電性化合物、およびこれらの混合物などを用いることが可能である。

仕事関数の大きい（具体的には４．０ｅＶ以上）金属、合金、導電性化合物の代表例としては、インジウム錫酸化物（以下、ＩＴＯと示す）、または珪素を含有したインジウム錫酸化物、２〜２０％の酸化亜鉛（ＺｎＯ）を含む酸化インジウム等が挙げられる。また、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、または金属材料の窒化物（例えば、窒化チタン：ＴｉＮ、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ））等を用いることも可能である。

仕事関数の小さい（具体的には３．８ｅＶ以下）金属、合金、導電性化合物の代表例としては、元素周期律の１族または２族に属する金属、即ちリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、およびマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、およびこれらのいずれかを含む合金（ＭｇＡｇ、ＡｌＬｉ）、ユーロピウム（Ｅｒ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金等が挙げられる。

なお、第１の導電層３１又は第２の導電層２８に、有機化合物層に対して正孔を注入する電極、すなわち陽極を用いる場合には、仕事関数の大きな電極を用いるのが好ましい。逆に有機化合物層に対して電子を注入する電極を用いる場合には、仕事関数の小さい電極を用いることが好ましい。

さらには、第１の導電層３１と第２の導電層２８として、上記導電性の高い金属、合金、化合物で形成される層と、半導体材料で形成される層とを積層して形成してもよい。この場合、絶縁層３２または有機化合物層２９に接する側に半導体層を設けることが好ましい。

半導体材料で形成される層としては、シリコン、ゲルマニウム等の半導体元素を用いて形成される層、酸化スズ、酸化モリブデン、酸化インジウム、酸化亜鉛、酸化タングステン、酸化チタン、酸化銅、酸化ニッケル、酸化バナジウム、酸化イットリウム、酸化クロム等の半導体酸化物を用いて形成される層等を適宜用いることができる。

第１の導電層３１は、蒸着法、スパッタリング法、ＣＶＤ法、印刷法、電解メッキ法、無電解メッキ法等を用いて導電層を形成する。

第２の導電層２８は、蒸着法、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法を用いて形成することができる。なお、ここでは、液滴吐出法とは微粒子を含む組成物の液滴を微細な孔から吐出して所定の形状のパターンを形成する方法である。

ここでは、５０〜２００ｎｍのチタン膜をスパッタリング法により成膜した後、フォトリソグラフィ法により所望の形状にエッチングして第１の導電層３１を形成する。また、アルミニウムを蒸着法により蒸着して厚さ５０〜２００ｎｍの第２の導電層２８を形成する。

有機化合物層２９は、外部からの電圧印加により、結晶状態や導電性、形状が変化する有機化合物で形成する。有機化合物層２９は、単層で設けてもよいし、異なる有機化合物で形成された層を複数積層させて設けてもよい。

なお、有機化合物層２９は、外部からの電圧印加により記憶素子の電気抵抗が変化する膜厚で形成する。有機化合物層２９の代表的な膜厚は、５ｎｍから１００ｎｍ、好ましくは１０ｎｍから６０ｎｍ、好ましくは５ｎｍから２０ｎｍ、好ましくは５ｎｍから１０ｎｍである。

また、有機化合物層２９は、正孔輸送性を有する有機化合物又は電子輸送性を有する有機化合物を用いて形成することができる。

正孔輸送性を有する有機化合物としては、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシアニン（略称：Ｈ_２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物、ＰＶＫ（ポリビニルカルバゾール）等を用いることができる。ここに述べた物質は、主に１０^−６ｃｍ^２／Ｖｓ以上、好ましくは１０^−６〜１０^−２ｃｍ^２／Ｖｓの正孔移動度を有する物質である。

電子輸送性の高い有機化合物としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ_２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）_２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）_２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等を用いることができる。ここに述べた物質は、主に１０^−６ｃｍ^２／Ｖｓ以上、好ましくは１０^−６〜１０^−２ｃｍ^２／Ｖｓの電子移動度を有する物質である。

さらには、上記有機化合物において、異なる有機化合物を複数積層して有機化合物層を形成してもよい。

さらには、上記有機化合物が複数混合された有機化合物を形成してもよい。

有機化合物層２９は、蒸着法、電子ビーム蒸着法、スパッタリング法、ＣＶＤ法等を用いて形成することができる。また、他の有機化合物層２９の形成方法として、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いてもよいし、上記方法とこれらを組み合わせてもよい。

絶縁層３２は、トンネル効果により第１の導電層または第２の導電層から有機化合物層へ、ホール又は電子を注入する層である。代表的には、電気伝導率が１０^−１０〜１０^−２Ｓ／ｍ以下、好ましくは１０^−１０〜１０^−１４Ｓ／ｍであることが好ましい。絶縁層３２は、所定の電圧において、トンネル効果により有機化合物層２９へ電荷を注入することが可能な厚さで形成する。絶縁層３２の代表的な厚さは、０．１ｎｍ以上４ｎｍ以下、好ましくは１ｎｍ以上４ｎｍ以下、好ましくは０．１ｎｍ以上２ｎｍ以下、好ましくは１ｎｍ以上２ｎｍ以下の絶縁層である。絶縁層３２の膜厚は、０．１ｎｍ以上４ｎｍ以下と極めて薄いため、絶縁層３２においてトンネル効果が生じ、有機化合物層２９への電荷注入性が高まる。このため、絶縁層３２は、厚さが４ｎｍより厚くなると、絶縁層３２におけるトンネル効果が生じず、有機化合物層２９への電荷注入が困難となり、記憶素子の書き込み時の印加電圧が上昇する。また、絶縁層３２の膜厚は、０．１ｎｍ以上４ｎｍ以下と極めて薄いため、スループットが向上する。

絶縁層３２は、熱的及び化学的に安定な化合物で形成する。代表的には、キャリア注入されない無機化合物又は有機化合物で形成することが好ましい。

絶縁性を有する無機化合物の代表例としては、Ｌｉ_２Ｏ、Ｎａ_２Ｏ、Ｋ_２Ｏ、Ｒｂ_２Ｏ、ＢｅＯ、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｓｃ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、ＲｆＯ_２、ＴａＯ、ＴｃＯ、Ｆｅ_２Ｏ_３、ＣｏＯ、ＰｄＯ、Ａｇ_２Ｏ、Ａｌ_２Ｏ_３、Ｇａ_２Ｏ_３、Ｂｉ_２Ｏ_３等に代表される絶縁性を有する酸化物、ＬｉＦ、ＮａＦ、ＫＦ、ＲｂＦ、ＢｅＦ_２、ＭｇＦ_２、ＣａＦ_２、ＳｒＦ_２、ＢａＦ_２、ＡｌＦ_３、ＮＦ_３、ＳＦ_６、ＡｇＦ、ＭｎＦ_３等に代表される絶縁性を有するフッ化物、ＬｉＣｌ、ＮａＣｌ、ＫＣｌ、ＣｓＣｌ、ＢｅＣｌ_２、ＣａＣｌ_２、ＢａＣｌ_２、ＡｌＣｌ_３、ＳｉＣｌ_４、ＧｅＣｌ_４、ＳｎＣｌ_４、ＡｇＣｌ、ＺｎＣｌ、ＴｉＣｌ_４、ＴｉＣｌ_３、ＺｒＣｌ_４、ＦｅＣｌ_３、ＰｄＣｌ_２、ＳｂＣｌ_３、ＳｂＣｌ_２、ＳｒＣｌ_２、ＴｌＣｌ、ＣｕＣｌ、ＭｎＣｌ_２、ＲｕＣｌ_２等に代表される絶縁性を有する塩化物、ＫＢｒ、ＣｓＢｒ、ＡｇＢｒ、ＢａＢｒ_２、ＳｉＢｒ_４、ＬｉＢｒ等に代表される絶縁性を有する臭化物、ＮａＩ、ＫＩ、ＢａＩ_２、ＴｌＩ、ＡｇＩ、ＴｉＩ_４、ＣａＩ_２、ＳｉＩ_４、ＣｓＩ等に代表される絶縁性を有するヨウ化物、Ｌｉ_２ＣＯ_３、Ｋ_２ＣＯ_３、Ｎａ_２ＣＯ_３、ＭｇＣＯ_３、ＣａＣＯ_３、ＳｒＣＯ_３、ＢａＣＯ_３、ＭｎＣＯ_３、ＦｅＣＯ_３、ＣｏＣＯ_３、ＮｉＣＯ_３、ＣｕＣＯ_３、Ａｇ_２ＣＯ_３、ＺｎＣＯ_３等に代表される絶縁性を有する炭酸塩、Ｌｉ_２ＳＯ_４、Ｋ_２ＳＯ_４、Ｎａ_２ＳＯ_４、ＭｇＳＯ_４、ＣａＳＯ_４、ＳｒＳＯ_４、ＢａＳＯ_４、Ｔｉ_２（ＳＯ_４）_３、Ｚｒ（ＳＯ_４）_２、ＭｎＳＯ_４、ＦｅＳＯ_４、Ｆｅ_２（ＳＯ_４）_３、ＣｏＳＯ_４、Ｃｏ_２（ＳＯ_４）_３、ＮｉＳＯ_４、ＣｕＳＯ_４、Ａｇ_２ＳＯ_４、ＺｎＳＯ_４、Ａｌ_２（ＳＯ_４）_３、Ｉｎ_２（ＳＯ_４）_３、ＳｎＳＯ_４、Ｓｎ（ＳＯ_４）_２、Ｓｂ_２（ＳＯ_４）_３、Ｂｉ_２（ＳＯ_４）_３等に代表される絶縁性を有する硫酸塩、ＬｉＮＯ_３、ＫＮＯ_３、ＮａＮＯ_３、Ｍｇ（ＮＯ_３）_２、Ｃａ（ＮＯ_３）_２、Ｓｒ（ＮＯ_３）_２、Ｂａ（ＮＯ_３）_２、Ｔｉ（ＮＯ_３）_４、Ｓｒ（ＮＯ_３）_２、Ｂａ（ＮＯ_３）_２、Ｔｉ（ＮＯ_３）_４、Ｚｒ（ＮＯ_３）_４、Ｍｎ（ＮＯ_３）_２、Ｆｅ（ＮＯ_３）_２、Ｆｅ（ＮＯ_３）_３、Ｃｏ（ＮＯ_３）_２、Ｎｉ（ＮＯ_３）_２、Ｃｕ（ＮＯ_３）_２、ＡｇＮＯ_３、Ｚｎ（ＮＯ_３）_２、Ａｌ（ＮＯ_３）_３、Ｉｎ（ＮＯ_３）_３、Ｓｎ（ＮＯ_３）_２等に代表される絶縁性を有する硝酸塩、ＡｌＮ、ＳｉＮ等に代表される絶縁性を有する窒化物が挙げられる。

なお、絶縁層３２を無機化合物で形成する場合、絶縁層の膜厚は、０．１ｎｍ以上３ｎｍ以下、好ましくは１ｎｍ以上２ｎｍ以下が好ましい。絶縁層の膜厚が３ｎｍより厚くなると、書き込み時の印加電圧が上昇する。

絶縁層３２を絶縁性を有する有機化合物を用いて形成する場合、絶縁性を有する有機化合物としては、キャリア注入されにくいものが好ましく、バンドギャップが３．５〜６ｅＶ、好ましくは４ｅＶ以上〜５ｅＶである有機化合物である。代表例としては、ポリイミド、アクリル、ポリアミド、ベンゾシクロブテン、ポリエステルなどの高分子材料や、ノボラック樹脂、メラミン樹脂、フェノール樹脂、エポキシ樹脂、珪素樹脂、フラン樹脂、ジアリルフタレート樹脂等に代表される有機樹脂が挙げられる。

なお、有機化合物層を形成する化合物のＨＯＭＯ準位と異なるＨＯＭＯ準位を有する有機化合物を用いて絶縁層３２を形成することが好ましい。また、絶縁層３２を有機化合物で形成する場合、絶縁層の膜厚は、０．１ｎｍ以上４ｎｍ以下、さらには１ｎｍ以上４ｎｍ以下が好ましい。

また、絶縁層３２を、上記絶縁性を有する無機化合物を複数用いて形成してもよい。また、上記有機化合物を複数用いて形成してもよい。さらには、上記絶縁性を有する無機化合物及び上記有機化合物を複数混合して形成してもよい。

絶縁層３２の形成方法としては、蒸着法、電子ビーム蒸着法、スパッタリング法、ＣＶＤ法等を用いることができる。スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いることができる。

ここで、絶縁層３２の形状について図３を用いて説明する。図３は、絶縁性を有する基板３０に第１の導電層３１及び絶縁層が形成された上面図である。ここでは、絶縁層３２を絶縁層３２ａ、３２ｂ、３２ｃとそれぞれ示す。

図３（Ａ）に示すように、絶縁層３２ａは、第１の導電層上に分散された非連続層である。すなわち、少なくとも第１の導電層３１の一部分を覆う島状とすることができる。ここでは、複数の非連続層である絶縁層３２ａがランダムに第１の導電層３１及び絶縁性を有する基板３０の表面上に分散されている。

また、図３（Ｂ）に示すように、絶縁層３２ｂは、縞状の非連続層とすることができる。ここでは、絶縁層３２ｂは、第１の導電層３１が伸びる第１の方向に対して所定の角度（０度より大きく、９０度未満）を有する第２の方向に伸びる縞状である。なお、絶縁層３２ｂは、第１の方向と平行な方向に伸びる縞状でもよい。さらには、第１の方向と直交する方向に伸びる縞状でもよい。

また、図３（Ｃ）に示すように、絶縁層３２ｃは、網状の非連続層とすることができる。

また、図１（Ｃ）に示すように、絶縁層３２の代わりに、絶縁層３３のような第１の導電層３１の表面を覆う連続層を用いてもよい。この場合、絶縁層３３は、単分子膜であることが好ましい。さらには、図１（Ｄ）に示すように、絶縁層３２の代わりに、絶縁層３４のような第１の導電層３１の表面を覆うと共に凹凸を有する連続層を用いてもよい。但し、この場合、絶縁層の凸部における厚さは１ｎｍ以上４ｎｍ以下、好ましくは２ｎｍ以上４ｎｍ以下、凹部における厚さは、０．１ｎｍ以上２ｎｍ未満、更には１ｎｍ以上２ｎｍ未満であることが好ましい。

また、図１（Ｅ）に示すように、絶縁層３２の代わりに、第１の導電層と有機化合物層の間に、絶縁性粒子３５を設けてもよい。このときの絶縁性粒子の粒径は０．１ｎｍ以上４ｎｍ以下である。

さらには、図１（Ｂ）乃至（Ｅ）に示す絶縁層３２〜３４又は絶縁性粒子３５を、有機化合物層２９及び第２の導電層２８の間に設けてもよい（図２（Ａ）参照。）。図２（Ａ）においては、図１（Ｂ）に示すような形状の絶縁層３６を、有機化合物層２９及び第２の導電層２８の間に設けている。

また、図２（Ｂ）に示すように、第１の導電層３１及び有機化合物層２９の間に第１の絶縁層３７を有し、有機化合物層２９及び第２の導電層２８の間に第２の絶縁層３８を有してもよい。このとき、第１の絶縁層３７及び第２の絶縁層３８はそれぞれ、図１（Ｂ）乃至（Ｅ）に示す形状の絶縁層３２〜３４及び絶縁性粒子３５を適宜用いることができる。ここでは、第１の絶縁層３７及び第２の絶縁層３８それぞれは、図１（Ｂ）の絶縁層３２と同様の形状を有する。

また、上記記憶素子において、第１の導電層３１を介して有機化合物層２９と反対側に、整流性を有する素子を設けてもよい（図２（Ｃ））。整流性を有する素子とは、ショットキーダイオード、ＰＮ接合を有するダイオード、ＰＩＮ接合を有するダイオード、あるいはゲート電極とドレイン電極を接続したトランジスタである。ここでは、第３の導電層４１及び半導体層４２で構成されるダイオード４４を第１の導電層３１に接して設ける。なお、第２の導電層を介して有機化合物層と反対側に整流性を有する素子を設けてもよい。さらには、整流性を有する素子は、有機化合物層２９と第１の導電層３１との間に設けてもよい。また、有機化合物層２９と第２の導電層２８との間に整流性を有する素子を設けてもよい。ダイオードの代表例としては、ＰＮ接合ダイオード、ＰＩＮ接合を有するダイオードやアバランシェダイオード等が挙げられる。また、他の構成のダイオードを用いてもよい。このように、整流性がある素子を設けることにより、１つの方向にしか電流が流れないために、誤差が減少し、読み出しマージンが向上する。４３はダイオードを絶縁する絶縁層である。

また、絶縁性を有する基板上に薄膜トランジスタ（ＴＦＴ）を設けてその上に記憶素子８０を設けてもよいし、絶縁性を有する基板の代わりにＳｉ等の半導体基板やＳＯＩ基板を用いて基板上に電界効果トランジスタ（ＦＥＴ）を形成し、その上に記憶素子８０を設けてもよい。なお、ここでは、記憶素子を薄膜トランジスタ上または電界効果トランジスタ上に形成する例を示したが、記憶素子と薄膜トランジスタまたは電界効果トランジスタを貼り合わせることによって設けてもよい。この場合、記憶素子と薄膜トランジスタまたは電界効果トランジスタは、別工程で作製し、その後、導電性フィルム、異方性導電接着剤等を用いて貼り合わせることによって設けることができる。また、薄膜トランジスタまたは電界効果トランジスタの構成は、公知のものであればどのような構成を用いてもよい。

また、隣接する各々の記憶素子間において横方向への電界の影響が懸念される場合は、各記憶素子に設けられた有機化合物層を分離するため、各記憶素子に設けられた有機化合物層の間に隔壁（絶縁層）を設けてもよい。また、各メモリセルごとに有機化合物層を選択的に設けた構成としてもよい。

代表的には、第１の導電層３１を覆って有機化合物層２９を設ける際に、第１の導電層３１の段差により生じる有機化合物層２９の段切れや各メモリセル間における横方向への電界の影響を防止するために第１の導電層３１間に隔壁（絶縁層）３９を設けてもよい（図２（Ｄ））。なお、隔壁（絶縁層）３９の断面において、隔壁（絶縁層）３９の側面は、第１の導電層３１の表面に対して１０度以上６０度未満、好ましくは２５度以上４５度以下の傾斜角度を有することが好ましい。さらには、湾曲していることが好ましい。その後、第１の導電層３１および隔壁（絶縁層）３９を覆うように絶縁層３２、有機化合物層２９及び第２の導電層２８を形成する。

また、第１の導電層３１上に絶縁層３２を形成した後、隔壁（絶縁層）３９を形成してもよい。この場合、エッチング工程を用いて隔壁（絶縁層）３９を形成する工程において、絶縁層３２をエッチングせず、隔壁（絶縁層）３９を形成する材料を選択的にエッチングされる化合物を用いて、絶縁層３２及び隔壁（絶縁層）３９を形成することが好ましい。

隔壁（絶縁層）３９を形成する場合、エッチング工程を用いて隔壁（絶縁層）３９を形成する工程において生じた残渣を絶縁層３２として用いてもよい。

また、隔壁（絶縁層）３９の代わりに、基板３０上に、第１の方向に延びた第１の導電層３１上に、第１の導電層３１の一部を覆う層間絶縁層４０ａと、層間絶縁層上に設けられた隔壁（絶縁層）４０ｂを設けてもよい（図２（Ｅ））。

第１の導電層３１の一部を覆う層間絶縁層４０ａは、各記憶素子８０ごとに開口部を有する。また、隔壁（絶縁層）４０ｂは層間絶縁層において開口部が形成されない領域に設けられる。また、隔壁（絶縁層）４０ｂは、第２の導電層２８と同様に第２の方向に伸びる。また、隔壁（絶縁層）４０ｂは、層間絶縁層表面に対して隔壁（絶縁層）４０ｂの側壁の断面が、９５度以上１３５度以下の傾斜角度を有する。

隔壁（絶縁層）４０ｂはフォトリソグラフィ法に従い、未露光部分が残存するポジ型感光性樹脂を用い、パターンの下部がより多くエッチングされるように露光量または現像時間を調節することによって形成する。また、隔壁（絶縁層）４０ｂの高さは、有機化合物層２９及び第２の導電層２８の厚さより大きく設定する。この結果、基板３０全面に有機化合物層２９及び第２の導電層２８を基板３０上に蒸着する工程のみで、電気的に独立した複数の領域に分離され、且つ第１の方向と交差する方向に伸長するストライプ状の有機化合物層２９及び第２の導電層２８を形成することができる。このため、工程数を削減することが可能である。なお、隔壁（絶縁層）４０ｂ上にも有機化合物層２９ｃ及び導電層２８ｃが形成されるが、これらは有機化合物層２９及び導電層２８とは分断される。

電圧印加を加えることによりデータの書き込みを行う場合、ロウデコーダ２４ａ、カラムデコーダ２６ａ、セレクタ２６ｃにより、１つのメモリセル２１を選択し、その後、書き込み回路を用いて、当該メモリセル２１にデータを書き込む（図５（Ａ）参照）。メモリセルの第１の導電層３１と第２の導電層２８ａとの間に電圧を印加すると、第１の導電層３１及び絶縁層３２の間で電荷が帯電する（図４（Ａ）参照）。第１の導電層３１と第２の導電層２８ａとの間に、所定の電圧以上の電圧を印加すると、当該電荷が有機化合物層に注入され、有機化合物層２９ａに電流が流れ、有機化合物層２９ａにおいてジュール熱が発生する。この熱の発生と共に、有機化合物層の温度がガラス転移点以上に上昇し、有機化合物層２９ａが流動性を増し、膜厚が不均一になる。この結果、有機化合物層２９ｂ及び第２の導電層が変形し、第１の導電層３１と第２の導電層２８ｂとが短絡し、記憶素子の電気抵抗が変化する（図４（Ｂ）参照。）。なお、図４（Ｂ）において２９ｂは変形した有機化合物層である。また、メモリセルにデータを書き込み場合、順方向電圧を印加する。また、逆方向電圧を印加してもよい。

ショートした記憶素子は他の記憶素子と比較すると電気抵抗が大幅に小さくなる。このように、電圧印加により、２つの導電層間の電気抵抗の変化を利用してデータの書き込みを行う。

以下に、有機メモリにデータの書き込みを行う際の具体的な動作について説明する（図５参照）。

メモリセル２１にデータ「１」を書き込む場合、まず、ロウデコーダ２４ａ、レベルシフタ２４ｂ、カラムデコーダ２６ａ、セレクタ２６ｃによってメモリセル２１を選択する。具体的には、ロウデコーダ２４ａ、レベルシフタ２４ｂによって、メモリセル２１に接続されるワード線Ｗ３に所定の電圧Ｖ２を印加する。また、カラムデコーダ２６ａ、セレクタ２６ｃによって、メモリセル２１に接続されるビット線Ｂ３を読み出し／書き込み回路２６ｂに接続する。そして、読み出し／書き込み回路２６ｂからビット線Ｂ３へ書き込み電圧Ｖ１を出力する。こうして、当該メモリセル２１を構成する第１の導電層と第２の導電層の間には電圧Ｖｗ＝Ｖ１−Ｖ２を印加する。電圧Ｖｗを適切に選ぶことで、当該導電層間に設けられた有機化合物層２９を物理的もしくは電気的変化させ、データ「１」の書き込みを行う。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比して、大幅に小さくなるように変化させるとよい。例えば、（Ｖ１、Ｖ２）＝（０Ｖ、５〜１５Ｖ）、あるいは（３〜５Ｖ、−１２〜−２Ｖ）の範囲から適宜選べば良い。電圧Ｖｗは５〜１５Ｖ、あるいは−５〜−１５Ｖとすればよい。

なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。例えば、非選択のワード線および非選択のビット線を浮遊状態とすればよい。メモリセルを構成する第１の導電層と第２の導電層の間は、ダイオード特性など、選択性を確保できる特性を有する必要がある。

一方、メモリセル２１にデータ「０」を書き込む場合は、メモリセル２１には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、ロウデコーダ２４ａ、レベルシフタ２４ｂ、カラムデコーダ２６ａ、及びセレクタ２６ｃによってメモリセル２１を選択するが、読み出し／書き込み回路２６ｂからビット線Ｂ３への出力電位を、選択されたワード線Ｗ３の電位あるいは非選択ワード線の電位と同程度とし、メモリセル２１を構成する第１の導電層と第２の導電層の間に、メモリセル２１の電気特性を変化させない程度の電圧（例えば−５〜５Ｖ）を印加すればよい。

続いて、有機メモリからデータの読み出しを行う際の具体的な動作について説明する（図５（Ｂ））。データの読み出しは、メモリセルを構成する第１の導電層と第２の導電層の間の電気特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する第１の導電層と第２の導電層の間の実効的な電気抵抗（以下、単にメモリセルの電気抵抗と呼ぶ）が、読み出し電圧においてＲ０、データ「１」を有するメモリセルの電気抵抗を、読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路は、読み出し部分の構成として、例えば、図５（Ｂ）に示す抵抗素子４６と差動増幅器４７を用い読み出し／書き込み回路２６ｂを考えることができる。抵抗素子４６は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。抵抗素子４６の代わりにトランジスタ４８を用いても良いし、差動増幅器の代わりにクロックドインバータ４９を用いることも可能である（図５（Ｃ））。クロックドインバータ４９には、読み出しを行うときにＨｉ、行わないときにＬｏとなる、信号φ又は反転信号φが入力される。勿論、回路構成は図５（Ｂ）及び（Ｃ）に限定されない。

メモリセル２１からデータの読み出しを行う場合、まず、ロウデコーダ２４ａ、レベルシフタ２４ｂ、カラムデコーダ２６ａ、セレクタ２６ｃによってメモリセル２１を選択する。具体的には、ロウデコーダ２４ａ、レベルシフタ２４ｂ、によって、メモリセル２１に接続されるワード線Ｗｙに所定の電圧Ｖｙを印加する。また、カラムデコーダ２６ａ、セレクタ２６ｃによって、メモリセル２１に接続されるビット線Ｂｘを読み出し／書き込み回路２６ｂの端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、抵抗素子４６（抵抗値Ｒｒ）とメモリセル２１（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル２１がデータ「０」を有する場合には、Ｖｐ０＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル２１がデータ「１」を有する場合には、Ｖｐ１＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図５（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図５（Ｃ）では、クロックドインバータの変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔとして、データ「０」／「１」に応じて、Ｌｏ／Ｈｉ（もしくはＨｉ／Ｌｏ）が出力され、読み出しを行うことができる。

例えば、差動増幅器をＶｄｄ＝３Ｖで動作させ、Ｖｙ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とすると、メモリセルのデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏが出力される。こうして、メモリセルの読み出しを行うことができる。

上記の方法によると、有機化合物層２９の電気抵抗の状態は、抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気特性が、データ「０」と「１」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。また、記憶素子の抵抗値を電流の大きさに置き換えて読みとる方法や、ビット線をプリチャージする方法を採用することも可能である。

本実施の形態により、厚さが４ｎｍ以下、好ましくは２ｎｍ以下の絶縁層を導電層と有機化合物層との間に設けることにより、トンネル効果により有機化合物層に電荷が注入される。当該絶縁層のトンネル効果により、記憶素子の書き込み時の印加電圧及び電流値のばらつきを低減することが可能である。また、厚さが４ｎｍ以下、好ましくは２ｎｍ以下の絶縁層を導電層と有機化合物層との間に設けることにより、記憶素子の有機化合物層の厚さが薄くても、電極間でのショートを低減することが可能である。また、電荷注入性の上昇により一対の導電層の間に挟まれた有機化合物層を厚く形成することが可能であり、この結果第１の導電層表面の粗さが原因の記憶素子における書き込み前の導電層間のショート（短絡）を防止し、記憶装置の信頼性を向上することができる。この結果、記憶装置及び半導体装置の信頼性を向上させることが可能である。

（実施の形態２）
本実施の形態では、上記実施の形態１とは異なる構成を有する記憶装置について説明する。具体的には、記憶装置の構成がアクティブマトリクス型の場合に関して示す。

図６（Ａ）に示したのは本実施の形態で示す有機メモリの一構成例であり、メモリセル２２１がマトリクス状に設けられたメモリセルアレイ２２２、カラムデコーダ２２６ａと読み出し回路２２６ｂとセレクタ２２６ｃを有するビット線駆動回路２２６、ロウデコーダ２２４ａとレベルシフタ２２４ｂを有するワード線駆動回路２２４、書き込み回路等を有し外部とのやりとりを行うインターフェース２２３を有している。なお、ここで示す記憶回路２１６の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。

メモリセル２２１は、ビット線Ｂｍ（１≦ｍ≦ｘ）を構成する第１の配線と、ワード線Ｗｎ（１≦ｎ≦ｙ）を構成する第２の配線と、トランジスタ２４０と、記憶素子２４１とを有する。記憶素子２４１は、一対の導電層の間に、絶縁層及び有機化合物層が挟まれた構造を有する。

次に、上記構成を有するメモリセルアレイ２２２の上面図と断面図の一例に関して図７を用いて説明する。なお、図７（Ａ）はメモリセルアレイ２２２の上面図の一例を示しており、図７（Ｂ）は図７（Ａ）におけるＡ−Ｂ間の断面図を示している。なお、図７（Ａ）においては、第１の導電層２４３上に形成される、隔壁（絶縁層）２４９、絶縁層２４２、有機化合物層２４４、及び第２の導電層２４５を省略している。

メモリセルアレイ２２２は、複数のメモリセル２２１がマトリクス状に設けられている。又、メモリセル２２１は、絶縁表面を有する基板２３０上にスイッチング素子として機能するトランジスタ２４０および当該トランジスタ２４０に接続された記憶素子２４１とを有している（図７（Ａ）、図７（Ｂ）参照。）。記憶素子２４１は、絶縁層２４８上に形成される第１の導電層２４３と、第１の導電層の一部を覆う隔壁（絶縁層）２４９と、第１の導電層２４３上に形成される厚さ０．１ｎｍ以上４ｎｍ以下、好ましくは１ｎｍ以上４ｎｍ以下の絶縁層２４２と、第１の導電層２４３、隔壁（絶縁層）２４９、及び絶縁層２４２を覆う有機化合物層２４４と、第２の導電層２４５とを有する。絶縁層２４２は、実施の形態１に示す絶縁層３２〜３８の形状を適宜用いることができる。ここでは、図２（Ｄ）に示す絶縁層３２と同様の形状の絶縁層２４２を有する記憶素子２４１を示す。また、トランジスタ２４０として、薄膜トランジスタを用いている。また、第２の導電層２４５を覆って保護膜として機能する絶縁層２４６を有する。

なお、ここでは、隔壁（絶縁層）２４９及び第１の導電層２４３上に絶縁層２４２を形成しているが、隔壁（絶縁層）２４９を形成するときに第１の導電層２４３上に残る残渣を絶縁層２４２として用いてもよい。具体的には、絶縁層２４８及び第１の導電層２４３上に絶縁層を形成し、該絶縁層をエッチングして隔壁（絶縁層）２４９を形成するが、この工程において第１の導電層２４３上にエッチング残渣が残存する。この残渣を絶縁層２４２として用いる。この場合、隔壁（絶縁層）２４９と絶縁層２４２を形成する化合物は同一の化合物となる。また、第１の導電層２４３上にのみ絶縁層２４２が形成され、隔壁（絶縁層）２４９上には絶縁層２４２が設けられない。このような構造を有する記憶装置は、絶縁層２４２の形成工程を省くことが可能であるため、スループットを向上させることが可能である。

トランジスタ２４０に用いることが可能な薄膜トランジスタの一態様について、図１６を参照して説明する。図１６（Ａ）はトップゲート型の薄膜トランジスタを適用する一例を示している。絶縁表面を有する基板２３０上に絶縁層１０５が設けられ、絶縁層１０５上に薄膜トランジスタが設けられている。薄膜トランジスタは、絶縁層１０５上に半導体層１３０２、ゲート絶縁層として機能することができる絶縁層１３０３が設けられている。絶縁層１３０３の上には、半導体層１３０２に対応してゲート電極１３０４が形成され、その上層に保護層として機能する絶縁層１３０５、層間絶縁層として機能する絶縁層２４８が設けられている。また、半導体層のソース領域及びドレイン領域それぞれに接続する第１の導電層２４３が形成される。さらにその上層に、保護層として機能する絶縁層を形成しても良い。

半導体層１３０２は、結晶構造を有する半導体で形成される層であり、非単結晶半導体若しくは単結晶半導体を用いることができる。特に、非晶質若しくは微結晶質の半導体を、レーザ光の照射により結晶化させた結晶性半導体、加熱処理により結晶化させた結晶性半導体、加熱処理とレーザ光の照射を組み合わせて結晶化させた結晶性半導体を適用することが好ましい。加熱処理においては、シリコン半導体の結晶化を助長する作用のあるニッケルなどの金属元素を用いた結晶化法を適用することができる。

レーザ光を照射して結晶化する場合には、連続発振レーザ光の照射若しくは繰り返し周波数が１０ＭＨｚ以上であって、パルス幅が１ナノ秒以下、好ましくは１乃至１００ピコ秒である高繰返周波数超短パルス光を照射することによって、結晶性半導体が溶融した溶融帯を、当該レーザ光の照射方向に連続的に移動させながら結晶化を行うことができる。このような結晶化法により、大粒径であって、結晶粒界が一方向に延びる結晶性半導体を得ることができる。キャリアのドリフト方向を、この結晶粒界が延びる方向に合わせることで、トランジスタにおける電界効果移動度を高めることができる。例えば、４００ｃｍ^２／Ｖ・ｓｅｃ以上を実現することができる。

上記結晶化工程を、ガラス基板の耐熱温度（約６００℃）以下の結晶化プロセスを用いる場合、大面積ガラス基板を用いることが可能である。このため、基板あたり大量の半導体装置を作製することが可能であり、低コスト化が可能である。

また、ガラス基板の耐熱温度以上の加熱により、結晶化工程を行い、半導体層１３０２を形成してもよい。代表的には、絶縁性基板に石英基板を用い、非晶質若しくは微結晶質の半導体を７００度以上で加熱して半導体層１３０２を形成する。この結果、結晶性の高い半導体を形成することが可能である。このため、応答速度や移動度などの特性が良好で、高速な動作が可能な薄膜トランジスタを提供することができる。

絶縁層１３０３としては、プラズマＣＶＤ法またはスパッタリング法などの薄膜形成法を用い、窒化シリコン、酸化シリコン、その他の珪素を含む絶縁膜の単層又は積層構造で形成する。また、絶縁層１３０３を、液滴吐出法、塗布法、ゾルゲル法等を用いて絶縁性を有する溶液を用いて形成することができる。絶縁性を有する溶液の代表例としては、無機酸化物の微粒子が分散された溶液、ポリイミド、ポリアミド、ポリエステル、アクリル、ＰＳＧ（リンガラス）、ＢＰＳＧ（ボロンリンガラス）、シリケート系ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）、アルコキシシリケート系ＳＯＧ、ポリシラザン系ＳＯＧ、ポリメチルシロキサンに代表される、Ｓｉ−ＣＨ_２結合を有するＳｉＯ_２を適宜用いることができる。

ゲート電極１３０４は金属又は一導電型の不純物を添加した多結晶半導体で形成することができる。金属を用いる場合は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）などを用いることができる。また、した金属を窒化させた金属窒化物を用いることができる。或いは、当該金属窒化物からなる第１層と当該金属から成る第２層とを積層させた構造としても良い。積層構造とする場合には、第１層の端部が第２層の端部より外側に突き出した形状としても良い。このとき第１層を金属窒化物とすることで、バリアメタルとすることができる。すなわち、第２層の金属が、絶縁層１３０３やその下層の半導体層１３０２に拡散することを防ぐことができる。

ゲート電極１３０４の側面には、サイドウォール（側壁スペーサ）１３０８が形成される。サイドウォールは、基板上にＣＶＤ法により酸化珪素で形成される絶縁層を形成し、該絶縁層をＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法により異方性エッチングすることで形成できる。

半導体層１３０２、絶縁層１３０３、ゲート電極１３０４などを組み合わせて構成される薄膜トランジスタは、シングルドレイン構造、ＬＤＤ（低濃度ドレイン）構造、ゲートオーバーラップドレイン構造など各種構造を適用することができる。ここでは、サイドウォールが重畳する半導体層において、低濃度不純物領域１３１０が形成されるＬＤＤ構造の薄膜トランジスタを示す。また、シングルゲート構造、等価的には同電位のゲート電圧が印加される薄膜トランジスタが直列に接続された形となるマルチゲート構造、半導体層を上下にゲート電極で挟むデュアルゲート構造を適用することができる。

絶縁層２４８は、酸化シリコン及び酸化窒化シリコンなどの無機絶縁材料、又はアクリル樹脂及びポリイミド樹脂などの有機絶縁材料で形成する。スピン塗布やロールコーターなど塗布法を用いる場合には、液状の絶縁膜材料を塗布した後、熱処理により酸化シリコンで形成される絶縁層を用いることもできる。例えば、シロキサン結合を含む材料を塗布し、２００乃至４００度での熱処理により酸化シリコンを含む絶縁層を用いることができる。絶縁層２４８を、塗布法で形成する絶縁層やリフローにより平坦化した絶縁層を形成することで、その層上に形成する配線の断線を防止することができる。また、多層配線を形成する際にも有効に利用することができる。

絶縁層２４８の上に形成される第１の導電層２４３は、ゲート電極１３０４と同じ層で形成される配線と交差して設けることが可能であり、多層配線構造を形成している。絶縁層２４８と同様に機能を有する絶縁層を複数積層して、その層上に配線を形成することで多層配線構造を形成することができる。第１の導電層２４３はチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）との積層構造、アルミニウム（Ａｌ）のような低抵抗材料と、チタン（Ｔｉ）やモリブデン（Ｍｏ）などの高融点金属材料を用いたバリアメタルとの組み合わせで形成することが好ましい。

図１６（Ｂ）は、ボトムゲート型の薄膜トランジスタを適用する一例を示している。絶縁表面を有する基板２３０上に絶縁層１０５が形成され、その上に薄膜トランジスタが設けられている。薄膜トランジスタには、ゲート電極１３０４、ゲート絶縁層として機能する絶縁層１３０３、半導体層１３０２、チャネル保護層１３０９、保護層として機能する絶縁層１３０５、層間絶縁層として機能する絶縁層２４８が設けられている。さらにその上層には、保護層として機能する絶縁層を形成しても良い。第１の導電層２４３は、絶縁層１３０５の層上若しくは絶縁層２４８の層上に形成することができる。なお、ボトムゲート型の薄膜トランジスタの場合は、絶縁層１０５が形成されなくともよい。

また、絶縁表面を有する基板２３０が可撓性を有する基板である場合、耐熱温度がガラス基板等の非可撓性基板と比較して低い。このため、薄膜トランジスタは、有機半導体を用いて形成することが好ましい。

ここで、有機半導体を用いる薄膜トランジスタの構造について、図１６（Ｃ）、（Ｄ）を参照して説明する。図１６（Ｃ）は、スタガ型の有機半導体トランジスタを適用する一例を示している。可撓性を有する基板１４０１上に有機半導体トランジスタが設けられている。有機半導体トランジスタは、ゲート電極１４０２、ゲート絶縁膜として機能する絶縁層１４０３、ゲート電極及びゲート絶縁膜として機能する絶縁層と重畳する半導体層１４０４、半導体層１４０４に接続する第１の導電層２４３が形成されている。なお、半導体層は、ゲート絶縁膜として機能する絶縁層１４０３及び第１の導電層２４３に一部挟持されている。

ゲート電極１４０２は、ゲート電極１３０４と同様の材料及び手法により、形成することができる。また、液滴吐出法を用い、乾燥・焼成してゲート電極１４０２を形成することができる。また、可撓性を有する基板上に、導電性微粒子を含むペーストを印刷法により印刷し、乾燥・焼成してゲート電極１４０２を形成することができる。導電性微粒子の代表例としては、金、銅、金と銀の合金、金と銅の合金、銀と銅の合金、金と銀と銅の合金のいずれかを主成分とする微粒子でもよい。また、インジウム錫酸化物（ＩＴＯ）などの導電性酸化物を主成分とする微粒子でもよい。

ゲート絶縁膜として機能する絶縁層１４０３は、絶縁層１３０３と同様の材料及び手法により形成することができる。但し、液状の絶縁膜材料を塗布した後、熱処理により絶縁層を形成する場合、熱処理温度が可撓性を有する基板の耐熱温度より低い温度で行う。

有機半導体トランジスタの半導体層１４０４の材料としては、多環芳香族化合物、共役二重結合系化合物、フタロシアニン、電荷移動型錯体等が挙げられる。例えばアントラセン、テトラセン、ペンタセン、６Ｔ（ヘキサチオフェン）、ＴＣＮＱ（テトラシアノキノジメタン）、ＰＴＣＤＡ（ペリレンカルボン酸無水化物）、ＮＴＣＤＡ（ナフタレンカルボン酸無水化物）などを用いることができる。また、有機半導体トランジスタの半導体層１４０４の材料としては、有機高分子化合物等のπ共役系高分子、カーボンナノチューブ、ポリビニルピリジン、フタロシアニン金属錯体等が挙げられる。特に骨格が共役二重結合から構成されるπ共役系高分子である、ポリアセチレン、ポリアニリン、ポリピロール、ポリチエニレン、ポリチオフェン誘導体、ポリ（３アルキルチオフェン）、ポリパラフェニレン誘導体又はポリパラフェニレンビニレン誘導体を用いると好ましい。

また、有機半導体トランジスタの半導体層の形成方法としては、基板に膜厚の均一な膜が形成できる方法を用いればよい。厚さは１ｎｍ以上１０００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下が望ましい。具体的な方法としては、蒸着法、塗布法、スピンコーティング法、オ−バーコート法、溶液キャスト法、ディップ法、スクリーン印刷法、ロールコーター法、又は液滴吐出法を用いることができる。

図１６（Ｄ）は、コプレナー型の有機半導体トランジスタを適用する一例を示している。可撓性を有する基板１４０１上に有機半導体トランジスタが設けられている。有機半導体トランジスタは、ゲート電極１４０２、ゲート絶縁膜として機能する絶縁層１４０３、第１の導電層２４３、ゲート電極及びゲート絶縁層として機能する絶縁層に重畳する半導体層１４０４が形成されている。また、第１の導電層２４３は、ゲート絶縁層として機能する絶縁層及び半導体層に一部挟持されている。

さらには、薄膜トランジスタや有機半導体トランジスタはスイッチング素子として機能し得るものであれば、どのような構成で設けてもよい。

また、単結晶基板やＳＯＩ基板を用いて、トランジスタを形成し、その上に記憶素子を設けてもよい。ＳＯＩ基板はウェハの貼り合わせによる方法や酸素イオンをＳｉ基板内に打ち込むことにより内部に絶縁層を形成するＳＩＭＯＸと呼ばれる方法を用いて形成すればよい。ここでは、図７（Ｃ）に示すように、単結晶半導体基板２６０上に設けられた電界効果トランジスタ２６２に記憶素子２４１が接続されていている。また、電界効果トランジスタ２６２の配線を覆うように絶縁層２５０を設け、当該絶縁層２５０上に記憶素子２４１を設けている。

このような単結晶半導体で形成されるトランジスタは、応答速度や移動度などの特性が良好なために、高速な動作が可能なトランジスタを提供することができる。また、トランジスタは、その特性のバラツキが少ないために、高い信頼性を実現した半導体装置を提供することができる。

記憶素子２４１は、絶縁層２５０上に形成される第１の導電層２６４と、第１の導電層２６４及び第１の導電層上に形成される厚さ０．１ｎｍ以上４ｎｍ以下、好ましくは１ｎｍ以上４ｎｍ以下の絶縁層２４２と、隔壁（絶縁層）２４９、及び絶縁層２４２を覆う有機化合物層２４４と、第２の導電層２４５とを有する。

このように、絶縁層２５０を設けて記憶素子２４１を形成することによって第１の導電層２６４を自由に配置することができる。つまり、図７（Ａ）、（Ｂ）の構成では、トランジスタ２４０の配線を避けた領域に記憶素子２４１を設ける必要があったが、上記構成とすることによって、例えば、トランジスタを有する層２５１に設けられたトランジスタ２６２の上方に記憶素子２４１を形成することが可能となる。その結果、記憶回路２１６をより高集積化することが可能となる。即ち、トランジスタ及び記憶回路２１６が一部または全部重複していてもよい。

なお、図７（Ｂ）、（Ｃ）に示す構成において、有機化合物層２４４は基板全面に設けた例を示しているが、各メモリセルのみに有機化合物層２４４を選択的に設けてもよい。この場合、液滴吐出法等を用いて有機化合物を吐出し焼成して選択的に有機化合物層を設けることにより材料の利用効率を向上させることが可能となる。

第１の導電層２４３、２６４及び第２の導電層２４５の材料および形成方法は、上記実施の形態１で示した第１の導電層８１及び第２の導電層２８の材料および形成方法のいずれかを用いて同様に行うことができる。

また、絶縁層２４２、有機化合物層２４４は、上記実施の形態１で示した有機化合物層２９と同様の材料および形成方法を用いて設けることができる。

また、第１の導電層２４３、２６４と有機化合物層２４４との間に、整流性を有する素子を設けてもよい。整流性を有する素子とは、ゲート電極とドレイン電極を接続したトランジスタ、又はダイオードである。なお、整流性を有する素子は、有機化合物層２４４と第２の導電層２４５との間に設けてもよい。

また、絶縁表面を有する基板２３０上に剥離層を設け、剥離層上にトランジスタを有する層２５３及び記憶素子２４１を形成した後、トランジスタを有する層２５３及び記憶素子２４１を剥離層から剥離し、基板４６１上に接着層４６２を介してトランジスタを有する層２５３及び記憶素子２４１を貼り合わせても良い（図１０参照）。なお剥離方法としては、（１）耐熱性の高い基板とトランジスタを有する層の間に剥離層として金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化して、当該トランジスタを有する層を剥離する方法、（２）耐熱性の高い基板とトランジスタを有する層の間に剥離層として水素を含む非晶質珪素膜を設け、レーザ光の照射により非晶質珪素膜の水素ガスを放出させて耐熱性の高い基板を剥離する方法、または剥離層に非晶質珪素膜を設け、エッチングにより当該非晶質珪素膜を除去することで、当該トランジスタを有する層を剥離する方法、（３）トランジスタを有する層が形成された耐熱性の高い基板を機械的に削除する、又は溶液によるエッチングで除去する方法、（４）耐熱性の高い基板とトランジスタを有する層の間に剥離層として金属層及び金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化し、金属層の一部を溶液やＮＦ_３、ＢｒＦ_３、ＣｌＦ_３等のフッ化ハロゲンガスによりエッチングで除去した後、脆弱化された金属酸化物層において物理的に剥離する方法等を用いればよい。

また、基板４６１としては、実施の形態１で示した基板３０で示した可撓性基板、熱可塑性を示すフィルム、繊維質な材料からなる紙等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。

次に、記憶回路２１６にデータの書き込みを行うときの動作について説明する（図６）。

まず、電圧印加によりデータの書き込みを行うときの動作について説明する。ここでは、ｍ列目ｎ行目のメモリセル２２１にデータの書き込みを行う場合について説明する。この場合、ロウデコーダ２２４ａ、カラムデコーダ２２６ａ、セレクタ２２６ｃにより、ｍ列目のビット線Ｂｍと、ｎ行目のワード線Ｗｎが選択され、ｍ列目ｎ行目のメモリセル２２１が含むトランジスタ２４０がオン状態となる。続いて、書き込み回路により、ｍ列目のビット線Ｂｍに、所定の電圧が印加される。ここで印加する電圧は、記憶素子２４１の両電極が短絡する程度の電圧値であり、通常よりも高い電圧が印加される。

ｍ列目のビット線Ｂｍに印加された電圧は、第１の導電層２４３に印加され、第１の導電層２４３と第２の導電層２４５の間には電位差が生じる（図７（Ｂ）参照。）。そうすると、第１の導電層２４３及び絶縁層２４２の間で電荷が帯電する。第１の導電層２４３と第２の導電層２４５との間に、所定の電圧以上の電圧を印加すると、当該電荷が、有機化合物層に注入される。この結果、有機化合物層２４４に電流が流れてジュール熱が発生する。この熱の発生と共に、有機化合物層の温度がガラス転移点以上に上昇し、有機化合物層２４４が流動性を増し、有機化合物層の膜厚が不均一になる。この結果、有機化合物層２４４及び第２の導電層が変形し、第１の導電層２４３と第２の導電層２４５とが短絡し、記憶素子の電気抵抗が変化する。また、電流が流れなかった記憶素子の抵抗値は変化しない。

次に、電圧印加により、データの読み出しを行う際の動作について具体的に説明する（図６、図７参照。）。

メモリセル２２１にデータ「１」を書き込む場合、まず、ロウデコーダ２２４ａ、レベルシフタ２２４ｂ、カラムデコーダ２２６ａ、セレクタ２２６ｃによってメモリセル２２１を選択する。具体的には、ロウデコーダ２２４ａ、レベルシフタ２２４ｂによって、メモリセル２２１に接続されるワード線Ｗｎに所定の電圧Ｖ２２を印加する。また、カラムデコーダ２２６ａ、セレクタ２２６ｃによって、メモリセル２２１に接続されるビット線Ｂｍを読み出し／書き込み回路２２６ｂに接続する。そして、読み出し／書き込み回路２２６ｂからビット線Ｂ３へ書き込み電圧Ｖ２１を出力する。

こうして、メモリセルを構成するトランジスタ２４０をオン状態とし、記憶素子２４１に、ビット線を電気的に接続し、おおむねＶｗ＝ＶｃｏｍーＶ２１の電圧を印加する。なお、記憶素子２４１の一方の電極は電位Ｖｃｏｍの共通電極に接続されている。電位Ｖｗを適切に選ぶことで、当該導電層間に設けられた有機化合物層２９を物理的もしくは電気的変化させ、データ「１」の書き込みを行う。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比して、大幅に小さくなるように変化させるとよく、単に短絡（ショート）させてもよい。なお、電位は、（Ｖ２１、Ｖ２２、Ｖｃｏｍ）＝（５〜１５Ｖ、５〜１５Ｖ、０Ｖ）、あるいは（−１２〜０Ｖ、−１２〜０Ｖ、３〜５Ｖ）の範囲から適宜選べば良い。電圧Ｖｗは５〜１５Ｖ、あるいは−５〜−１５Ｖとすればよい。

なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。具体的には、非選択のワード線には接続されるメモリセルのトランジスタをオフ状態とする電位（例えば０Ｖ）を印加し、非選択のビット線は浮遊状態とするか、Ｖｃｏｍと同程度の電位を印加するとよい。

一方、メモリセル２２１にデータ「０」を書き込む場合は、メモリセル２２１には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、ロウデコーダ２２４ａ、レベルシフタ２２４ｂ、カラムデコーダ２２６ａ、およびセレクタ２２６ｃによってメモリセル２２１を選択するが、読み出し／書き込み回路２２６ｂからビット線Ｂ３への出力電位をＶｃｏｍと同程度とするか、ビット線Ｂ３を浮遊状態とする。その結果、記憶素子２４１には、小さい電圧（例えば−５〜５Ｖ）が印加されるか、電圧が印加されないため、電気特性が変化せず、データ「０」書き込みが実現される。

次に、電気的作用により、データの読み出しを行う際の動作について説明する。データの読み出しは、記憶素子２４１の電気特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ０、データ「１」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路は、読み出し部分の構成として、例えば、図６（Ｂ）に示す抵抗素子２５４と差動増幅器２４７を用いた読み出し／書き込み回路２２６ｂを考えることができる。抵抗素子は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。

ｘ行ｙ列目のメモリセル２２１からデータの読み出しを行う場合、まず、ロウデコーダ２２４ａ、レベルシフタ２２４ｂ、カラムデコーダ２２６ａ、およびセレクタ２２６ｃによってメモリセル２２１を選択する。具体的には、レベルシフタ２２４ｂによって、メモリセル２２１に接続されるワード線Ｗｙに所定の電圧Ｖ２４を印加し、トランジスタ２４０をオン状態にする。また、カラムデコーダ２２６ａ、およびセレクタ２２６ｃによって、メモリセル２２１に接続されるビット線Ｂｘを読み出し／書き込み回路２２６ｂの端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、ＶｃｏｍとＶ０が抵抗素子２５４（抵抗値Ｒｒ）と記憶素子２４１（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル２２１がデータ「０」を有する場合には、Ｖｐ０＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル２２１がデータ「１」を有する場合には、Ｖｐ１＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔが、データ「０」／「１」に応じて、Ｌｏ／Ｈｉ（もしくはＨｉ／Ｌｏ）が出力され、読み出しを行うことができる。

例えば、差動増幅器をＶｄｄ＝３Ｖで動作させ、Ｖｃｏｍ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とし、トランジスタ２４０のオン抵抗を無視できるとすると、メモリセルのデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏが出力される。こうして、メモリセルの読み出しを行うことができる。

次に、抵抗素子２５４の代わりにトランジスタを用いた場合において、電圧印加により記憶素子のデータの読み出しを行う際の動作について、図１１に具体例を挙げて説明する。

図１１は、記憶素子に「０」のデータの書き込みを行った記憶素子の電流電圧特性９５１と、「１」のデータの書き込みを行った記憶素子の電流電圧特性９５２と、トランジスタの電流電圧特性９５３を示す。また、データを読み出す際の動作電圧として、第１の導電層２４３と第２の導電層２４５の間に３Ｖを印加した場合について説明する。

図１１において、「０」のデータの書き込みが行われた記憶素子を有するメモリセルでは、記憶素子の電流電圧特性９５１とトランジスタの電流電圧特性９５３との交点９５４が動作点となり、このときのノードＰの電位はＶ２（Ｖ）となる。ノードＰの電位は差動増幅器２４７に供給され、当該差動増幅器２４７において、上記メモリセルが記憶するデータは、「０」と判別される。

一方、「１」のデータの書き込みが行われた記憶素子を有するメモリセルでは、記憶素子の電流電圧特性９５２とトランジスタの電流電圧特性９５３との交点９５５が動作点となり、このときのノードＰの電位はＶ１（Ｖ）（Ｖ１＜Ｖ２）となる。ノードＰの電位は差動増幅器２４７に供給され、当該差動増幅器２４７において、上記メモリセルが記憶するデータは、「１」と判別される。

このように、記憶素子２４１の抵抗値に従って、抵抗分割された電位を読み取ることによって、メモリセルに記憶されたデータを判別することができる。

上記の方法によると、記憶素子２４１の抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。しかしながら、記憶素子２４１が有する情報を、電流値により読み取ってもよい。

なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。

本実施の形態により、厚さが４ｎｍ以下、好ましくは２ｎｍ以下の絶縁層を導電層と有機化合物層との間に設けることにより、当該絶縁層のトンネル効果により電荷注入性を高め、記憶素子の書き込み時の印加電圧及び電流値のばらつきを低減することが可能である。また、厚さが４ｎｍ以下、好ましくは２ｎｍ以下の絶縁層を導電層と有機化合物層との間に設けることにより電荷注入性型が高まるため、記憶素子の有機化合物層の厚さが厚くすることが可能であり、初期状態における電極間でのショートを低減することが可能である。この結果、記憶装置及び半導体装置の信頼性を向上させることが可能である。

（実施の形態３）
本実施の形態では、上記実施の形態で示す記憶装置を有する半導体装置の一例に関して図面を用いて説明する。

本実施の形態で示す半導体装置は、非接触でデータの読み出しと書き込みが可能であることを特徴としており、データの伝送形式は、一対のコイルを対向に配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別されるが、いずれの方式を用いてもよい。また、データの伝送に用いるアンテナは２通りの設け方があり、１つはトランジスタおよび記憶素子が設けられた基板上にアンテナを設ける場合、もう１つはトランジスタおよび記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合がある。ここでは、半導体装置の断面の一部として、アンテナ、アンテナに接続される回路、メモリ回路の一部を示す。

まず、複数の素子および記憶素子が設けられた基板上にアンテナを設ける場合の半導体装置の一構成例を図８を用いて説明する。

図８（Ａ）はパッシブマトリクス型で構成される記憶回路を有する半導体装置を示している。半導体装置は、基板３５０上にトランジスタ４５１、４５２を有する層３５１と、トランジスタを有する層３５１の上方に形成される記憶素子部３５２及びアンテナとして機能する導電層３５３とを有する。

なお、ここではトランジスタを有する層３５１の上方に記憶素子部３５２及びアンテナとして機能する導電層３５３を有する場合を示しているが、この構成に限られず記憶素子部３５２またはアンテナとして機能する導電層３５３を、トランジスタを有する層３５１の下方や同一の層に有してもよい。

記憶素子部３５２は複数の記憶素子３５２ａ、３５２ｂを有する。また、記憶素子３５２ａは、絶縁層２５２上に形成される第１の導電層３６１と、第１の導電層の一部を覆う隔壁（絶縁層）３７４と、第１の導電層３６１及び隔壁（絶縁層）３７４を覆う厚さ０．１ｎｍ以上４ｎｍ以下、好ましくは１ｎｍ以上４ｎｍ以下の絶縁層３６４ａと、第１の導電層３６１、隔壁（絶縁層）３７４、及び絶縁層３６４ａを覆う有機化合物層３６２ａと、第２の導電層３６３ａとを有する。また、記憶素子３５２ｂは、絶縁層２５２上に形成される第１の導電層３６１と、第１の導電層の一部を覆う隔壁（絶縁層）３７４と、第１の導電層３６１及び隔壁（絶縁層）３７４を覆う厚さ０．１ｎｍ以上４ｎｍ以下、好ましくは１ｎｍ以上４ｎｍ以下の絶縁層３６４ｂと、第１の導電層３６１、隔壁（絶縁層）３７４、及び絶縁層３６４ｂを覆う有機化合物層３６２ｂと、第２の導電層３６３ｂとを有する。

また、第２の導電層３６３ａ、３６３ｂ及びアンテナとして機能する導電層３５３を覆って保護膜として機能する絶縁層３６６が形成されている。また、記憶素子部３５２が形成される第１の導電層３６１は、トランジスタ４５２の配線に接続する。また、記憶素子部３５２は上記実施の形態で示した記憶素子と同様の材料または作製方法を用いて形成することができる。また、ここではパッシブマトリクス型で構成される記憶回路を示しているため、第１の導電層３６１上に、複数の絶縁層３６４ａ、３６４ｂ、有機化合物層３６２ａ、３６２ｂ、第２の導電層３６３ａ、３６３ｂが形成され、複数の記憶素子３５２ａ、３５２ｂを構成している。なお、トランジスタ４５２は、記憶素子部３５２の第１の導電層３６１の電位を制御するためのスイッチとして機能する。

また、記憶素子部３５２において、上記実施の形態で示したように、第１の導電層３６１と有機化合物層３６２ａ、３６２ｂとの間、または有機化合物層３６２ａ、３６２ｂと第２の導電層３６３ａ、３６３ｂとの間に整流性を有する素子を設けてもよい。整流性を有する素子は、実施の形態１で上述したものを用いることが可能である。

ここでは、アンテナとして機能する導電層３５３は第２の導電層３６３ａ、３６３ｂと同一の層で形成された導電層３６０上に設けられている。なお、第２の導電層３６３ａ、３６３ｂと同一の層でアンテナとして機能する導電層を形成してもよい。アンテナとして機能する導電層３５３はトランジスタ４５１のソース配線又はドレイン配線に接続する。なお、トランジスタ４５２は、アンテナに接続する回路の一部を構成する。

アンテナとして機能する導電層３５３の材料としては、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）等から選ばれた一種の元素または当該元素を複数含む合金等を用いることができる。また、アンテナとして機能する導電層３５３の形成方法は、蒸着、スパッタ、ＣＶＤ法、スクリーン印刷やグラビア印刷等の各種印刷法または液滴吐出法等を用いることができる。

トランジスタを有する層３５１に含まれるトランジスタ４５１、４５２は、実施の形態２で示すトランジスタ２４０、２６２を適宜用いることができる。

また、基板上に剥離層、トランジスタを有する層３５１、記憶素子部３５２、及びアンテナとして機能する導電層３５３を形成し、実施の形態２に示す剥離方法を適宜用いてトランジスタを有する層３５１、記憶素子部３５２、及びアンテナとして機能する導電層３５３を剥離し、別の基板上に接着層を用いて貼り付けてもよい。別の基板としては、実施の形態１の基板３０で示した可撓性基板、熱可塑性を示すフィルム、繊維質な材料からなる紙、基材フィルム等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。

図８（Ｂ）にアクティブマトリクス型の記憶回路を有する半導体装置の一例を示す。なお、図８（Ｂ）については、図８（Ａ）と異なる部分に関して説明する。

図８（Ｂ）に示す半導体装置は、基板３５０上にトランジスタ４５１、４５２を有する層３５１と、トランジスタを有する層３５１の上方に記憶素子部３５６及びアンテナとして機能する導電層３５３とを有する。なお、ここではトランジスタ４５１と同一の層に記憶素子部３５６のスイッチング素子として機能するトランジスタ４５２を有し、トランジスタを有する層３５１の上方に記憶素子部３５６及びアンテナ機能する導電層３５３を有する場合を示しているが、記憶素子部３５６やアンテナ機能する導電層３５３を、トランジスタを有する層３５１の下方や同一の層に有しても可能である。

記憶素子部３５６は、記憶素子３５６ａ、３５６ｂで構成される。記憶素子３５６ａは、絶縁層２５２上に形成される第１の導電層３７１ａと、第１の導電層３７１ａの一部を覆う隔壁（絶縁層）３７４と、第１の導電層３６１及び隔壁（絶縁層）３７４を覆う厚さ０．１ｎｍ以上４ｎｍ以下、好ましくは１ｎｍ以上４ｎｍ以下の絶縁層３７０と、第１の導電層３７１ａ、隔壁（絶縁層）３７４、及び絶縁層３７０を覆う有機化合物層３７２と、第２の導電層３７３とを有する。記憶素子３５６ｂは、絶縁層２５２上に形成される第１の導電層３７１ｂと、第１の導電層３７１ｂの一部を覆う隔壁（絶縁層）３７４と、第１の導電層３６１及び隔壁（絶縁層）３７４を厚さ０．１ｎｍ以上４ｎｍ以下、好ましくは１ｎｍ以上４ｎｍ以下の覆う絶縁層３７０と、第１の導電層３７１ｂ、隔壁（絶縁層）３７４、及び絶縁層３７０を覆う有機化合物層３７２と、第２の導電層３７３とを有する。また、ここでは、アクティブマトリクス型の記憶回路を示すため、トランジスタそれぞれの配線に、第１の導電層３７１ａ、第１の導電層３７１ｂが接続されている。すなわち、記憶素子の第１の導電層それぞれは、トランジスタに接続されている。

なお、記憶素子３５６ａ、３５６ｂは上記実施の形態１及び２で示した材料または作製方法を用いて形成することができる。また、記憶素子３５６ａ、３５６ｂにおいても、上述したように、第１の導電層３７１ａ、３７１ｂと有機化合物層３７２との間、または有機化合物層３７２と第２の導電層３７３との間に整流性を有する素子を設けてもよい。

また、トランジスタを有する層３５１、記憶素子部３５６、アンテナとして機能する導電層３５３は、上述したように蒸着、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法等を用いて形成することができる。なお、各場所によって異なる方法を用いて形成してもかまわない。

基板上に剥離層、トランジスタを有する層３５１、記憶素子部３５６、及びアンテナとして機能する導電層３５３を形成し、実施の形態２に示す剥離方法を適宜用いてトランジスタを有する層３５１、記憶素子部３５６、及びアンテナとして機能する導電層３５３を剥離し、別の基板上に接着層を用いて貼り付けてもよい。別の基板としては、実施の形態１の基板３０で示した可撓性基板、熱可塑性を示すフィルム、繊維質な材料からなる紙、基材フィルム等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。

なお、トランジスタに接続するセンサを設けてもよい。センサとしては、温度、湿度、照度、ガス（気体）、重力、圧力、音（振動）、加速度、その他の特性を物理的又は化学的手段により検出する素子が挙げられる。センサは、代表的には抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオード静電容量型素子、圧電素子などの素子で形成される。

次に、トランジスタを有する層、トランジスタに接続する端子部、および記憶素子を有する第１の基板と、当該端子部に接続されるアンテナが形成された第２の基板とを有する半導体装置の一構成例に関して図９を用いて説明する。なお、図９に関しては図８と異なる部分に関して説明を行う。

図９（Ａ）はパッシブマトリクス型の記憶回路を有する半導体装置を示している。半導体装置は、基板３５０上に形成されたトランジスタを有する層３５１と、トランジスタを有する層３５１の上方に形成される記憶素子部３５２と、トランジスタ４５１に接続する接続端子３７８と、アンテナとして機能する導電層３５７が形成された基板３６５とを有し、導電層３５７及び接続端子３７８は導電性粒子により接続している。なお、ここではトランジスタを有する層３５１の上方に記憶素子部３５２を設けた場合を示しているが、この構成に限られず記憶素子部３５２を、トランジスタを有する層３５１の下方や同一の層に有してもよい。

記憶素子部３５２は、図８（Ａ）に示す構成の記憶素子部３５２で構成することができる。

また、トランジスタを有する層３５１と記憶素子部３５２とを含む基板と、アンテナとして機能する導電層３５７が設けられた基板３６５は、接着性を有する樹脂３７５により貼り合わされている。そして、トランジスタを有する層３５１と導電層３５８とは樹脂３７５中に含まれる導電性粒子３５９を介して電気的に接続されている。また、銀ペースト、銅ペースト、カーボンペースト等の導電性接着剤や半田接合を行う方法を用いてトランジスタを有する層３５１と記憶素子部３５２を含む基板と、アンテナとして機能する導電層３５７が設けられた基板３６５とを貼り合わせてもよい。

図９（Ｂ）は実施の形態２に示した記憶装置が設けられた半導体装置を示しており、基板３５０上に形成されたトランジスタ４５１、４５２を含むトランジスタを有する層３５１と、トランジスタを有する層３５１の上方に形成される記憶素子部３５６と、トランジスタ４５１に接続する接続端子３７８と、アンテナとして機能する導電層３５７が形成された基板３６５とを有し、導電層３５７及び接続端子３７８は導電性粒子により接続している。なお、ここではトランジスタを有する層３５１においてトランジスタ４５１と同一の層にトランジスタ４５２を有し、トランジスタを有する層３５１の上方にアンテナとして機能する導電層３５７を有する場合を示しているが、この構成に限られず記憶素子部３５６をトランジスタを有する層３５１の下方や同一の層に有してもよい。

記憶素子部３５６は、図８（Ｂ）に示す構成の記憶素子３５６ａ、３５６ｂで構成することができる。

また、図９（Ｂ）においてもトランジスタを有する層３５１と記憶素子部３５６を含む基板と、アンテナとして機能する導電層３５７が設けられた基板３６５は、導電性粒子３５９を含む樹脂３７５により貼り合わせられる。また、導電層３５７及び接続端子３７８は導電性粒子３５９により接続している。

また、基板上に剥離層、トランジスタを有する層３５１、記憶素子部３５６を形成し、実施の形態２に示す剥離方法を適宜用いてトランジスタを有する層３５１、記憶素子部３５６を剥離し、別の基板上に接着層を用いて貼り付けてもよい。別の基板としては、実施の形態１の基板３０で示した可撓性基板、熱可塑性を示すフィルム、繊維質な材料からなる紙、基材フィルム等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。

さらには、記憶素子部３５２、３５６を、アンテナとして機能する導電層が設けられた基板３６５に設けてもよい。すなわち、トランジスタを有する層が形成される第１の基板と、記憶素子部及びアンテナとして機能する導電層が形成される第２の基板とを、導電性粒子を含む樹脂により貼り合わせてもよい。また、図８（Ａ）及び（Ｂ）に示す半導体装置と同様に、トランジスタに接続するセンサを設けてもよい。

なお、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。

厚さが４ｎｍ以下、好ましくは２ｎｍ以下の絶縁層を導電層と有機化合物層との間に設けることにより、当該絶縁層のトンネル効果により電荷注入性を高め、記憶素子の書き込み時の印加電圧及び電流値のばらつきを低減することが可能である。また、厚さが４ｎｍ以下、好ましくは２ｎｍ以下の絶縁層を導電層と有機化合物層との間に設けることにより電荷注入性が高まるため、記憶素子の有機化合物層の厚さが厚くすることが可能であり、初期状態における電極間でのショートを低減することが可能である。この結果、半導体装置の信頼性を向上させることが可能である。

本実施例では、基板上に記憶素子を作製し、記憶素子に電圧を印加してデータの書き込みを行ったときの電流電圧特性について、図１５を用いて説明する。なお、ここでは、記憶素子に電圧を印加してショートさせることでデータの書き込みを行った。記憶素子は、基板上に、第１の導電層、絶縁層、有機化合物層、第２の導電層の順に積層した素子であり、第１の導電層はチタン、絶縁層はフッ化カルシウム、有機化合物層は４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（ＮＰＢ）、第２の導電層はアルミニウムを用いて形成した。また、絶縁層は２ｎｍ、有機化合物層は８ｎｍ、第２の導電層は２００ｎｍの厚さで形成した。また、第１の導電層をスパッタリング法により形成し、絶縁層、有機化合物層、及び第２の導電層を蒸着法により形成した。当該構造を有し、上面形状が正方形であり、且つ一辺の長さが１００μｍの記憶素子を試料１と示す。また、当該構造を有し、上面形状が正方形であり、且つ一辺の長さが１０μｍの記憶素子を試料２及び試料３と示す。

また、試料１乃至試料３の比較試料として、基板上に、第１の導電層、有機化合物層、第２の導電層の順に積層した素子を形成した。第１の導電層はチタン、有機化合物層は４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（ＮＰＢ）、第２の導電層はアルミニウムを用いて形成した。また、有機化合物層は８ｎｍ、第２の導電層は２００ｎｍの厚さで形成した。また、第１の導電層をスパッタリング法により形成し、有機化合物層及び第２の導電層を蒸着法により形成した。当該構造を有し、上面形状が正方形であり、且つ一辺の長さが１００μｍの記憶素子を比較試料１と示す。また、当該構造を有し、上面形状が正方形であり、且つ一辺の長さが１０μｍの記憶素子を比較試料２及び比較試料３と示す。

記憶素子（試料１、比較試料１）に電圧を印加して書き込みを行ったときの電圧電流特性について、図１５（Ａ）を用いて説明する。図１５（Ａ）は、横軸が電圧値、縦軸が電流値である。

図１５（Ａ）において、プロット４１１ａは電圧印加による書込み前の試料１の電流値の挙動を示し、プロット４１１ｂは書込み後の試料１の電流値の挙動を示す。

プロット４１２ａは電圧印加による書込み前の比較試料１の電流値の挙動を示しプロット４１２ｂは書込み後の比較試料１の電流値の挙動を示す。

試料１が書込みした時の電圧は２．９Ｖ、電流値は８２０００μＡであった。また、比較試料１が書込みした時の電圧は４．９Ｖ、電流値は１１０μＡであった。さらに、書込み前において比較試料１と比較して同電位における電流値は試料１の方が高い。このことから、試料１の記憶素子は、第１の導電層及び有機化合物層の間に絶縁層を有することにより電荷注入性が高いことがわかる。なお、絶縁層は安定なフッ化カルシウムを用いて形成されているため、この機構はトンネル注入であることがわかる。また、電荷注入性が高まっているため、書込み時の印加電圧が低下している。

次に、試料２、３、比較試料２、３に電圧を印加して書き込みを行ったときの電圧電流特性について、図１５（Ｂ）を用いて説明する。図１５（Ｂ）は、横軸が電圧値、縦軸が電流値である。

図１５（Ｂ）において、プロット４０１ａは電圧印加による書込み前の試料３の電流値の挙動を示し、プロット４０１ｂは書込み後の試料３の電流値の挙動を示す。

プロット４０２ａは電圧印加による書込み前の試料３の電流値の挙動を示し、プロット４０２ｂは書込み後の試料３の電流値の挙動を示す。

プロット４０３ａは電圧印加による書込み前の比較試料３の電流値の挙動、プロット４０３ｂは書込み後の比較試料３の電流値の挙動を示す。

プロット４０４ａは電圧印加による書込み前の比較試料３の電流値の挙動、プロット４０４ｂは書込み後の比較試料３の電流値の挙動を示す。

試料２における書込み時の電圧は５．１Ｖ、電流値は１３０μＡであった。また、試料３における書込み時の電圧は４．２Ｖ、電流値は１１０μＡであった。このように、書き込み時の電圧及び電流値にばらつきが少ないことがわかる。このことから、第１の導電層及び有機化合物層の間に絶縁層を有することにより書き込み時の電圧及び電流値のばらつきが低下することがわかる。

一方、比較試料２におけるデータ書き込み時の電圧は２．０Ｖ、電流値は６．８×１０^３μＡであった。また、比較試料３におけるデータ書き込み時の電圧は７．９Ｖ、電流値は０．４５μＡであった。このように、書き込み時の電圧及び電流値に、ばらつきが多いことがわかる。

次に、有機化合物層をスピンコート法で形成した記憶素子の電圧電流特性について、表１乃至表３を用いて説明する。記憶素子は、基板上に、第１の導電層、絶縁層、有機化合物層、第２の導電層の順に積層した素子であり、第１の導電層はチタン、絶縁層は、フッ化カルシウム、有機化合物層はポリビニルカルバゾール（ＰＶＫ）、第２の導電層はアルミニウムを用いて形成した。また、絶縁層は１ｎｍ、有機化合物層は１５ｎｍ、第２の導電層は２００ｎｍの膜厚で形成した。また、第１の導電層をスパッタリング法により形成し、絶縁層及び第２の導電層を蒸着法により形成し、有機化合物層をスピンコートにより形成した。なお、絶縁層を第１の導電層上に蒸着する前に、第１の導電層として、スパッタリング法によりチタン層を形成し、チタン層上に厚さ１００ｎｍのアルミニウム層を形成した後、ＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いてアルミニウム層を除去した。

当該構造の記憶素子において、上面形状が正方形であり、且つ一辺の長さが１０μｍとした記憶素子を、試料４及び試料５と示す。

また、試料４及び試料５の比較例として、基板上に、第１の導電層、有機化合物層、第２の導電層の順に積層した素子を形成した。第１の導電層はチタン、有機化合物層はポリビニルカルバゾール（ＰＶＫ）、第２の導電層はアルミニウムを用いて形成した。また、有機化合物層は１５ｎｍ、第２の導電層は２００ｎｍの膜厚で形成した。また、第１の導電層をスパッタリング法により形成し有機化合物層をスピンコーティング法により形成し、及び第２の導電層を蒸着法により形成した。当該構造の記憶素子において、上面形状が正方形であり、且つ一辺の長さを１０μｍとした記憶素子を、比較試料４〜６と示す。

試料４及び５、比較試料４〜６に電圧を印加し書込み時の電圧、及び電流値を表１に示した。

試料４及び試料５は、書込み時の電圧及び電流値のばらつきが少ない。一方、比較試料４〜６においては、書込み時の電圧の値が高い。また、電流値にはばらつきが生じている。

また、試料１〜５と同様の積層構造であり、上面形状が正方形であり、且つ一辺の長さを５μｍとした記憶素子を、試料６、試料７と示す。同様に、比較試料１〜６と同様の積層構造であり、上面形状が正方形であり、且つ一辺の長さを５μｍとした記憶素子を、比較試料７〜１０と示す。

試料６、７、比較試料７〜１０に電圧を印加し書込みさせた時の電圧、及び電流値を表２に示した。

試料６及び試料７は、書込み時の電圧及び電流値のばらつきが少ない。一方、比較試料７及び比較試料１０では書込みせず絶縁化が生じた。また比較試料８及び比較試料９においては、書込み時の電圧及び電流値の値が高い。

また、試料４及び試料５と同様の積層構造であり、上面形状が正方形であり、且つ一辺の長さを３μｍとした記憶素子を、試料８〜１０と示す。同様に、比較試料４〜６と同様の積層構造であり、上面形状が正方形であり、且つ一辺の長さを３μｍとした記憶素子を、比較試料１１〜１３と示す。

試料８〜１０、比較試料１１〜１３に電圧を印加し書込みさせた時の電圧、及び電流値を表３に示した。

試料８〜１０は、書込み時の電圧及び電流値のばらつきが少ない。一方、比較試料１１〜１３では書込みせず絶縁化が生じた。

表１乃至表３に示すように、有機化合物層を有する記憶素子において、４ｎｍ以下、好ましくは２ｎｍ以下の絶縁層を第１の導電層及び有機化合物層に設けることで、記憶素子の上面面積に関わらず書込み時の電圧及び電流値のばらつきが低減した。

ここで、本発明の半導体装置の構成について、図１２を参照して説明する。図１２（Ａ）に示すように、本発明の半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調・変調回路１３、他の回路を制御する制御回路１４、インターフェース回路１５、記憶回路１６、バス１７、アンテナ１８を有する。

また、図１２（Ｂ）に示すように、本発明の半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調・変調回路１３、他の回路を制御する制御回路１４、インターフェース回路１５、記憶回路１６、バス１７、アンテナ１８の他、中央処理ユニット１を有しても良い。

また、図１２（Ｃ）に示すように、本発明の半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調・変調回路１３、他の回路を制御する制御回路１４、インターフェース回路１５、記憶回路１６、バス１７、アンテナ１８、中央処理ユニット１の他、検出素子３、検出制御回路４からなる検出部２を有しても良い。

本実施の形態の半導体装置は、トランジスタを有する層のトランジスタにより、電源回路１１、クロック発生回路１２、データ復調・変調回路１３、他の回路を制御する制御回路１４、インターフェース回路１５、記憶回路１６、バス１７、アンテナ１８、中央処理ユニット１の他、検出素子３、検出制御回路４からなる検出部２等を構成することで、小型でセンサ機能を有する半導体装置を形成することが可能である。

電源回路１１は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路１２は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調・変調回路１３は、リーダライタ１９と交信するデータを復調／変調する機能を有する。制御回路１４は、記憶回路１６を制御する機能を有する。アンテナ１８は、電磁波或いは電波の送受信を行う機能を有する。リーダライタ１９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。

記憶回路１６は、実施の形態１または実施の形態２に示す記憶素子から選択される１つ又は複数を有する。有機化合物層を有する記憶素子は、小型化、薄膜化および大容量化を同時に実現することができるため、記憶回路１６を有機化合物層を有する記憶素子で設けることにより、半導体装置の小型化、軽量化を達成することができる。

検出部２は、温度、圧力、流量、光、磁気、音波、加速度、湿度、気体成分、液体成分、その他の特性を物理的又は化学的手段により検出することができる。また、検出部２は、物理量または化学量を検出する検出素子３と当該検出素子３で検出された物理量または化学量を電気信号等の適切な信号に変換する検出制御回路４とを有している。検出素子３としては、抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオード、静電容量型素子、圧電素子などの素子で形成することができる。なお、検出部２は複数設けてもよく、この場合、複数の物理量または化学量を同時に検出することが可能である。

また、ここでいう物理量とは、温度、圧力、流量、光、磁気、音波、加速度、湿度等を指し、化学量とは、ガス等の気体成分やイオン等の液体成分等の化学物質等を指す。化学量としては、他にも、血液、汗、尿等に含まれる特定の生体物質（例えば、血液中に含まれる血糖値等）等の有機化合物も含まれる。特に、化学量を検出しようとする場合には、必然的にある特定の物質を選択的に検出することになるため、あらかじめ検出素子３に検出したい物質と選択的に反応する物質を設けておくことが好ましい。例えば、生体物質の検出を行う場合には、検出素子３に検出させたい生体物質と選択的に反応する酵素、抗体分子または微生物細胞等を高分子等に固定化して設けておくことが好ましい。

本発明により無線チップとして機能する半導体装置を形成することができる。無線チッフ゜の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１４（Ａ）参照）、包装用容器類（包装紙やボトル等、図１４（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１４（Ｂ）参照）、乗物類（自転車等、図１４（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１４（Ｅ）、図１４（Ｆ）参照）等の物品に設けて使用することができる。また、動物類、人体に貼り付けたり、埋め込んだりすることができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。

本発明の半導体装置２０は、プリント基板に実装したり、表面に貼ったり、埋め込んだりして、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明の半導体装置２０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置２７０７を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。

次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２７０５を有する（図１３参照）。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の半導体装置を用いることができる。プリント配線基板２７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。

パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と接続される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。

上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用することができる。

また、本発明の半導体装置は、外部からの電圧印加により変化する有機化合物層が一対の導電層間に挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を用いた電子機器を提供することができる。また、本発明の半導体装置は高集積化が容易なため、大容量の記憶回路を有する半導体装置を用いた電子機器を提供することができる。

また、本発明の半導体装置が有する記憶装置は、外部からの電圧印加によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能であることを特徴とする。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。従って、高機能化と高付加価値化を実現した半導体装置を用いた電子機器を提供することができる。

なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。

本実施例では、記憶素子の書込み特性について、図１７及び１８を用いて説明する。

図１７（Ａ）には、本実施例で用いた試料１１の構造を示し、図１７（Ｂ）は試料１１の比較となる比較試料１４の構造を示す。

試料１１は、基板５０上に形成された第１の導電層５１、第１の導電層５１上に形成された絶縁層５２、第１の導電層５１及び絶縁層５２上に形成された有機化合物層５３、有機化合物層５３上に形成された第２の導電層５４で構成される記憶素子５５を有する。

比較試料１４は、基板５０上に形成された第１の導電層５１、第１の導電層５１上に形成された有機化合物層５３、有機化合物層５３上に形成された第２の導電層５４で構成される記憶素子５６を有する。

なお、記憶素子５５及び５６において、第１の導電層５１の端部は、隔壁（絶縁層）５７によって覆われる。

記憶素子５５及び５６においては、基板５０にガラス基板を用い、第１の導電層５１にスパッタリング法により形成された厚さ１００ｎｍのチタン層を用い、有機化合物層５３に蒸着法により形成された厚さ１０ｎｍのＮＰＢを用い、第２の導電層５４に蒸着法により形成された厚さ２００ｎｍのアルミニウム層を用いた。また、記憶素子５５は、絶縁層５２に蒸着法により形成された厚さ１ｎｍのフッ化カルシウム層を用いた。また、記憶素子５５及び５６の第１の導電層５１及び第２の導電層５４が重複する上面形状を正方形とし、その一辺の長さを５μｍとした。

図１８に、試料１１及び比較試料１４の書込み特性を示す。横軸は書き込み電圧であり、縦軸はその書き込み電圧以下で書込みが成功した確率（書込み成功率）を表す。また、書き込み時間を１００ｍｓとした。また、試料１１及び比較試料１４それぞれに形成される６４個の記憶素子について評価した。試料１１の記憶素子は９Ｖで書込みが開始され、１２Ｖで書込み成功率が１００％に達した。一方、比較試料１４は５Ｖの時点で書込みが開始されるが、電圧の上昇に対する書込み成功率の上昇は鈍く、書込み成功率が１００％に達するのに書き込み電圧が１４Ｖ必要であった。

以上のことから、第１の導電層に接するように第１の導電層及び有機化合物層の間に絶縁層を設けることで、書き込みに必要な電圧のバラツキを低減することが可能であることが分かる。

本実施例では、異なる絶縁層を用いた記憶素子の書込み特性について、図１７及び１９を用いて説明する。

絶縁層としてハロゲン化リチウム塩を用いた記憶素子を有する試料１２〜１４において、ハロゲン化リチウム塩の種類及び記憶素子の上面面積による書込み特性を図１９に示す。

試料１２〜１４は、図１７（Ａ）に示すような基板５０上に形成された第１の導電層５１、第１の導電層５１上に形成された絶縁層５２、第１の導電層５１及び絶縁層５２上に形成された有機化合物層５３、有機化合物層５３上に形成された第２の導電層５４で構成される記憶素子５５を有する。

ここでは、試料１２〜１４の記憶素子としては、基板５０にガラス基板を用い、第１の導電層５１にスパッタリング法により形成された厚さ１００ｎｍのチタン層を用い、有機化合物層５３に蒸着法により形成された厚さ１０ｎｍのＴＰＡＱｎを用い、第２の導電層５４に蒸着法により形成された厚さ２００ｎｍのアルミニウム層を用いた。また、試料１２〜１４は、それぞれ第１の導電層５１及び第２の導電層５４が重複する上面形状が正方形であり、且つ一辺の長さが２μｍ、または３μｍである記憶素子を有する。

試料１２〜１４の記憶素子に電圧を８Ｖ〜１２Ｖ印加して書込みを行った。このときの、書込み時間を１０ｍｓとした。

試料１２の記憶素子は、絶縁層５２に蒸着法により形成された厚さ１ｎｍのフッ化リチウム層を用いた。このときの書込み電圧に対する書込み成功率を図１９（Ａ）に示した。

試料１３の記憶素子は、絶縁層５２に蒸着法により形成された厚さ１ｎｍの塩化リチウム層を用いた。このときの書込み電圧に対する書込み成功率を図１９（Ｂ）に示した。

試料１４の記憶素子は、絶縁層５２に蒸着法により形成された厚さ１ｎｍの臭化リチウム層を用いた。このときの書込み電圧に対する書込み成功率を図１９（Ｃ）に示した。

試料１２〜１４の記憶素子の構成を表４に示す。

塩化リチウムを用いた絶縁層を有する試料１３（図１９（Ｂ））、及び臭化リチウムを用いた絶縁層を有する試料１４（図１９（Ｃ））と比較して、フッ化リチウムを用いた絶縁層を有する試料１２（図１９（Ａ））は、書込み成功率の上昇が急峻であった。また、記憶素子の上面面積に関わらず、書込み電圧に対する書込み成功率のばらつきが少なかった。このことから、絶縁層にフッ化リチウムを用いる記憶素子は、記憶素子間の書込み電圧の値のばらつきを低減することが可能であることがわかる。

次に、異なる絶縁層を用いた記憶素子の書込み電圧及び電流値を、図２０に示す。本実施例では、絶縁層にアルカリ土類金属のフッ化物塩を用いた記憶素子を有する試料について評価した。

試料１５〜２０は、図１７（Ａ）に示すように、基板５０上に形成された第１の導電層５１、第１の導電層５１上に形成された絶縁層５２、第１の導電層５１及び絶縁層５２上に形成された有機化合物層５３、有機化合物層５３上に形成された第２の導電層５４で構成される記憶素子を有する。

また、試料１５〜１７としては、基板５０にガラス基板を用い、第１の導電層５１にスパッタリング法により形成された厚さ１００ｎｍのチタン層を用い、有機化合物層５３に蒸着法により形成された厚さ１０ｎｍのＮＰＢを用い、第２の導電層５４に蒸着法により形成された厚さ２００ｎｍのアルミニウム層を用いた。また、第１の導電層５１及び第２の導電層５４が重複する上面形状は正方形であり、且つ一辺の長さを１０μｍとした。

試料１５の記憶素子は、絶縁層５２に蒸着法で形成された厚さ１ｎｍのフッ化マグネシウムを用いた。

試料１６の記憶素子は、絶縁層５２に蒸着法で形成された厚さ１ｎｍのフッ化カルシウムを用いた。

試料１７の記憶素子は、絶縁層５２に蒸着法で形成された厚さ１ｎｍのフッ化バリウムを用いた。

試料１５〜１７の記憶素子の構成を表５に示す。

また、試料１５〜１７と異なる材料で有機化合物層が形成される記憶素子を試料１８〜２０とした。ここでは、有機化合物層としてＮＰＢの代わりにＳＦＤＣｚを用いた。また、基板５０、第１の導電層５１、及び第２の導電層５４は、試料１５〜１７と同様のものを用いた。

試料１８の記憶素子は、絶縁層５２に蒸着法で形成された厚さ１ｎｍのフッ化カルシウムを用い、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＳＦＤＣｚを用いて形成した。

試料１９の記憶素子は、絶縁層５２に蒸着法で形成された厚さ０．１ｎｍのフッ化バリウムを用い、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＳＦＤＣｚを用いた。

試料２０の記憶素子は、絶縁層５２に蒸着法で形成された厚さ１ｎｍのフッ化バリウムを用い、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＳＦＤＣｚを用いた。

試料１８〜２０の記憶素子の構成を表６に示す。

試料１５〜１７の書込み電圧及び電流値を図２０（Ａ）に示し、試料１８〜２０の書込み電圧及び電流値を図２０（Ｂ）に示した。また、図２０（Ａ）及び（Ｂ）において、それぞれ２０μＷ、１００μＷ、及び２００μＷの等電力曲線を示した。なお、このときの書込み方法としては、０Ｖから０．１Ｖごとに電圧を上昇させながら各電圧での試料の電流値を測定するスイープ測定を行った。また、各電圧の印加時間を１００ｍｓとした。

図２０（Ａ）に示すように、また、絶縁層にフッ化バリウムを用いた記憶素子を有する試料１７と比較して、絶縁層にフッ化カルシウムを用いた記憶素子を有する試料１６の方が、書込み電圧は高いものの、電流値が低い。このため、消費電力を低減することが可能であることがわかる。なお、試料１５の記憶素子は、初期ショートが生じたため、図２０（Ａ）にプロットが無い。以下、記憶素子に電圧を印加して書込みを行う前に、既に記憶素子が書き込まれた状態であることを、初期ショートという。

図２０（Ａ）及び（Ｂ）を比較すると、有機化合物層にＮＰＢの代わりにＳＦＤＣｚを用いた場合も、絶縁層にフッ化バリウムを用いた記憶素子を有する試料１９、２０と比較して、絶縁層にフッ化カルシウムを用いた記憶素子を有する試料１８の方が、書込み電圧は高いものの、電流値がより低く、この結果消費電力を低減することが可能であった。

また、図２０（Ｂ）に示すように、絶縁層にフッ化バリウムを用いた記憶素子を有する試料１９及び２０を比較すると、試料１９のように絶縁層の膜厚を薄くすると、書込み電圧を低減することが可能であることがわかる。

次に、本発明の記憶素子において、絶縁層の膜厚に対する記憶素子の書込み電圧及び電流値を、図２１に示す。

試料２１〜２４は、図１７（Ａ）に示すように、基板５０上に形成された第１の導電層５１、第１の導電層５１上に形成された絶縁層５２、第１の導電層５１及び絶縁層５２上に形成された有機化合物層５３、有機化合物層５３上に形成された第２の導電層５４で構成される記憶素子を有する。

ここでは、試料２１〜２４としては、基板５０にガラス基板を用い、第１の導電層５１にスパッタリング法により形成された厚さ１００ｎｍのチタン層を用い、有機化合物層５３に蒸着法により形成された厚さ１０ｎｍのＮＰＢを用い、第２の導電層５４に蒸着法により形成された厚さ２００ｎｍのアルミニウム層を用いた。

試料２１の記憶素子は、絶縁層５２に蒸着法で形成された厚さ１ｎｍのフッ化カルシウムを用いた。

試料２２の記憶素子は、絶縁層５２に蒸着法で形成された厚さ２ｎｍのフッ化カルシウムを用いた。

試料２３の記憶素子は、絶縁層５２に蒸着法で形成された厚さ３ｎｍのフッ化カルシウムを用いた。

試料２４の記憶素子は、絶縁層５２に蒸着法で形成された厚さ５ｎｍのフッ化カルシウムを用いた。

試料２１〜２４の記憶素子の構成を表７に示す。

次に測定の仕方を以下に示す。はじめに、読み出し電圧０〜３Ｖを各試料に印加して、各試料の記憶素子において初期ショートしている記憶素子の有無及びその場所を特定した。

次に、初期ショートしていない記憶素子について、電圧を印加して書込みを行った。ここでは、昇圧回路を用いて昇圧した電圧を書込み電圧とし、各試料の記憶素子に印加した。このときの昇圧回路の動作周波数を５ＭＨｚ、書込み電圧を３Ｖとした。次に、電圧を０Ｖから５０Ｖまで０．１Ｖごと上昇させながら各電圧での試料の電流値を測定するスイープ測定を行った。また、各電圧の印加時間を２０ｍｓとした。

図２１に示すように、試料２１の書込み電圧及び電流値のプロットを破線６１で囲み、試料２２の書込み電圧及び電流値のプロットを破線６２で囲み、試料２３の書込み電圧及び電流値のプロットを破線６３で囲み、試料２４の書込み電圧及び電流値のプロットを破線６４で囲んだ。試料２１〜２３と、試料２４とを比較すると、絶縁層の膜厚が薄い（１〜３ｎｍ）記憶素子は、書込み電圧が低くなると共に、電流値が大きくなることが分かった。しかしながら、試料２１〜２３においては、書き込み時の電流電圧特性はほぼ変化しないことがわかる。このことから、記憶素子の絶縁層の膜厚を１〜３ｎｍとすることで、書込み電圧及び電流値を安定化させることが可能であることがわかる。

本実施例では、異なる絶縁層を有する記憶素子の書き込み時間及び書込み特性の測定結果について、表８〜１１及び図２２に示す。

試料２５〜２７は、図１７（Ａ）に示すように、基板５０上に形成された第１の導電層５１、第１の導電層５１上に形成された絶縁層５２、第１の導電層５１及び絶縁層５２上に形成された有機化合物層５３、有機化合物層５３上に形成された第２の導電層５４で構成される記憶素子を有する。

ここでは、試料２５〜２７としては、基板５０上にガラス基板を用い、第１の導電層５１にスパッタリング法により形成された厚さ１００ｎｍのチタン層を用い、有機化合物層５３に蒸着法により形成された厚さ１０ｎｍのＮＰＢを用い、第２の導電層５４に蒸着法により形成された厚さ２００ｎｍのアルミニウム層を用いた。また、試料２５〜２７は、第１の導電層５１及び第２の導電層５４が重複する上面形状を正方形とし、その一辺の長さを２μｍ、３μｍ、５μｍ、１０μｍとする記憶素子をそれぞれ有する。

試料２５の記憶素子は、絶縁層５２に蒸着法で形成された厚さ１ｎｍのフッ化カルシウムを用いた。

試料２６の記憶素子は、絶縁層５２に蒸着法で形成された厚さ１ｎｍのフッ化バリウムを用いた。

試料２７の記憶素子は、絶縁層５２に蒸着法で形成された厚さ１ｎｍのフッ化リチウムを用いた。

試料２５〜２７の記憶素子の構成を表８に示す。

次に測定の仕方を以下に示す。はじめに、読み出し電圧３Ｖを各試料に印加して、各試料の記憶素子において初期ショートしている記憶素子の有無及びその場所を特定した。

次に、初期ショートしていない記憶素子について、電圧を印加して書込みを行った。ここでは、昇圧回路を用いて昇圧した電圧を書込み電圧とし、各試料の記憶素子に印加した。このときの昇圧回路の動作周波数を５ＭＨｚ、書込み電圧を３Ｖとした。

はじめに各試料の記憶素子に１ｍｓ電圧を印加し、書き込みできなかった記憶素子にはさらに書込み時間を２ｍｓ、５ｍｓ、１０ｍｓ、２０ｍｓ、５０ｍｓ、１００ｍｓとして電圧を印加して書き込みを行った。

試料２５の書込みを行った評価結果を表９に示し、試料２６の書込みを行った評価結果を表１０に示し、試料２７の書込みを行った評価結果を表１１に示す。

表９及び表１０に示すように、絶縁層にフッ化バリウムを用いた記憶素子を有する試料２６と、絶縁層にフッ化カルシウムを用いた記憶素子を有する試料２５は、ほぼ同じ書込み特性であった。これに対し、表９乃至表１１に示すように、絶縁層にフッ化リチウムを用いた記憶素子を有する試料２７は、絶縁層にフッ化カルシウムを用いた記憶素子を有する試料２５や、絶縁層にフッ化バリウムを用いた記憶素子を有する試料２６よりも書込み成功率が高い。

次に、書込み成功率が高かった試料２７書込み成功率と書き込み時間との関係を図２２に示す。一辺の長さが１０μｍの記憶素子であれば、１ｍｓの書込みで１００％の書込みに成功していることが分かる。

以上のことから、フッ化リチウムを絶縁層に用いた記憶素子を用いることで、書込み成功率高めることが可能であることが分かった。特に、フッ化リチウムを絶縁層に用いた記憶素子は、短い書込み時間においても書き込み成功率が高いため、高速動作が必要な半導体装置に適することがわかる。

本実施例では、異なる有機化合物層を有する記憶素子の書込み特性の測定結果について、表１２および１３、並びに図２３を用いて説明する。

試料２８〜３３は、図１７（Ａ）に示すように、基板５０上に形成された第１の導電層５１、第１の導電層５１上に形成された絶縁層５２、第１の導電層５１及び絶縁層５２上に形成された有機化合物層５３、有機化合物層５３上に形成された第２の導電層５４で構成される記憶素子を有する。

ここでは、試料２８〜３３としては、基板５０上にガラス基板を用い、第１の導電層５１にスパッタリング法により形成された厚さ１００ｎｍのチタン層を用い、絶縁層５２に蒸着法により形成された厚さ１ｎｍのフッ化カルシウム層を用い、第２の導電層５４に蒸着法により形成された厚さ２００ｎｍのアルミニウム層を用いた。また、試料２８〜３０において、第１の導電層５１及び第２の導電層５４が重複する上面形状を正方形とし、その一辺の長さを５μｍとする記憶素子をそれぞれ形成した。

試料２８の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＮＰＢを用いた。

試料２９の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのｔ−ＢｕＤＮＡを用いた。

試料３０の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＴＰＡＱｎを用いた。

試料２８〜３０の記憶素子の構成を表１２に示す。

はじめに、読み出し電圧を各試料に印加して、各試料の記憶素子において初期ショートした割合（以下初期ショート率と示す。）及び、初期ショートしない記憶素子に５Ｖから１４Ｖまでの書き込み電圧を印加した時の書き込み成功率を、表１３に示した。なお、書込み時間は１０ｍｓと１００ｍｓの２条件で行った。

表１３に示すように、記憶素子の有機化合物層にＮＰＢ、ｔ−ＢｕＤＮＡ、及びＴＰＡＱｎをそれぞれ用いた場合でも、各試料の初期ショート率は非常に低い結果となった。

また、５Ｖから１４Ｖでの書込み成功率はＮＰＢを有機化合物層に用いた記憶素子を有する試料２８よりもｔ−ＢｕＤＮＡを有機化合物層に用いた記憶素子を有する試料２９やＴＰＡＱｎを有機化合物層に用いた記憶素子を有する試料３０のほうが高くなった。

次に、図２３に、試料２８〜３０の記憶素子に電圧を印加して書込みを行ったときの電圧電流特性を示す。なお、ここでの各試料の記憶素子の上面形状を正方形とし、且つ一辺の長さを５μｍとし、書込み時間を１０ｍｓとした。

図２３に示すように、ＴＰＡＱｎを有機化合物層に用いた記憶素子を有する試料３０の書込み電圧が最も低く、次いでｔ−ＢｕＤＮＡを有機化合物層に用いた記憶素子を有する試料２９、ＮＰＢを有機化合物層に用いた記憶素子を有する試料２８の順に書込み電圧が上昇した。ＴＰＡＱｎを有機化合物層に用いることで、記憶素子の書込み電圧を低減することができる。

本実施例では、実施例９と同様に、異なる有機化合物層を有する記憶素子に電圧を印加して書込みを行ったときの書込み電圧及び電流値の測定結果について、表１４及び図２４を用いて示す。

ここでは、異なる材料で形成される有機化合物層を用いた記憶素子を有する試料を作製した。その結果を、図２４（Ａ）及び（Ｂ）に示した。図２４（Ａ）は、有機化合物層にホール輸送材料を用いた記憶素子を有する試料３１〜３４の書込み電圧及び電流値を示し、図２４（Ｂ）は、有機化合物層に電子輸送材料を用いた記憶素子を有する試料３５〜４０の書込み電圧及び電流値を示した。

試料３１〜４０は、図１７（Ａ）に示すように、基板５０上に形成された第１の導電層５１、第１の導電層５１上に形成された絶縁層５２、第１の導電層５１及び絶縁層５２上に形成された有機化合物層５３、有機化合物層５３上に形成された第２の導電層５４で構成される記憶素子を有する。

ここでは、試料３１〜４０としては、基板５０上にガラス基板を用い、第１の導電層５１にスパッタリング法により形成された厚さ１００ｎｍのチタン層を用い、絶縁層５２に蒸着法により形成された厚さ１ｎｍのフッ化カルシウム層を用い、第２の導電層５４に蒸着法により形成された厚さ２００ｎｍのアルミニウム層を用いた。また、試料３１〜４３において、第１の導電層５１及び第２の導電層５４が重複する上面形状を正方形とし、且つ一辺の長さを２μｍ、３μｍ、５μｍ、１０μｍとする記憶素子をそれぞれ形成した。

試料３１の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＮＰＢを用いて有機化合物層を形成した。

試料３２の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＳＦＤＣｚを用いて有機化合物層を形成した。

試料３３の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＰＶＫを用いた。

試料３４の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＴＣＴＡを用いた。

試料３５の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＩｎＴｚを用いた。

試料３６の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＴＰＱを用いた。

試料３７の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＡｌｑを用いた。

試料３８の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＢＡｌｑを用いた。

試料３９の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＴＰＡＱｎを用いた。

試料４０の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのｔ−ＢｕＤＮＡを用いた。

試料３１〜４０の記憶素子の構成を表１４に示す。

なお、このときの書込み方法としては、電圧を０Ｖから０．１Ｖごと上昇させながら各電圧での試料の電流値を測定するスイープ測定を行った。また、各電圧の印加時間を１００ｍｓとした。

図２４（Ａ）に示すように、ＴＣＴＡを有機化合物層に用いた記憶素子を有する試料３４は大幅に書込み電圧が増大している。一方、ＮＰＢを有機化合物層に用いた記憶素子を有する試料３１、ＳＦＤＣｚを有機化合物層に用いた記憶素子を有する試料３２、ＰＶＫを有機化合物層に用いた記憶素子を有する試料３３は、２００μＷの等電力曲線より下の領域にプロットされることから、これらの有機化合物層を有する記憶素子を用いることで、半導体装置の消費電力を低減させることが可能であることが分かる。

図２４（Ｂ）に示すように、Ａｌｑを有機化合物層に用いた記憶素子を有する試料３７やＢＡｌｑを有機化合物層に用いた記憶素子を有する試料３８は、ほぼ２００μＷの等電力曲線より下の領域にプロットされる。また、ＩｎＴｚを有機化合物層に用いた記憶素子を有する試料３５、ＴＰＱを有機化合物層に用いた記憶素子を有する試料３６、ＴＰＡＱｎを有機化合物層に用いた記憶素子を有する試料３９、ｔ−ＢｕＤＮＡを有機化合物層に用いた記憶素子を有する試料４０は、１００μＷの等電力曲線より下の領域にプロットされる。このため、これらの有機化合物層を有する記憶素子を用いることで、半導体装置の消費電力を低減させることが可能であることがわかる。

本実施例では、異なる有機化合物層が積層された記憶素子に電圧を印加して書込みを行ったときの電流電圧特性の測定結果を表１５に示す。

試料４１は、図１７（Ａ）に示すように、基板５０上に形成された第１の導電層５１、第１の導電層５１上に形成された絶縁層５２、第１の導電層５１及び絶縁層５２上に形成された有機化合物層５３、有機化合物層５３上に形成された第２の導電層５４で構成される記憶素子をとした。

ここでは、試料４１の記憶素子は、蒸着法で形成された厚さ１０ｎｍのＢＣＰ、及びＢＣＰ上に形成された厚さ１０ｎｍのＮＰＢを用いて積層された有機化合物層を有する。

また、基板５０上にガラス基板を用い、第１の導電層５１にスパッタリング法により形成された厚さ１００ｎｍのチタン層を用い、絶縁層５２に蒸着法により形成された厚さ１ｎｍのフッ化カルシウム層を用い、第２の導電層５４に蒸着法により形成された厚さ２００ｎｍのアルミニウム層を用いた。

各記憶素子の上面形状は正方形であり、記憶素子の一辺の長さに対する記憶素子の書込電圧及び電流値を、表１５に示した。

表１５に示すように、有機化合物層を積層した記憶素子において、書込みを行うことが可能であった。また、書込み電圧は高いものの、書き込み時の電流値を低減することが可能であった。また、書込み電圧のばらつきも小さいことがわかった。

本実施例では、記憶素子の上面面積及び有機化合物層の膜厚に対する、書込電圧及び電流値の変化について、表１６及び図２５〜２７を用いて説明する。

試料４２〜４８は、図１７（Ａ）に示すように、基板５０上に形成された第１の導電層５１、第１の導電層５１上に形成された絶縁層５２、第１の導電層５１及び絶縁層５２上に形成された有機化合物層５３、有機化合物層５３上に形成された第２の導電層５４で構成される記憶素子を有する。

また、試料４２〜４８としては、基板５０上にガラス基板を用い、第１の導電層５１にスパッタリング法により形成された厚さ１００ｎｍのチタン層を用い、絶縁層５２に蒸着法により形成された厚さ１ｎｍのフッ化カルシウム層を用い、第２の導電層５４に蒸着法により形成された厚さ２００ｎｍのアルミニウム層を用いた。

試料４２の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ５ｎｍのＮＰＢを用いた。

試料４３の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＮＰＢを用いた。

試料４４の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ１０ｎｍのＮＰＢを用いた。

試料４５の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ２０ｎｍのＮＰＢを用いた。

試料４６の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ３０ｎｍのＮＰＢを用いた。

試料４７の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ４０ｎｍのＮＰＢを用いた。

試料４８の記憶素子は、有機化合物層５３に蒸着法で形成された厚さ５０ｎｍのＮＰＢを用いた。

試料４２〜４８の記憶素子の構成を表１６に示す。

また、試料４２において、第１の導電層５１及び第２の導電層５４が重複する上面形状が正方形であり、且つ一辺の長さを２μｍ、３μｍ、５μｍ、１０μｍとする記憶素子をそれぞれ形成した。なお、このときの書込み方法としては、電圧を０Ｖから０．１Ｖごと上昇させながら各電圧での試料の電流値を測定するスイープ測定を行った。また、各電圧の印加時間を１００ｍｓとした。

図２５に、試料４２において、記憶素子の一辺の長さを２μｍ、３μｍ、５μｍ、１０μｍとする記憶素子の書き込み電圧及び書込み特性の測定結果を示す。

図２５に示されるように、記憶素子の一辺の長さが長いほうが書込み特性を向上させることが可能である。このような傾向は、図示しないが試料４３や、書込み時間を異ならせて評価した結果でも同じ傾向が確認された。

次に、有機化合物層の膜厚を変化させたときの、書き込み電圧及び電流値、並びに書込み特性の測定結果を図２６及び２７に示す。

図２６において、試料４４〜４８の記憶素子に電圧を印加して書き込みを行ったときの書き込み電圧と電流値を示す。図２６において、破線７１で囲まれるプロットは試料４４のプロットであり、破線７２で囲まれるプロットは試料４５のプロットであり、破線７３で囲まれるプロットは試料４６のプロットであり、破線７４で囲まれるプロットは試料４７のプロットであり、破線７５で囲まれるプロットは試料４８のプロットを示す。また、破線の楕円内においては、構造が同じでサイズの異なる記憶素子の測定結果がプロットされており、楕円の左上ほどサイズが大きい記憶素子の測定結果のプロットを示し、右下ほどサイズが小さい記憶素子の測定結果のプロットを示す。

図２６から、有機化合物層の膜厚が薄くなるほど、電流値はそれほど変化しないものの、書込み電圧が低減することが分かる。また、同じ構造の記憶素子においては、上面面積が小さくなるほど、書込み電圧は低減するものの、そのときの電流値は上昇することが分かる。

次に、有機化合物層の膜厚をさらに薄くしたときの、記憶素子の書込み電圧及び書込み特性を図２７に示す。なお、試料４２及び４３の記憶素子の一辺の長さを３μｍとした。

図２７に示されるように、記憶素子の一辺の長さが同じ場合、有機化合物層の膜厚が５ｎｍである記憶素子を有する試料４２の方が、有機化合物層の膜厚が１０ｎｍである記憶素子を有する試料４３よりも、低電圧での書込み成功率が高いことが分かった。具体的には、試料４２は試料４３に比べ４Ｖ程度低い電圧で書込み可能である。

本発明の記憶装置を説明する上面図及び断面図。 本発明の記憶装置を説明する断面図。 本発明の記憶装置を説明する上面図。 本発明の記憶装置を説明する断面図。 本発明の記憶装置を説明する図。 本発明の記憶装置を説明する図。 本発明の記憶装置を説明する上面図及び断面図。 本発明の半導体装置を説明する断面図。 本発明の半導体装置を説明する断面図。 本発明の半導体装置を説明する断面図。 記憶素子、抵抗素子の電流電圧特性を説明する図。 本発明の半導体装置の構成例を説明する図。 本発明の半導体装置を有する電子機器を説明する図。 本発明の半導体装置の使用形態について説明する図。 記憶素子の電流電圧特性を示す図。 本発明の記憶装置を説明する断面図。 本発明の記憶素子の構造を説明する断面図。 本発明の記憶素子を用いた実験結果を説明する図。 本発明の記憶素子を用いた実験結果を説明する図。 本発明の記憶素子を用いた実験結果を説明する図。 本発明の記憶素子を用いた実験結果を説明する図。 本発明の記憶素子を用いた実験結果を説明する図。 本発明の記憶素子を用いた実験結果を説明する図。 本発明の記憶素子を用いた実験結果を説明する図。 本発明の記憶素子を用いた実験結果を説明する図。 本発明の記憶素子を用いた実験結果を説明する図。 本発明の記憶素子を用いた実験結果を説明する図。

Claims (33)

1. 第１の導電層と、
   第２の導電層と、
   前記第１の導電層と前記第２の導電層に挟持される有機化合物層と、
   前記第１の導電層と前記第２の導電層に間に設けられ、前記第１の導電層に接する厚さ０．１ｎｍ以上４ｎｍ以下の第１の絶縁層と、
   を有することを特徴とする記憶素子。
2. 第１の導電層と、
   第２の導電層と、
   前記第１の導電層と前記第２の導電層に挟持される有機化合物層と、
   前記第１の導電層と前記第２の導電層に間に設けられ、前記第１の導電層に接する厚さ０．１ｎｍ以上４ｎｍ以下の第１の絶縁層と、
   前記第１の導電層と前記第２の導電層に間に設けられ、前記第２の導電層に接する厚さ０．１ｎｍ以上４ｎｍ以下の第２の絶縁層と、
   を有することを特徴とする記憶素子。
3. 請求項１又は請求項２において、前記第１の絶縁層は、非連続層であることを特徴とする記憶素子。
4. 請求項３において、前記第１の絶縁層は、縞状であることを特徴とする記憶素子。
5. 請求項３において、前記第１の絶縁層は、網状であることを特徴とする記憶素子。
6. 請求項１又は請求項２において、前記第１の絶縁層は、連続層であることを特徴とする記憶素子。
7. 請求項６において、前記第１の絶縁層は、前記第１の導電層表面を覆うことを特徴とする記憶素子。
8. 請求項６又は請求項７において、前記第１の絶縁層は、凹凸を有することを特徴とする記憶素子。
9. 請求項２乃至請求項８のいずれか一項において、前記第２の絶縁層は、非連続層であることを特徴とする記憶素子。
10. 請求項９において、前記第２の絶縁層は、縞状であることを特徴とする記憶素子。
11. 請求項９において、前記第２の絶縁層は、網状であることを特徴とする記憶素子。
12. 請求項２乃至請求項８のいずれか一項において、前記第２の絶縁層は、連続層であることを特徴とする記憶素子。
13. 請求項１２において、前記第２の絶縁層は、前記第２の導電層表面を覆うことを特徴とする記憶素子。
14. 請求項１２又は請求項１３において、前記第２の絶縁層は、凹凸を有することを特徴とする記憶素子。
15. 第１の導電層と、
    第２の導電層と、
    前記第１の導電層と前記第２の導電層に挟持される有機化合物層と、
    前記第１の導電層と前記第２の導電層に間に設けられ、前記第１の導電層に接する直径０．１ｎｍ以上４ｎｍ以下の絶縁性粒子と、
    を有することを特徴とする記憶素子。
16. 第１の導電層と、
    第２の導電層と、
    前記第１の導電層と前記第２の導電層に挟持される有機化合物層と、
    前記第１の導電層と前記第２の導電層に間に設けられ、前記第１の導電層に接する直径０．１ｎｍ以上４ｎｍ以下の第１の絶縁性粒子と、
    前記第１の導電層と前記第２の導電層に間に設けられ、前記第２の導電層に接する直径０．１ｎｍ以上４ｎｍ以下の第２の絶縁性粒子と、
    を有することを特徴とする記憶素子。
17. 請求項１乃至請求項１６のいずれか一項において、前記第１の導電層又は前記第２の導電層に接続するダイオードを有することを特徴とする記憶素子。
18. 請求項１乃至請求項１７のいずれか一項において、前記第１の導電層及び前記第２の導電層に電圧を印加することにより抵抗値が変化することを特徴とする記憶素子。
19. 請求項１又は請求項１８において、前記有機化合物層は、電子輸送材料又はホール輸送材料からなることを特徴とする記憶素子。
20. 請求項１乃至請求項１９のいずれか一項において、前記第１の導電層及び前記第２の導電層の一部が接続されていることを特徴とする記憶素子。
21. 請求項１乃至請求項２０のいずれか一項に示される記憶素子がマトリックス状に配置されたメモリセルアレイ及び書き込み回路を有することを特徴とする記憶装置。
22. 請求項２１において、前記メモリセルアレイと前記書き込み回路とは、ガラス基板もしくは可撓性基板上に設けられていることを特徴とする記憶装置。
23. 請求項２２において、前記書き込み回路は薄膜トランジスタで形成されていることを特徴とする記憶装置。
24. 請求項２１において、前記メモリセルアレイと前記書き込み回路とは、単結晶半導体基板上に設けられていることを特徴とする記憶装置。
25. 請求項２４において、前記書き込み回路は電界効果トランジスタで形成されていることを特徴とする記憶装置。
26. 請求項１乃至請求項２５のいずれか一項に示される記憶素子と、
    前記記憶素子に接続する第１のトランジスタと、
    アンテナとして機能する導電層と、
    前記導電層に接続する第２のトランジスタと、
    を有することを特徴とする半導体装置。
27. 請求項２６において、前記第１のトランジスタ、前記第２のトランジスタ、前記記憶素子、及び前記アンテナとして機能する導電層は、第１の基板上に形成されていることを特徴とする半導体装置。
28. 請求項２６において、前記第１のトランジスタは第１の基板上に形成され、前記記憶素子は第２の基板上に形成され、前記第１のトランジスタのソース配線又はドレイン配線として機能する導電層と前記記憶素子とは、導電性粒子を介して接続されていることを特徴とする半導体装置。
29. 請求項２６において、前記第２のトランジスタは第１の基板上に形成され、前記アンテナとして機能する導電層は第２の基板上に形成され、前記第２のトランジスタのソース配線又はドレイン配線として機能する導電層と前記アンテナとして機能する導電層とは、導電性粒子を介して接続されていることを特徴とする半導体装置。
30. 請求項２６乃至請求項２９のいずれか一項において、前記第１のトランジスタ、前記第２のトランジスタ、及び前記記憶素子とは、ガラス基板もしくは可撓性基板上に設けられていることを特徴とする半導体装置。
31. 請求項３０において、前記第１のトランジスタ及び前記第２のトランジスタは薄膜トランジスタで形成されていることを特徴とする半導体装置。
32. 請求項２６乃至請求項２９のいずれか一項において、前記第１のトランジスタ、前記第２のトランジスタ、及び前記記憶素子は、単結晶半導体基板上に設けられていることを特徴とする半導体装置。
33. 請求項３２において、前記第１のトランジスタ及び前記第２のトランジスタは電界効果トランジスタで形成されていることを特徴とする半導体装置。

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