JP2006293376A - 位相シフトマスク - Google Patents

Abstract

【課題】 チップ面積の増加を抑制しながら、周縁部における剥離を防止して高い耐湿性を確保することができる半導体装置及びその製造方法、並びにその半導体装置を製造する際に用いることができる位相シフトマスクを提供する。
【解決手段】 集積回路部１を取り囲むようにして主壁部２が設けられている。主壁部の各隅部と集積回路部との間に副壁部３が設けられている。副壁部の互いに直交する部位は、夫々主壁部の互いに直交する部位と平行に延びている。副壁部の中では、その屈曲部が主壁部の屈曲部に最も近く位置している。熱処理等により応力が集中したとしても、この応力が主壁部及び副壁部に分散されるため、層間の剥離及びクラックが生じにくくなる。また、例えクラック等が隅部に生じたとしても、主壁部及び副壁部が互いに連結されている場合には、外部からの水分は集積回路部には極めて到達しにくい。このため、極めて高い耐湿性を確保することができる。
【選択図】 図１

Description

本発明は、多層配線構造における耐湿性の向上を図った半導体装置及びその製造方法、並びに、その半導体装置を製造する際に用いることができる位相シフトマスクに関する。

近年の多層配線構造における設計ルールには、ＬＳＩの世代交代に伴って縮小される傾向がある。このため、メタル配線材料の膜を成膜し、この膜を直接エッチングすることにより形成する配線のサイズには、製造することが困難なほど小さいものもある。そこで、層間絶縁膜を成膜した後、この層間絶縁膜に溝パターン又はホールパターンを形成し、その後これらのパターンの開口領域内に配線材料を埋め込むことにより配線を形成する方法が採用されている。このような配線の形成方法はダマシン法とよばれる。

また、配線材料としては、エッチングにより配線を形成する場合には、Ｗ、Ａｌ又はＡｌ合金が使用されることが多いが、ダマシン法を採用する場合には、抵抗が低く、エレクトロマイグレーション耐性が高いＣｕが使用されることがある。

半導体装置の製造に当たっては、半導体ウェハ上に、トランジスタ、コンタクト、配線、パッド等の素子を形成した後、半導体ウェハを複数のチップに分割し、セラミック又はプラスチックを使用してパッケージングする。

また、配線の性能として重要な信号の伝送速度の高速化には、配線間容量及び互いに異なる層に設けられた配線間に寄生する容量の低減が有効である。このため、近年、配線自体の低抵抗化のみならず、互いに同一の層に設けられた配線間に存在する絶縁膜及び互いに異なる層に設けられた配線間に存在する層間絶縁膜の低誘電率化が重要視されている。そして、このような低誘電率化のために、層間絶縁膜として、シリコン酸化膜ではなく、弗素添加シリコン酸化膜、シリコン酸化膜以外の無機絶縁膜及び有機絶縁膜等が使用されるようになってきている。一般に、原子間距離又は分子間距離が大きい材料ほど、単純な膜密度の低下により誘電率が低くなる。
特開平８−２７９４５２号公報

しかしながら、上述のような低誘電率の層間絶縁膜の熱膨張率は基板等の他の構成材料の熱膨張率を著しく相違しており、この熱膨張率の相違により、その後に施される熱処理等によって大きな熱応力が発生する。そして、このような熱応力がチップの隅部に集中して応力集中が発生し、チップの隅部において層間の剥離又はクラックが生じることがある。クラックが生じると、外乱である水分がチップの内部に浸入しやすくなる。このような熱膨張率の相違に基づく応力集中は、特にダマシン法を採用した半導体装置において大きなものとなる。これは、ダマシン法では、平坦化された配線層等の上に層間絶縁膜を成膜し、この層間絶縁膜に溝パターン等を形成し、その後開口領域内に配線材料を埋め込んでいるため、互いに熱膨張率が著しく相違する部位が多量に存在するためである。このため、ダマシン法を採用した従来の半導体装置には、十分な耐湿性を確保することが困難であるという問題点がある。

本発明は、かかる問題点に鑑みてなされたものであって、チップ面積の増加を抑制しながら、周縁部における剥離を防止して高い耐湿性を確保することができる半導体装置及びその製造方法、並びにその半導体装置を製造する際等に用いることができる位相シフトマスクを提供することを目的とする。

本願発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。

本発明に係る半導体装置は、集積回路が形成された集積回路部と、前記集積回路部を取り囲む金属膜を備える主壁部と、前記集積回路部と前記主壁部との間に選択的に形成された金属膜を備える副壁部とを有する。また、前記集積回路部、前記主壁部及び前記副壁部は、半導体基板と、前記半導体基板上に形成され、選択的に開口部が形成された１又は２以上の層間絶縁膜とを共有する。そして、前記集積回路を構成する配線の一部並びに前記主壁部及び前記副壁部に夫々備えられた前記金属膜の一部が実質的に同一の層に形成されていることを特徴とする。

本発明においては、副壁部が主壁部と集積回路部との間に選択的に形成されているため、選択的に壁部が主壁部及び副壁部の２重構造となっている。従って、ダマシン法の採用等により半導体装置の隅部等に大きな応力が集中する場合であっても、副壁部をそのような応力が集中しやすい位置に配設しておくことにより、副壁部にも応力が分散し、層間の剥離及びクラック等による応力緩和が発生しない弾性的な構造がその部位に形成される。このため、クラックの発生に伴う水分の侵入率は低くなり、高い耐湿性を確保することができる。更に、配線の一部と金属膜の一部とが実質的に同一の層に形成されているため、金属膜を配線と同時に形成することが可能であるため、工程数の増加を回避可能である。

なお、前記配線並びに前記主壁部及び前記副壁部に夫々備えられた前記金属膜は、前記各層間絶縁膜上及び前記開口部内に形成されていることが好ましい。また、前記半導体基板の前記主壁部及び前記副壁部内の前記金属膜が接触する領域に形成された拡散層を有することが好ましい。更に、平面形状が実質的に多角形であり、前記副壁部が多角形の頂点と前記集積回路部との間に配置されていることが好ましい。また、前記副壁部が前記集積回路部の周囲の任意の位置に選択的に配置されていてもよい。更にまた、前記副壁部と前記集積回路部との間の領域に配置された１対の電極と、前記１対の電極の各々に外部から信号を供給するためのパッドと、を備えた抵抗値測定部を有することが好ましい。また、前記副壁部の一部を前記主壁部に連結することにより、クラックがチップ（集積回路部）内部に侵入する確率をより低下させることができ、より一層高い耐湿性を確保することが可能となる。また、１対の電極を構成するように前記副壁部を形成し、更に前記１対の電極の各々に外部から信号を供給するためのパッドを設けることにより、副壁部を主壁部と集積回路部との間の抵抗値を測定するための抵抗値測定部として機能させることが可能となる。

本発明に係る半導体装置の製造方法は、集積回路が形成された集積回路部及び前記集積回路部を取り囲む金属膜を備える主壁部を有する半導体装置の製造方法である。そして、前記集積回路部及び前記主壁部の形成と並行して、前記集積回路部と前記主壁部との間に金属膜を備える副壁部を選択的に形成することを特徴とする。

本発明に係る位相シフトマスクは、透明基板上に形成された位相シフタ膜と、前記透明基板上のスクライブライン領域に形成された遮光膜とを有する位相シフトマスクであって、前記スクライブライン領域に囲われた領域は、集積回路部を形成するための集積回路領域と、前記集積回路部の周縁の周縁部を形成するための周縁領域とから成り、前記周縁領域と前記集積回路領域とのうちの少なくとも一部に、前記遮光膜が更に形成されていることを特徴とする。

以上詳述したように、本発明によれば、副壁部が設けられた領域近傍において応力が分散されやすくなるため、層間の剥離及びクラックを生じにくくすることができる。従って、クラックの発生に伴う水分の侵入率を著しく低く抑えて極めて高い耐湿性を確保することができる。更に、このような構造を形成するための工程数の増加を抑制することができる。更にまた、主壁部と副壁部とを互いに接続することにより、クラックの進行及び水分の浸入をより一層抑制することができる。

また、本発明によれば、位相シフトマスクにおいて、周縁部を形成するための周縁領域に遮光膜が形成されているため、周縁領域において位相シフタ膜中を光が透過してしまうのを遮光膜により遮ることができる。このため、本発明によれば、主壁部や副壁部の近傍において光が互いに干渉するのを抑制することができ、サイドローブが発生するのを防止することができる。

［第１の実施形態］
先ず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造を示すレイアウト図である。図２は、第１の実施形態における集積回路部の構造を示す断面図であり、図３は、図１のＡ−Ａ線に沿った断面を示す断面図である。図４は、第１の実施形態における抵抗値測定部の構造を示すレイアウト図であり、図５は、図４のＢ−Ｂ線に沿った断面図である。

第１の実施形態においては、図１に示すように、半導体集積回路が形成された集積回路部１を取り囲むようにして、例えば矩形状の主壁部２が設けられている。本実施形態に係る半導体装置は、主壁部２の外側で主壁部２に沿ってダイシングされており、平面視で矩形状となっている。また、主壁部２の各隅部と集積回路部１との間に、例えば「Ｌ」の字型の副壁部３が設けられている。副壁部３の互いに直交する部位は、夫々主壁部２の互いに直交する部位、即ち辺に相当する部位と平行に延びている。主壁部２と副壁部３との間隔は、例えば１μｍ程度である。また、副壁部３の中では、その屈曲部が主壁部２の屈曲部、即ち頂点に相当する部分に最も近く位置している。更に、副壁部３と集積回路部１との間に、その領域の抵抗値を測定するための抵抗値測定部（抵抗値測定手段）４が設けられている。本実施形態においては、副壁部３が第１の壁部片となっている。

集積回路部１には、図２に示すように、複数個のＭＯＳトランジスタ等が形成されている。例えば、シリコン基板等の半導体基板１０１が素子分離絶縁膜１０２により複数の素子活性領域に画定されている。そして、半導体基板１０１上にゲート絶縁膜１０３及びゲート電極１０４が積層されている。ゲート絶縁膜１０３及びゲート電極１０４の側方にはサイドウォール絶縁膜１０５が形成されている。半導体基板１０１の表面には、平面視でゲート絶縁膜１０３及びゲート電極１０４を間に挟むようにしてソース・ドレイン拡散層１０６が形成されている。

更に、例えばシリコン窒化膜１０７及びシリコン酸化膜１０８が全面に積層され、シリコン窒化膜１０７及びシリコン酸化膜１０８にソース・ドレイン拡散層１０６まで達するコンタクトホールが形成されている。このコンタクトホールの直径は、例えば０．１０乃至０．２０μｍ程度である。また、このコンタクトホールの側面及び底面に倣うようにして、例えばＴｉＮ膜１０９がグルーレイヤとして形成され、その内部にＷ膜１１０が埋め込まれている。

更に、例えば有機絶縁膜１１１及びシリコン酸化膜１１２が全面に積層され、有機絶縁膜１１１及びシリコン酸化膜１１２にＴｉＮ膜１０９及びＷ膜１１０まで達する溝１３５が形成されている。この溝１３５の側面及び底面に倣うようにして、例えばＴａ膜１１３がバリアメタル膜として形成され、その内部にＣｕ等からなる配線１１４が埋め込まれている。

更に、例えばシリコン窒化膜１１５及びシリコン酸化膜１１６が層間絶縁膜として全面に積層され、シリコン窒化膜１１５及びシリコン酸化膜１１６に下層の配線、ここでは配線１１４まで達するコンタクトホール１３６が形成されている。このコンタクトホールの直径は、例えば０．１５乃至０．２５μｍ程度である。

更に、例えば有機絶縁膜１１７及びシリコン酸化膜１１８が全面に積層され、例えば有機絶縁膜１１７及びシリコン酸化膜１１８が全面に積層され、シリコン窒化膜１１５及びシリコン酸化膜１１６に形成されたコンタクトホール１３６に繋がる溝１３７が有機絶縁膜１１７及びシリコン酸化膜１１８に形成されている。これらのコンタクトホール１３６及び溝１３７の側面及び底面に倣うようにして、例えばＴａ膜１１９がバリアメタル膜として形成され、その内部にＣｕ等からなる配線１２０が埋め込まれている。

そして、このようなシリコン窒化膜１１５、シリコン酸化膜１１６、有機絶縁膜１１７、シリコン酸化膜１１８、Ｔａ膜１１９及び配線１２０からなる基本構造体１２１が複数、本実施形態では総計で３つ設けられている。

また、最上層の基本構造体１２１上にシリコン窒化膜１２２及びシリコン酸化膜１２３が積層され、シリコン窒化膜１２２及びシリコン酸化膜１２３に最上層の基本構造体１２１を構成する配線１２０まで達するコンタクトホール１３８が形成されている。このコンタクトホールの直径は、例えば１．００乃至１．１０μｍ程度である。また、このコンタクトホール１３８の側面及び底面に倣い、更にシリコン酸化膜１２３の表面の一部を覆うようにしてバリアメタル膜１２４が形成され、このバリアメタル膜１２４上にＡｌ又はＡｌ合金膜（以下、Ａｌ膜という。）１２５及びバリアメタル膜１２６が積層されている。更に、バリアメタル膜１２４、Ａｌ膜１２５及びバリアメタル膜１２６を覆うようにしてシリコン酸化膜１２７が全面に形成され、例えばシリコン窒化膜１２８がシリコン酸化膜１２７上に被覆膜として形成されている。

なお、図２に示す２個のＭＯＳトランジスタがＣＭＯＳトランジスタを構成する場合、両ＭＯＳトランジスタ間で拡散層１０６の導電型が相違しており、半導体基板１の表面には、ウェル（図示せず）が適宜形成されている。

一方、主壁部２及び副壁部３においては、図３に示すように、半導体基板１０１の表面に拡散層１０６ａが形成されている。拡散層１０６ａの導電型は特に限定されるものではない。また、集積回路部１と同様に、例えばシリコン窒化膜１０７及びシリコン酸化膜１０８が全面に積層され、シリコン窒化膜１０７及びシリコン酸化膜１０８に拡散層１０６ａまで達する溝が形成されている。この溝の幅は、例えば０．１５乃至０．３０μｍ程度である。この溝の側面及び底面に倣うようにして、例えばＴｉＮ膜１０９がグルーレイヤとして形成され、その内部にＷ膜１１０が埋め込まれている。

更に、集積回路部１と同様に、例えば有機絶縁膜１１１及びシリコン酸化膜１１２が全面に積層され、有機絶縁膜１１１及びシリコン酸化膜１１２にＴｉＮ膜１０９及びＷ膜１１０まで達する溝が形成されている。この溝の幅は、例えば２μｍ程度である。この溝は、例えばＴｉＮ膜１０９及びＷ膜１１０がその中央に位置するようにして形成されている。この溝の側面及び底面に倣うようにして、例えばＴａ膜１１３がバリアメタル膜として形成され、その内部にＣｕ膜等の金属膜１１４ａが埋め込まれている。

更に、集積回路部１と同様に、例えばシリコン窒化膜１１５及びシリコン酸化膜１１６が全面に積層され、シリコン窒化膜１１５及びシリコン酸化膜１１６に下層の金属膜、ここでは金属膜１１４ａまで達する溝が形成されている。この溝の幅は、例えば０．２０乃至０．３５μｍ程度である。この溝は、例えば有機絶縁膜１１１及びシリコン酸化膜１１２に形成された溝の中央に位置するようにして形成されている。従って、この溝は、例えばシリコン窒化膜１０７及びシリコン酸化膜１０８に形成された溝と平面視で一致する。

更に、集積回路部１と同様に、例えば有機絶縁膜１１７及びシリコン酸化膜１１８が全面に積層され、シリコン窒化膜１１５及びシリコン酸化膜１１６に形成された溝に繋がる溝が有機絶縁膜１１７及びシリコン酸化膜１１８に形成されている。この溝の幅は、例えば２μｍ程度である。この溝は、例えばシリコン窒化膜１１５及びシリコン酸化膜１１６に形成された溝がその中央に位置するようにして形成されている。従って、この溝は、例えば有機絶縁膜１１１及びシリコン酸化膜１１２に形成された溝と平面視で一致する。シリコン窒化膜１１５及びシリコン酸化膜１１６に形成された溝並びに有機絶縁膜１１７及びシリコン酸化膜１１８に形成された溝の側面及び底面に倣うようにして、例えばＴａ膜１１９がバリアメタル膜として形成され、その内部にＣｕ膜等の金属膜１２０ａが埋め込まれている。

そして、このようなシリコン窒化膜１１５、シリコン酸化膜１１６、有機絶縁膜１１７、シリコン酸化膜１１８、Ｔａ膜１１９及び金属膜１２０ａからなる基本構造体１２１ａが複数、本実施形態では、集積回路部１と同様に、総計で３つ設けられている。

また、集積回路部１と同様に、最上層の基本構造体１２１ａ上にシリコン窒化膜１２２及びシリコン酸化膜１２３が積層され、シリコン窒化膜１２２及びシリコン酸化膜１２３に最上層の基本構造体１２１ａを構成する金属膜１２０ａまで達する溝が形成されている。この溝の幅は、例えば１．１５乃至１．２５μｍ程度である。この溝の側面及び底面に倣い、更にシリコン酸化膜１２３の表面の一部を覆うようにしてバリアメタル膜１２４が形成され、このバリアメタル膜１２４上にＡｌ膜１２５及びバリアメタル膜１２６が積層されている。更に、バリアメタル膜１２４、Ａｌ膜１２５及びバリアメタル膜１２６を覆うようにしてシリコン酸化膜１２７が全面に形成され、例えばシリコン窒化膜１２８がシリコン酸化膜１２７上に被覆膜として形成されている。

副壁部３においては、シリコン窒化膜１１５及びシリコン酸化膜１１６に形成された溝並びにシリコン窒化膜１２２及びシリコン酸化膜１２３に形成された幅の狭い溝１３１の長さは、有機絶縁膜１１１及びシリコン酸化膜１１２に形成された溝並びに有機絶縁膜１１７及びシリコン酸化膜１１８に形成された幅の広い溝１３２の長さよりも短く、図１に示すように、幅の狭い溝１３１の両端部は、幅の広い溝１３２の両端部の内側に位置している。

また、抵抗値測定部４には、図１及び図４に示すように、２個の櫛歯状電極５ａ及び５ｂが設けられている。櫛歯状電極５ａ及び５ｂの歯の部分は交互に配置されている。そして、櫛歯状電極５ａ及び５ｂの各一端に耐湿性確保チェック用モニタパッド６ａ及び６ｂが夫々接続されている。また、集積回路部１と主壁部２との間の領域であって、副壁部３及び抵抗値測定部４が形成されていない領域には、集積回路部１に形成された集積回路の評価を行う際に外部から信号を入力するための複数個の評価用パッド７が適当な間隔で設けられている。

図５に示すように、櫛歯状電極５ａ及び５ｂの断面構造は、金属膜が基板に接続されていないことを除き、主壁部２及び副壁部３の断面構造と同様であるが、溝の幅が相違している。即ち、櫛歯状電極５ａ及び５ｂにおいては、シリコン窒化膜１１５及びシリコン酸化膜１１６に形成された溝並びにシリコン窒化膜１２２及びシリコン酸化膜１２３に形成された幅の狭い溝１３３の幅は、例えば０．２０乃至０．３５μｍ程度であり、有機絶縁膜１１１及びシリコン酸化膜１１２に形成された溝並びに有機絶縁膜１１７及びシリコン酸化膜１１８に形成された幅の広い溝１３４の幅は、例えば０．６μｍ程度である。また、櫛歯状電極５ａ及び５ｂの歯の部分同士の間隔は、例えば０．２μｍ程度である。Ａｌ膜１２５の一部がシリコン窒化膜１２８及びシリコン酸化膜１２７から露出して、この露出した部分がパッド６ａ及び６ｂとなっている。

このように構成された第１の実施形態においては、応力が最も集中する４つ隅部において平面形状が矩形状の主壁部２の内側に「Ｌ」の字型の副壁部３が選択的に設けられており、これらの主壁部２及び副壁部３を構成する複数の金属膜が半導体基板１に結合されているため、これらの隅部において応力が分散されやすい。従って、熱処理等により応力が集中したとしても、従来のものと比較すると、層間の剥離及びクラックが生じにくくなる。また、例えクラック等が隅部に生じたとしても、主壁部２及び副壁部３が２重構造となっているため、外部からの水分は集積回路部１には極めて到達しにくい。このため、本実施形態によれば、極めて高い耐湿性を確保することができる。

また、副壁部３が形成される位置は、従来、パッド等が形成されず、特に半導体装置の機能に影響を与える素子が存在しない領域であるため、この位置に副壁部３を設けたとしても、チップ面積はほとんど増加しない。

更に、主壁部２及び副壁部３の形成に当たっては、集積回路部１を構成するシリコン窒化膜、シリコン酸化膜、有機絶縁膜及び配線等を形成する際のマスク形状を変更することによって対応することができるため、製造工程数の増加を回避することも可能である。

また、抵抗値測定部４のパッド６ａ及び６ｂに互いに異なる電位を印加し、これらの間の抵抗値を測定することができる。水分が浸入している場合は、短絡が発生して抵抗値が低下するため、この抵抗値を測定することにより、水分の浸入の有無を判別することが可能である。従って、高い信頼性を得ることができる。

［第２の実施形態］
次に、本発明の第２の実施形態について説明する。図６は、本発明の第２の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。

第２の実施形態においては、副壁部の構造が第１の実施形態のそれと相違している。具体的には、図６に示すように、屈曲点を基準としたときの副壁部３ａ内の幅が狭い溝１３１の長さと幅が広い溝１３２の長さとが一致しており、各端部が平面視で互いに同じ位置にある。副壁部３ａの各位置の溝が延びる方向に直交する断面の構造は、上述の溝の長さに関する点を除き、第１の実施形態における副壁部３のそれと同様である。本実施形態においては、副壁部３ａが第１の壁部片となっている。

このような第２の実施形態によっても、第１の実施形態と同様の効果が得られる。

［第３の実施形態］
次に、本発明の第３の実施形態について説明する。図７は、本発明の第３の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。

第３の実施形態においても、副壁部の構造が第１の実施形態のそれと相違している。具体的には、図７に示すように、副壁部３ｂの平面形状が、第１の実施形態における副壁部３の両端部が主壁部２側に直角に屈曲され、主壁部２に連結されたものとなっている。そして、副壁部３ｂ内の狭い溝１３１が主壁部２内の狭い溝１３１に繋げられ、副壁部３ｂ内の広い溝１３２が主壁部２内の広い溝１３２に繋げられている。副壁部３ｂの各位置の溝が延びる方向に直交する断面の構造は、上述の平面形状に関する点を除き、第１の実施形態における副壁部３のそれと同様である。本実施形態においては、副壁部３ｂが第１の壁部片となっている。

このような第３の実施形態によっても、第１の実施形態と同様の効果が得られる。また、副壁部が主壁部に連結されているため、クラックの進行がより生じにくくなるため、水分が容易に浸入しやすい膜である絶縁膜が副壁部の内外間で完全に切断されており、剥離がより一層生じにくくなる。

［第４の実施形態］
次に、本発明の第４の実施形態について説明する。図８は、本発明の第４の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。

第４の実施形態においても、副壁部の構造が第１の実施形態のそれと相違している。具体的には、図８に示すように、副壁部３ｃの平面形状が矩形状となっている。副壁部３ｃの各位置の溝が延びる方向に直交する断面の構造は、上述の平面形状に関する点を除き、第１の実施形態における副壁部３のそれと同様である。また、抵抗値測定部４を構成する櫛歯状電極５ａ及び５ｂ（図８に図示せず）は、例えば主壁部２との間で副壁部３ｃを挟むようにして配置されている。より具体的には、例えば平面視で矩形状の副壁部３ｃを構成する４辺のうちで主壁部２の頂点から離間した２辺に沿うようにして櫛歯状電極５ａ及び５ｂが配置されている。本実施形態においては、副壁部３ｃが第４の壁部片となっている。

このような第４の実施形態によっても、第１の実施形態と同様の効果が得られる。

［第５の実施形態］
次に、本発明の第５の実施形態について説明する。図９は、本発明の第５の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。

第５の実施形態においても、副壁部の構造が第１の実施形態のそれと相違している。具体的には、図９に示すように、副壁部３ｄに複数重、本実施例では２重の矩形状の壁部片３ｄ１及び３ｄ２が設けられている。本実施形態においては、壁部片３ｄ２が第４の壁部片となり、壁部片３ｄ１が第５の壁部片となっている。副壁部３ｄを構成する壁部片３ｄ１及び３ｄ２の各位置の溝が延びる方向に直交する断面の構造は、上述の平面形状に関する点を除き、第１の実施形態における副壁部３のそれと同様である。

このような第５の実施形態によれば、より高い耐湿性を得ることができる。

なお、副壁部３ｄが３重以上の壁部片から構成されていてもよい。

［第６の実施形態］
次に、本発明の第６の実施形態について説明する。図１０は、本発明の第６の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。

第６の実施形態においても、副壁部の構造が第１の実施形態のそれと相違している。具体的には、図１０に示すように、複数個、例えば３個の壁部片３ｅ１乃至３ｅ３が、主壁部２の隅部から集積回路部１側に向かって、例えば等間隔で配置されて副壁部３ｅが構成されている。各壁部片３ｅ１乃至３ｅ３は、いずれも第１の実施形態における副壁部３と同様の構造を備えている。本実施形態においては、壁部片３ｅ１乃至３ｅ３が第１の壁部片となっている。

このような第６の実施形態によっても、第５の実施形態と同様に、より高い耐湿性を得ることができる。

なお、副壁部３ｅが、副壁部３と同様の構造を備えた２個又は４個以上の壁部片から構成されていてもよい。

［第７の実施形態］
次に、本発明の第７の実施形態について説明する。図１１は、本発明の第７の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。

第７の実施形態においても、副壁部の構造が第１の実施形態のそれと相違している。具体的には、図１１に示すように、第１の実施形態における副壁部３と同様の構造を備えた壁部片３ｆ２よりも集積回路部１側に、壁部片３ｆ２よりも長さが短い壁部片３ｆ１が配置されて副壁部３ｆが構成されている。壁部片３ｆ１の各位置の溝が延びる方向に直交する断面の構造は、第１の実施形態における副壁部３のそれと同様である。本実施形態においては、壁部片３ｆ２が第１の壁部片となり、壁部片３ｆ１が第２の壁部片となっている。

このような第７の実施形態によっても、第５及び第６の実施形態と同様に、より高い耐湿性を得ることができる。

［第８の実施形態］
次に、本発明の第８の実施形態について説明する。図１２は、本発明の第８の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。

第８の実施形態においても、副壁部の構造が第１の実施形態のそれと相違している。具体的には、図１２に示すように、第７の実施形態における壁部片３ｆ１及び３ｆ２を主壁部２とによって取り囲む壁部片３ｇ１が配置されて副壁部３ｇが構成されている。また、壁部片３ｇ１の各位置の溝が延びる方向に直交する断面の構造は、第１の実施形態における副壁部３のそれと同様である。本実施形態においては、壁部片３ｇ１が第３の壁部片となっている。

このような第８の実施形態によっても、第５乃至第７の実施形態と同様に、より高い耐湿性を得ることができる。

［第９の実施形態］
次に、本発明の第９の実施形態について説明する。図１３は、本発明の第９の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。

第９の実施形態においても、副壁部の構造が第１の実施形態のそれと相違している。具体的には、図１３に示すように、第７の実施形態における壁部片３ｆ１及び３ｆ２との間に存在する有機絶縁膜１１７及びシリコン酸化膜１１８に、壁部片３ｆ１及び３ｆ２の溝１３２と同様に幅の広い溝１３２ａが形成され、この溝１３２ａ内にＴａ膜１１９及び金属膜１２０ａが埋め込まれて副壁部３ｈが構成されている。

このような第９の実施形態によっても、第５乃至第８の実施形態と同様に、より高い耐湿性を得ることができる。

［第１０の実施形態］
次に、本発明の第１０の実施形態について説明する。図１４は、本発明の第１０の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。

第１０の実施形態においても、副壁部の構造が第１の実施形態のそれと相違している。具体的には、図１４に示すように、第７の実施形態における壁部片３ｆ１及び３ｆ２との間に存在する有機絶縁膜１１７及びシリコン酸化膜１１８に、壁部片３ｆ１及び３ｆ２の溝１３２と同様に幅の広い溝１３２ａが形成され、更に壁部片３ｆ１及び３ｆ２との間に存在するシリコン窒化膜１１５及びシリコン酸化膜１１６に、壁部片３ｆ１及び３ｆ２の溝１３１と同様に幅の狭い溝１３１ａが形成されている。そして、これらの溝１３１ａ及び１３２ａ内にＴａ膜１１９及び金属膜１２０ａが埋め込まれて副壁部３ｉが構成されている。

このような第１０の実施形態によっても、第５乃至第９の実施形態と同様に、より高い耐湿性を得ることができる。

［第１１の実施形態］
次に、本発明の第１１の実施形態について説明する。図１５は、本発明の第１１の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。

第１１の実施形態においても、副壁部の構造が第１の実施形態のそれと相違している。具体的には、図１５に示すように、両端が主壁部２に繋げられた「Ｌ」の字型の副壁部３ｊが設けられている。副壁部３ｊの各位置の溝が延びる方向に直交する断面の構造は、第１の実施形態における副壁部３のそれと同様である。
本実施形態においては、副壁部３ｊが第６の壁部片となっている。

このような第１１の実施形態によっても、第５乃至第１０の実施形態と同様に、より高い耐湿性を得ることができる。

［第１２の実施形態］
次に、本発明の第１２の実施形態について説明する。図１６は、本発明の第１２の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。

第１２の実施形態においては、副壁部が、第５の実施形態における副壁部３ｄと第１１の実施形態における副壁部３ｊとを組み合わせた構造を備えている。具体的には、図１６に示すように、第１１の実施形態における副壁部３ｊと同様の構造を備えた壁部片３ｋ１と主壁部２との間に存在する「口」の字型の領域内に、第５の実施形態における壁部片３ｄ１及び３ｄ２が配設されて副壁部３ｋが構成されている。本実施形態においては、壁部片３ｋ１が第６の壁部片となっている。

このような第１２の実施形態によっても、第５乃至第１１の実施形態と同様に、より高い耐湿性を得ることができる。

［第１３の実施形態］
次に、本発明の第１３の実施形態について説明する。図１７は、本発明の第１３の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。

第１３の実施形態においては、副壁部の構造が第１２の実施形態のそれと相違している。具体的には、図１７に示すように、第１２の実施形態における副壁部３ｋを構成する壁部片３ｄ１及び３ｄ２の間に存在する有機絶縁膜膜１１７及びシリコン酸化膜１１８並びに壁部片３ｄ２の「口」の字型の領域内まで幅の広い溝１３２が拡がっており、この溝１３２内にＴａ膜１１９及び金属膜１２０ａが埋め込まれて副壁部３ｍが構成されている。

このような第１３の実施形態によっても、第５乃至第１２の実施形態と同様に、より高い耐湿性を得ることができる。

［半導体装置の製造方法］
次に、第１の実施形態に係る半導体装置を製造する方法について説明する。図１８乃至図２４は、本発明の第１の実施形態に係る半導体装置を製造する方法を工程順に示す概略断面図である。なお、図１８乃至図２４には、主壁部２に相当する領域のみを図示する。

先ず、ウェハの状態で半導体基板１０１の表面に、例えばＬＯＣＯＳ法又はＳＴＩ法等により素子分離絶縁膜１０２を形成した後、集積回路部１内にゲート絶縁膜１０３、ゲート電極１０４、サイドウォール絶縁膜１０５及びソース・ドレイン拡散層１０６を形成する。また、主壁部２及び副壁部３内には、ソース・ドレイン拡散層１０６の形成と同時に、選択的に拡散層１０６ａ及び１０６ｂを形成する。次いで、全面にシリコン窒化膜１０７及びシリコン酸化膜１０８を、例えばプラズマＣＶＤ法により成膜する。シリコン窒化膜１０７及びシリコン酸化膜１０８の厚さは、例えば、夫々７０ｎｍ、１０００ｎｍである。次に、例えば化学機械研磨（ＣＭＰ）により、シリコン酸化膜１０８を平坦化することにより、段差を消失させる。この平坦化処理後のシリコン酸化膜１０８の厚さは、例えば７００ｎｍである。その後、シリコン酸化膜１０８上にフォトレジスト２０１を塗布し、このフォトレジスト２０１に露光及び現像を施すことにより、集積回路部１内のコンタクトホール並びに主壁部２及び副壁部３内の狭い溝１３１及び１３３を形成するためのパターン２０１ａをフォトレジスト２０１に形成する。なお、抵抗値測定部４については、例えば素子分離絶縁膜１０２の形成と同時に、その全域の半導体基板１０１の表面に素子分離絶縁膜を形成してもよく、又は電極５ａ及び５ｂが形成される予定の領域内のみの半導体基板１０１の表面に素子分離絶縁膜を形成してもよい。

続いて、図１８（ｂ）に示すように、フォトレジスト２０１をマスクとし、ＣＦ系のガスを使用して、シリコン酸化膜１０８及びシリコン窒化膜１０７の異方性エッチングを行うことにより、集積回路部１内にコンタクトホールを形成し、主壁部２、副壁部３及び抵抗値測定部４内に狭い溝１３１及び１３３を形成する。その後、フォトレジスト２０１を除去し、コンタクトホール及び狭い溝１３１及び１３３内並びにシリコン酸化膜１０８上にＴｉＮ膜１０９をグルーレイヤとして、例えばスパッタリング又はＣＶＤ法等により成膜する。更に、ＴｉＮ膜１０９上にＷ膜１１０を、例えばＣＶＤ法等により成膜する。ＴｉＮ膜１０９の厚さは、例えば５０ｎｍであり、Ｗ膜１１０の厚さは、例えば４００ｎｍである。そして、ＣＭＰ法等により、シリコン酸化膜１０８上のＴｉＮ膜１０９及びＷ膜１１０を除去してコンタクトホール並びに狭い溝１３１及び１３３内のみにＴｉＮ膜１０９及びＷ膜１１０を残存させる。

なお、シリコン酸化膜１０８及びシリコン窒化膜１０７のエッチング時又はフォトレジスト２０１の除去時に半導体基板１０１に損傷が生じるような場合には、先ず、ＣＦ系ガスのＣ量とＦ量との比、Ｃ量とＨ量との比、Ｏ₂ガス及びＡｒガスの各流量、分圧比、圧力、温度、プラズマ電力並びに基板電位等のプロセス条件を調整することにより、シリコン酸化膜１０８とシリコン窒化膜１０７とのエッチング選択比を適切に調整した上でシリコン酸化膜１０８のみをエッチングする。次いで、Ｏ₂を使用したアッシング（灰化処理）によってフォトレジスト２０１を除去した後、シリコン窒化膜１０７を半導体基板１０１に損傷が生じにくい条件下でエッチングすればよい。

余分なＴｉＮ膜１０９及びＷ膜１１０を除去した後、図１８（ｃ）に示すように、全面に有機絶縁膜用材料を、例えばスピンコートにより塗布し、この有機絶縁膜用材料に適当な熱処理、例えば４００℃で６０分間の熱処理を施すことにより、有機絶縁膜用材料を硬化させて有機絶縁膜１１１を成膜する。更に、有機絶縁膜１１１上にシリコン酸化膜１１２を成膜する。有機絶縁膜１１１及びシリコン酸化膜１１２の膜厚は、例えばいずれも２５０ｎｍである。その後、シリコン酸化膜１１２上にフォトレジスト２０２を塗布し、このフォトレジスト２０２に露光及び現像を施すことにより、集積回路部１内の配線用の溝１３５並びに主壁部２、副壁部３及び抵抗値測定部４内の広い溝１３２及び１３４を形成するためのパターン２０２ａをフォトレジスト２０２に形成する。

続いて、図１９（ａ）に示すように、フォトレジスト２０２をマスクとし、シリコン酸化膜１１２の異方性エッチングを行い、その後にＨ₂及びＮ₂の混合ガスを使用して有機絶縁膜１１１をエッチングすることにより、集積回路部１内に溝１３５を形成し、主壁部２、副壁部３及び抵抗値測定部４内に広い溝１３２及び１３４を形成する。このとき、フォトレジスト２０２は有機絶縁膜１１１と同時に除去されるが、その下に存在するシリコン酸化膜１１２はエッチングされない。次いで、溝１３５、１３２及び１３４内並びにシリコン酸化膜１１２上にＴａ膜１１３をバリアメタル膜として、例えばスパッタリング等により成膜する。更に、配線１１４及び金属膜１１４ａとなる配線材料の膜、例えばＣｕ膜を、例えばめっき法等によりＴａ膜１１３上に成膜する。なお、配線材料の膜をめっき法により成膜する場合には、スパッタリングによりＴａ膜１１３を形成した後にその上にシード層を形成し、その後配線材料の膜を形成することが好ましい。Ｔａ膜１１３の厚さは、例えば３０ｎｍであり、配線材料の膜の厚さは、例えば１８００ｎｍである。

続いて、ＣＭＰ法等により、シリコン酸化膜１１２上のＴａ膜１１３及び配線材料の膜を除去して溝１３５、１３２及び１３４内のみにＴａ膜１１３及び配線材料の膜を残存させる。この結果、図１９（ｂ）に示すように、配線１１４及び金属膜１１４ａが形成される。

続いて、図２０（ａ）に示すように、全面に、シリコン窒化膜１１５及びシリコン酸化膜１１６を順次成膜する。シリコン窒化膜１１５の厚さは、例えば５０ｎｍであり、シリコン酸化膜１１６の厚さは、例えば８００ｎｍである。シリコン窒化膜１１５はエッチングストッパ膜及び拡散防止膜として機能する。その後、例えばＣＭＰにより、シリコン酸化膜１１６を平坦化することにより、段差を消失させる。この平坦化処理後のシリコン酸化膜１１６の厚さは、例えば４００ｎｍである。なお、シリコン窒化膜１１５上に、例えば４００ｎｍ程度の厚さのシリコン酸化膜１１６を成膜することにより、ＣＭＰの工程を行わないようにしてもよい。次いで、シリコン酸化膜１１６上に有機絶縁膜１１７及びシリコン酸化膜１１８を順次成膜する。有機絶縁膜１１７は、前述のように、例えば有機絶縁膜用材料をスピンコートにより塗布し、この有機絶縁膜用材料に適当な熱処理を施して有機絶縁膜用材料を硬化させることにより、成膜することができる。有機絶縁膜１１７及びシリコン酸化膜１１８の厚さは、例えば２５０ｎｍである。

その後、シリコン酸化膜１１８上に、溝形成時のハードマスクとして使用する金属膜２０３を成膜する。金属膜２０３は、例えばＴｉＮ膜であり、その厚さは、例えば１００ｎｍである。更に、金属膜２０３上にフォトレジスト２０４を塗布し、このフォトレジスト２０４に露光及び現像を施すことにより、集積回路部１内の溝１３７並びに主壁部２、副壁部３及び抵抗値測定部４内の広い溝１３２及び１３４を形成するためのパターン２０４ａをフォトレジスト２０４に形成する。

続いて、図２０（ｂ）に示すように、フォトレジスト２０４をマスクとし、Ｃｌ系ガスを使用して、金属膜２０３をエッチングすることにより、金属膜２０３にパターン２０４ａを転写してパターン２０３ａを形成する。次いで、アッシングによってフォトレジスト２０４を除去する。次に、全面にフォトレジスト２０５を塗布し、このフォトレジスト２０５に露光及び現像を施すことにより、集積回路部１内のコンタクトホール１３６並びに主壁部２、副壁部３及び抵抗値測定部４内の狭い溝１３１及び１３３を形成するためのパターン２０５ａをフォトレジスト２０５に形成する。

続いて、図２１（ａ）に示すように、フォトレジスト２０５をマスクとし、シリコン酸化膜１１８をエッチングする。更に、シリコン酸化膜１１８をマスクとし、Ｈ₂及びＮ₂の混合ガスを使用して有機絶縁膜１１７をエッチングすることにより、集積回路部１内にコンタクトホール１３６を形成し、主壁部２、副壁部３及び抵抗値測定部４内に狭い溝１３１及び１３３を形成する。このとき、フォトレジスト２０５は有機絶縁膜１１７と同時に除去されるが、その下に存在する金属膜２０３及びシリコン酸化膜１１８はエッチングされない。なお、金属膜２０３にパターン２０３ａを形成する際に、位置ずれが生じている場合には、シリコン酸化膜１１８をエッチングする前に、フォトレジスト２０５をマスクとして金属膜２０３の不要な部分を除去することが好ましい。

続いて、図２１（ｂ）に示すように、金属膜２０３及び有機絶縁膜１１７をマスクとして、シリコン酸化膜１１８及び１１６をエッチングする。この結果、パターン２０３ａがシリコン酸化膜１１８に転写されると共に、シリコン酸化膜１１８及び有機絶縁膜１１７に形成されていたパターンがシリコン酸化膜１１６に転写される。このとき、シリコン酸化膜１１８のエッチングは有機絶縁膜１１７上で停止し、シリコン酸化膜１１６のエッチングはエッチングストッパ膜として機能するシリコン窒化膜１１５上で停止する。

続いて、図２２（ａ）に示すように、金属膜２０３及びシリコン酸化膜１１８をマスクとして、有機絶縁膜１１７の異方性エッチングを行う。その後、シリコン酸化膜１１６をマスクとして、シリコン窒化膜１１５の異方性エッチングを行う。この結果、集積回路部１内にコンタクトホール１３６及び溝１３７が形成されると共に、主壁部２及び副壁部３内に溝１３１及び１３３が形成され、抵抗値測定部４内に溝１３２及び１３４が形成される。なお、有機絶縁膜１１７の異方性エッチングをシリコン窒化膜１１５の異方性エッチングの後に行ってもよい。

続いて、図２２（ｂ）に示すように、表面に現れている溝１３１乃至１３５及びコンタクトホール１３６内並びに金属膜２０３上にＴａ膜１１９をバリアメタル膜として、例えばスパッタリング等により成膜する。更に、配線１２０及び金属膜１２０ａとなる配線材料の膜、例えばＣｕ膜を、例えばめっき法等によりＴａ膜１１９上に成膜する。なお、配線材料の膜をめっき法により成膜する場合には、スパッタリングによりＴａ膜１１９を形成した後にその上にシード層を形成し、その後配線材料の膜を形成することが好ましい。Ｔａ膜１１９の厚さは、例えば３０ｎｍであり、配線材料の膜の厚さは、例えば１８００ｎｍである。

続いて、ＣＭＰ法等により、シリコン酸化膜１１８上の金属膜２０３、Ｔａ膜１１９及び配線材料の膜を除去して表面に現れていた溝１３１乃至１３５及びコンタクトホール１３６内のみにＴａ膜１１９及び配線材料の膜を残存させる。この結果、図２３に示すように、主壁部２、副壁部３及び抵抗値測定部４内に金属膜１２０ａが形成され、集積回路部１内に配線１２０（図２３に図示せず）が形成される。次いで、全面にシリコン窒化膜１１５を再度形成し、図２０（ａ）に示す工程から図２３に示す工程までを所定回だけ繰り返す。

そして、図２４に示すように、最上層の基本構造体１２１及び１２１ａを形成した後、全面にシリコン窒化膜１２２及びシリコン酸化膜１２３を成膜する。その後、所定のパターンが形成されたフォトレジスト（図示せず）を使用してシリコン酸化膜１２３及びシリコン窒化膜１２２に溝１３１及び１３３並びにコンタクトホール１３８を形成する。次いで、これらの溝１３１及び１３３並びにコンタクトホール１３８内並びにシリコン酸化膜１２３上にバリアメタル膜１２４及びＡｌ膜１２５を成膜し、更にＡｌ膜１２５上にバリアメタル膜１２６を成膜する。次に、バリアメタル膜１２６、Ａｌ膜１２５及びバリアメタル膜１２４を所定形状にパターニングし、全面にシリコン酸化膜１２７を成膜する。そして、シリコン酸化膜１２７上にシリコン窒化膜１２８を被覆膜として成膜する。

その後、シリコン窒化膜１２８及びシリコン酸化膜１２８の所定位置に開口部を形成することにより、バリアメタル膜１２６を選択的に露出させ、更に露出したバリアメタル膜１２６をエッチングしてＡｌ膜１２５を露出させ、これらの露出した部分を耐湿性確保チェック用モニタパッド６ａ及び６ｂ並びに評価用パッド７とする。図２５は、パッドが形成された後のウェハを示す平面図であり、図２６は、図２５中の破線で示す領域を拡大して示すレイアウト図である。耐湿性確保チェック用モニタパッド６ａ及び６ｂ並びに評価用パッド７が形成された状態では、ウェハの周縁から一定の距離以上離間する有効チップ領域８（図２５においてハッチングが描かれた領域）が存在する。その後、有効チップ領域８内において互いに隣り合う主壁部２間の中心線を切断線９としてダイシングを行うことにより、ウェハを複数個のチップにダイシングする。

このようにして、第１の実施形態に係る半導体装置を製造することができる。

なお、第２乃至第１３の実施形態に係る半導体装置を製造する場合には、副壁部３及び抵抗値測定部４を形成するためのパターンを変更すればよい。

［第１４実施形態］
上述した半導体装置の製造方法において、フォトレジストをパターニングする際には、例えばハーフトーン型の位相シフトマスクが用いられる。

ハーフトーン型の位相シフトマスクを図３６を用いて説明する。図３６は、位相シフトマスクを示す平面図及び断面図である。図３６（ａ）は平面図であり、図３６（ｂ）は図３６（ａ）のＡ−Ａ′線断面図である。

図３６に示すように、透明基板４００には、半透明の位相シフタ膜４０２が形成されている。位相シフタ膜４０２としては、例えば透過する光の位相を１８０度シフトさせるものが用いられる。

集積回路部を形成するための集積回路領域４０４においては、位相シフタ膜４０２にコンタクトホールパターン４０７が形成されている。コンタクトホールパターン４０７は、コンタクトホールを形成するためのものである。

集積回路部の周縁の周縁部を形成するための周縁領域４０６においては、位相シフタ膜４０２に、主壁部パターン４０８と、副壁部パターン４１０とが形成されている。主壁部パターン４０８は、主壁部２（図１参照）を形成するためのパターンである。副壁部パターン４１０は、副壁部３（図１参照）を形成するためのパターンである。

スクライブライン領域４１２においては、位相シフタ膜４０２上に遮光膜４１４が形成されている。なお、スクライブライン領域４１４は、ステッパを用いて順次転写露光する際に、ウェハにおいて隣接するショットどうしが重なる領域（多重露光領域）である。

こうしてハーフトーン型の位相シフトマスクが構成されている。

ハーフトーン型の位相シフトマスクを用いれば、位相シフト膜４０２を透過する光と透過領域を透過する光との間に１８０度の位相差が生じるため、光の干渉作用によってパターンのエッジ付近のコントラストを向上することができる。このため、集積回路部を微細に形成することが可能となる。

しかしながら、一般的なハーフトーン型の位相シフトマスクにおいては、複数のパターンが互いに隣接していると、これらのパターンの近傍にサイドローブという所望しない異常パターンが発生してしまう場合がある。これは、ハーフトーン型の位相シフトマスク特有の問題である。サイドローブは、半透明の位相シフタ膜より成るパターンを透過する光が、互いに干渉することにより発生する。主壁部パターン４０８や副壁部パターン４１０においてはパターンが線状になっているため、コンタクトホールパターン４０７と比較して露光量が多くなる。このため主壁部や副壁部の近傍では、サイドローブが発生しやすい。

図３６に示すハーフトーン型の位相シフトマスクを用いて露光した場合に発生するサイドローブを図３７及び図３８を用いて説明する。図３７は、サイドローブを示す図（その１）である。図３８は、サイドローブを示す図（その２）である。

図３７及び図３８に矢印で示すように、パターンがＬ字になっている部分やＴ字になっている部分の近傍にサイドローブが発生している。また、図示しないが、パターンがライン状になっている部分においても、サイドローブが発生する場合がある。

ところで、特許文献１には、ダミーオープン領域を形成することによりサイドローブの発生を防止する技術が開示されている。しかし、特許文献１に記載された技術を用いた場合には、フォトリソグラフィの照明条件等を変更する毎に最適化が必要であり、多大な労力を要する。また、引用文献１に記載された技術では、パターンがライン状になっている部分において生ずるサイドローブを防止することは極めて困難である。

本願発明者らは、鋭意検討した結果、以下のような位相シフトマスクを用いれば、サイドローブの発生を防止しつつ、上述した半導体装置を製造し得ることに想到した。

本発明の第１４実施形態による位相シフトマスクを図２９及び図３０を用いて説明する。図２９は、本実施形態による位相シフトマスクを示す平面図及び断面図である。図２９（ａ）は平面図であり、図２９（ｂ）は図２９（ａ）のＡ−Ａ′線断面図である。図３０は、本実施形態による位相シフトマスクを示す拡大図である。図３０は、図２９において丸印で囲まれた領域を拡大して示したものである。図３０（ａ）は平面図であり、図３０（ｂ）は図のＡ−Ａ′線断面図である。図２９では、一部の壁部片パターン３０９ｂ（図３０参照）が省略されているが、図３０では、図２９において省略されていた壁部片パターン３０９ｂも示されている。図１乃至図２８に示す第１乃至第１３実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態では、図１８（ａ）に示すフォトレジスト２０１をパターニングする際に用いられる位相シフトマスクを例に説明する。即ち、ソース／ドレイン拡散層１０６（図２参照）に達するコンタクトホールや拡散層１０６ａ（図３参照）に達する溝１３１（図１参照）を形成するためのパターン２０１ａ等をフォトレジスト２０１に形成する際に用いられる位相シフトマスクを例に説明する。

本実施形態では図１８（ａ）に示すフォトレジスト２０１をパターニングするための位相シフトマスクを例に説明するが、本発明の原理は、フォトレジスト２０２（図１８（ｃ）参照）、フォトレジスト２０４（図２０（ａ）参照）、フォトレジスト２０５（図２０（ｂ）参照）等、他のあらゆるフォトレジストをパターニングするための位相シフトマスクに適用することが可能である。

図２９に示すように、透明基板３００上には、位相シフタ膜３０２が形成されている。位相シフタ膜３０２の材料としては、例えば、光の透過率が４〜３０％程度、光の位相を１８０度シフトさせる材料を用いることができる。より具体的には、位相シフタ膜３０２の材料として、例えばＭｏＳｉ（モリブデンシリサイド）等を用いることができる。

集積回路部を形成するための集積回路領域３０４、即ちメイン領域においては、位相シフタ膜３０２に、コンタクトホールパターン３０７が形成されている。コンタクトホールパターン３０７は、上述したようにコンタクトホールを形成するためのパターンである。

集積回路部の周縁の周縁部を形成するための周縁領域３０６においては、位相シフタ膜３０２に、主壁部パターン３０８と副壁部パターン３１０とが形成されている。主壁部パターン３０８は、上述したように、主壁部２（図１参照）を形成するためのものである。副壁部パターン３１０は、上述したように、副壁部３（図１参照）を形成するためのものである。

図３０に示すように、副壁部パターン３１０は、壁部片パターン３０９ａと壁部片パターン３０９ｂとにより構成されている。外側の壁部片パターン３０９ａは、全体としてＬ字状に形成されている。内側の壁部片パターン３０９ｂは、複数形成されている。また、内側の壁部片パターン３１０の形状は、コンタクトホールパターン３０７と近似した形状になっている。複数の壁部片パターン３０９ｂは、全体として「ロ」の字状に配列されている。なお、ここでは、全体として「ロ」の字状に配列された複数の壁部片パターン３０９ｂを一重に形成したが、全体として「ロ」の字状に配列された複数の壁部片パターン３０９ｂは一重に形成することに限定されるものではなく、二重以上に形成してもよい。外側の壁部片パターン３０９ａは、主壁部パターン３０８と繋がっている。主壁部パターン３０８と副壁部パターン３１０の壁部片パターン３０９ａとが繋がっている部分において、パターンがＴ字形になっている。

スクライブライン領域３１２においては、例えばＣｒより成る遮光膜３１４が形成されている。

遮光膜３１４は、周縁領域３０６にも形成されている。本実施形態で、周縁領域３０６にも遮光膜３１４を形成しているのは、光が位相シフト膜３０２中を透過してしまうのを遮光膜３１４で遮ることにより、周縁領域３０６において光の干渉が生ずるのを抑制するためである。これにより、周縁領域３０６においてサイドローブが発生するのを防止することが可能となる。図２９に示すように、遮光膜３１４は、副壁部パターン３１０の角から、例えば１〜５μｍ程度内側の範囲まで覆うように形成されている。

周縁領域３０６に形成されるパターンのサイズは、集積回路領域３０４に形成されるパターンのサイズより相対的に大きくなっている。周縁領域３０６に形成されるパターンとしては、主壁部パターン３０８や副壁部パターン３１０の他、コンタクトホールパターン（図示せず）等も含まれる。周縁領域におけるパターンのサイズを、集積回路領域におけるパターンのサイズより大きくしているのは、以下の理由によるものである。即ち、位相シフタ膜３０４が遮光膜３１４により覆われていない領域においては、高い解像度が得られるため、微細なサイズの開口を形成することができるのに対し、位相シフタ膜３０２が遮光膜３１４で覆われている領域においては、解像度が低くなるため、微細なサイズの開口を形成することが困難となるからである。このため、主壁部２（図１参照）や副壁部３（図１参照）の幅は、結像面であるウェハにおいて例えば０．２〜１０μｍ程度となり、集積回路部１（図１参照）のコンタクトホール（図示せず）の径は、結像面であるウェハにおいて例えば０．１〜０．３μｍ程度となる。但し、上記のサイズは結像面であるウェハにおけるサイズであり、縮小率が５分の１の場合には位相シフトマスク上では５倍のサイズとなり、縮小率が４分の１の場合には位相シフトマスク上では４倍のサイズとなる。

こうして本実施形態によるハーフトーン型の位相シフトマスクが構成されている。

本実施形態による位相シフトマスクは、上述したように、周縁領域３０６にも遮光膜３１４が形成されていることに主な特徴がある。

図３６に示す位相シフトマスクを用いた場合には、主壁部や副壁部の近傍において位相シフタ膜３０２を透過した光が互いに干渉し、これにより主壁部や副壁部の近傍においてサイドローブが発生してしまっていた。

これに対し、本実施形態では、周縁領域３０６においても遮光膜３１４が形成されているため、周縁領域３０６において位相シフタ膜３０２中を光が透過してしまうのを遮光膜３１４により遮ることができる。このため、本実施形態によれば、主壁部２や副壁部３の近傍において光が互いに干渉するのを抑制することができ、サイドローブが発生するのを防止することができる。

しかも、周縁領域３０６に形成されている遮光膜３１４は、スクライブライン領域３１２に形成されている遮光膜３１４と同一の膜であるため、製造プロセスの増加を招くことなく位相シフトマスクを製造することが可能である。

［第１５実施形態］
本発明の第１５実施形態による位相シフトマスクを図３１及び図３２を用いて説明する。図３１は、本実施形態による位相シフトマスクを示す平面図及び断面図である。図３１（ａ）は平面図であり、図３１（ｂ）は図３１（ａ）のＡ−Ａ′線断面図であり、図３１（ｃ）は図３１（ａ）のＢ−Ｂ′線断面図である。図３２は、本実施形態による位相シフトマスクを示す拡大図である。図３２では、図３１において丸印で囲まれた部分が拡大して表されている。図３２（ａ）は平面図であり、図３２（ｂ）は図３２（ａ）のＡ−Ａ′線断面図である。図３１では、一部の壁部片パターン３０９ｂ（図３２参照）が省略されているが、図３２では、図３１において省略されていた壁部片パターン３０９ｂも示されている。また、図３１では、一部のコンタクトホールパターン３１６（図３２参照）が省略されているが、図３２では、図３１において省略されていたコンタクトホールパターン３１６も示されている。図１乃至図３０に示す第１乃至第１４実施形態による半導体装置及びその製造方法並びに位相シフトマスクと同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による位相シフトマスクは、主壁部パターン３０８及び副壁部パターン３１０の近傍においてのみ、遮光膜３１４が選択的に形成されていることに主な特徴がある。

図３１に示すように、周縁領域３０６においては、主壁部パターン３０８及び副壁部パターン３１０の近傍においてのみ、遮光膜３１４が選択的に形成されている。遮光膜３１４は、主壁部パターン３０８や副壁部パターン３１０のエッジから、例えば１〜５μｍ程度内側の範囲まで覆うように形成されている。

なお、遮光膜３１４を形成する範囲は、主壁部パターン３０８や副壁部パターン３１０のエッジから１〜５μｍの範囲に限定されるものではない。遮光膜３１４を形成する範囲は、サイドローブの発生を防止しうる程度に適宜設定すればよい。

周縁領域３０６のうち、主壁部パターン３０８及び副壁部パターン３１０の近傍を除く領域においては、遮光膜３１４は形成されていない。

図３２に示すように、周縁領域３０６のうち遮光膜３１４が形成されていない領域においては、コンタクトホールパターン３１６が形成されている。コンタクトホールパターン３１６は、例えばＭＯＳトランジスタのソース／ドレイン拡散層に達するコンタクトホール（図示せず）を形成するためのものである。

スクライブライン領域３１２においては、上記と同様に、遮光膜３１４が形成されている。

本実施形態による位相シフトマスクは、上述したように、主壁部パターン３０８や副壁部パターン３１０の近傍においてのみ、位相シフタ膜３０２上に遮光膜３１４が形成されていることに主な特徴がある。

第１４実施形態による位相シフトマスクでは、周縁領域３０６の全体に遮光膜３１４が形成されていた。遮光膜３１４が形成されている領域においては、解像度が低くなる傾向があるため、第１４実施形態による位相シフトマスクを用いた場合には、周縁部内に微細なコンタクトホールを形成することができなかった。このため、第１４実施形態による位相シフトマスクを用いた場合には、周縁部に微細なＭＯＳトランジスタを形成することができなかった。

これに対し、本実施形態では、周縁領域３０６において主壁部パターン３０８や副壁部パターン３１０の近傍においてのみ、遮光膜３１４が選択的に形成されている。このため、本実施形態によれば、周縁領域３０６のうち遮光膜３１４が形成されていない領域においては、高い解像度を得ることができる。従って、本実施形態によれば、周縁部にも微細なコンタクトホールを形成することができる。このため、本実施形態によれば、周縁部にも微細なＭＯＳトランジスタ等の素子を形成することが可能となる。本実施形態によれば、微細なＭＯＳトランジスタ等の素子を形成しうる領域を広く確保することができるため、チップサイズの縮小に寄与することができる。

［第１６実施形態］
本発明の第１６実施形態による位相シフトマスクを図３３を用いて説明する。図３３は、本実施形態による位相シフトマスクを示す平面図及び断面図である。図１乃至図３２に示す第１乃至第１５実施形態による半導体装置及びその製造方法並びに位相シフトマスクと同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による位相シフトマスクは、周縁領域３０６に遮光膜３１４が形成されていないこと、主壁部パターン３０８や副壁部パターン３１０ａの角部が直角になっておらず鈍角になっていること、また、主壁部パターン３０８と副壁部パターン３１０ａとが互いに分離するように形成されていることに主な特徴がある。

図３３に示すように、本実施形態では、遮光膜３１４は周縁領域３０６には形成されていない。

主壁部パターン３０８ａの角部は、直角になっておらず、鈍角になっている。具体的には、主壁部パターン３０８ａの角部の角度は、１３５度になっている。

副壁部パターン３１０ａは、壁部片パターン３０９ｃと壁部片パターン３０９ｂとにより構成されている。壁部片パターン３０９ｃの角部は、直角になっておらず、鈍角になっている。具体的には、壁部片パターン３０９ｃの角部の角度は、１３５度になっている。

本実施形態で、主壁部パターン３０８ａや副壁部パターン３１０ａの角部を直角にせずに鈍角にしているのは、パターンがＬ字形になっている部分をなくすことによりサイドローブの発生を防止するためである。

なお、ここでは、主壁部パターン３０８ａや副壁部パターン３１０ａの角部の角度を１３５度としたが、角部の角度は１３５度に限定されるものではない。角部の角度を鈍角にすれば、サイドローブの発生をある程度抑制することができる。具体的には、角部の角度を１００度以上とすれば、サイドローブの発生を効果的に抑制することが可能である。また、角部の角度を１１０度以上とすれば、サイドローブの発生を更に効果的に抑制することが可能である。更には、角部の角度を１２０度以上とすれば、サイドローブの発生を更に効果的に抑制することが可能である。

主壁部パターン３０８ａと副壁部パターン３１０ａは、互いに離間して形成されている。

また、本実施形態で、主壁部パターン３０８ａと副壁部パターン３１０ａとを、互いに離間するように形成しているのは、パターンがＴ字形になっている部分をなくすることにより、サイドローブの発生を防止するためである。

このように、本実施形態によれば、主壁部パターン３０８や副壁部パターン３１０の角部が直角になっておらず鈍角になっており、しかも、主壁部パターン３０８や副壁部パターン３１０が互いに分離するように形成されているため、主壁部パターン３０８や副壁部パターン３１０の近傍に遮光膜３１４を形成しない場合であっても、主壁部２や副壁部３の近傍にサイドローブが発生するのを防止することができる。

［第１７実施形態］
本発明の第１７実施形態による位相シフトマスクを図３４を用いて説明する。図３４は、本実施形態による位相シフトマスクを示す平面図及び断面図である。図３４（ａ）は平面図であり、図３４（ｂ）は図３４（ａ）のＡ−Ａ′線断面図である。図１乃至図３３に示す第１乃至第１６実施形態による半導体装置及びその製造方法並びに位相シフトマスクと同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による位相シフトマスクは、互いに分離された複数の壁部片パターン３０９ｂ、３０９ｄ、３０９ｅにより副壁部パターン３１０ｂが構成されていることに主な特徴がある。

図３４に示すように、副壁部パターン３１０ｂは、互いに分離された複数の壁部片パターン３０９ｂ、３０９ｄ、３０９ｅにより構成されている。壁部片パターン３０９ｄ、３０９ｅは、それぞれ線状に形成されている。

本実施形態で副壁部パターン３１０ｂをこのように形成しているのは、副壁部３１０ｂの角部においてサイドローブが発生するのをより効果的に防止するためである。

このように、本実施形態によれば、副壁部パターン３１０ｂが互いに分離された複数の壁部片パターン３０９ｂ、３０９ｄ、３０９ｅにより構成されているため、角部のない副壁部パターン３１０ｂを形成することができる。従って、本実施形態によれば、サイドローブの発生をより効果的に防止することができる。

［第１８実施形態］
本発明の第１８実施形態による位相シフトマスクを図３５を用いて説明する。図３５は、本実施形態による位相シフトマスクを示す平面図及び断面図である。図３５（ａ）は平面図であり、図３５（ｂ）はＡ−Ａ′線断面図である。図１乃至図３４に示す第１乃至第１７実施形態による半導体装置及びその製造方法並びに位相シフトマスクと同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による位相シフトマスクは、内側の壁部片パターン３０９ｂのみならず、外側の壁部片パターン３０９ｆも、点状に形成されていることに主な特徴がある。

図３５に示すように、副壁部パターン３１０ｃは、点状の壁部片パターン３０９ｆと点状の壁部片パターン３０９ｂとにより構成されている。壁部片パターン３０９ｆは、複数形成されている。壁部片パターン３０９ｆは、全体としてＬ字状に配列されている。壁部片パターン３０９ｂは、上記と同様に、全体として「ロ」の字状に形成されている。壁部片パターン３０９ｆは、壁部片パターン３０９ｂと同様、コンタクトホールパターン３１６と近似した形状となっている。

本実施形態によっても、パターンがＬ字形やＴ字形になっている部分をなくすことができるため、サイドローブの発生を防止することができる。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、抵抗値測定部を構成する櫛歯状電極の位置及びパターンは特に限定されるものではなく、例えば主壁部との間で副壁部を挟む位置に、主壁部とにより副壁部を取り囲むようにして配置される。また、本発明においては、必ずしも抵抗値測定部が設けられていなくてもよい。更に、副壁部を抵抗値測定部と機能させることも可能である。この場合、例えば、１対の電極を構成するように副壁部を形成し、これらの１対の電極の各々に外部から信号を供給するためのパッドを設ければよい。但し、パッドに電気的に接続された副壁部内の金属膜は、基板及び主壁部から電気的に絶縁させていることが必要である。

更に、本発明に係る半導体装置の平面形状は特に限定されるものではないが、製造上、例えば四角形等の多角形であることが好ましい。この場合、副壁部は多角形の頂点と集積回路部との間に配置されていることが好ましい。これは、多角形の頂点に応力が集中しやすいからである。

更にまた、本発明においては、主壁部及び副壁部の積層構造について、幅の広い溝同士、幅の狭い溝同士が平面視で一致している必要はなく、例えば、図２７に示すように、平面視で幅の狭い溝が交互に一致するように構成されていてもよい。

また、上述の第１乃至第１３の実施形態を適宜組み合わせてもよい。

更に、上述の第１乃至第１３の実施形態に対し、図２８に示すように、副壁部３ｎ内の溝１３１の一部が、集積回路部１内のコンタクトホールと同様のコンタクトホール１３９に置換されていてもよい。図２８は、図１６に示す第１２の実施形態にこの置換を適用した場合の構造を示すレイアウト図である。

更にまた、有機絶縁膜の一部がＣｕ層に置換されていてもよい。

また、上記実施形態では、主壁部パターンと副壁部パターンのいずれの近傍にも遮光膜を形成したが、必ずしも主壁部パターンと副壁部パターンの両方の近傍に遮光膜を形成しなくてもよい。例えば、主壁部パターンの近傍についてのみ遮光膜を形成してもよい。

また、上記実施形態では、主壁部パターンや副壁部パターンの近傍の全体に遮光膜を形成したが、主壁部パターンや副壁部パターンの近傍のうち一部にのみ遮光膜を形成するようにしてもよい。即ち、サイドローブが発生しやすい箇所にのみ選択的に遮光膜を形成するようにしてもよい。例えば、パターンがＴ字形になっている箇所やパターンがＬ字形になっている箇所の近傍においてのみ遮光膜を選択的に形成するようにしてもよい。

また、上記実施形態では、主壁部や副壁部の近傍に発生するサイドローブを防止する場合を例に説明したが、主壁部や副壁部の近傍のみならず、本発明は、あらゆる箇所に発生するサイドローブを防止する場合に適用することができる。例えば、ヒューズパターンの近傍においてサイドローブが発生するのを防止する場合にも適用することができる。

また、上記実施形態では、壁部片パターン３０９ｂを点状に形成したが、壁部片パターン３０９ｂの形状は点状に限定されるものではなく、例えば線状に形成してもよい。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１） 集積回路が形成された集積回路部と、
前記集積回路部を取り囲む金属膜を備える主壁部と、
前記集積回路部と前記主壁部との間に選択的に形成された金属膜を備える副壁部とを有し、
前記集積回路部、前記主壁部及び前記副壁部は、半導体基板と、前記半導体基板上に形成され、選択的に開口部が形成された１又は２以上の層間絶縁膜とを共有し、
前記集積回路を構成する配線の一部並びに前記主壁部及び前記副壁部に夫々備えられた前記金属膜の一部が実質的に同一の層に形成されている
ことを特徴とする半導体装置。

（付記２） 付記１記載の半導体装置において、
前記配線並びに前記主壁部及び前記副壁部に夫々備えられた前記金属膜は、前記各層間絶縁膜上及び前記開口部内に形成されている
ことを特徴とする半導体装置。

（付記３） 付記２記載の半導体装置において、
前記主壁部及び前記副壁部に夫々備えられた前記金属膜は、その１つ下の金属膜又は前記半導体基板に結合されている
ことを特徴とする半導体装置。

（付記４） 付記１乃至３のいずれかに記載の半導体装置において、
前記半導体基板の前記主壁部及び前記副壁部内の前記金属膜が接触する領域に形成された拡散層を有する
ことを特徴とする半導体装置。

（付記５） 付記１乃至４のいずれかに記載の半導体装置において、
平面形状が実質的に多角形であり、前記副壁部が多角形の頂点と前記集積回路部との間に配置されている
ことを特徴とする半導体装置。

（付記６） 付記１乃至５のいずれかに記載の半導体装置において、
前記副壁部と前記集積回路部との間の領域に配置された１対の電極と、前記１対の電極の各々に外部から信号を供給するためのパッドとを備えた抵抗値測定部を有する
ことを特徴とする半導体装置。

（付記７） 付記１乃至６のいずれかに記載の半導体装置において、
前記副壁部を構成する前記層間絶縁膜及び前記金属膜の積層順序は、前記主壁部を構成する前記層間絶縁膜及び前記配線の積層順序と一致している
ことを特徴とする半導体装置。

（付記８） 付記６又は７記載の半導体装置において、
前記抵抗値測定部は、積層順序が前記主壁部を構成する前記層間絶縁膜及び前記金属膜の積層順序と一致する層間絶縁膜及び金属膜を有する
ことを特徴とする半導体装置。

（付記９） 付記１、２、４、５又は７記載の半導体装置において、
前記副壁部が１対の電極を構成し、前記１対の電極の各々に外部から信号を供給するためのパッドを有する
ことを特徴とする半導体装置。

（付記１０） 付記１乃至９のいずれかに記載の半導体装置において、
前記副壁部を構成する前記金属膜の幅は、前記半導体基板側が狭くなるようにして２段階に変化し、その前記半導体基板の部位が前記開口部内に存在する
ことを特徴とする半導体装置。

（付記１１） 付記１乃至１０のいずれかに記載の半導体装置において、
前記主壁部及び前記副壁部内の前記層間絶縁膜に夫々形成された各開口部の位置は、平面視で一致している
ことを特徴とする半導体装置。

（付記１２） 付記１乃至１１のいずれかに記載の半導体装置において、
前記副壁部の一部が前記主壁部に連結されている
ことを特徴とする半導体装置。

（付記１３） 付記１乃至１２のいずれかに記載の半導体装置において、
前記副壁部は、平面視で前記主壁部との間隔が実質的に一定の第１の壁部片を有する
ことを特徴とする半導体装置。

（付記１４） 付記１３記載の半導体装置において、
前記第１の壁部片が前記主壁部に連結されている
ことを特徴とする半導体装置。

（付記１５） 付記１３記載の半導体装置において、
複数の前記第１の壁部片が前記主壁部から等間隔で配置されている
ことを特徴とする半導体装置。

（付記１６） 付記１３乃至１５のいずれかに記載の半導体装置において、
前記副壁部は、前記第１の壁部片と前記集積回路部との間に形成され前記第１の壁部片との間隔が実質的に一定の第２の壁部片を有する
ことを特徴とする半導体装置。

（付記１７） 付記１６記載の半導体装置において、
前記第２の壁部片の長さが前記第１の壁部片の長さよりも短い
ことを特徴とする半導体装置。

（付記１８） 付記１６又は１７記載の半導体装置において、
前記の第１の壁部片及び前記第２の壁部片が互いに連結されている
ことを特徴とする半導体装置。

（付記１９） 付記１６乃至１８のいずれかに記載の半導体装置において、
前記主壁部の２箇所に連結され前記主壁部とにより前記第１の壁部片及び前記第２の壁部片を取り囲む第３の壁部片を有する
ことを特徴とする半導体装置。

（付記２０） 付記１乃至１９のいずれかに記載の半導体装置において、
前記副壁部は、前記集積回路部と前記主壁部との間の任意の領域を取り囲む第４の壁部片を有する
ことを特徴とする半導体装置。

（付記２１） 付記２０記載の半導体装置において、
前記副壁部は、前記第４の壁部片を取り囲む第５の壁部片を有する
ことを特徴とする半導体装置。

（付記２２） 付記２１記載の半導体装置において、
前記第４の壁部片及び前記第５の壁部片が互いに連結されている
ことを特徴とする半導体装置。

（付記２３） 付記１乃至２２のいずれかに記載の半導体装置において、
前記副壁部は、前記主壁部の２箇所に連結され前記主壁部とにより前記主壁部と前記集積回路部との間の任意の領域を取り囲む第６の壁部片を有する
ことを特徴とする半導体装置。

（付記２４） 付記２３記載の半導体装置において、
前記第４の壁部片が前記主壁部及び前記第６の壁部片により取り囲まれている
ことを特徴とする半導体装置。

（付記２５） 付記２３記載の半導体装置において、
前記第５の壁部片が前記主壁部及び前記第６の壁部片により取り囲まれている
ことを特徴とする半導体装置。

（付記２６） 集積回路が形成された集積回路部及び前記集積回路部を取り囲む金属膜を備える主壁部を有する半導体装置の製造方法であって、
前記集積回路部及び前記主壁部の形成と並行して、前記集積回路部と前記主壁部との間に金属膜を備える副壁部を選択的に形成する
ことを特徴とする半導体装置の製造方法。

（付記２７） 付記２６記載の半導体装置の製造方法において、
前記集積回路を構成する配線の一部並びに前記主壁部及び前記副壁部に夫々備えられる前記金属膜の一部を半導体基板上に同時に形成する工程を有する
ことを特徴とする半導体装置の製造方法。

（付記２８） 付記２７記載の半導体装置の製造方法において、
前記半導体基板上に層間絶縁膜を全面にわたって形成する工程と、
前記層間絶縁膜の前記集積回路部、前記主壁部及び前記副壁部となる領域内に少なくとも１つずつ開口部を形成する工程とを有し、
前記各層間絶縁膜上及び前記開口部内に前記配線及び前記金属膜を形成する
ことを特徴とする半導体装置の製造方法。

（付記２９） 付記２６乃至２８のいずれかに記載の半導体装置の製造方法において、
前記半導体装置の平面形状が実質的に多角形であり、前記副壁部を多角形の頂点と前記集積回路部との間に形成する
ことを特徴とする半導体装置の製造方法。

（付記３０） 付記２６乃至２９のいずれかに記載の半導体装置の製造方法において、
前記副壁部と前記集積回路部との間の領域に配置された１対の電極と、前記１対の電極の各々に外部から信号を供給するためのパッドとを備えた抵抗値測定部を、前記集積回路部、前記主壁部及び前記副壁部と並行して形成する工程を有する
ことを特徴とする半導体装置の製造方法。

（付記３１） 付記２６乃至３０のいずれかに記載の半導体装置の製造方法において、
前記副壁部の一部を前記主壁部に連結させる
ことを特徴とする半導体装置の製造方法。

（付記３２） 透明基板上に形成された位相シフタ膜と、前記透明基板上のスクライブライン領域に形成された遮光膜とを有する位相シフトマスクであって、
前記スクライブライン領域に囲われた領域は、集積回路部を形成するための集積回路領域と、前記集積回路部の周縁の周縁部を形成するための周縁領域とから成り、
前記周縁領域と前記集積回路領域とのうちの少なくとも一部に、前記遮光膜が更に形成されている
ことを特徴とする位相シフトマスク。

（付記３３） 付記３２記載の位相シフトマスクにおいて、
前記周縁領域には、前記集積回路部を囲う主壁部を形成するための主壁部パターンが形成されている
ことを特徴とする位相シフトマスク。

（付記３４） 付記３３記載の位相シフトマスクにおいて、
前記主壁部パターンの近傍においてのみ、前記遮光膜が形成されている
ことを特徴とする位相シフトマスク。

（付記３５） 付記３２記載の位相シフトマスクにおいて、
前記周縁領域に、前記集積回路部と前記主壁部との間に形成される副壁部を形成するための副壁部パターンが形成されている
ことを特徴とする位相シフトマスク。

（付記３６） 付記３５記載の位相シフトマスクにおいて、
前記主壁部パターン及び前記副壁部パターンの近傍においてのみ、前記遮光膜が形成されている
ことを特徴とする位相シフトマスク。

（付記３７） 付記３２乃至３６のいずれかに記載の位相シフトマスクにおいて、
前記遮光膜が形成されていない領域における前記位相シフタ膜に、コンタクトホールを形成するためのコンタクトホールパターンが更に形成されている
ことを特徴とする位相シフトマスク。

（付記３８） 付記３７記載の位相シフトマスクにおいて、
前記コンタクトホールパターンは、トランジスタのソース／ドレイン領域に達するコンタクトホールを形成するためのパターンである
ことを特徴とする位相シフトマスク。

（付記３９） 付記３２乃至３８のいずれかに記載の記載の位相シフトマスクにおいて、
前記遮光膜が形成されている領域における前記位相シフタ膜に形成されているパターンのサイズは、前記遮光膜が形成されていない領域における前記位相シフタ膜に形成されているパターンのサイズより大きい
ことを特徴とする位相シフトマスク。

（付記４０） 集積回路部を形成するための集積回路部パターンと、前記集積回路部を囲うように形成される主壁部を形成するための主壁部パターンとが形成された位相シフタ膜を有し、前記主壁部パターンの角部の角度は１００度以上である
ことを特徴とする位相シフトマスク。

（付記４１） 集積回路部を形成するための集積回路部パターンと、前記集積回路パターンを囲うように形成される主壁部を形成するための主壁部パターンと、前記集積回路部と前記主壁部との間に形成される副壁部を形成するための副壁部パターンとが形成された位相シフタ膜を有し、前記副壁部パターンの角部の角度は１００度以上である
ことを特徴とする位相シフトマスク。

（付記４２） 付記４１記載の位相シフトマスクにおいて、
前記主壁部パターン及び前記副壁部パターンとが分離されている
ことを特徴とする位相シフトマスク。

（付記４３） 集積回路部を形成するための集積回路部パターンと、前記集積回路部を囲うように形成される主壁部を形成するための主壁部パターンと、前記集積回路部と前記主壁部との間に形成される副壁部を形成するための副壁部パターンが形成された位相シフタ膜を有し、
前記副壁部パターンは、複数の線状の壁部片パターンより成る
ことを特徴とする位相シフトマスク。

（付記４４） 集積回路部を形成するための集積回路部パターンと、前記集積回路部を囲うように形成される主壁部を形成するための主壁部パターンと、前記集積回路部と前記主壁部との間に形成される副壁部を形成するための副壁部パターンとが形成された位相シフタ膜を有し、
前記副壁部パターンは、複数の点状の壁部片パターンより成る
ことを特徴とする位相シフトマスク。

本発明の第１の実施形態に係る半導体装置の構造を示すレイアウト図である。 第１の実施形態における集積回路部の構造を示す断面図である。 図１のＡ−Ａ線に沿った断面を示す断面図である。 第１の実施形態における抵抗値測定部の構造を示すレイアウト図である。 図４のＢ−Ｂ線に沿った断面図である。 本発明の第２の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。 本発明の第３の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。 本発明の第４の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。 本発明の第５の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。 本発明の第６の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。 本発明の第７の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。 本発明の第８の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。 本発明の第９の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。 本発明の第１０の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。 本発明の第１１の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。 本発明の第１２の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。 本発明の第１３の実施形態に係る半導体装置における壁部の構造を示すレイアウト図である。 本発明の第１の実施形態に係る半導体装置を製造する方法を工程順に示す概略断面図（その１）である。 本発明の第１の実施形態に係る半導体装置を製造する方法を工程順に示す概略断面図（その２）である。 本発明の第１の実施形態に係る半導体装置を製造する方法を工程順に示す概略断面図（その３）である。 本発明の第１の実施形態に係る半導体装置を製造する方法を工程順に示す概略断面図（その４）である。 本発明の第１の実施形態に係る半導体装置を製造する方法を工程順に示す概略断面図（その５）である。 本発明の第１の実施形態に係る半導体装置を製造する方法を工程順に示す概略断面図（その６）である。 本発明の第１の実施形態に係る半導体装置を製造する方法を工程順に示す概略断面図（その７）である。 パッドが形成された後のウェハを示す平面図である。 図２５中の破線で示す領域を拡大して示すレイアウト図である。 主壁部２及び副壁部３の構造の一例を示す断面図である。 図１６に示す第１２の実施形態にこの置換を適用した場合の構造を示すレイアウト図である。 本発明の第１４実施形態による位相シフトマスクを示す平面図及び断面図である。 本発明の第１４実施形態による位相シフトマスクを示す拡大図である。 本発明の第１５実施形態による位相シフトマスクを示す平面図及び断面図である。 本発明の第１５実施形態による位相シフトマスクを示す拡大図である。 本発明の第１６実施形態による位相シフトマスクを示す平面図及び断面図である。 本発明の第１７実施形態による位相シフトマスクを示す平面図及び断面図である。 本発明の第１８実施形態による位相シフトマスクを示す平面図及び断面図である。 位相シフトマスクを示す平面図及び断面図である。 サイドローブを示す図（その１）である。 サイドローブを示す図（その２）である。

符号の説明

１…集積回路部
２…主壁部
３、３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉ、３ｊ、３ｋ、３ｍ…副壁部
３ｄ１、３ｄ２、３ｅ１、３ｅ２、３ｅ３、３ｆ１、３ｆ２、３ｇ１、３ｋ１…壁部片
４…抵抗値測定部
５ａ、５ｂ…櫛歯状電極
６ａ、６ｂ…耐湿性確保チェック用モニタパッド
７…評価用パッド
８…有効チップ領域
９…切断線
１０１…半導体基板
１０２…素子分離絶縁膜
１０３…ゲート絶縁膜
１０４…ゲート電極
１０５…サイドウォール絶縁膜
１０６…ソース・ドレイン拡散層
１０６ａ…拡散層
１０７、１１５、１２２、１２８…シリコン窒化膜
１０８、１１２、１１６、１１８、１２３、１２７…シリコン酸化膜
１０９…ＴｉＮ膜
１１０…Ｗ膜
１１１、１１７…有機絶縁膜
１１３、１１９…Ｔａ膜
１１４、１２０…配線
１１４ａ、１２０ａ…金属膜
１２１…基本構造体
１２４、１２６…バリアメタル膜
１２５…Ａｌ又はＡｌ合金膜
１３１、１３２、１３３、１３４、１３５、１３７…溝
１３６、１３８…コンタクトホール
２０１、２０２、２０４、２０５…フォトレジスト
２０３…金属膜
２０１ａ、２０２ａ、２０３ａ、２０４ａ、２０５ａ…パターン
３００…透明基板
３０２…位相シフタ膜
３０４…集積回路領域
３０６…周縁領域
３０７…コンタクトホールパターン
３０８、３０８ａ…主壁部パターン
３０９ａ〜３０９ｆ…壁部片パターン
３１０、３１０ａ〜３１０ｃ…副壁部パターン
３１２…スクライブライン領域
３１４…遮光膜
３１６…コンタクトホールパターン
４００…透明基板
４０２…位相シフタ膜
４０４…集積回路領域
４０６…周縁領域
４０７…コンタクトホールパターン
４０８…主壁部パターン
４１０…副壁部パターン
４１２…スクライブライン領域
４１４…遮光膜

Claims (10)

1. 集積回路が形成された集積回路部と、
   前記集積回路部を取り囲む金属膜を備える主壁部と、
   前記集積回路部と前記主壁部との間に選択的に形成された金属膜を備える副壁部とを有し、
   前記集積回路部、前記主壁部及び前記副壁部は、半導体基板と、前記半導体基板上に形成され、選択的に開口部が形成された１又は２以上の層間絶縁膜とを共有し、
   前記集積回路を構成する配線の一部並びに前記主壁部及び前記副壁部に夫々備えられた前記金属膜の一部が実質的に同一の層に形成されている
   ことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記配線並びに前記主壁部及び前記副壁部に夫々備えられた前記金属膜は、前記各層間絶縁膜上及び前記開口部内に形成されている
   ことを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記主壁部及び前記副壁部に夫々備えられた前記金属膜は、その１つ下の金属膜又は前記半導体基板に結合されている
   ことを特徴とする半導体装置。
4. 請求項１乃至３のいずれか１項に記載の半導体装置において、
   平面形状が実質的に多角形であり、前記副壁部が多角形の頂点と前記集積回路部との間に配置されている
   ことを特徴とする半導体装置。
5. 請求項１乃至４のいずれか１項に記載の半導体装置において、
   前記副壁部と前記集積回路部との間の領域に配置された１対の電極と、前記１対の電極の各々に外部から信号を供給するためのパッドとを備えた抵抗値測定部を有する
   ことを特徴とする半導体装置。
6. 請求項１、２又は４記載の半導体装置において、
   前記副壁部が１対の電極を構成し、前記１対の電極の各々に外部から信号を供給するためのパッドを有する
   ことを特徴とする半導体装置。
7. 集積回路が形成された集積回路部及び前記集積回路部を取り囲む金属膜を備える主壁部を有する半導体装置の製造方法であって、
   前記集積回路部及び前記主壁部の形成と並行して、前記集積回路部と前記主壁部との間に金属膜を備える副壁部を選択的に形成する
   ことを特徴とする半導体装置の製造方法。
8. 透明基板上に形成された位相シフタ膜と、前記透明基板上のスクライブライン領域に形成された遮光膜とを有する位相シフトマスクであって、
   前記スクライブライン領域に囲われた領域は、集積回路部を形成するための集積回路領域と、前記集積回路部の周縁の周縁部を形成するための周縁領域とから成り、
   前記周縁領域と前記集積回路領域とのうちの少なくとも一部に、前記遮光膜が更に形成されている
   ことを特徴とする位相シフトマスク。
9. 請求項８記載の位相シフトマスクにおいて、
   前記周縁領域には、前記集積回路部を囲う主壁部を形成するための主壁部パターンが形成されている
   ことを特徴とする位相シフトマスク。
10. 請求項９記載の位相シフトマスクにおいて、
    前記周縁領域に、前記集積回路部と前記主壁部との間に形成される副壁部を形成するための副壁部パターンが形成されている
    ことを特徴とする位相シフトマスク。

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