JP2006293362A - 液晶表示パネルおよびそれを含む液晶表示装置 - Google Patents

液晶表示パネルおよびそれを含む液晶表示装置 Download PDF

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Abstract

【課題】ドット反転方式の液晶表示パネルにおいて、駆動消費電力を低減し、インパルス雑音の発生を抑制する。
【解決手段】液晶表示パネルでは、複数のゲートラインと複数のデータラインにより画素領域が定義される。液晶セルＣＬＣのそれぞれは、第１電極パターンＦＰＥＰと第２電極パターンＳＰＥＰを備える。第１電極パターンＦＰＥＰの櫛目は、第２電極パターンＳＰＥＰの櫛目と交互に画素領域に配置される。液晶セルそれぞれに印加される画素電圧のスイング幅が小さくなる。
【選択図】図７

Description

本発明は、画像を表示するためのフラットディスプレイパネルに関し、特に、液晶を含む液晶表示パネルに関する。本発明は、さらに液晶表示パネルを含む液晶表示装置およびその駆動方法に関する。
液晶表示パネル、プラズマ表示パネルおよび発光表示パネルのようなフラットディスプレイパネルは、軽量化およびスリム化が容易なことから、既存の陰極線管(CRT: Cathode Ray Tube)を代替しつつある。前記の液晶表示パネルは、ビデオ信号に含まれる画素データに基づいて変化する電界を各画素に印加して、液晶セルの光透過率を調節することにより、画像を表示する。
液晶表示パネルに含まれる液晶セルは、共通電圧ラインに共通に接続される。これによって、液晶セルそれぞれは、共通電圧を基準に変化する画素電圧信号で印加される。すなわち、液晶セルそれぞれに供給される画素電圧信号は、共通電圧からの電位差を有する。そのため、通常の液晶表示パネルは、大きな駆動電流が必要になる。
尚、画素電圧信号に対する液晶の応答特性を向上させるために、通常の液晶表示パネルはインバージョン(inversion)方式で駆動される。前記のインバージョン方式駆動は、フレーム毎に画素電圧信号の極性を反転するフレームインバージョン方式(Frame Inversion System)、ライン毎またはカラム毎に画素電圧信号の極性を反転するライン(または、カラム)インバージョン方式、および画素が変更される度に、画素電圧信号の極性を反転するドットインバージョン方式(Dot Inversion System)などがある。このようなインバージョン方式の駆動では、共通電圧を基準に正極性(＋)領域で変化する正極性画素電圧信号と、負極性(−)領域で変化する負極性画素電圧信号とが、同時に液晶表示パネルに印加される。よって、液晶表示パネルに印加される画素電圧信号の振れ幅が大きくなる。その結果、インバージョン方式の駆動方法で駆動される液晶表示パネルの場合、駆動電力の消費量が増加し、さらにインパルス状の雑音(Noise)が発生する。
このような問題点は、図１に図示された従来の液晶表示装置においてより明白に現れる。図１に図示された従来の液晶表示装置は、ゲートドライバ４およびデータドライバ６に接続された液晶表示パネル２を備える。液晶表示パネル２は、複数のデータラインＤＬ１乃至ＤＬｍおよび複数のゲートラインＧＬ１乃至ＧＬｎにより定義された領域にそれぞれ設けられた画素ＰＸＬを備える。画素は、共通電圧発生部９から伸長される共通電圧ラインＶｃｏｍに共通に接続された液晶セルＣＬＣと、対応するゲートラインＧＬ上のスキャン信号に応答して、対応するデータラインＤＬから液晶セルＣＬＣに供給される画素電圧信号をスイッチングする薄膜トランジスタＴＦＴとで構成される。このように画素ＰＸＬを構成する液晶セルＣＬＣが共通電圧ラインＶｃｏｍに接続されているため、液晶セルＣＬＣに供給される画素電圧信号は、共通電圧Ｖｃｏｍとの電位差を有する。これによって、液晶セルそれぞれに印加される画素電圧およびデータラインＤＬそれぞれに出力される画素電圧信号のスイング幅が大きくなる。その結果、従来の液晶表示パネルを駆動するための駆動電力の消費が大きくなる。
尚、液晶表示パネル２上の画素ＰＸＬは、インバージョン方式で駆動することができる。例えば、図２ａおよび図２ｂに図示されたように、各画素がフレームごと極性が反転すると共に、隣接する画素に供給される画素電圧信号とも極性が反転する画素電圧信号により、駆動することができる。参考として、図２ａが奇数(または偶数)フレームの画像が表示される場合に、液晶表示パネル２の各画素に供給される画素電圧信号の極性パターンを説明すると、図２ｂは、偶数(または奇数)フレームの画像が表示される場合に、液晶表示パネル２の各画素に供給される画素電圧信号の極性パターンを示す。フレームごとに、そして隣接する画素間に互いに極性が反転する画素電圧信号を供給するために、データドライバ６は、タイミング制御部８からの画素データを、アナログ信号である画素電圧信号に変換し、その変換された画素電圧信号の極性をフレームおよび水平同期期間ごとに、そしてデータラインＤＬ１乃至ＤＬｍによって反転させる。
これによって、データラインＤＬ１乃至ＤＬｎそれぞれに供給される画素電圧信号は、図３に図示されるように、一つのフレームまたは一つの水平同期期間に正極性の電圧を有するとすれば、次のフレームまたは次の水平同期期間には負極性の電圧を有する。
上述のように、液晶表示パネルがインバージョン方式で駆動される場合、画素電圧信号は、共通電圧を基準に正極性および負極性の電圧を交互に有すると共に、変化(すなわち、スイング幅)が大きくなる。よって、従来の液晶表示パネルおよびそれを含む液晶表示装置では、消費電力が増加すると共に、インパルス状の雑音が発生する。
本発明の目的は、消費電力を最小化することのできる液晶表示パネルを提供することにある。
本発明の他の目的は、雑音の発生を最小化することのできるパネルを提供することにある。
本発明のまた他の目的は、駆動消費電力を最小少化することのできる液晶表示装置およびその駆動方法を提供することにある。
本発明のまた他の目的は、雑音の発生を抑制することのできる液晶表示装置およびその駆動方法を提供することにある。
前記の目的を達成するために、本発明の一実施例による液晶表示パネルは、複数のゲートラインと、前記ゲートラインと共に画素領域を定義する複数のデータラインと、前記画素領域に配置されて、対応するゲートライン、対応するデータラインおよび対応するデータラインに沿って隣接する画素からの信号に応答する画素と、を含む。
前記データラインに沿って配列された画素それぞれは、そのデータラインに沿って隣接する画素と電気的に接続された液晶セルを含むことが好ましい。前記のデータラインに沿って配列された画素にそれぞれ含まれる液晶セルは、直列に基準電圧ラインに接続されていてもよい。
前記基準電圧ラインに直列に接続された前記液晶セルは、隣接する液晶セルに印加された電圧を基準に、正極性および負極性電圧が交番するように画素電圧で印加されることが好ましい。前記基準電圧ラインに直列に接続された前記液晶セルそれぞれは、隣接する液晶セルに接続された第１画素電極パターンと、次の液晶セルに接続された第２画素電極パターンとを備えることができる。
前記の第１および第２画素電極パターンが櫛目状で形成されることが好ましい。
前記の第１画素電極パターンの櫛目が第２画素電極パターンの櫛目と交互に配列されることが好ましい。
本発明の他の実施例による液晶表示パネルは、複数のゲートラインと、前記ゲートラインと共に画素領域を定義する複数のデータラインと、前記画素領域それぞれに配置されて、前記データラインに沿って互いに直列接続された液晶セルと、前記画素領域それぞれに配置され、対応するゲートライン、データラインおよび対応する液晶セルの間に接続された制御用スイッチング素子と、を備える。
本発明のまた他の実施例による液晶表示装置は、液晶表示パネル上のゲートラインを順次駆動するためのゲートドライバと、隣接するゲートラインのうち隣接するゲートラインが駆動されるときの第１画素電圧信号を基準電圧にする第２画素電圧信号を、次のゲートラインが駆動されるときに前記液晶表示パネル上のデータラインそれぞれに供給するデータドライバと、を備える。
前記の第２画素電圧信号は、前記第１画素電圧信号に比べて、画素データの論理値に対応する差の電圧を有することが好ましい。
前記の第２画素電圧信号が、前記第１画素電圧信号に比べて、交互に高低を有することが好ましい。
本発明のまた他の実施例による液晶表示装置の駆動方法は、液晶表示パネル上のゲートラインを順次駆動する段階と、隣接するゲートラインのうち隣接するゲートラインが駆動されるときの第１画素電圧信号を、前記液晶表示パネル上のデータラインそれぞれに供給する段階と、隣接するゲートラインのうち、次のゲートラインが駆動されるときに、前記第１画素電圧を基準にする第２画素電圧信号を、前記液晶表示パネル上のデータラインそれぞれに供給する段階と、を含む。
［作用］
前記の構成により、本発明に係る液晶表示パネルおよびそれを含む液晶表示装置では、液晶セルそれぞれにおいて、画素電圧のスイング幅とデータラインそれぞれに供給される画素電圧信号のスイング幅が減少する。これによって、液晶表示パネルおよびそれを含む液晶表示装置の駆動消費電力が低減すると共に、インパルス成分の雑音の発生が抑制される。
前記のような本発明の目的以外に、本発明の他の目的、他のメリットおよび他の特徴は、添付の図面を参照する好ましい実施例の詳細な説明によって明白になる。
前述したように、本発明の実施例による液晶表示パネルおよびそれを含む液晶表示装置では、画素にそれぞれ含まれる液晶セルそれぞれが、隣接するライン上の対応する液晶セルに印加された画素電圧を基準に、対応するデータライン上の画素電圧信号の電圧レベルだけ高いかまたは低い画素電圧(すなわち、正極性および負極性の画素電圧)で印加される。したがって、液晶表示パネル上の液晶セルそれぞれでの画素電圧のスイング幅とデータラインＤＬそれぞれに供給される画素電圧のスイング幅が小さくなる。その結果、本発明の実施例による液晶表示パネルおよびそれを含む液晶表示装置では、駆動消費電力が低減すると共に、インパルス成分の雑音の発生が抑制される。
以下に、添付の図面を参照して、本発明の好ましい実施例を詳細に説明する。
図４は、本発明の好ましい実施例による液晶表示パネルを含む液晶表示装置の概略を示す図面である。図５は、本発明の実施例による液晶表示装置がドットインバージョン方式で駆動される場合、液晶表示パネル上の液晶セルに印加される画素電圧信号の極性パターンを説明する図面である。
図４を参照すると、本発明の実施例による液晶表示装置は、ゲートドライバ１４およびデータドライバ１６により駆動される液晶表示パネル１２を備える。本発明の実施例による液晶表示パネル１２は、複数のゲートラインＧＬ１乃至ＧＬｎと複数のデータラインＤＬ１乃至ＤＬｍにより定義された領域それぞれに形成された画素ＰＸＬ１１乃至ＰＸＬｎｍを含む。画素ＰＸＬ１１乃至ＰＸＬｎｍそれぞれは、対応するゲートラインＧＬ１乃至ＧＬｎ上のスキャン信号に応答して、対応するデータラインＤＬ１乃至ＤＬｍから液晶セルＣＬＣ１１乃至ＣＬＣｎｍに供給される画素電圧信号を切換えるための薄膜トランジスタＴＦＴ１１乃至ＴＦＴｎｍを含む。一番目のゲートラインＧＬ１上のスキャン信号により駆動される１ライン分の画素ＰＸＬ１１乃至ＰＸＬ１ｍそれぞれに含まれる液晶セルＣＬＣ１１乃至ＣＬＣ１ｍは、基準電圧ラインＶＬｒｅｆに電気的に接続される。前記基準電圧ラインＶＬｒｅｆには、基準電圧発生部２０から発生した一定の電圧レベルを維持する基準電圧Ｖｒｅｆが供給される。基準電圧発生部２０は、タイミング制御部１８により制御されて、フレームごとに電圧レベルが変化する基準電圧Ｖｒｅｆを基準電圧ラインＶＬｒｅｆに供給することもできる。選択的に、前記基準電圧発生部２０は、従来の液晶表示装置に含まれる共通電圧発生部９で代替することもできる。この場合、基準電圧ラインＶＬｒｅｆには、共通電圧発生部９から発生した共通電圧Ｖｃｏｍが供給される。また他の方法として、基準電圧ラインＶＬｒｅｆに、データドライバ１６から基準電圧Ｖｒｅｆを供給することもできる。この場合にも、データドライバ１６は、タイミング制御部１８の制御下でフレームごとに電圧レベルが変化する基準電圧Ｖｒｅｆを発生することができる。
他のゲートラインＧＬ２乃至ＧＬｎ上のスキャン信号に応答する画素ＰＸＬ２１乃至ＰＸＬｎｍにそれぞれ含まれる液晶セルＣＬＣ２１乃至ＣＬＣｎｍは、隣接するゲートラインＧＬ１乃至ＧＬｎ−１上の対応する画素ＰＸＬ１１乃至ＰＸＬ(ｎ−１)ｍの液晶セルＣＬＣ１１乃至ＣＬＣ(ｎ−１)ｍと、現在画素ＰＸＬ２１乃至ＰＸＬｎｍの薄膜トランジスタＴＦＴ２１乃至ＴＦＴｎｍのドレイン端子の間に接続される。すなわち、第２乃至第ｎゲートラインＧＬ２乃至ＧＬｎ上のスキャン信号に応答する画素ＰＸＬ２１乃至ＰＸＬｎｍにそれぞれ含まれる液晶セルＣＬＣ２１乃至ＣＬＣｎｍは、隣接するゲートラインＧＬ１乃至ＧＬｎ−１上の対応する画素に含まれる隣接する薄膜トランジスタＴＦＴ１１乃至ＴＦＴ(ｎ−１)ｍと、現在の画素に含まれる現在の薄膜トランジスタＴＦＴ２１乃至ＴＦＴｎｍのドレイン端子の間に接続される。これによって、データラインＤＬに沿って配列される液晶セルＣＬＣは、基準電圧ラインＶＬｒｅｆに縦続的に接続されて、直列回路をなす。
これによって、第１ゲートラインＧＬ１上のスキャン信号に応答する１ライン分の画素ＰＸＬ１１乃至ＰＸＬ１ｍにそれぞれ含まれる液晶セルＣＬＣ１１乃至ＣＬＣ１ｍそれぞれは、対応するデータラインＤＬ１乃至ＤＬｍ上の画素電圧信号と前記基準電圧ラインＶＬｒｅｆ上の基準電圧Ｖｒｅｆとの電位差で印加される。第２乃至第ｎゲートラインＧＬ２乃至ＧＬｎ上のスキャン信号に応答する画素ＰＸＬ２１乃至ＰＸＬｎｍそれぞれに含まれる液晶セルＣＬＣ２１乃至ＣＬＣｎｍそれぞれは、対応するデータラインＤＬ１乃至ＤＬｍ上の画素電圧信号により、隣接するゲートラインＧＬ１乃至ＧＬｎ−１上の対応する画素ＰＸＬ１１乃至ＰＸＬ(ｎ−１)ｍに含まれる液晶セルＣＬＣ１１乃至ＣＬＣ(ｎ−１)ｍに印加された画素電圧信号を基準に、正極性(＋)領域の電圧レベルのうちどちらか一つ、または負極性(−)領域の電圧レベルのうちどちらか一つを有する画素電圧で印加される。すなわち、第２乃至第ｎゲートラインＧＬ２乃至ＧＬｎ上のスキャン信号に応答する画素ＰＸＬ２１乃至ＰＸＬｎｍそれぞれに含まれる液晶セルＣＬＣ２１乃至ＣＬＣｎｍそれぞれは、隣接するゲートラインＧＬ１乃至ＧＬｎ−１上の対応する画素ＰＸＬ１１乃至ＰＸＬ(ｎ−１)ｍに含まれる液晶セルＣＬＣ１１乃至ＣＬＣ(ｎ−１)ｍに印加された画素電圧信号を基準に、対応するデータラインＤＬ１乃至ＤＬｍ上の画素電圧信号の電圧レベルだけ高いかまたは低い画素電圧で印加される。
このように、本発明の実施例による液晶表示パネル１２上の液晶セルＣＬＣ２１乃至ＣＬＣｎｍそれぞれが、隣接するライン上の液晶セルＣＬＣ１１乃至ＣＬＣ(ｎ−１)ｍに印加された電圧を基準に、正極性(＋)または負極性(−)の電圧を有する画素電圧で印加されるため、液晶セルＣＬＣ２１乃至ＣＬＣｎｍそれぞれに印加される画素電圧のスイング幅と、データラインＤＬ１乃至ＤＬｍそれぞれを介して伝送される画素電圧信号のスイング幅が小さくなる。その結果、本発明の実施例による液晶表示パネル１２では、駆動消費電力が最小化すると共にインパルス状の雑音も減少する。
ゲートドライバ１４は、タイミング制御部１８からのゲートタイミング制御信号に応答して、液晶表示パネル１２上の複数のゲートラインＧＬ１乃至ＧＬｎを順次に水平同期期間の間イネーブルする。データドライバ１６は、ゲートラインＧＬ１乃至ＧＬｎのうちどちらか一つが駆動される度、データラインＤＬ１乃至ＤＬｍそれぞれに画素電圧信号を供給する。このために、データドライバ１６は、タイミング制御部１８からのデータタイミング制御信号に応答する。尚、データドライバ１６は、水平同期期間ごとに、タイミング制御部１８から１ラン分の画素データを入力し、１ライン分の画素データそれぞれの論理値に対応する電圧レベルを有する１ライン分の画素電圧信号を、対応する第１乃至第ｍデータラインＤＬ１乃至ＤＬｍに供給する。タイミング制御部１８は、コンピュータシステムのグラフィックボードのような外部のビデオソース(図示せず)から、ビデオデータＶＤおよび同期信号ＳＹＮＣを受信する。同期信号ＳＹＮＣは、垂直同期信号、水平同期信号およびデータクロックなどを含む。ビデオ信号ＶＤは、１フレーム(または一つの画像)分の赤色、緑色および青色画素データを含む。タイミング制御部１８は、同期信号ＳＹＮＣに基づいて、前記のゲート制御信号およびデータ制御信号を発生する。尚、タイミング制御部１８は、ビデオデータＶＤの赤色、緑色および青色画素データを、１ライン分ずつデータドライバ１６に供給する。
第１乃至第ｍデータラインＤＬ１乃至ＤＬｍそれぞれに供給される画素電圧信号は、液晶表示パネル１２がインバージョン方式で駆動される場合、フレーム期間および/または水平同期期間ごとに、隣接するフレームまたは隣接する水平同期期間の画素電圧信号を基準に、正極性(＋)または負極性(−)方向に変化する電圧を有することができる。尚、画素電圧信号は、データラインＤＬ１乃至ＤＬｍが変更されることによって、極性−反転されることもできる。
例えば、液晶表示パネル１２がドットインバージョン方式で駆動される場合、データラインＤＬ１乃至ＤＬｍそれぞれに出力される画素電圧信号は、隣接するデータライン上の画素電圧信号とは反対極性の電圧レベルを有し、また、フレーム期間の一番目の水平同期期間には、基準電圧ラインＶＬｒｅｆ上の基準電圧Ｖｒｅｆを基準に、正極性または負極性の電圧レベルを有する。尚、データラインＤＬ１乃至ＤＬｍそれぞれに出力される画素電圧信号は、水平同期期間ごとに、隣接する画素電圧信号の電圧レベルを基準に、正極性または負極性の電圧を有する。これによって、液晶表示パネル１２上の画素ＰＸＬ１１乃至ＰＸＬｎｍそれぞれに含まれる液晶セルＣＬＣ１１乃至ＣＬＣｎｍは、図５に図示されたように、隣接する画素の液晶セルと反対極性の画素電圧信号で印加される。
図５を参照すると、ｊ番目ゲートラインＧＬｊとｋ番目データラインＤＬｋに接続された画素ＰＸＬｊｋの液晶セルＣＬＣｊｋには、ｋ番目データラインＤＬｋ上の画素電圧信号ＤＶｋにより、ｊ−１番目ゲートラインＧＬｊ−１とｋ番目データラインＤＬｋに接続された画素ＰＸＬ(ｊ−１)ｋの液晶セルＣＬＣ(ｊ−１)ｋに印加された画素電圧ＣＬＣＶ(ｊ−１)ｋを基準に、ｋ番目データラインＤＬｋ上の画素電圧信号ＤＶｋの電圧レベルだけ高い画素電圧(すなわち、正極性の画素電圧)ＣＬＣＶｊｋが印加される。同様に、ｊ＋１番目ゲートラインＧＬｊ＋１とｋ＋１番目データラインＤＬｋ＋１に接続された画素の液晶セルにも、ｋ＋１番目データラインＤＬｋ＋１上の画素電圧信号ＤＶｋ＋１により、ｊ番目ゲートラインＧＬｊとｋ＋１番目データラインＤＬｋ＋１に接続された画素の液晶セルに印加された画素電圧を基準に、ｋ＋１番目データラインＤＬｋ＋１上の画素電圧信号ＤＶｋ＋１の電圧レベルだけ高い画素電圧(すなわち、正極性の画素電圧)ＣＬＣＶ(ｊ＋１)(ｋ＋１)が印加される。その反面、ｊ番目ゲートラインＧＬｊとｋ＋１番目データラインＤＬｋ＋１に接続された画素の液晶セルには、ｋ＋１番目データラインＤＬｋ＋１上の画素電圧信号ＤＶｋ＋１により、ｊ番目ゲートラインＧＬｊとｋ＋１番目データラインＤＬｋ＋１に接続された画素の液晶セルに印加された画素電圧を基準に、ｋ＋１番目データラインＤＬｋ＋１上の画素電圧信号ＤＶｋ＋１の電圧レベルだけ低い画素電圧(すなわち、負極性の画素電圧)ＣＬＣＶｊ(ｋ＋１)が印加される。尚、ｊ＋１番目ゲートラインＧＬｊ＋１とｋ番目データラインＤＬｋに接続された画素ＰＸＬ(ｊ＋１)ｋの液晶セルＣＬＣ(ｊ＋１)ｋにも、ｋ番目データラインＤＬｋ上の画素電圧信号ＤＶｋにより、ｊ番目ゲートラインＧＬｊとｋ番目データラインＤＬｋに接続された画素ＰＸＬｊｋの液晶セルＣＬＣｊｋに印加された画素電圧ＣＬＣｊｋを基準に、ｋ番目データラインＤＬｋ上の画素電圧信号ＤＶｋの電圧レベルだけ低い画素電圧(すなわち、負極性の画素電圧)ＣＬＣ(ｊ＋１)ｋが印加される。
図５に図示されたような極性パターンで液晶表示パネル１２を駆動するために、データドライバ１６は、図６に図示されたように、ｋ番目およびｋ＋１番目画素電圧信号ＤＶｋ、ＤＶｋ＋１を、ｋ番目およびｋ＋１番目データラインＤＬｋ、ＤＬｋ＋１にそれぞれ供給する。図６を参照すると、ｋ番目画素電圧信号ＤＶｋは、ｊ番目水平同期期間には、ｊ−１番目水平同期期間の画素電圧レベルを基準に、画素データの論理値(すなわち、階調値)に対応する電圧だけ上昇した電圧レベル(すなわち、正極性(＋)方向に画素データの論理値に対応する電圧だけ変化した電圧レベル)を有し、ｊ＋１番目水平同期期間には、ｊ番目水平同期期間の画素電圧レベルを基準に、画素データの論理値に対応する電圧だけ下降した電圧レベル(すなわち、負極性(−)方向に画素データの論理値に対応する電圧だけ変化した電圧レベル)を有する。同じく、ｋ＋１番目画素電圧信号ＶＤｋ＋１も、ｊ番目水平同期期間には、ｊ−１番目水平同期期間の画素電圧レベルを基準に、画素データの論理値に対応する電圧だけ負極性(−)方向に変化した電圧レベルを有してから、ｊ＋１番目水平同期期間には、ｊ番目水平同期期間の画素電圧レベルを基準に、画素データの論理値に対応する電圧だけ正極性(＋)方向に変化した電圧レベルを有する。
ｊ番目ゲートラインＧＬｊ上のｋ番目画素にそれぞれ含まれる薄膜トランジスタは、ｊ番目ゲートラインＧＬｊ上の高電位のスキャン信号ＧＬＳｊによりターンオンされて、ｋ番目データラインＤＬｋ上の画素電圧信号ＤＶｋを、対応する液晶セルＣＬＣｊｋに供給する。したがって、ｊ番目ゲートラインＧＬｊ上のｋ番目液晶セルＣＬＣｊｋは、ｋ番目データラインＤＬｋからの画素電圧信号ＤＶｋが印加される。よって、ｊ番目ゲートラインＧＬｊ上のｋ番目液晶セルＣＬＣｊｋには、隣接するゲートラインＧＬｊ−１の対応する液晶セルＣＬＣ(ｊ−１)ｋに印加された画素電圧ＣＬＣＶ(ｊ−１)ｋを基準に、ｋ番目データラインＤＬｋ上の画素電圧信号ＤＶｋの電圧レベルだけ高い画素電圧(すなわち、正極性(＋)の画素電圧)ＣＬＣＶｊｋが印加される。同じく、ｊ番目ゲートラインＧＬｊ上のｋ＋１番目画素にそれぞれ含まれる薄膜トランジスタＴＦＴｊ(ｋ＋１)も、ｊ番目ゲートラインＧＬｊ上の高電位のスキャン信号ＧＬＳｊによりターンオンされて、ｋ＋１番目データラインＤＬｋ＋１上の画素電圧信号ＤＬＶｋ＋１を、対応する液晶セルＣＬＣｊ(ｋ＋１)に供給する。したがって、ｊ番目ゲートラインＧＬｊ上のｋ＋１番目液晶セルＣＬＣｊ(ｋ＋１)は、ｋ＋１番目データラインＤＬｋ＋１からの画素電圧信号ＤＬＶｋ＋１で印加されて、隣接するゲートラインＧＬｊ−１上の対応する液晶セルＣＬＣ(ｊ−１)(ｋ＋１)に印加された画素電圧ＣＬＣＶ(ｊ−１)(ｋ＋１)を基準に、ｋ＋１番目データラインＤＬｋ＋１上の画素電圧信号ＤＶｋ＋１の電圧レベルだけ低い画素電圧(すなわち、負極性(−)の画素電圧)ＣＬＣＶｊ(ｋ＋１)が印加される。
尚、ｊ＋１番目ゲートラインＧＬｊ＋１上のｋ番目画素にそれぞれ含まれる薄膜トランジスタも、ｊ＋１番目ゲートラインＧＬｊ＋１上の高電位のスキャン信号ＧＬＳｊ＋１によりターンオンされて、ｋ番目データラインＤＬｋ上の画素電圧信号ＤＬＶｋを、対応する液晶セルＣＬＣ(ｊ＋１)ｋに供給する。したがってｊ＋１番目ゲートラインＧＬｊ＋１上のｋ番目液晶セルＣＬＣ(ｊ＋１)ｋは、ｋ番目データラインＤＬｋからの画素電圧信号ＤＬＶｋで印加される。よって、ｊ＋１番目ゲートラインＧＬｊ＋１上のｋ番目液晶セルＣＬＣ(ｊ＋１)ｋには、隣接するゲートラインＧＬｊ上の対応する液晶セルＣＬＣｊｋに印加された画素電圧ＣＬＣＶｊｋを基準に、ｋ番目データラインＤＬｋ上の画素電圧信号ＤＶｋの電圧レベルだけ低い画素電圧(すなわち、負極性(−)の画素電圧)ＣＬＣＶ(ｊ＋１)ｋが印加される。同じく、ｊ＋１番目ゲートラインＧＬｊ＋１上のｋ＋１番目画素にそれぞれ含まれる薄膜トランジスタＴＦＴ(ｊ＋１)(ｋ＋１)も、ｊ＋１番目ゲートラインＧＬｊ＋１上の高電位のスキャン信号ＧＬＳｊ＋１によりターンオンされて、ｋ＋１番目データラインＤＬｋ＋１上の画素電圧信号ＤＶｋ＋１を、対応する液晶セルＣＬＣ(ｊ＋１)(ｋ＋１)に供給する。したがって、ｊ＋１番目ゲートラインＧＬｊ＋１上のｋ＋１番目液晶セルＣＬＣ(ｊ＋１)(ｋ＋１)は、ｋ＋１番目データラインＤＬｋ＋１からの画素電圧信号ＤＶｋ＋１で印加されて、隣接するゲートラインＧＬｊ上の対応する液晶セルＣＬＣｊ(ｋ＋１)に印加された画素電圧ＣＬＣＶｊ(ｋ＋１)を基準に、ｋ＋１番目データラインＤＬｋ＋１上の画素電圧信号ＤＶｋ＋１の電圧レベルだけ低い画素電圧(すなわち、負極性(−)の画素電圧)ＣＬＣＶ(ｊ＋１)(ｋ＋１)が印加される。
このような方式で、液晶表示パネル１２上の画素にそれぞれ含まれる液晶セルは、隣接するライン上の対応する液晶セルに印加された画素電圧を基準に、対応するデータライン上の画素電圧信号の電圧レベルだけ高いかまたは低い画素電圧(すなわち、正極性および負極性の画素電圧)に印加される。よって、液晶表示パネル上の液晶セルそれぞれの画素電圧のスイング幅および、データラインＤＬそれぞれに供給される画素電圧信号のスイング幅が小さくなる。その結果、本発明の実施例による液晶表示パネルおよびそれを含む液晶表示装置は、駆動消費電力が低減すると共に、インパルス成分の雑音の発生が抑制される。
図７は、図４に含まれる本発明の実施例による液晶表示パネル１２の構造を説明するレイアウトである。図７には、三つのデータラインＤＬｋ−１乃至ＤＬｋ＋１に接続された画素のみが図示されているが、図４のように、ｍ個のデータラインＤＬ１乃至ＤＬｍに接続されたｎ＊ｍ個の画素ＰＸＬ１１乃至ＰＸＬｎｍが本発明の実施例による液晶表示パネル１２に含まれていることは、通常の知識を有する者であれば、誰もが理解できるはずである。よって、図７には、ｎ＊ｍ個の画素ＰＸＬ１１乃至ＰＸＬｎｍを含む。
図７を参照すると、本発明の実施例による液晶表示パネル１２は、複数のゲートラインＧＬ１乃至ＧＬｎと、複数のデータラインＤＬ１乃至ＤＬｍとの交差により定義された領域それぞれに形成された画素ＰＸＬ１１乃至ＰＸＬｎｍを含む。これら画素ＰＸＬ１１乃至ＰＸＬｎｍそれぞれは、対応するゲートラインＧＬ１乃至ＧＬｎおよび対応するデータラインＤＬ１乃至ＤＬｍに接続された薄膜トランジスタＴＦＴ１１乃至ＴＦＴｎｍを含む。第２乃至第ｎゲートラインＧＬ２乃至ＧＬｎに接続された画素ＰＸＬ２１乃至ＰＸＬｎｍそれぞれは、薄膜トランジスタＴＦＴ２１乃至ＴＦＴｎｍと、隣接するゲートラインＧＬ１乃至ＧＬｎ−１に接続された薄膜トランジスタＴＦＴ１１乃至ＴＦＴ(ｎ−１)ｍのドレイン端子との間に接続された液晶セルＣＬＣ１１乃至ＣＬＣ(ｎ−１)ｍをさらに含む。第１ゲートラインＧＬ１に接続された画素ＰＸＬ１１乃至ＰＸＬｎｍそれぞれは、基準電圧ラインＶＬｒｅｆと、第１ゲートラインＧＬ１に接続された対応する薄膜トランジスタＴＦＴ１１乃至ＴＦＴ１ｍのドレイン端子(すなわち、第２ライン上の対応する液晶セルＣＬＣ２１乃至ＣＬＣ２ｍ)との間に接続された液晶セルＣＬＣ１１乃至ＣＬＣ１ｍをさらに含む。
液晶セルＣＬＣ１１乃至ＣＬＣｎｍそれぞれは、対応する薄膜トランジスタのドレイン端子および次のライン上の対応する液晶セルと電気的に接続されるように形成された第１画素電極パターンＦＰＥＰ１１乃至ＦＰＥＰｎｍと、基準電圧ラインＶＬｒｅｆまたは隣接するライン上の対応する薄膜トランジスタのドレイン端子および対応する液晶セルに電気的に接続された第２画素電極パターンＳＰＥＰ１１乃至ＳＰＥＰｎｍを備える。前記第１および第２画素電極パターンＦＰＥＰ，ＳＰＥＰそれぞれは、櫛目状に形成される。尚、第１画素電極パターンＦＰＥＰの櫛目は、第２画素電極パターンＳＰＥＰの櫛目と交互に画素領域に配列される。
例えば、ｊ番目ゲートラインＧＬｊおよびｋ番目データラインＤＬｋにより駆動される画素ＰＸＬｊｋの液晶セルＣＬＣｊｋは、ｊ−１番目ゲートラインＧＬｊ−１上のｋ番目画素ＰＸＬｋに含まれる液晶セルＣＬＣ(ｊ−１)ｋと、ｊ＋１番目ゲートラインＧＬｊ＋１上のｋ番目画素ＰＸＬ(ｊ＋１)ｋに含まれる液晶セルＣＬＣ(ｊ＋１)ｋとの間に接続される。すなわち、ｊ番目ゲートラインＧＬｊおよびｋ番目データラインＤＬｋにより駆動される画素ＰＸＬｊｋの液晶セルＣＬＣｊｋは、ｊ−１番目ゲートラインＧＬｊ−１に接続されたｋ番目薄膜トランジスタＴＦＴ(ｊ−１)ｋのドレイン端子と、ｊ番目ゲートラインＧＬｊに接続された薄膜トランジスタＴＦＴｊｋのドレイン端子との間に接続される。
一方、第１ライン上の液晶セルそれぞれに含まれる第１画素電極パターンＦＰＥＰは、第１ゲートラインＧＬ１に接続された対応する薄膜トランジスタＴＦＴ１１乃至ＴＦＴ１ｍのドレイン端子および、他のライン上の対応する液晶セルＣＬＣ２１乃至ＣＬＣ２ｍの第２画素電極パターンＳＰＥＰ２１乃至ＳＰＥＰ２ｍに電気的に接続される反面、第１ライン上の液晶セルそれぞれに含まれる第２画素電極パターンＳＰＥＰ１１乃至ＳＰＥＰ２ｍは、基準電圧ラインＶＬｒｅｆに接続される。尚、第１ライン上の液晶セルＣＬＣ１１乃至ＣＬＣ１ｍそれぞれに含まれる第１画素電極パターンＦＰＥＰの櫛目と第２画素電極パターンＳＰＥＰの櫛目とは、互いに交番する形態で画素領域に配列される。
結果的に、第２乃至第ｎ−１ゲートラインＧＬ１乃至ＧＬｎ−１に接続された薄膜トランジスタＴＦＴ１１乃至ＴＦＴ(ｎ−１)ｍのドレイン端子には、対応するゲートラインＧＬ１乃至ＧＬｎ−１により駆動され、対応する画素領域に形成された第１画素電極パターンＦＰＥＰ１１乃至ＦＰＥＰ(ｎ−１)ｍと、次のゲートラインＧＬ２乃至ＧＬｎにより駆動され、対応する画素領域に形成された第２画素電極パターンＳＰＥＰ２１乃至ＳＰＥＰｎｍの両方が、電気的に接続される。第１ゲートラインＧＬ１により駆動され、液晶セルＣＬＣ１１乃至ＣＬＣ１ｍにそれぞれ含まれる第２画素電極パターンＳＰＥＰ１１乃至ＳＰＥＰ１ｍの両方は、基準電圧ラインＶＬｒｅｆに電気的に接続される。第ｎゲートラインＧＬｎにより駆動される薄膜トランジスタＴＦＴｎ１乃至ＴＦＴｎｍそれぞれのドレイン端子には、対応する画素領域に形成された第１画素電極パターンＦＰＥＰｎ１乃至ＦＰＥＰｎｍのみが電気的に接続される。
このように、本発明の実施例による液晶表示パネル１２では、液晶セルそれぞれに含まれる二つの画素電極パターンが、対応するデータラインＤＬに沿って隣接配置される隣接するラインの液晶セルの画素電極パターンと、次のラインの液晶セルの画素電極パターンとに電気的に接続されて、データラインに沿って配列された液晶セルが基準電圧ラインＶＬｒｅｆに直列接続される。直列接続された液晶セルそれぞれが、隣接するラインの液晶セルに印加された画素電圧を基準に、正極性または負極性の画素電圧で印加されると、液晶セルそれぞれに印加される画素電圧のスイング幅が小さくなる。よって、本発明の実施例による液晶表示パネル１２によれば、駆動消費電力が低減し、且つインパルス状の雑音の発生を抑制することができる。
以上のように、図面に図示された実施例を参照して本発明を説明したが、これは例示的なものであり、本発明の属する技術分野の通常の知識を有するものであれば、本発明の要旨および範囲において、多様な変形、変更および均等な他の実施は明白である。
従来の液晶表示装置を概略的に示す図面である。 液晶表示装置のインバージョン駆動方式を説明する図面である。 液晶表示装置のインバージョン駆動方式を説明する図面である。 インバージョン方式で駆動される液晶表示パネル上の任意の一画素に印加される電圧の変化を図示した波形図である。 本発明の実施例による液晶表示装置を概略的に示す図面である。 ドットインバージョン方式で駆動される場合、本発明の実施例による液晶表示パネルの画素に印加された画素電圧の極性パターンを説明する図面である。 ドットインバージョン方式で駆動される場合、本発明の実施例による液晶表示装置の各部分で現れる信号波形図である。 図４に含まれる本発明の実施例による液晶表示パネルの構造を説明するレイアウトである。
符号の説明
２、１２：液晶表示パネル
４、１４：ゲートドライバ
６、１６：データドライバ
８、１８：タイミング制御部
９：共通電圧発生部
２０：基準電圧発生部
ＰＬＸ：画素
ＣＬＣ：液晶セル
ＦＰＥＰ：第１画素電極パターン
ＳＰＥＰ：第２画素電極パターン
ＴＦＴ：薄膜トランジスタ

Claims (18)

  1. 複数のゲートラインと、
    前記ゲートラインと共に画素領域を定義する複数のデータラインと、
    前記画素領域に配置されて、対応するゲートライン、対応するデータラインおよび対応するデータラインに沿って隣接する画素からの信号に応答する画素と、
    を含むことを特徴とする液晶表示パネル。
  2. 前記データラインに沿って配列された画素それぞれは、そのデータラインに沿って隣接する画素と電気的に接続された液晶セルを含むことを特徴とする請求項１に記載の液晶表示パネル。
  3. 前記データラインに沿って配列された画素にそれぞれ含まれる液晶セルは、直列に基準電圧ラインに接続されていることを特徴とする請求項２に記載の液晶表示パネル。
  4. 前記基準電圧ラインに直列に接続された前記液晶セルは、隣接する液晶セルに印加された電圧を基準に、正極性および負極性電圧が交番するように画素電圧で印加されることを特徴とする請求項３に記載の液晶表示パネル。
  5. 前記液晶セルは、
    隣接する液晶セルに接続された第１画素電極パターンと、
    次の液晶セルに接続された第２画素電極パターンと、
    を備えることを特徴とする請求項２に記載の液晶表示パネル。
  6. 前記第１および第２画素電極パターンが、櫛目状に形成されることを特徴とする請求項５に記載の液晶表示パネル。
  7. 前記第１画素電極パターンの櫛目が、第２画素電極パターンの櫛目と交互に配列されることを特徴とする請求項６に記載の液晶表示パネル。
  8. 複数のゲートラインと、
    前記ゲートラインと共に画素領域を定義する複数のデータラインと、
    前記画素領域それぞれに配置され、前記データラインに沿って互いに直列接続された液晶セルと、
    前記画素領域それぞれに配置され、対応するゲートライン、データラインおよび対応する液晶セルの間に接続された制御用スイッチング素子と、
    を備えることを特徴とする液晶表示パネル。
  9. 前記液晶セルは、隣接する液晶セルに印加された電圧を基準に、正極性および負極性電圧が交番するように、画素電圧で印加されることを特徴とする請求項８に記載の液晶表示パネル。
  10. 前記液晶セルそれぞれは、
    隣接する液晶セルに接続された第１画素電極パターンと、
    次の液晶セルに接続された第２画素電極パターンと、
    を備えることを特徴とする請求項８に記載の液晶表示パネル。
  11. 前記第１および第２画素電極パターンが、櫛目状に形成されることを特徴とする請求項１０に記載の液晶表示パネル。
  12. 前記第１画素電極パターンの櫛目が、第２画素電極パターの櫛目と交互に配列されることを特徴とする請求項１１に記載の液晶表示パネル。
  13. 液晶表示パネル上のゲートラインを順次駆動するためのゲートドライバと、隣接するゲートラインのうち隣接するゲートラインが駆動されるときの第１画素電圧信号を基準電圧にする第２画素電圧信号を、次のゲートラインが駆動されるときに、前記液晶表示パネル上のデータラインそれぞれに供給するデータドライバと、
    を備えることを特徴とする液晶表示装置。
  14. 前記第２画素電圧信号は、前記第１画素電圧信号に比べて画素データの論理値に対応する差の電圧を有することを特徴とする請求項１３に記載の液晶表示装置。
  15. 前記第２画素電圧信号が、前記第１画素電圧信号に比べて、交互に高低を有することを特徴とする請求項１３に記載の液晶表示装置。
  16. 液晶表示パネル上のゲートラインを順次駆動する段階と、
    隣接するゲートラインのうち隣接するゲートラインが駆動されるときの第１画素電圧信号を、前記液晶表示パネル上のデータラインそれぞれに供給する段階と、
    隣接するゲートラインのうち次のゲートラインが駆動されるときに、前記第１画素電圧信号を基準にする第２画素電圧信号を、前記液晶表示パネル上のデータラインそれぞれに供給する段階と、
    を含むことを特徴とする液晶表示装置の駆動方法。
  17. 前記第２画素電圧信号は、前記第１画素電圧信号に比べて画素データの論理値に対応する差の電圧を有することを特徴とする請求項１６に記載の液晶表示装置の駆動方法。
  18. 前記第２画素電圧信号が、前記第１画素電圧信号に比べて、交互に高低を有することを特徴とする請求項１６に記載の液晶表示装置の駆動方法。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1031229A (ja) * 1996-07-15 1998-02-03 Hitachi Ltd アクティブマトリクス型液晶表示装置およびその駆動方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5691277A (en) * 1979-12-25 1981-07-24 Citizen Watch Co Ltd Liquiddcrystal display panel
JP3102666B2 (ja) * 1993-06-28 2000-10-23 シャープ株式会社 画像表示装置
JP2517842B2 (ja) 1994-09-19 1996-07-24 株式会社日立製作所 表示装置
JPH0933943A (ja) * 1995-07-25 1997-02-07 Hitachi Ltd 液晶表示装置及びその駆動方法
US6310594B1 (en) 1998-11-04 2001-10-30 International Business Machines Corporation Driving method and circuit for pixel multiplexing circuits
JP3884207B2 (ja) * 2000-01-20 2007-02-21 インターナショナル・ビジネス・マシーンズ・コーポレーション 液晶表示装置
JP2001272697A (ja) * 2000-03-23 2001-10-05 Hitachi Ltd 液晶表示装置
JP3723747B2 (ja) * 2000-06-16 2005-12-07 松下電器産業株式会社 表示装置およびその駆動方法
US6630979B2 (en) * 2001-03-16 2003-10-07 Hannstar Display Corp. Electrode array structure of IPS-LCD
US6630921B2 (en) 2001-03-20 2003-10-07 Koninklijke Philips Electronics N.V. Column driving circuit and method for driving pixels in a column row matrix
KR100864495B1 (ko) 2002-07-19 2008-10-20 삼성전자주식회사 액정 표시 장치
KR100741894B1 (ko) * 2003-07-04 2007-07-23 엘지.필립스 엘시디 주식회사 횡전계 방식 액정 표시 장치의 구동방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1031229A (ja) * 1996-07-15 1998-02-03 Hitachi Ltd アクティブマトリクス型液晶表示装置およびその駆動方法

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