JP2006267788A - Liquid crystal display device - Google Patents
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Abstract
Description
本発明は液晶表示装置に関する。 The present invention relates to a liquid crystal display device.
従来、この種の装置として例えば、下記特許文献１に示されている。特許文献１によると、６４０×（Ｒ，Ｇ，Ｂ）×４８０ドットを得るために、１２個のソースドライバが用いられている。１個のソースドライバは１６０本の出力端子を有している。高価なソースドライバを多数用いるので、コストが高くなる第１の欠点がある。
Conventionally, for example, this type of apparatus is disclosed in
この欠点を解消するための手段は、下記特許文献２に示されている。この特許文献２の図１によると、６４０×４８０ドットを得るために、３個のソースドライバが用いられている。１個のソースドライバは２４０本の出力端子を有している。この様に、使用されるソースドライバの個数が減り、コストが安くなる。
上記特許文献２の図１によると、右側に位置するソースドライバｓｄ３において、右端の８０本の出力端子は信号線に接続されない。そのために、ソースドライバｓｄ３，ｓｄ２，ｓｄ１の順にデータを出力した場合（ミラー表示）、左端の８０本の信号線が表示されなく、画像が部分的に欠落する第２の欠点がある。
According to FIG. 1 of
そこで、本発明はこの様な従来の欠点を考慮して、コストが安く、正常なミラー表示ができる、液晶表示装置を提供する。 Accordingly, the present invention provides a liquid crystal display device that is low in cost and capable of normal mirror display in consideration of such conventional drawbacks.
上記課題を解決するために、請求項１の本発明では、行列状に配列された複数の信号線および複数の走査線を有する液晶パネルと、各々が同一数の出力端子を有し、左から右へ順番に配置された単数の第１駆動部と、単数又は複数の第２駆動部と、単数の第３駆動部と、各駆動部に対し表示データを出力する制御部とを備え、各駆動部の出力端子の合計数をＡとし、前記信号線の合計数をＢとし、Ａ＞Ｂとし、前記第１駆動部の左端に位置する（Ａ−Ｂ）／２個の出力端子を開放し、前記第３駆動部の右端に位置する（Ａ−Ｂ）／２個の出力端子を開放し、各駆動部が有するその他の出力端子と各信号線を接続した。
In order to solve the above-mentioned problem, in the present invention of
請求項２の本発明では、前記制御部に右方向シフトの選択信号が入力された場合、前記制御部に水平同期信号が入力されると、前記制御部は第１所定数のクロック信号を出力後に、各駆動部に対し、右方向スタートパルスを出力し、その後に、前記第１駆動部は所定数の第１無効データおよび前記表示データの一部を取り込み更新し、前記第２駆動部は前記表示データの続きを取り込み更新し、前記第３駆動部は前記表示データの残部および無効データを取り込み更新する。 In a second aspect of the present invention, when a right shift selection signal is input to the control unit, the control unit outputs a first predetermined number of clock signals when a horizontal synchronization signal is input to the control unit. Later, a right start pulse is output to each driving unit, and then the first driving unit takes in and updates a predetermined number of first invalid data and part of the display data, and the second driving unit The continuation of the display data is fetched and updated, and the third driving unit fetches and updates the remainder of the display data and invalid data.
請求項３の本発明では、前記制御部は、前記右方向スタートパルスを出力した時点から、第２所定数のクロック信号を出力し、その後に、各駆動部に対し、第１ストローブ信号を出力し、各駆動部は前記第１無効データおよび前記表示データおよび前記無効データを一時保存し、その後に出力する。
In the present invention of
請求項４の本発明では、前記第１無効データは、前記第１駆動部の左端に位置する（Ａ−Ｂ）／２個の出力端子に対し出力される。 According to a fourth aspect of the present invention, the first invalid data is output to (AB) / 2 output terminals located at the left end of the first drive unit.
請求項５の本発明では、前記制御部に左方向シフトの選択信号が入力された場合、前記制御部に水平同期信号が入力されると、前記制御部は第１所定数のクロック信号を出力後に、各駆動部に対し、左方向スタートパルスを出力し、その後に、前記第３駆動部は所定数の第１無効データおよび前記表示データの一部を取り込み更新し、前記第２駆動部は前記表示データの続きを取り込み更新し、前記第１駆動部は前記表示データの残部および無効データを取り込み更新する。 According to the fifth aspect of the present invention, when a left shift selection signal is input to the control unit, the control unit outputs a first predetermined number of clock signals when a horizontal synchronization signal is input to the control unit. Later, a left start pulse is output to each drive unit, and then the third drive unit captures and updates a predetermined number of first invalid data and a part of the display data, and the second drive unit The continuation of the display data is fetched and updated, and the first driving unit fetches and updates the remainder of the display data and invalid data.
請求項６の本発明では、前記制御部は、前記左方向スタートパルスを出力した時点から、第２所定数のクロック信号を出力し、その後に、各駆動部に対し、第１ストローブ信号を出力し、各駆動部は前記第１無効データおよび前記表示データおよび前記無効データを一時保存し、その後に出力する。 In the present invention of claim 6, the control unit outputs a second predetermined number of clock signals from the time when the left start pulse is output, and thereafter outputs a first strobe signal to each drive unit. Each driving unit temporarily stores the first invalid data, the display data, and the invalid data, and then outputs them.
請求項７の本発明では、前記第１無効データは、前記第３駆動部の右端に位置する（Ａ−Ｂ）／２個の出力端子に対し出力される。
In the present invention of
請求項８の本発明では、前記制御部の出力側に遅延回路を接続させ、前記遅延回路は、前記制御部が出力する第２ストローブ信号を、第３所定数のクロック信号だけ遅延させた前記第１ストローブ信号を出力する。
In the present invention of
請求項１の本発明では、信号数の合計数Ｂよりも、各駆動部の出力端子の合計数Ａを大きくし、第１駆動部の左端に位置する（Ａ−Ｂ）／２個の出力端子および第３駆動部の右端に位置する（Ａ−Ｂ）／２個の出力端子を開放する。その結果、普通の表示をする場合も、ミラー表示する場合も、画像が欠落することなく、正常な表示ができる。また、比較的に出力端子の多い駆動部を用いる事により、駆動部の総数が減るので、コストが安くなる。 In the first aspect of the present invention, the total number A of output terminals of each drive unit is made larger than the total number B of signals, and (AB) / 2 outputs positioned at the left end of the first drive unit. Open (AB) / 2 output terminals located at the right end of the terminal and the third driving unit. As a result, both normal display and mirror display can be performed normally without image loss. In addition, by using a drive unit having a relatively large number of output terminals, the total number of drive units is reduced, thereby reducing the cost.
請求項２の本発明では、右方向シフトの選択信号が入力された場合（即ち、普通の表示の場合）、第１駆動部は所定数の第１無効データを取り込むので、第１駆動部の開放した出力端子に、上記データを与えることができる。
In the present invention of
請求項３の本発明では、普通の表示の場合、各駆動部は少なくとも、全ての表示データを一時保存し、出力するので、画像の欠落を防止できる。 According to the third aspect of the present invention, in the case of normal display, each driving unit temporarily stores and outputs at least all display data, so that image loss can be prevented.
請求項４の本発明では、普通の表示の場合、開放された（Ａ−Ｂ）／２個の出力端子に第１無効データが出力されるので、表示データは欠落することなく表示される。
In the present invention of
請求項５の本発明では、左方向シフトの選択信号が入力された場合（即ち、ミラー表示の場合）、第３駆動部は所定数の第１無効データを取り込むので、第３駆動部の開放した出力端子に、上記データを与えることができる。 According to the fifth aspect of the present invention, when the selection signal for the leftward shift is input (that is, in the case of mirror display), the third driving unit captures a predetermined number of first invalid data, so that the third driving unit is opened. The above data can be given to the output terminal.
請求項６の本発明では、ミラー表示の場合、各駆動部は少なくとも、全ての表示データを一時保存し、出力するので、画像の欠落を防止できる。 In the sixth aspect of the present invention, in the case of mirror display, each drive unit temporarily stores and outputs at least all display data, so that loss of images can be prevented.
請求項７の本発明では、ミラー表示の場合、開放された（Ａ−Ｂ）／２個の出力端子に第１無効データが出力されるので、表示データは欠落することなく表示される。
In the present invention of
請求項８の本発明では、例えば、４８０個のデータ（Ｒ，Ｇ，Ｂ）を出力する制御部（汎用品）は、マージンを入れて４８６個のクロック信号により、第２ストローブ信号を出力する。しかし、第１無効データが１０個あるので、各駆動部は全部の表示データを取り込めない。そのため、第２ストローブ信号を、第３所定数のクロック信号だけ遅延した第１ストローブ信号を出力することにより、各駆動部は全部の表示データ（例えば４８０個）を取り込むことができる。
In the present invention of
以下に、本発明を実施するための最良の形態を、実施例および図面を用いて、詳細に説明する。しかし、以下に述べた実施例は、本発明の技術思想を具体化するための液晶表示装置を例示するものである。本発明は、この実施例に特定することを意図するものではない。本発明は、特許請求の範囲に示した技術思想を逸脱することなく、種々の変更を行なったものにも、均しく適用し得るものである。 The best mode for carrying out the present invention will be described below in detail with reference to examples and drawings. However, the embodiment described below exemplifies a liquid crystal display device for embodying the technical idea of the present invention. The present invention is not intended to be specific to this example. The present invention can be equally applied to various modifications without departing from the technical idea shown in the claims.
以下に、図１ないし図３に従い、本発明の実施例の係る液晶表示装置１を説明する。図１は液晶表示装置１のブロック図である。図２は液晶表示装置１に用いられる制御部のブロック図である。図３は、液晶表示装置１に用いられる第１駆動部のブロック図である。
A liquid
図１において、液晶パネル２は例えば、第１ガラス基板と第２ガラス基板との間に液晶が封入され、シール剤によりシールされたものである。第１ガラス基板の表面には、複数の信号線Ｓ１−２７０〜Ｓ１−１と、Ｓ２−３００〜Ｓ２−１と、Ｓ３−３００〜Ｓ３−１と、Ｓ４−３００〜Ｓ４−１と、Ｓ５−３００〜Ｓ５−３１（合計１４４０本）と、複数の走査線Ｇ１〜Ｇ２４０とが、行列状に配置されている。
In FIG. 1, the
信号線Ｓ１−２７０〜Ｓ５−３１と、走査線Ｇ１〜Ｇ２４０との交点は、絶縁膜により絶縁されている。各交点の近くには、各ＴＦＴおよび各画素電極が配置されている。各ＴＦＴのソースは信号線Ｓ１−２７０〜Ｓ５−３１に接続されている。各ＴＦＴのゲートは走査線Ｇ１〜Ｇ２４０に接続されている。各ＴＦＴのドレインは各画素電極に接続されている。 Intersections between the signal lines S1-270 to S5-31 and the scanning lines G1 to G240 are insulated by an insulating film. Near each intersection, each TFT and each pixel electrode are arranged. The source of each TFT is connected to signal lines S1-270 to S5-31. The gate of each TFT is connected to the scanning lines G1 to G240. The drain of each TFT is connected to each pixel electrode.
第２ガラス基板の裏面には、各々がストライプ状の赤色フィルタと、緑色フィルタと、青色フィルタが、この順に繰り返しで配置されている。各フィルタは、縦方向に１列に配置された各画素電極の上方に位置する様に、配置されている。各フィルタの下方には、保護膜を介して、共通電極が配置されている。 On the back surface of the second glass substrate, a striped red filter, a green filter, and a blue filter are repeatedly arranged in this order. Each filter is arranged so as to be positioned above each pixel electrode arranged in a line in the vertical direction. A common electrode is disposed below each filter via a protective film.
走査駆動回路Ｇは例えば、ドライバＩＣからなる。走査駆動回路Ｇは例えば、２４０個の出力端子を有する。各出力端子は、液晶パネル２に配置された各走査線Ｇ１〜Ｇ２４０に接続されている。
The scanning drive circuit G is composed of, for example, a driver IC. For example, the scan driving circuit G has 240 output terminals. Each output terminal is connected to each scanning line G <b> 1 to G <b> 240 arranged on the
第１駆動部Ｓ１と第２駆動部Ｓ２，Ｓ３，Ｓ４と第３駆動部Ｓ５は各々、同一の構成であり、例えばＩＣからなる。これらの駆動部Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５は、各々が同一数の出力端子（例えば３００）を有する。 The first drive unit S1, the second drive units S2, S3, S4, and the third drive unit S5 have the same configuration, and are composed of, for example, an IC. These drive units S1, S2, S3, S4, and S5 each have the same number of output terminals (for example, 300).
左から右へ順番に、単数の第１駆動部Ｓ１と、単数又は複数の第２駆動部（図１では、複数のＳ２，Ｓ３，Ｓ４を例示）と、単数の第３駆動部Ｓ５が配置されている。 In order from left to right, a single first drive unit S1, a single or multiple second drive units (in FIG. 1, a plurality of S2, S3, S4 are illustrated), and a single third drive unit S5 are arranged. Has been.
第１駆動部Ｓ１に設けられた右から１番目の出力端子は、液晶パネル２に設けられた信号線Ｓ１−１に接続されている。同様に、第１駆動部Ｓ１に設けられた右からＮ番目（Ｎ＝２〜２７０）の出力端子は、信号線Ｓ１−Ｎに接続されている。
The first output terminal from the right provided in the first drive unit S1 is connected to the signal line S1-1 provided in the
第１駆動部Ｓ１に設けられた右から２７１〜３００番目の出力端子は開放され、液晶パネル２に設けられた信号線Ｓ１−１〜Ｓ１−２７０に接続されていない。
The 271st to 300th output terminals from the right provided in the first drive unit S1 are open and are not connected to the signal lines S1-1 to S1-270 provided in the
第２駆動部Ｓ２，Ｓ３，Ｓ４に設けられた右からＮ番目（Ｎ＝１〜３００）の出力端子は各々、液晶パネル２に設けられたＳ２−Ｎ，Ｓ３−Ｎ，Ｓ４−Ｎの信号線に接続されている。
The Nth output terminals (N = 1 to 300) from the right provided in the second drive units S2, S3, and S4 are signals S2-N, S3-N, and S4-N provided in the
第３駆動部Ｓ５に設けられた右からＮ番目（Ｎ＝３１〜３００）の出力端子は、液晶パネル２に設けられた信号線Ｓ５−Ｎに接続されている。
The Nth (N = 31 to 300) output terminal from the right provided in the third drive unit S5 is connected to the signal line S5-N provided in the
第３駆動部Ｓ５に設けられた右から１〜３０番目の出力端子は開放され、液晶パネル２に設けられた信号線Ｓ５−３１〜Ｓ５−３００に接続されていない。
The 1st to 30th output terminals from the right provided in the third drive unit S5 are open and are not connected to the signal lines S5-31 to S5-300 provided in the
上記内容をまとめる。各駆動部Ｓ１〜Ｓ５の出力端子の合計数をＡとする。図１では、Ａ＝３００×５＝１５００本である。信号線Ｓ５−３１〜Ｓ１−２７０の合計数をＢとする。図１では、Ｂ＝２７０＋３００＋３００＋３００＋２７０＝１４４０本であり、Ａ＞Ｂである。 Summarize the above contents. Let A be the total number of output terminals of each of the drive units S1 to S5. In FIG. 1, A = 300 × 5 = 1500. The total number of signal lines S5-31 to S1-270 is B. In FIG. 1, B = 270 + 300 + 300 + 300 + 270 = 1440 and A> B.
第１駆動部Ｓ１において、左端に位置する（Ａ−Ｂ）／２＝（１５００−１４４０）／２＝３０本の出力端子は、開放されている。第３駆動部Ｓ５において、右端に位置する（Ａ−Ｂ）／２＝３０本の出力端子は開放されている。 In the first drive unit S1, (AB) / 2 = (1500-1440) / 2 = 30 output terminals located at the left end are opened. In the third drive unit S5, (AB) / 2 = 30 output terminals located at the right end are opened.
各駆動部Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５が有する、その他の出力端子は、各信号線Ｓ１−２７０〜Ｓ５−３１に接続されている。 The other output terminals of each of the drive units S1, S2, S3, S4, and S5 are connected to the signal lines S1-270 to S5-31.
図３に示す様に、第１駆動部Ｓ１はシフトレジスタ回路３と、データレジスタ回路４とラッチ回路５と、ＤＡ変換回路６と、出力回路７とにより構成されている。直流電圧ＶＤＤと、接地電圧ＶＳＳは各々、上記回路３，４，５，６，７に対し、並列に接続されている。
As shown in FIG. 3, the first driver S <b> 1 includes a
シフトレジスタ回路３には、制御部８から、右方向スタートパルスＥＩＳＦと、選択信号Ｒ／Ｌと、クロック信号ＣＬＫと、場合によっては、左方向スタートパルスＥＩＳＢが入力される。シフトレジスタ回路３は上記信号ＥＩＳＦ，Ｒ／Ｌ，ＣＬＫ，ＥＩＳＢを取り込み、更新し、一時保存するものである。
The
データレジスタ回路４はシフトレジスタ回路３に接続されている。データレジスタ回路４には、制御部８から、表示データＤＲ，ＤＧ，ＤＢと、極性反転信号ＰＯＬが入力される。表示データＤＲは、赤色のデータを示す６ビットのデジタル値からなる。表示データＤＧは、緑色のデータを示す６ビットのデジタル値からなる。表示データＤＢは、青色のデータを示す６ビットのデジタル値からなる。
The data register
データレジスタ回路４は、表示データＤＲ，ＤＧ，ＤＢと、極性反転信号ＰＯＬを取り込み、更新し、一時保存するものである。
The data register
ラッチ回路５は、データレジスタ回路４に接続されている。ラッチ回路５には、制御部８から、遅延回路９を介して、第１ストローブ信号ＳＴＲＢが入力される。
The
ラッチ回路５は、第１ストローブ信号ＳＴＲの立ち上がりに従って、データレジスタ回路４から出力され、更新された表示データＤＲ，ＤＧ，ＤＢを一時保存し、ＤＡ変換回路６に対し、出力するものである。
The
ＤＡ変換回路６は、ラッチ回路５に接続されている。ＤＡ変換回路６は、ガンマ補正電圧Ｖ０〜Ｖ１０が入力される。ＤＡ変換回路６は、ガンマ補正電圧Ｖ０〜Ｖ１０に従って表示データＤＲ，ＤＧ，ＤＢを各表示電圧（アナログ値）に変換するものである。
The DA conversion circuit 6 is connected to the
出力回路７はＤＡ変換回路６に接続されている。出力回路７には、第１ストローブ信号ＳＴＲＢが入力される。出力回路７は例えば、複数の内蔵するスイッチ部からなる。
The
出力回路７は、第１ストローブ信号ＳＴＲＢの立下りに従って、上記表示電圧（アナログ値）を、出力端子Ｋ１−１〜Ｋ１−３００へ出力する。
The
上述した様に、出力端子Ｋ１−１〜Ｋ１−２７０は各々、信号線Ｓ１−１〜Ｓ１−２７０に接続されている。出力端子Ｋ１−２７１〜Ｋ１−３００は開放されている。以上の部品により、第１駆動部Ｓ１は構成されている。 As described above, the output terminals K1-1 to K1-270 are connected to the signal lines S1-1 to S1-270, respectively. The output terminals K1-271 to K1-300 are open. The first drive unit S1 is configured by the above components.
次に、図２に従い、制御部８を説明する。制御部８には、垂直同期信号ＶＳＹＮと、水平同期信号ＨＳＹＮと、選択信号Ｒ／Ｌと、画像データ（デジタル値）ＩＲＤ，ＩＧＤ，ＩＢＤと、ドットクロック信号ＤＯＴ ＣＬＫが入力される。
Next, the
制御部８の内部には、前処理部１０と、ＤＥカウンタ１１と、水平同期信号カウンタ１２と、ドットクロック信号カウンタ１３とを備えている。
The
前処理部１０からの出力信号と、ＤＥカウンタ１１の出力信号と、水平同期信号カウンタ１２の出力信号と、ドットクロック信号カウンタ１３の出力信号に従って、ＦＬＭ生成回路１４は、垂直スタートパルスＦＬＭを出力する。
The
ドットクロック信号カウンタ１３の出力信号に従って、ＣＰＶ生成回路１５は垂直クロック信号を出力する。
In accordance with the output signal of the dot
ドットクロック信号カウンタ１３の出力信号に従って、ＯＥ生成回路１６はゲートイネーブル信号ＯＥを出力し、ＳＴＲＢ生成回路１７は第２ストローブ信号ＳＴＲを出力し、ＰＯＬ生成回路１８は、極性反転信号ＰＯＬを出力する。
According to the output signal of the dot
ＥＩＳＦ生成回路１９は、前処理部１０の出力信号に従って、スイッチング部２０に対し、右方向スタートパルスＥＩＳＦを出力する。ＥＩＳＢ生成回路２１は、前処理部１０の出力信号に従って、スイッチング部２０に対し、左方向スタートパルスＥＩＳＢを出力する。
The
スイッチング部２０には、選択信号Ｒ／Ｌが制御信号として入力される。仮に、使用者が選択信号Ｒ／Ｌを「Ｈ」に選択すれば、スイッチング部２０は右方向スタートパルスＥＩＳＦを出力する。仮に、使用者が選択信号Ｒ／Ｌを「Ｌ」に選択すれば、スイッチング部２０は左方向スタートパルスＥＩＳＢを出力する。
A selection signal R / L is input to the
データシフト回路２２は、画像データＩＲＤ，ＩＧＤ，ＩＢＤの入力と、前処理部１０からの出力信号とにより、表示データＤＲ，ＤＧ，ＤＢを出力する。ドットクロック信号ＤＯＴ ＣＬＫは処理されて、クロック信号ＣＬＫとして出力される。以上の部品により、制御部８は構成されている。
The
再び、図１において、遅延回路９は制御部８の出力側に接続されている。遅延回路９は例えば、フリップフロップ等により構成されている。
Again, in FIG. 1, the delay circuit 9 is connected to the output side of the
遅延回路９は、制御部８が出力する第２ストローブ信号ＳＴＲを、第３所定数（例えば８．５）のクロック信号ＣＬＫだけ遅延させた第１ストローブ信号ＳＴＲＢを出力する。
The delay circuit 9 outputs a first strobe signal STRB obtained by delaying the second strobe signal STR output from the
第１ストローブ信号ＳＴＲＢは、各駆動部Ｓ１〜Ｓ５に対し、出力される。制御部８は各駆動部Ｓ１〜Ｓ５に対し、表示データＤＲ，ＤＧ，ＤＢを出力する。
The first strobe signal STRB is output to each of the driving units S1 to S5. The
制御部８は各駆動部Ｓ１〜Ｓ５に対し、クロック信号ＣＬＫおよび極性反転信号ＰＯＬを出力する。
The
選択信号Ｒ／Ｌが「Ｈ」に選択された時、制御部８は第１リード線２３を介して、各駆動部Ｓ１〜Ｓ５に対し、右方向スタートパルスＥＩＳＦを出力する。
When the selection signal R / L is selected as “H”, the
選択信号Ｒ／Ｌが「Ｌ」に選択された時、制御部８は第２リード線２４を介して、各駆動部Ｓ５〜Ｓ１に対し、左方向スタートパルスＥＩＳＢを出力する。
When the selection signal R / L is selected as “L”, the
制御部８は走査駆動回路Ｇに対し、垂直スタートパルスＦＬＭと、ゲートイネーブル信号ＯＥと、垂直クロック信号ＣＰＶを出力する。以上の部品により、この液晶表示装置１は構成されている。
The
次に、図１ないし図４に従って、液晶表示装置１における、普通の表示の動作を説明する。図４は、選択信号Ｒ／Ｌが「Ｈ」に選択された時の、各信号の波形図である。図４（Ａ）は水平同期信号の波形図、図４（Ｂ）はクロック信号の波形図、図４（Ｃ）はクロック信号の番号である。図４（Ｄ）は、表示データＤＲ，ＤＧ，ＤＢの番号を示し、図４（Ｅ）はデータレジスタ回路４における、レジスタの番号を示す。図４（Ｆ）は右方向スタートパルスの波形図、図４（Ｇ）は第２ストローブ信号ＳＴＲの波形図、図４（Ｈ）は第１ストローブ信号ＳＴＲＢの波形図である。
Next, a normal display operation in the liquid
最初に、使用者が制御部８において、選択信号Ｒ／Ｌを「Ｈ」に選択したとする。即ち制御部８に対し、右方向シフトの選択信号が入力される。
First, it is assumed that the user selects the selection signal R / L to “H” in the
制御部８に対して、水平同期信号ＨＳＹＮが入力されると（図４（Ａ）参照）、制御部８は駆動部Ｓ１〜Ｓ５に対し、クロック信号ＣＬＫを出力する（図４（Ｂ）参照）。
When the horizontal synchronization signal HSYN is input to the control unit 8 (see FIG. 4A), the
この時、制御部８に設けられたカウンタ１３は、クロック信号ＣＬＫの番号をカウントし始める（図４（Ｃ）参照）。
At this time, the
制御部８は、第１所定数（例えば、図４では１４個）のクロック信号ＣＬＫを出力すると各駆動部Ｓ１〜Ｓ５に対し、右方向スタートパルスＥＩＳＦを出力する。即ち、この時、右方向スタートパルスＥＩＳＦは立ち上がる（図４（Ｆ）参照）。
When the
その後、即ち、第１所定数のクロック信号ＣＬＫを出力し、更に１個のクロック信号ＣＬＫを出力させた時点において、第１駆動部Ｓ１は、所定数（例えば１０個）の第１無効データＣ２（Ｉｎｖａｌｉｄ Ｄａｔａ）および表示データの一部Ｄ２（データ番号が１から９０までであり、図４（Ｄ）参照）を取り込み、更新（データの書き換え）する。この様に、上記データは左詰めにて取り込まれる。 After that, that is, at the time when the first predetermined number of clock signals CLK are output and one clock signal CLK is further output, the first driver S1 has a predetermined number (for example, ten) of first invalid data C2. (Invalid Data) and a part of display data D2 (data number is 1 to 90, see FIG. 4D) are fetched and updated (data rewriting). In this way, the data is fetched left justified.
即ち、この時、第１駆動部Ｓ１のデータレジスタ回路４において、レジスタ番号３００〜２７１に、第１無効データＣ２が更新される。
That is, at this time, the first invalid data C2 is updated to the
また、上記データレジスタ回路４において、レジスタ番号２７０〜１に、表示データの一部Ｄ２が更新（データの書き換え）される。第１駆動部Ｓ１の上記レジスタ番号は、２７０〜２６２までしか図示していない（図４（Ｅ）参照）。
In the
また、図４（Ｅ）に示したレジスタ番号において、上段は表示データＤＲ（６ビット）に対応し、中段は表示データＤＧ（６ビット）に対応し、下段は表示データＤＢ（６ビット）に対応している。 In the register numbers shown in FIG. 4E, the upper row corresponds to the display data DR (6 bits), the middle row corresponds to the display data DG (6 bits), and the lower row corresponds to the display data DB (6 bits). It corresponds.
次に、第２駆動部Ｓ２，Ｓ３，Ｓ４は、表示データの続きＥ２（図示せず）を、各データレジスタ回路４の中に取り込み、更新する。また、表示データの続きＥ２とは、データ番号が９１〜３９０のものである。
Next, the second drive units S2, S3, and S4 take the display data continuation E2 (not shown) into each
次に、第３駆動部Ｓ５は、内蔵するデータレジスタ回路４において、表示データの残部Ｆ２および無効データＧ２を取り込み、更新する。
Next, the third drive unit S5 captures and updates the remaining portion F2 of the display data and the invalid data G2 in the built-in data register
図４において、表示データの残部Ｆ２とは、データ番号が３９１〜４８０のものである。無効データＧ２とは、上記残部Ｆ２に続くものであり、第１ストローブ信号ＳＴＲＢが立ち上がる前の３個である。 In FIG. 4, the remaining portion F2 of the display data is that having a data number of 391 to 480. The invalid data G2 follows the remaining portion F2, and is three before the first strobe signal STRB rises.
次に、制御部８は、右方向スタートパルスＥＩＳＦが出力した（立ち上がった）時点から、第２所定数（例えば、４８６＋０．５＋８＝４９４．５個）のクロック信号ＣＬＫを出力する（図４（Ｈ）参照）。
Next, the
その後に、制御部８は各駆動部Ｓ１〜Ｓ５に対して、第１ストローブ信号ＳＴＲＢを出力する。即ち、この時、第１ストローブ信号ＳＴＲＢは立ち上がる。
Thereafter, the
この時、各駆動部Ｓ１〜Ｓ５は、第１無効データＣ２及び表示データ（Ｄ２＋Ｅ２＋Ｆ２）及び無効データＧ２を一時保存し、その後に出力する。 At this time, each of the driving units S1 to S5 temporarily stores the first invalid data C2, the display data (D2 + E2 + F2), and the invalid data G2, and then outputs them.
具体的には、第１駆動部Ｓ１は、内蔵するデータレジスタ回路４からラッチ回路５に対し、更新された第１無効データＣ２及び表示データの一部Ｄ２を出力させる。ラッチ回路５は上記データを一時保存しつつ、ＤＡ変換回路６に出力する。
Specifically, the first drive unit S1 causes the built-in data register
ＤＡ変換回路６は上記データを、各表示電圧（アナログ値）に変換し、出力回路７に対し、上記各表示電圧を出力する。出力回路７は、第１ストローブ信号ＳＴＲＢの立下り時点に応じて、内蔵するスイッチ部をオンし、上記各表示電圧を出力する。
The DA conversion circuit 6 converts the data into display voltages (analog values) and outputs the display voltages to the
この様にして、第１無効データＣ２はアナログ変換され、第１駆動部Ｓ１の左端に位置する（Ａ−Ｂ）／２＝３０個の出力端子Ｋ１−２７１〜Ｋ１−３００に対し、出力される。その結果、上記３０個の出力端子は表示に寄与しない（上記３０個の出力端子は開放されているので）。 In this way, the first invalid data C2 is converted into an analog signal and output to (AB) / 2 = 30 output terminals K1-271 to K1-300 located at the left end of the first drive unit S1. The As a result, the 30 output terminals do not contribute to display (since the 30 output terminals are open).
また、表示データの一部Ｄ２がアナログ変換された各表示電圧は、各々、第１駆動部Ｓ１の出力端子Ｋ１−１〜Ｋ１−２７０を介して、液晶パネル２に設けられた２７０個の信号線Ｓ１−１〜Ｓ１−２７０に出力される。
In addition, each display voltage obtained by converting a part of the display data D2 into analog signals is 270 signals provided on the
同様に、第１ストローブ信号ＳＴＲＢは立ち上がると、第２駆動部Ｓ２，Ｓ３，Ｓ４は各々、内蔵されたデータレジスタ回路４からラッチ回路５に対し、更新された表示データの続きＥ２を出力させる。
Similarly, when the first strobe signal STRB rises, each of the second drive units S2, S3, S4 causes the built-in data register
表示データの続きＥ２がアナログ変換された各表示電圧は各々、第２駆動部Ｓ２の出力端子Ｋ２−１〜Ｋ２−３００と、第２駆動部Ｓ３の出力端子Ｋ３−１〜Ｋ３−３００と、第２駆動部Ｓ４の出力端子Ｋ４−１〜Ｋ４−３００を介して、液晶パネル２に設けられた９００個の信号線Ｓ４−１〜Ｓ２−３００に出力される。
The display voltages obtained by analog conversion of the display data E2 are respectively output terminals K2-1 to K2-300 of the second drive unit S2, and output terminals K3-1 to K3-300 of the second drive unit S3. The signals are output to 900 signal lines S4-1 to S2-300 provided in the
同様に、第１ストローブ信号ＳＴＲＢは立ち上がると、第３駆動部Ｓ５は、内蔵するデータレジスタ回路４からラッチ回路５に対し、更新された表示データの残部Ｆ２および無効データＧ２を出力させる。ラッチ回路５は上記データを一時保存しつつ、ＤＡ変換回路６へ出力する。
Similarly, when the first strobe signal STRB rises, the third drive unit S5 causes the built-in data register
ＤＡ変換回路６は、表示データの残部Ｆ２をアナログ変換する。アナログ変換された各表示電圧は各々、第３駆動部Ｓ５の出力端子Ｋ５−３１〜Ｋ５−３００を介して、液晶パネル２に設けられた２７０個の信号線Ｓ５−３１〜Ｓ５−３００へ出力される。
The DA conversion circuit 6 performs analog conversion on the remaining portion F2 of the display data. The analog-converted display voltages are output to 270 signal lines S5-31 to S5-300 provided in the
また、無効データＧ２はアナログ変換され、第３駆動部Ｓ５の出力端子Ｋ５−２２〜Ｋ５−３０に対し、出力される。なお、第３駆動部Ｓ５の右端に位置する（Ａ−Ｂ）／２＝３０個の出力端子Ｋ５−１〜Ｋ５−３０は、表示パネル２に設けられた信号線に接続されていない。従って、上記出力端子Ｋ５−１〜Ｋ５−３０は表示に寄与しない。
The invalid data G2 is converted to analog and is output to the output terminals K5-22 to K5-30 of the third drive unit S5. Note that (A−B) / 2 = 30 output terminals K5-1 to K5-30 located at the right end of the third drive unit S5 are not connected to signal lines provided on the
次に、図１、図２、図３、図５に従って、液晶表示装置１における、ミラー表示の動作を説明する。図５は、選択信号Ｒ／Ｌが「Ｌ」に選択された時の、各信号の波形図である。図５（Ａ）は水平同期信号の波形図、図５（Ｂ）はクロック信号の波形図、図５（Ｃ）はクロック信号の番号である。図５（Ｄ）は、表示データＤＲ，ＤＧ，ＤＢの番号を示し、図５（Ｅ）はデータレジスタ回路４における、レジスタの番号を示す。図５（Ｆ）は左方向スタートパルスの波形図、図５（Ｇ）は第２ストローブ信号ＳＴＲの波形図、図５（Ｈ）は第１ストローブ信号ＳＴＲＢの波形図である。
Next, the operation of mirror display in the liquid
最初に、使用者が制御部８において、選択信号Ｒ／Ｌを「Ｌ」に選択したとする。即ち制御部８に対し、左方向シフトの選択信号が入力される。
First, it is assumed that the user selects the selection signal R / L to “L” in the
制御部８に対して、水平同期信号ＨＳＹＮが入力されると（図５（Ａ）参照）、制御部８は駆動部Ｓ５〜Ｓ１に対し、クロック信号ＣＬＫを出力する（図５（Ｂ）参照）。
When the horizontal synchronization signal HSYN is input to the control unit 8 (see FIG. 5A), the
この時、制御部８に設けられたカウンタ１３は、クロック信号ＣＬＫの番号をカウントし始める（図５（Ｃ）参照）。
At this time, the
制御部８は、第１所定数（例えば、図５では１４個）のクロック信号ＣＬＫを出力すると各駆動部Ｓ５〜Ｓ１に対し、左方向スタートパルスＥＩＳＢを出力する。即ち、この時、左方向スタートパルスＥＩＳＢは立ち上がる（図５（Ｆ）参照）。
When the
その後、即ち、第１所定数のクロック信号ＣＬＫを出力し、更に１個のクロック信号ＣＬＫを出力させた時点において、第３駆動部Ｓ５は、所定数（例えば１０個）の第１無効データＣ１（Ｉｎｖａｌｉｄ Ｄａｔａ）および表示データの一部Ｄ１（データ番号が１から９０までであり、図５（Ｄ）参照）を取り込み、更新（データの書き換え）する。この様に、上記データは右詰めにて取り込まれる。 After that, that is, at the time when the first predetermined number of clock signals CLK are output and one clock signal CLK is further output, the third driver S5 has a predetermined number (for example, 10) of first invalid data C1. (Invalid Data) and a part of display data D1 (data number is 1 to 90, see FIG. 5D) are taken in and updated (data rewriting). In this way, the data is fetched right justified.
即ち、この時、第３駆動部Ｓ５のデータレジスタ回路４において、レジスタ番号１〜３０に、第１無効データＣ１が更新される。
That is, at this time, the first invalid data C1 is updated to the
また、上記データレジスタ回路４において、レジスタ番号３１〜３００に、表示データの一部Ｄ１が書き換えられる。第３駆動部Ｓ５の上記レジスタ番号は、１〜３９までしか図示していない（図５（Ｅ）参照）。
In the
また、図５（Ｅ）に示したレジスタ番号において、上段は表示データＤＲ（６ビット）に対応し、中段は表示データＤＧ（６ビット）に対応し、下段は表示データＤＢ（６ビット）に対応している。 In the register numbers shown in FIG. 5E, the upper row corresponds to the display data DR (6 bits), the middle row corresponds to the display data DG (6 bits), and the lower row corresponds to the display data DB (6 bits). It corresponds.
次に、第２駆動部Ｓ４，Ｓ３，Ｓ２は、表示データの続きＥ１（図示せず）を、各データレジスタ回路４の中に取り込み、更新する。また、表示データの続きＥ１とは、データ番号が９１〜３９０のものである。
Next, the second drive units S4, S3, and S2 take the display data continuation E1 (not shown) into each
次に、第１駆動部Ｓ１は、内蔵するデータレジスタ回路４において、表示データの残部Ｆ１および無効データＧ１を取り込み、更新する。
Next, the first drive unit S1 captures and updates the remaining portion F1 of the display data and the invalid data G1 in the built-in data register
図５において、表示データの残部Ｆ１とは、データ番号が３９１〜４８０のものである。無効データＧ１とは、上記残部Ｆ１に続くものであり、第１ストローブ信号ＳＴＲＢが立ち上がる前の３個である。 In FIG. 5, the remaining portion F1 of the display data is the data number 391 to 480. The invalid data G1 follows the remaining portion F1 and is three before the first strobe signal STRB rises.
次に、制御部８は、左方向スタートパルスＥＩＳＢが出力した（立ち上がった）時点から、第２所定数（例えば、４８６＋０．５＋８＝４９４．５個）のクロック信号ＣＬＫを出力する（図５（Ｈ）参照）。
Next, the
その後に、制御部８は各駆動部Ｓ５〜Ｓ１に対して、第１ストローブ信号ＳＴＲＢを出力する。即ち、この時、第１ストローブ信号ＳＴＲＢは立ち上がる。
Thereafter, the
この時、各駆動部Ｓ５〜Ｓ１は、第１無効データＣ１及び表示データ（Ｄ１＋Ｅ１＋Ｆ１）及び無効データＧ１を一時保存し、その後に出力する。 At this time, each of the driving units S5 to S1 temporarily stores the first invalid data C1, the display data (D1 + E1 + F1), and the invalid data G1, and then outputs them.
具体的には、第３駆動部Ｓ５は、内蔵するデータレジスタ回路４からラッチ回路５に対し、更新された第１無効データＣ１及び表示データの一部Ｄ１を出力させる。ラッチ回路５は上記データを一時保存しつつ、ＤＡ変換回路６に出力する。
Specifically, the third drive unit S5 causes the built-in data register
ＤＡ変換回路６は上記データを、各表示電圧（アナログ値）に変換し、出力回路７に対し、上記各表示電圧を出力する。出力回路７は、第１ストローブ信号ＳＴＲＢの立下り時点に応じて、内蔵するスイッチ部をオンし、上記各表示電圧を出力する。
The DA conversion circuit 6 converts the data into display voltages (analog values) and outputs the display voltages to the
この様にして、第１無効データＣ１はアナログ変換され、第３駆動部Ｓ５の右端に位置する（Ａ−Ｂ）／２＝３０個の出力端子Ｋ５−１〜Ｋ５−３０に対し、出力される。その結果、上記３０個の出力端子は表示に寄与しない（上記３０個の出力端子は開放されているので）。 In this way, the first invalid data C1 is converted into an analog signal and output to (AB) / 2 = 30 output terminals K5-1 to K5-30 located at the right end of the third drive unit S5. The As a result, the 30 output terminals do not contribute to display (since the 30 output terminals are open).
また、表示データの一部Ｄ１がアナログ変換された各表示電圧は、各々、第３駆動部Ｓ５の出力端子Ｋ５−３１〜Ｋ５−３００を介して、液晶パネル２に設けられた２７０個の信号線Ｓ５−３１〜Ｓ５−３００に出力される。
In addition, each display voltage obtained by converting a part of the display data D1 into analog is 270 signals provided in the
同様に、第１ストローブ信号ＳＴＲＢは立ち上がると、第２駆動部Ｓ４，Ｓ３，Ｓ２は各々、内蔵されたデータレジスタ回路４からラッチ回路５に対し、更新された表示データの続きＥ１を出力させる。
Similarly, when the first strobe signal STRB rises, each of the second drive units S4, S3, and S2 causes the built-in data register
表示データの続きＥ１がアナログ変換された各表示電圧は各々、第２駆動部Ｓ４の出力端子Ｋ４−１〜Ｋ４−３００と、第２駆動部Ｓ３の出力端子Ｋ３−１〜Ｋ３−３００と、第２駆動部Ｓ２の出力端子Ｋ２−１〜Ｋ２−３００を介して、液晶パネル２に設けられた９００個の信号線Ｓ４−１〜Ｓ２−３００に出力される。
Each display voltage obtained by converting the display data E1 into analog is output terminals K4-1 to K4-300 of the second drive unit S4, output terminals K3-1 to K3-300 of the second drive unit S3, and The signals are output to 900 signal lines S4-1 to S2-300 provided in the
同様に、第１ストローブ信号ＳＴＲＢは立ち上がると、第１駆動部Ｓ１は、内蔵するデータレジスタ回路４からラッチ回路５に対し、更新された表示データの残部Ｆ１および無効データＧ１を出力させる。ラッチ回路５は上記データを一時保存しつつ、ＤＡ変換回路６へ出力する。
Similarly, when the first strobe signal STRB rises, the first driving unit S1 causes the built-in data register
ＤＡ変換回路６は、表示データの残部Ｆ１をアナログ変換する。アナログ変換された各表示電圧は各々、第１駆動部Ｓ１の出力端子Ｋ１−１〜Ｋ１−２７０を介して、液晶パネル２に設けられた２７０個の信号線Ｓ１−１〜Ｓ１−２７０へ出力される。
The DA conversion circuit 6 performs analog conversion on the remaining portion F1 of the display data. The analog converted display voltages are respectively output to 270 signal lines S1-1 to S1-270 provided in the
また、無効データＧ１はアナログ変換され、第１駆動部Ｓ１の出力端子Ｋ１−２７１〜Ｋ１−２７９に対し、出力される。なお、第１駆動部Ｓ１の左端に位置する（Ａ−Ｂ）／２＝３０個の出力端子Ｋ１−２７１〜Ｋ１−３００は、表示パネル２に設けられた信号線に接続されていない。従って、上記出力端子Ｋ１−２７１〜Ｋ１−３００は表示に寄与しない。
Further, the invalid data G1 is converted to analog and output to the output terminals K1-271 to K1-279 of the first drive unit S1. Note that (AB) / 2 = 30 output terminals K1-271 to K1-300 located at the left end of the first drive unit S1 are not connected to signal lines provided on the
２ 液晶パネル
８ 制御部
Ｓ１ 第１駆動部
Ｓ２，Ｓ３，Ｓ４ 第２駆動部
Ｓ５ 第３駆動部
Ｓ１−２７０〜Ｓ５−３１ 信号線
2
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005087823A JP2006267788A (en) | 2005-03-25 | 2005-03-25 | Liquid crystal display device |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2005087823A JP2006267788A (en) | 2005-03-25 | 2005-03-25 | Liquid crystal display device |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007129425A1 (en) * | 2006-05-08 | 2007-11-15 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| JP2009204932A (en) * | 2008-02-28 | 2009-09-10 | Fujitsu Ltd | Dot matrix type display device |
-
2005
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Cited By (2)
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