JP2006253576A - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device wherein underfill with a low viscosity can simply be applied to a wire bonding region without causing resin contamination to the wire bonding region, and a solder flow caused by molding of semiconductors chip can be prevented. <P>SOLUTION: In the semiconductor device, the semiconductor chips 12-1, 12-2 and passive components 15-1, 15-2, 15-3 are three-dimensionally arranged with a substrate 100, a cavity 102 formed on the front side of the substrate, the passive components 15-1, 15-2, 15-3, the under fill 19 filled in the cavity, the semiconductor chips 12-1, 12-2 placed on the underfill, and wires 14-1, 14-2 for joining each semiconductor chip to the outside of the cavity. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、半導体装置およびその製造方法に関し、特に、アンダーフィルとワイヤーボンディングの双工程に適した半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device suitable for a double process of underfill and wire bonding and a manufacturing method thereof.

複数の半導体チップを３次元方向に積み重ねることで高集積化を図る手法としては、例えば下記特許文献に記載された手法が知られている。
特開平８−８８３１６号公報 特開２００２−２２２９１３号公報 上記特許文献１には、ワイヤーボンディング方式で接合された２つの半導体チップを上下にスタックした構造が開示されており、同文献の図１、図２および段落００２５には、下側に配置された半導体チップのボンディングワイヤよりも高くなるように充填された絶縁樹脂を介して、両半導体チップを積み重ねた構造が示されている。 As a technique for achieving high integration by stacking a plurality of semiconductor chips in a three-dimensional direction, for example, a technique described in the following patent document is known.
JP-A-8-88316 Japanese Patent Laid-Open No. 2002-222913 discloses a structure in which two semiconductor chips bonded together by a wire bonding method are stacked one above the other, and FIGS. A structure is shown in which both semiconductor chips are stacked via an insulating resin filled so as to be higher than the bonding wires of the semiconductor chips disposed on the lower side.

また、同文献の図３および段落００３４には、接触を確実に回避するに足る高さを有する絶縁性のスペーサ９を介在させて２つの半導体チップをスタックした構造が示されておいる。   Also, FIG. 3 and paragraph 0034 of the same document show a structure in which two semiconductor chips are stacked with an insulating spacer 9 having a height sufficient to reliably avoid contact.

また、上記特許文献２には、２つの半導体チップの間に接着層と絶縁層の２層を介在させて両半導体チップをスタックした構造が開示されている。   Patent Document 2 discloses a structure in which two semiconductor chips are stacked with an adhesive layer and an insulating layer interposed between two semiconductor chips.

一方、チップ部品と半導体チップとを混在させて高集積化を図る手法としては、下記特許文献に記載された手法が知られている。
特開平６−３３４１１３号公報 この特許文献３には、同文献の図５に示されたように、基板に設けられたキャビティ内にチップ部品や半導体チップを配置するとともに、ポリイミド層を介してさらに別のチップ部品や半導体チップを３次元配置した構造が開示されている。 On the other hand, as a technique for achieving high integration by mixing chip components and semiconductor chips, techniques described in the following patent documents are known.
In JP-A-6-334113, as shown in FIG. 5 of the same document, a chip component and a semiconductor chip are arranged in a cavity provided in a substrate, and further, via a polyimide layer. A structure in which another chip component or a semiconductor chip is three-dimensionally arranged is disclosed.

しかし、前述の特許文献１および２に記載されたように、半導体チップの接合形態がワイヤーボンディングのみである場合には、この構造でも十分実用的であるが、フリップチップ等のバンプ型接続を混在させる場合には、アンダーフィルが必要になるため、このアンダーフィルを充填する際に、ワイヤー接続部への樹脂汚染が生じる。この樹脂汚染を防止するためには樹脂充填工程の高度な制御が必要になり、製造タクトへの影響が懸念される。   However, as described in Patent Documents 1 and 2 described above, when the bonding form of the semiconductor chip is only wire bonding, this structure is sufficiently practical, but a bump type connection such as a flip chip is mixed. In this case, underfill is required, and therefore resin contamination to the wire connection portion occurs when the underfill is filled. In order to prevent this resin contamination, advanced control of the resin filling process is required, and there is a concern about the influence on the manufacturing tact.

一方、前述の特許文献３に記載されたように、複数のポリイミド層を利用してチップ部品と半導体チップとを３次元配置する手法では、多層化と層間配線が必要になるため、高度な製造工程が必要になる。   On the other hand, as described in the above-mentioned Patent Document 3, the method of three-dimensionally arranging chip components and semiconductor chips using a plurality of polyimide layers requires multi-layering and interlayer wiring, so that advanced manufacturing is possible. A process is required.

そこで、本発明は、簡易な工程で３次元構造の実現に有効な半導体装置およびその製造方法を提供する。   Therefore, the present invention provides a semiconductor device effective for realizing a three-dimensional structure with a simple process and a method for manufacturing the same.

上記目的を達成するため、請求項１記載の発明は、基板上に複数の部品がスタック配置された半導体装置において、前記基板の表面側に設けられたキャビティと、前記キャビティの底面に接合された第１の部品と、前記キャビティ内で前記第１の部品の接合部を覆うアンダーフィル層と、前記アンダーフィル層上に配置された第２の部品と、前記第２の部品を前記キャビティ底面よりも高い位置で接合するワイヤーと、前記基板の表面側を樹脂封止するモールド層とを具備することを特徴とする。   In order to achieve the above object, according to a first aspect of the present invention, in a semiconductor device in which a plurality of components are stacked on a substrate, the cavity is provided on the surface side of the substrate and bonded to the bottom surface of the cavity. A first part, an underfill layer that covers the joint of the first part in the cavity, a second part disposed on the underfill layer, and the second part from the bottom surface of the cavity And a mold layer for resin-sealing the surface side of the substrate.

このように、キャビティ内に充填されたアンダーフィル層上に第２の部品を載置することで、キャビティ内に異なる高さの部品が配置される場合であっても、該アンダーフィル層の上面は平坦になるため、安定して第２の部品を載置することができる。   In this way, by placing the second part on the underfill layer filled in the cavity, even when parts having different heights are arranged in the cavity, the upper surface of the underfill layer Becomes flat, so that the second component can be placed stably.

また、このアンダーフィルはキャビティ内に設けられるため、低粘度の樹脂をラフにポッティングしてもアンダーフィルがワイヤー接合領域を汚染することはなく、簡易な工程でアンダーフィルとワイヤーボンディングの双方を実現することができる。   In addition, since this underfill is provided in the cavity, even if a low viscosity resin is roughly potted, the underfill does not contaminate the wire bonding area, and both underfill and wire bonding are realized with a simple process. can do.

さらに、基板の表面側に形成されたモールド層が存在しても、キャビティ底面の接合部がアンダーフィルで覆われるため、本半導体装置がリフロー工程等によって加熱されても接合部の破壊が好適に防止される。   Furthermore, even if there is a mold layer formed on the surface side of the substrate, the joint on the bottom surface of the cavity is covered with an underfill. Is prevented.

また、請求項２記載の発明は、請求項１記載の発明において、前記アンダーフィル層は、前記第１の部品の全体を覆うことを特徴とする。このように構成することで、アンダーフィル層の平坦な上面に第２の部品を載置することができるため、安定した部品載置を行うことができる。   The invention according to claim 2 is the invention according to claim 1, wherein the underfill layer covers the entire first component. By comprising in this way, since 2nd components can be mounted on the flat upper surface of an underfill layer, stable component mounting can be performed.

また、請求項３記載の発明は、請求項１記載の発明において、前記第２の部品は、接着層を介して前記アンダーフィル層上に載置され、前記第１の部品の高さが前記接着層と前記アンダーフィル層の厚さの合計以下であることを特徴とする。このように構成することで、第１の部品がアンダーフィル層の上面から突出する場合であっても、該突出部は接着層によって吸収されるため、安定して第２の部品を載置することができる。   According to a third aspect of the present invention, in the first aspect, the second component is placed on the underfill layer via an adhesive layer, and the height of the first component is the height of the first component. It is less than or equal to the total thickness of the adhesive layer and the underfill layer. With this configuration, even when the first component protrudes from the upper surface of the underfill layer, the protruding portion is absorbed by the adhesive layer, and thus the second component is stably placed. be able to.

また、請求項４記載の発明は、基板上に複数の部品がスタック配置された半導体装置において、前記基板の表面側に設けられたキャビティと、前記キャビティの底面に接合された第１の部品と、前記キャビティ内で前記第１の部品の接合部を覆うアンダーフィル層と、前記第１の部品上に配置された第２の部品と、前記第２の部品を前記キャビティ底面よりも高い位置で接合するワイヤーと、前記基板の表面側を樹脂封止するモールド層とを具備することを特徴とする。   According to a fourth aspect of the present invention, in the semiconductor device in which a plurality of components are stacked on the substrate, a cavity provided on the surface side of the substrate, a first component joined to the bottom surface of the cavity, An underfill layer covering the joint of the first part in the cavity; a second part disposed on the first part; and the second part at a position higher than the cavity bottom surface. It comprises a wire to be joined and a mold layer for resin-sealing the surface side of the substrate.

このように、第１の部品の上に第２の部品を載置することでも安定したスタック構造が提供できる。尚、第２の部品は、第１の部品とアンダーフィル層の両方で支持する構成としても良い。   In this way, a stable stack structure can be provided by placing the second component on the first component. Note that the second component may be supported by both the first component and the underfill layer.

また、請求項５記載の発明は、請求項４記載の発明において、前記第１の部品と同一の高さで形成され、該第１の部品とともに前記キャビティ内で前記第２の部品を支持する第３の部品をさらに具備することを特徴とする。   The invention according to claim 5 is the invention according to claim 4, wherein the second part is formed at the same height as the first part, and the second part is supported in the cavity together with the first part. A third part is further provided.

このように、同一高さの部品で第２の部品を支持することにより、支持面が一定の高さに形成されるため、第２の部品を安定して載置することができる。尚、キャビティ内には高さの異なる別の部品をさらに配置しても良く、この場合には当該別の部品として第１および第３の部品よりも高さの低い部品を用いることが望ましい。   In this way, by supporting the second component with the components having the same height, the support surface is formed at a constant height, so that the second component can be stably placed. In addition, you may further arrange | position another component in which height differs in a cavity, In this case, it is desirable to use a component lower in height than the 1st and 3rd components as the said another component.

また、請求項６記載の発明は、請求項４記載の発明において、前記第１の部品とともに前記キャビティ内で前記第２の部品を支持する第３の部品をさらに具備し、前記第１の部品の上面と前記第３の部品の上面とが同一高さであることを特徴とする。   The invention according to claim 6 is the invention according to claim 4, further comprising a third part for supporting the second part in the cavity together with the first part, and the first part. And the top surface of the third component are the same height.

このように、第２の部品の支持面を一定の高さに形成することで、第２の部品を安定して載置することができる。尚、第１の部品と第３の部品の高さが異なる場合は、キャビティ底面にスペーサ等を設けて支持面を一定の高さにすれば良い。   In this manner, the second component can be stably placed by forming the support surface of the second component at a certain height. If the heights of the first component and the third component are different, a spacer or the like may be provided on the bottom surface of the cavity so that the support surface has a certain height.

また、請求項７記載の発明は、基板上に複数の部品がスタック配置された半導体装置において、前記基板の表面側に設けられキャビティと、前記キャビティの底面に接合された受動部品と、前記キャビティ内で前記受動部品の接合部を覆うアンダーフィル層と、前記アンダーフィル層および／または前記受動部品の上に配置された半導体チップと、前記半導体チップを前記キャビティ底面よりも高い位置で接合するワイヤーと、前記基板の表面側を樹脂封止するモールド層とを具備することを特徴とする。   According to a seventh aspect of the present invention, there is provided a semiconductor device in which a plurality of components are stacked on a substrate, a cavity provided on a surface side of the substrate, a passive component joined to a bottom surface of the cavity, and the cavity An underfill layer covering a joint portion of the passive component, a semiconductor chip disposed on the underfill layer and / or the passive component, and a wire for joining the semiconductor chip at a position higher than the bottom surface of the cavity And a mold layer for resin-sealing the surface side of the substrate.

このように構成することで、受動部品の上にワイヤー接合型の半導体チップをスタック配置することができる。   With this configuration, a wire-bonded semiconductor chip can be stacked on the passive component.

また、請求項８記載の発明は、請求項７記載の発明において、前記半導体チップ上にスタック配置された第２の半導体チップと、前記第２の半導体チップを前記キャビティ底面よりも高い位置で接合するワイヤーとをさらに具備することを特徴とする。このように構成することで、受動部品の上にワイヤー接合型のスタック半導体チップを３次元実装することができる。   The invention according to claim 8 is the invention according to claim 7, wherein the second semiconductor chip stacked on the semiconductor chip and the second semiconductor chip are joined at a position higher than the bottom surface of the cavity. And a wire to be further provided. With this configuration, the wire-bonded stack semiconductor chip can be three-dimensionally mounted on the passive component.

また、請求項９記載の発明は、基板上に複数の部品がスタック配置された半導体装置において、前記基板の表面側に設けられキャビティと、前記キャビティの底面に接合されたフリップチップ型の半導体チップと、前記キャビティ内で前記フリップチップ型半導体チップの接合部を覆うアンダーフィル層と、前記アンダーフィル層および／または前記フリップチップ型半導体チップの上に配置されたワイヤー接合型半導体チップと、前記ワイヤー接合型半導体チップを前記キャビティ底面よりも高い位置で接合するワイヤーと、前記基板の表面側を樹脂封止するモールド層とを具備することを特徴とする。   According to a ninth aspect of the present invention, there is provided a semiconductor device in which a plurality of components are stacked on a substrate, and a flip chip type semiconductor chip provided on the surface side of the substrate and bonded to the bottom surface of the cavity. An underfill layer covering a joint portion of the flip chip type semiconductor chip in the cavity, a wire bonded type semiconductor chip disposed on the underfill layer and / or the flip chip type semiconductor chip, and the wire It is characterized by comprising a wire for bonding a bonded semiconductor chip at a position higher than the bottom surface of the cavity, and a mold layer for resin-sealing the surface side of the substrate.

このように構成することで、フリップチップ型半導体チップの上にワイヤー接合型半導体チップをスタック配置することができる。   With this configuration, the wire bonding type semiconductor chip can be stacked on the flip chip type semiconductor chip.

また、請求項１０記載の発明は、基板上に複数の部品がスタック配置された半導体装置において、前記基板の表面側に設けられたキャビティと、前記キャビティの底面に半田接合された第１の部品と、前記キャビティ内で前記半田接合部を覆うアンダーフィル層と、前記第１の部品および／または前記アンダーフィル層上に配置された第２の部品と、前記第２の部品を前記キャビティ底面よりも高い位置で接合するワイヤーと、前記基板の表面側を樹脂封止するモールド層とを具備することを特徴とする。   According to a tenth aspect of the present invention, in a semiconductor device in which a plurality of components are stacked on a substrate, a cavity provided on the front surface side of the substrate and a first component solder-bonded to the bottom surface of the cavity An underfill layer that covers the solder joint in the cavity, the first component and / or the second component disposed on the underfill layer, and the second component from the bottom surface of the cavity. And a mold layer for resin-sealing the surface side of the substrate.

このように、モールド層の内部に半田接合が用いられる場合には、該半田接合部をアンダーフィル層で覆うことにより、リフロー時の半田流れを防止することができる。   Thus, when solder bonding is used inside the mold layer, the solder flow during reflow can be prevented by covering the solder bonding portion with the underfill layer.

また、請求項１１記載の発明は、基板上に複数の部品がスタック配置された半導体装置を製造する方法において、前記基板の表面側に設けられたキャビティの底面に第１の部品を接合する工程と、前記キャビティ内にアンダーフィルを行う工程と、前記第１の部品および／または前記アンダーフィル上に第２の部品を載置する工程と、前記第２の部品を前記キャビティ底面よりも高い位置でワイヤー接合する工程と、前記基板の表面側を樹脂封止するモールド工程とを具備することを特徴とする。   The invention according to claim 11 is a method of manufacturing a semiconductor device in which a plurality of components are stacked on a substrate, and the step of bonding the first component to the bottom surface of a cavity provided on the surface side of the substrate. A step of underfilling the cavity, a step of placing a second component on the first component and / or the underfill, and a position where the second component is higher than the bottom surface of the cavity. And a mold step for resin-sealing the surface side of the substrate.

このように、アンダーフィルを行った後にモールドを行うことで、簡易な工程でアンダーフィルとワイヤーボンディングの両方を行うことができるとともに、リフロー時の半田流れを防止することができる。   Thus, by performing molding after underfilling, it is possible to perform both underfilling and wire bonding in a simple process and to prevent solder flow during reflow.

また、請求項１２記載の発明は、請求項１１記載の発明において、前記第１の部品の接合は半田接合により行われ、前記アンダーフィル工程により少なくとも前記半田接合部が樹脂で覆われることを特徴とする。   According to a twelfth aspect of the invention, in the invention of the eleventh aspect, the first component is joined by solder joining, and at least the solder joint portion is covered with a resin by the underfill process. And

このように、モールド層の内部に半田接合が用いられる場合には、該半田接合部をアンダーフィル層で覆うことにより、リフロー時の半田流れを防止することができる。   

また、請求項１３記載の発明は、請求項１１記載の発明において、前記アンダーフィル工程は、樹脂ポッティングにより行われ、前記モールド工程はトランスファー成型により行われることを特徴とする。   The invention according to claim 13 is the invention according to claim 11, wherein the underfill process is performed by resin potting and the molding process is performed by transfer molding.

このように、アンダーフィル工程をポッティングにより行うことで、狭い隙間が好適に充填され、モールド工程をトランスファー成型により行うことで、本半導体装置のモールド部分を薄く形成することができる。   Thus, by performing the underfill process by potting, a narrow gap is preferably filled, and by performing the molding process by transfer molding, the mold portion of the semiconductor device can be formed thin.

また、請求項１４記載の発明は、基板上に複数の部品がスタック配置された半導体装置を親基板に実装した実装構造において、前記半導体装置は、前記基板の表面側に設けられたキャビティと、前記キャビティの底面に半田接合された第１の部品と、前記キャビティ内で前記半田接合部を覆うアンダーフィル層と、前記第１の部品および／または前記アンダーフィル層上に配置された第２の部品と、前記第２の部品を前記キャビティ底面よりも高い位置で接合するワイヤーと、前記基板の表面側を樹脂封止するモールド層と、前記基板の側面および／または裏面に形成された外部電極とを具備し、前記外部電極を介して前記半導体装置と前記マザーボードとが半田接合されることを特徴とする。   The invention according to claim 14 is a mounting structure in which a semiconductor device in which a plurality of components are stacked on a substrate is mounted on a parent substrate, wherein the semiconductor device includes a cavity provided on a surface side of the substrate; A first component solder-bonded to the bottom surface of the cavity; an underfill layer covering the solder joint in the cavity; and a second component disposed on the first component and / or the underfill layer. A component, a wire for joining the second component at a position higher than the bottom surface of the cavity, a mold layer for resin-sealing the front side of the substrate, and external electrodes formed on the side and / or back of the substrate And the semiconductor device and the mother board are solder-bonded via the external electrode.

このように、モールド層の内部に半田接合が用いられる場合には、該半田接合部をアンダーフィル層で覆うことにより、リフロー時の半田流れを防止することができる。   Thus, when solder bonding is used inside the mold layer, the solder flow during reflow can be prevented by covering the solder bonding portion with the underfill layer.

また、請求項１５記載の発明は、基板上に複数の部品がスタック配置された半導体装置を親基板に実装する方法において、前記半導体装置は、前記基板の表面側に設けられたキャビティと、前記キャビティの底面に半田接合された第１の部品と、前記キャビティ内で前記半田接合部を覆うアンダーフィル層と、前記第１の部品および／または前記アンダーフィル層上に配置された第２の部品と、前記第２の部品を前記キャビティ底面よりも高い位置で接合するワイヤーと、前記基板の表面側を樹脂封止するモールド層と、前記基板の側面および／または裏面に形成された外部電極とを具備し、前記外部電極を介して前記半導体装置と前記マザーボードとをリフロー接合する工程を具備することを特徴とする。   The invention according to claim 15 is a method of mounting a semiconductor device in which a plurality of components are stacked on a substrate on a parent substrate, wherein the semiconductor device includes a cavity provided on a surface side of the substrate, A first component solder-bonded to the bottom surface of the cavity; an underfill layer covering the solder-bonded portion in the cavity; and the second component disposed on the first component and / or the underfill layer. A wire for joining the second component at a position higher than the bottom surface of the cavity, a mold layer for resin-sealing the front side of the substrate, and external electrodes formed on the side and / or back of the substrate And a step of reflow bonding the semiconductor device and the mother board through the external electrode.

このように、モールド層の内部に半田接合が用いられる場合には、該半田接合部をアンダーフィル層で覆うことにより、リフロー時の半田流れを防止することができる。   Thus, when solder bonding is used inside the mold layer, the solder flow during reflow can be prevented by covering the solder bonding portion with the underfill layer.

以上説明したように、本発明によれば、ワイヤー接合領域を樹脂で汚染することなく低粘度のアンダーフィルを簡易に施すことができるため、半導体チップのモールドによって生じ得る半田流れが防止された半導体装置を提供することができる。   As described above, according to the present invention, a low-viscosity underfill can be easily applied without contaminating the wire bonding region with a resin, and therefore, a semiconductor in which solder flow that may occur due to molding of a semiconductor chip is prevented An apparatus can be provided.

以下、本発明の一実施の形態を添付図面を参照して詳細に説明する。尚、本発明は、以下説明する実施形態に限らず適宜変更可能である。   Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. The present invention is not limited to the embodiments described below, and can be modified as appropriate.

図１は、第１の実施形態に係る半導体装置の構造を示す断面図である。同図に示すように、この半導体装置１０は、所定の配線パターンが形成された基板１００と、該基板の表面に形成されたキャビティ１０２と、該キャビティ内に配置された受動部品１５−１、１５−２および１５−３と、該キャビティ内に充填されたアンダーフィル１９と、該アンダーフィル上に載置された半導体チップ１２−１および１２−２とから構成される。   FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to the first embodiment. As shown in the figure, the semiconductor device 10 includes a substrate 100 on which a predetermined wiring pattern is formed, a cavity 102 formed on the surface of the substrate, a passive component 15-1 disposed in the cavity, 15-2 and 15-3, an underfill 19 filled in the cavity, and semiconductor chips 12-1 and 12-2 placed on the underfill.

ここで、基板１００の表面には複数の電極パッド１０４が配置され、キャビティ１０２の底面に配置された電極パッドに受動部品１５−１〜１５−３が接続され、キャビティの底面より高さＨだけ高い位置に配置された電極パッドに半導体チップ１２−１および１２−２がワイヤー１４−１および１４−２を介して接続される。   Here, a plurality of electrode pads 104 are arranged on the surface of the substrate 100, and the passive components 15-1 to 15-3 are connected to the electrode pads arranged on the bottom surface of the cavity 102, and the height H is higher than the bottom surface of the cavity. Semiconductor chips 12-1 and 12-2 are connected to electrode pads arranged at high positions via wires 14-1 and 14-2.

基板１００の内部配線は、各所に設けられた内部配線層１０６とビア１０８とによって構成され、該基板の表面に形成された電極パッド１０４と、該基板の裏面に配置された外部電極１１０との間を所定の回路構成に従って配線し、外部電極１１０を介して外部に接続される。尚、この内部配線を利用してフィルタ等の機能素子を形成することも可能である。   The internal wiring of the substrate 100 is constituted by internal wiring layers 106 and vias 108 provided in various places, and includes an electrode pad 104 formed on the surface of the substrate and an external electrode 110 disposed on the back surface of the substrate. The space is wired according to a predetermined circuit configuration and is connected to the outside via the external electrode 110. It is also possible to form a functional element such as a filter using this internal wiring.

受動部品１５−１〜１５−３は、キャビティの底面に配置された電極パッド上に半田等の接合材料によって固着接合され、これら受動部品を包む形でキャビティ内部にアンダーフィル１９が充填される。このアンダーフィル１９は、各受動部品とキャビティ底面との間に生じる微細な隙間を埋めるために施される。これは、このような微細な隙間を残した状態でモールド２０を施すと、半導体装置１０をリフロー実装した際に、半田流れが生じ、各受動部品の接合部でショートやクラックが発生するからである。   The passive components 15-1 to 15-3 are fixedly bonded to the electrode pads arranged on the bottom surface of the cavity by a bonding material such as solder, and the underfill 19 is filled in the cavity so as to enclose these passive components. This underfill 19 is applied in order to fill a fine gap generated between each passive component and the bottom surface of the cavity. This is because if the mold 20 is applied with such fine gaps left, solder flow occurs when the semiconductor device 10 is reflow mounted, and shorts and cracks occur at the joints of each passive component. is there.

アンダーフィル１９は、ほぼキャビティ１９内部全体に充填され、上述した各受動部品とキャビティ底面との隙間を充填するとともに、半導体チップ１２−１の土台としての平坦面を提供する。この平坦面を確実に得るためには、アンダーフィルの高さを各受動部品の高さ以上とすることが望ましいが、同図に示す半導体チップ１２−１および１２−２のように、接着層１８−１の厚さの範囲内であれば多少突出する部分があっても良い。   The underfill 19 fills almost the entire interior of the cavity 19, fills the gaps between the passive components described above and the bottom surface of the cavity, and provides a flat surface as a base for the semiconductor chip 12-1. In order to reliably obtain this flat surface, it is desirable that the height of the underfill is equal to or higher than the height of each passive component. However, as in the semiconductor chips 12-1 and 12-2 shown in FIG. If it is within the range of the thickness of 18-1, there may be a part protruding somewhat.

即ち、アンダーフィルの高さと該アンダーフィルの上に配置される接着層の厚さとの合計より低い部品であれば、該部品をキャビティ内に配置し、その上に前記接着層を介して別の部品を配置することができる。   That is, if the component is lower than the sum of the height of the underfill and the thickness of the adhesive layer disposed on the underfill, the component is disposed in the cavity, and another component is placed on the adhesive layer via the adhesive layer. Parts can be placed.

第１の半導体チップ１２−１は、絶縁性の接着層１８−１を介してアンダーフィル１９の上に配置され、第２の半導体チップ１２−２は、絶縁性の接着層１８−２を介して第１の半導体チップ１２−１上に配置される。   The first semiconductor chip 12-1 is disposed on the underfill 19 via the insulating adhesive layer 18-1, and the second semiconductor chip 12-2 is interposed via the insulating adhesive layer 18-2. And disposed on the first semiconductor chip 12-1.

ここで、第１の半導体チップ１２−１は、ワイヤー１４−１によって基板１００のキャビティ以外の部分に形成された電極パッド１０４に接続され、第２の半導体チップ１２−２はワイヤー１４−２によってキャビティ以外の部分に形成された電極パッド１０４に接続される。これらのワイヤー接続は周知のワイヤーボンディング法によって行われる。   Here, the first semiconductor chip 12-1 is connected to the electrode pad 104 formed in a portion other than the cavity of the substrate 100 by the wire 14-1, and the second semiconductor chip 12-2 is connected by the wire 14-2. It is connected to an electrode pad 104 formed in a portion other than the cavity. These wire connections are made by a well-known wire bonding method.

モールド層２０は、半導体チップ１２−１および１２−２と、ワイヤー１４−１および１４−２を覆う形で、基板１００の表面上に形成される。   The mold layer 20 is formed on the surface of the substrate 100 so as to cover the semiconductor chips 12-1 and 12-2 and the wires 14-1 and 14-2.

図２は、第２の実施形態に係る半導体装置の構造を示す断面図である。同図に示すように、この半導体装置１０は、キャビティ１０２内に配置される受動部品１５−１〜１５−３の全てがキャビティの深さＨよりも低い部品である場合の例である。その他は図１に示した実施形態と同様に構成される。   FIG. 2 is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment. As shown in the figure, the semiconductor device 10 is an example in which all of the passive components 15-1 to 15-3 arranged in the cavity 102 are components lower than the depth H of the cavity. The other configuration is the same as that of the embodiment shown in FIG.

同図に示すように、本実施形態によれば、キャビティ内に配置される受動部品の高さが低くても、各受動部品がアンダーフィル１９で覆われるため、アンダーフィルの上面が平坦となり、該アンダーフィル上に他の部品を載置することが可能になる。尚、各受動部品の高さが異なる場合も同様の効果が期待できる。   As shown in the figure, according to the present embodiment, each passive component is covered with the underfill 19 even if the height of the passive component arranged in the cavity is low, so that the upper surface of the underfill becomes flat, Other parts can be placed on the underfill. The same effect can be expected when the heights of the passive components are different.

図３は、第３の実施形態に係る半導体装置の構造を示す断面図である。同図に示すように、この半導体装置１０は、キャビティ１０２内に配置された受動部品１５−１および１５−２の上に半導体チップ１２−１および１２−２を載置した場合の例である。本実施形態のアンダーフィル１９は、受動部品１５−１および１５−２とキャビティ底面との間に生じる隙間を埋めるに十分な量が施される。その他は図１に示した実施形態と同様に構成される。   FIG. 3 is a cross-sectional view showing the structure of the semiconductor device according to the third embodiment. As shown in the figure, this semiconductor device 10 is an example in which semiconductor chips 12-1 and 12-2 are placed on passive components 15-1 and 15-2 disposed in a cavity 102. . The underfill 19 of the present embodiment is applied in an amount sufficient to fill a gap formed between the passive components 15-1 and 15-2 and the cavity bottom surface. The other configuration is the same as that of the embodiment shown in FIG.

同図に示すように、本実施形態によれば、受動部品とキャビティ底面との間に生じた隙間にアンダーフィル１９が充填されるため、モールド層２０を施した状態でリフローを行うと生じる半田流れを防止することができるとともに、受動部品１５−１および１５−２を半導体装置１２−１の下部に配置することができるため小型化に有効である。   As shown in the figure, according to the present embodiment, since the underfill 19 is filled in the gap formed between the passive component and the cavity bottom surface, the solder generated when reflow is performed with the mold layer 20 applied. The flow can be prevented, and the passive components 15-1 and 15-2 can be disposed below the semiconductor device 12-1, which is effective for miniaturization.

ここで、本実施形態のアンダーフィル１９は、半導体チップ１２−１の裏面に設けられた接着層１８−１には接触しないため、受動部品１５−１および１５−２の高さを同一とし、半導体チップ搭載時の平坦性を確保しておくことが望ましい。   Here, since the underfill 19 of this embodiment does not contact the adhesive layer 18-1 provided on the back surface of the semiconductor chip 12-1, the heights of the passive components 15-1 and 15-2 are the same, It is desirable to ensure flatness when mounting a semiconductor chip.

図４は、第４の実施形態に係る半導体装置の構造を示す断面図である。同図に示すように、この半導体装置１０は、フリップチップ型の半導体チップ１２−１上にワイヤーボンディング型の半導体チップ１２−２をスタックし、半導体チップ１２−１の接合をキャビティ１０２底面で行う場合の例である。その他は図１に示した実施形態と同様に構成される。   FIG. 4 is a cross-sectional view showing the structure of the semiconductor device according to the fourth embodiment. As shown in the figure, in the semiconductor device 10, a wire bonding type semiconductor chip 12-2 is stacked on a flip chip type semiconductor chip 12-1, and the semiconductor chip 12-1 is bonded to the bottom surface of the cavity 102. This is an example. The other configuration is the same as that of the embodiment shown in FIG.

同図に示すように、本実施形態によれば、フリップチップ型の半導体チップ１２−１のバンプ接合部に充填されるアンダーフィル１９がキャビティ内に収容された構造となるため、アンダーフィル工程によるワイヤーボンディング領域の汚染が防止される。   As shown in the figure, according to the present embodiment, since the underfill 19 filled in the bump bonding portion of the flip chip type semiconductor chip 12-1 is accommodated in the cavity, the underfill process is performed. Contamination of the wire bonding area is prevented.

図５は、図１に示した半導体装置の第１の製造工程を示す断面図である。前述した第１の実施形態に係る半導体装置を製造する場合には、まず、同図（ａ）に示すように、キャビティ１０２、電極パッド１０４、内部配線層１０６、ビア１０８、外部電極１１０が形成された基板１００を用意する。   FIG. 5 is a cross-sectional view showing a first manufacturing process of the semiconductor device shown in FIG. When the semiconductor device according to the first embodiment described above is manufactured, first, as shown in FIG. 5A, the cavity 102, the electrode pad 104, the internal wiring layer 106, the via 108, and the external electrode 110 are formed. A prepared substrate 100 is prepared.

その後、同図（ｂ）に示したように、キャビティ１０２の底面に形成された電極パッド１０４上に受動部品１５−１〜１５−３を半田接合する。   Thereafter, as shown in FIG. 5B, the passive components 15-1 to 15-3 are soldered onto the electrode pads 104 formed on the bottom surface of the cavity 102.

図６は、図１に示した半導体装置の第２の製造工程を示す断面図である。受動部品を接合した後は、同図（ａ）に示すように、キャビティ１０２内に低粘度の樹脂をポッティングすることでアンダーフィル１９を施し、続いて、同図（ｂ）に示すように、アンダーフィル１９の上部に接着層１８−１を介して半導体チップ１２−１および１２−２の積層体を載置する。   FIG. 6 is a cross-sectional view showing a second manufacturing process of the semiconductor device shown in FIG. After joining the passive components, as shown in FIG. 9A, the underfill 19 is applied by potting a low-viscosity resin in the cavity 102, and subsequently, as shown in FIG. A stacked body of the semiconductor chips 12-1 and 12-2 is placed on the underfill 19 via the adhesive layer 18-1.

図７は、図１に示した半導体装置の第３の製造工程を示す断面図である。半導体チップを載置した後は、同図に示すように、半導体チップ１２−１および１２−２をワイヤー１４−１および１４−２でそれぞれ基板１００に接合し、最後にトランスファー成型等の手法により、半導体チップ１２−１および１２−２とワイヤー１４−１および１４−２の全体を樹脂封止してモールド層を形成する。   FIG. 7 is a cross-sectional view showing a third manufacturing process of the semiconductor device shown in FIG. After mounting the semiconductor chip, as shown in the figure, the semiconductor chips 12-1 and 12-2 are bonded to the substrate 100 with wires 14-1 and 14-2, respectively, and finally, by a transfer molding method or the like. The semiconductor chips 12-1 and 12-2 and the wires 14-1 and 14-2 are sealed with resin to form a mold layer.

図８は、図１に示した半導体装置の実装工程を示す断面図である。同図に示すように、モールド層２０が形成された半導体装置１０を親基板２００に実装する場合には、半導体装置１０側の外部電極１１０と親基板２００側の接続パッド２１０とを半田等の溶融型接合材料によってリフロー接合する。  FIG. 8 is a cross-sectional view showing a mounting process of the semiconductor device shown in FIG. As shown in the figure, when the semiconductor device 10 on which the mold layer 20 is formed is mounted on the parent substrate 200, the external electrodes 110 on the semiconductor device 10 side and the connection pads 210 on the parent substrate 200 side are connected by solder or the like. Reflow bonding is performed using a melt-type bonding material.

このリフロー接合時には、半導体装置１０の全体が加熱されるため、受動部品１５−１〜１５−３が半田接合されている場合には、モールド層２０の存在により半田流れが生じ得るが、本構造では、受動部品１５−１〜１５−３の接合部がアンダーフィル１９により覆われているため、半田流れが好適に防止される。   Since the entire semiconductor device 10 is heated at the time of this reflow bonding, when the passive components 15-1 to 15-3 are solder-bonded, a solder flow may occur due to the presence of the mold layer 20. Then, since the joint part of the passive components 15-1 to 15-3 is covered with the underfill 19, the solder flow is suitably prevented.

本発明によれば、ワイヤー接合領域を樹脂で汚染することなく低粘度のアンダーフィルを簡易に施すことができるとともに、半導体チップのモールドによって生じ得る半田流れが防止された半導体装置を提供することができるため、能動素子と受動素子とが共に樹脂モールドされたハイブリッドモジュールへへの適用が期待される。   According to the present invention, it is possible to provide a semiconductor device in which a low-viscosity underfill can be easily applied without contaminating a wire bonding region with a resin, and a solder flow that can be generated by molding of a semiconductor chip is prevented. Therefore, application to a hybrid module in which an active element and a passive element are both resin-molded is expected.

第１の実施形態に係る半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 1st Embodiment. 第２の実施形態に係る半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 2nd Embodiment. 第３の実施形態に係る半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 3rd Embodiment. 第４の実施形態に係る半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 4th Embodiment. 図１に示した半導体装置の第１の製造工程を示す断面図である。FIG. 7 is a cross-sectional view showing a first manufacturing process of the semiconductor device shown in FIG. 1. 図１に示した半導体装置の第２の製造工程を示す断面図である。FIG. 6 is a cross-sectional view showing a second manufacturing process of the semiconductor device shown in FIG. 1. 図１に示した半導体装置の第３の製造工程を示す断面図である。FIG. 7 is a cross-sectional view showing a third manufacturing process of the semiconductor device shown in FIG. 1. 図１に示した半導体装置の実装工程を示す断面図である。FIG. 7 is a cross-sectional view showing a mounting process of the semiconductor device shown in FIG. 1.

符号の説明Explanation of symbols

１０…半導体装置、１２…半導体チップ、１４…ワイヤー、１５…受動部品、１８…接着層、１９…アンダーフィル、２０…モールド層、１００…基板、１０２…キャビティ、１０４…電極パッド、１０６…内部配線層、１０８…ビア、１１０…外部電極、２００…親基板、２１０…接続パッド   DESCRIPTION OF SYMBOLS 10 ... Semiconductor device, 12 ... Semiconductor chip, 14 ... Wire, 15 ... Passive component, 18 ... Adhesive layer, 19 ... Underfill, 20 ... Mold layer, 100 ... Substrate, 102 ... Cavity, 104 ... Electrode pad, 106 ... Inside Wiring layer, 108 ... via, 110 ... external electrode, 200 ... parent substrate, 210 ... connection pad

Claims (15)

基板上に複数の部品がスタック配置された半導体装置において、
前記基板の表面側に設けられたキャビティと、
前記キャビティの底面に接合された第１の部品と、
前記キャビティ内で前記第１の部品の接合部を覆うアンダーフィル層と、
前記アンダーフィル層上に配置された第２の部品と、
前記第２の部品を前記キャビティ底面よりも高い位置で接合するワイヤーと、
前記基板の表面側を樹脂封止するモールド層と
を具備することを特徴とする半導体装置。 In a semiconductor device in which a plurality of components are stacked on a substrate,
A cavity provided on the surface side of the substrate;
A first component joined to the bottom surface of the cavity;
An underfill layer covering the joint of the first component in the cavity;
A second component disposed on the underfill layer;
A wire for joining the second part at a position higher than the bottom of the cavity;
And a mold layer for resin-sealing the surface side of the substrate. 前記アンダーフィル層は、前記第１の部品の全体を覆うことを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein the underfill layer covers the entire first component. 前記第２の部品は、接着層を介して前記アンダーフィル層上に載置され、前記第１の部品の高さが前記接着層と前記アンダーフィル層の厚さの合計以下であることを特徴とする請求項１記載の半導体装置。   The second component is placed on the underfill layer through an adhesive layer, and the height of the first component is equal to or less than the total thickness of the adhesive layer and the underfill layer. The semiconductor device according to claim 1. 基板上に複数の部品がスタック配置された半導体装置において、
前記基板の表面側に設けられたキャビティと、
前記キャビティの底面に接合された第１の部品と、
前記キャビティ内で前記第１の部品の接合部を覆うアンダーフィル層と、
前記第１の部品上に配置された第２の部品と、
前記第２の部品を前記キャビティ底面よりも高い位置で接合するワイヤーと、
前記基板の表面側を樹脂封止するモールド層と
を具備することを特徴とする半導体装置。 In a semiconductor device in which a plurality of components are stacked on a substrate,
A cavity provided on the surface side of the substrate;
A first component joined to the bottom surface of the cavity;
An underfill layer covering the joint of the first component in the cavity;
A second component disposed on the first component;
A wire for joining the second part at a position higher than the bottom of the cavity;
And a mold layer for resin-sealing the surface side of the substrate. 前記第１の部品と同一の高さで形成され、該第１の部品とともに前記キャビティ内で前記第２の部品を支持する第３の部品をさらに具備することを特徴とする請求項４記載の半導体装置。   5. The apparatus according to claim 4, further comprising a third part formed at the same height as the first part and supporting the second part in the cavity together with the first part. Semiconductor device. 前記第１の部品とともに前記キャビティ内で前記第２の部品を支持する第３の部品をさらに具備し、
前記第１の部品の上面と前記第３の部品の上面とが同一高さであることを特徴とする請求項４記載の半導体装置。 And further comprising a third part for supporting the second part in the cavity together with the first part,
5. The semiconductor device according to claim 4, wherein an upper surface of the first component and an upper surface of the third component are at the same height. 基板上に複数の部品がスタック配置された半導体装置において、
前記基板の表面側に設けられキャビティと、
前記キャビティの底面に接合された受動部品と、
前記キャビティ内で前記受動部品の接合部を覆うアンダーフィル層と、
前記アンダーフィル層および／または前記受動部品の上に配置された半導体チップと、
前記半導体チップを前記キャビティ底面よりも高い位置で接合するワイヤーと、
前記基板の表面側を樹脂封止するモールド層と
を具備することを特徴とする半導体装置。 In a semiconductor device in which a plurality of components are stacked on a substrate,
A cavity provided on the surface side of the substrate;
Passive components joined to the bottom of the cavity;
An underfill layer covering the joint of the passive component in the cavity;
A semiconductor chip disposed on the underfill layer and / or the passive component;
A wire for bonding the semiconductor chip at a position higher than the bottom surface of the cavity;
And a mold layer for resin-sealing the surface side of the substrate. 前記半導体チップ上にスタック配置された第２の半導体チップと、
前記第２の半導体チップを前記キャビティ底面よりも高い位置で接合するワイヤーと
をさらに具備することを特徴とする請求項７記載の半導体装置。 A second semiconductor chip stacked on the semiconductor chip;
The semiconductor device according to claim 7, further comprising: a wire that joins the second semiconductor chip at a position higher than the bottom surface of the cavity. 基板上に複数の部品がスタック配置された半導体装置において、
前記基板の表面側に設けられキャビティと、
前記キャビティの底面に接合されたフリップチップ型の半導体チップと、
前記キャビティ内で前記フリップチップ型半導体チップの接合部を覆うアンダーフィル層と、
前記アンダーフィル層および／または前記フリップチップ型半導体チップの上に配置されたワイヤー接合型半導体チップと、
前記ワイヤー接合型半導体チップを前記キャビティ底面よりも高い位置で接合するワイヤーと、
前記基板の表面側を樹脂封止するモールド層と
を具備することを特徴とする半導体装置。 In a semiconductor device in which a plurality of components are stacked on a substrate,
A cavity provided on the surface side of the substrate;
A flip chip type semiconductor chip bonded to the bottom of the cavity;
An underfill layer covering a joint portion of the flip chip type semiconductor chip in the cavity;
A wire bonding type semiconductor chip disposed on the underfill layer and / or the flip chip type semiconductor chip;
A wire for bonding the wire-bonded semiconductor chip at a position higher than the bottom surface of the cavity;
And a mold layer for resin-sealing the surface side of the substrate. 基板上に複数の部品がスタック配置された半導体装置において、
前記基板の表面側に設けられたキャビティと、
前記キャビティの底面に半田接合された第１の部品と、
前記キャビティ内で前記半田接合部を覆うアンダーフィル層と、
前記第１の部品および／または前記アンダーフィル層上に配置された第２の部品と、
前記第２の部品を前記キャビティ底面よりも高い位置で接合するワイヤーと、
前記基板の表面側を樹脂封止するモールド層と
を具備することを特徴とする半導体装置。 In a semiconductor device in which a plurality of components are stacked on a substrate,
A cavity provided on the surface side of the substrate;
A first component soldered to the bottom of the cavity;
An underfill layer covering the solder joint in the cavity;
A second component disposed on the first component and / or the underfill layer;
A wire for joining the second part at a position higher than the bottom of the cavity;
And a mold layer for resin-sealing the surface side of the substrate. 基板上に複数の部品がスタック配置された半導体装置を製造する方法において、
前記基板の表面側に設けられたキャビティの底面に第１の部品を接合する工程と、
前記キャビティ内にアンダーフィルを行う工程と、
前記第１の部品および／または前記アンダーフィル上に第２の部品を載置する工程と、
前記第２の部品を前記キャビティ底面よりも高い位置でワイヤー接合する工程と、
前記基板の表面側を樹脂封止するモールド工程と
を具備することを特徴とする半導体装置の製造方法。 In a method of manufacturing a semiconductor device in which a plurality of components are stacked on a substrate,
Bonding the first component to the bottom surface of the cavity provided on the surface side of the substrate;
Underfilling the cavity; and
Placing a second component on the first component and / or the underfill;
Wire bonding the second part at a position higher than the bottom of the cavity;
And a molding step of resin-sealing the surface side of the substrate. 前記第１の部品の接合は半田接合により行われ、前記アンダーフィル工程により少なくとも前記半田接合部が樹脂で覆われることを特徴とする請求項１１記載の半導体装置の製造方法。   12. The method of manufacturing a semiconductor device according to claim 11, wherein the first component is joined by solder joining, and at least the solder joint is covered with a resin by the underfill process. 前記アンダーフィル工程は、樹脂ポッティングにより行われ、前記モールド工程はトランスファー成型により行われることを特徴とする請求項１１記載の半導体装置の製造方法。   12. The method of manufacturing a semiconductor device according to claim 11, wherein the underfill process is performed by resin potting, and the molding process is performed by transfer molding. 基板上に複数の部品がスタック配置された半導体装置を親基板に実装した実装構造において、
前記半導体装置は、
前記基板の表面側に設けられたキャビティと、
前記キャビティの底面に半田接合された第１の部品と、
前記キャビティ内で前記半田接合部を覆うアンダーフィル層と、
前記第１の部品および／または前記アンダーフィル層上に配置された第２の部品と、
前記第２の部品を前記キャビティ底面よりも高い位置で接合するワイヤーと、
前記基板の表面側を樹脂封止するモールド層と、
前記基板の側面および／または裏面に形成された外部電極とを具備し、
前記外部電極を介して前記半導体装置と前記マザーボードとが半田接合されることを特徴とする半導体装置の実装構造。 In a mounting structure in which a semiconductor device in which a plurality of components are stacked on a substrate is mounted on a parent substrate
The semiconductor device includes:
A cavity provided on the surface side of the substrate;
A first component soldered to the bottom of the cavity;
An underfill layer covering the solder joint in the cavity;
A second component disposed on the first component and / or the underfill layer;
A wire for joining the second part at a position higher than the bottom of the cavity;
A mold layer for resin-sealing the surface side of the substrate;
An external electrode formed on the side surface and / or the back surface of the substrate,
A mounting structure of a semiconductor device, wherein the semiconductor device and the mother board are soldered via the external electrode. 基板上に複数の部品がスタック配置された半導体装置を親基板に実装する方法において、
前記半導体装置は、
前記基板の表面側に設けられたキャビティと、
前記キャビティの底面に半田接合された第１の部品と、
前記キャビティ内で前記半田接合部を覆うアンダーフィル層と、
前記第１の部品および／または前記アンダーフィル層上に配置された第２の部品と、
前記第２の部品を前記キャビティ底面よりも高い位置で接合するワイヤーと、
前記基板の表面側を樹脂封止するモールド層と、
前記基板の側面および／または裏面に形成された外部電極とを具備し、
前記外部電極を介して前記半導体装置と前記マザーボードとをリフロー接合する工程を具備することを特徴とする半導体装置の実装方法。 In a method of mounting a semiconductor device in which a plurality of components are stacked on a substrate on a parent substrate,
The semiconductor device includes:
A cavity provided on the surface side of the substrate;
A first component soldered to the bottom of the cavity;
An underfill layer covering the solder joint in the cavity;
A second component disposed on the first component and / or the underfill layer;
A wire for joining the second part at a position higher than the bottom of the cavity;
A mold layer for resin-sealing the surface side of the substrate;
An external electrode formed on the side surface and / or the back surface of the substrate,
A method for mounting a semiconductor device, comprising the step of reflow bonding the semiconductor device and the mother board via the external electrode.
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