JP2006245564A

JP2006245564A - Semiconductor device

Info

Publication number: JP2006245564A
Application number: JP2006030281A
Authority: JP
Inventors: Hidetoshi Ishida; 秀俊石田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-02-07
Filing date: 2006-02-07
Publication date: 2006-09-14
Anticipated expiration: 2026-02-07
Also published as: JP4917319B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of precisely controlling carrier density. <P>SOLUTION: The semiconductor device comprises a single crystal substrate 105 and a hexagonal system crystal of 6 mm symmetry and is provided with a semiconductor layer 101 formed on the substrate 105, a source electrode 102, a drain electrode 103, and a gate electrode 104 formed on the layer 101, the main surfaces of a GaN layer 106 and an AlGaN layer 107 comprising the layer 101 contains a C-axis of the hexagonal system crystal in the plane, and the longitudinal direction of a channel region 101a in the layer 101 is parallel with the C-axis of the hexagonal system crystal. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、電気自動車あるいは家電機器に用いられるインバーターに代表される電源スイッチング用の窒化物系電子デバイス、および、青色・白色ＬＥＤあるいはレーザ素子をはじめとする窒化物系光デバイスに関するものである。 The present invention relates to a nitride-based electronic device for power switching represented by an inverter used in an electric vehicle or home appliance, and a nitride-based optical device such as a blue / white LED or a laser element.

近年、窒化物半導体は、高出力デバイスあるいは青色発光デバイス用材料として極めて精力的に研究開発がなされており、特に窒化物半導体を用いた光デバイスは既に市場に供給されるに至っている。 In recent years, nitride semiconductors have been researched and developed very vigorously as materials for high-power devices or blue light-emitting devices, and in particular, optical devices using nitride semiconductors have already been supplied to the market.

電子デバイスとして検討されているのは、ＡｌＧａＮ／ＧａＮヘテロ接合を用いたＭＯＤＦＥＴ（Modulation Doped Field Effect Transistor）である。ＧａＡｓ系ＭＯＤＦＥＴとの最大の違いは、ショットキー層であるＡｌＧａＮ層に不純物をドーピングすることなくＧａＡｓ系ＭＯＤＦＥＴの１０倍ものシートキャリア濃度を実現できる点である。格子不整合によるＡｌＧａＮ／ＧａＮ間のストレスによってＡｌＧａＮ層にピエゾ効果による分極と、ＡｌＧａＮが有する自発分極により、ＡｌＧａＮ／ＧａＮ界面に２次元電子が蓄積されることが、キャリア発生の機構である。そのため、ＡｌＧａＮ／ＧａＮヘテロ接合を用いたＭＯＤＦＥＴにおいて、ストレスは非常に重要なパラメータであり、ＡｌＧａＮ／ＧａＮ間のストレスと誘起されるシートキャリア濃度との関係は精力的に研究されている。例えば、非特許文献１においては、２次元電子ガスのシートキャリア濃度をストレスから定量的に計算している。 A MODFET (Modulation Doped Field Effect Transistor) using an AlGaN / GaN heterojunction has been studied as an electronic device. The biggest difference from a GaAs MODFET is that a sheet carrier concentration 10 times that of a GaAs MODFET can be realized without doping impurities in the AlGaN layer which is a Schottky layer. The carrier generation mechanism is that two-dimensional electrons are accumulated at the AlGaN / GaN interface due to the polarization due to the piezoelectric effect in the AlGaN layer due to the stress between the AlGaN / GaN due to lattice mismatch and the spontaneous polarization possessed by the AlGaN. Therefore, in a MODFET using an AlGaN / GaN heterojunction, stress is a very important parameter, and the relationship between the stress between AlGaN / GaN and the induced sheet carrier concentration has been energetically studied. For example, in Non-Patent Document 1, the sheet carrier concentration of the two-dimensional electron gas is quantitatively calculated from the stress.

この非特許文献１に代表されるように、これまでのＡｌＧａＮ／ＧａＮヘテロ接合はすべてＣ軸方向に積層して形成されている。この理由は、Ｃ軸方向に積層してヘテロ接合を形成することで、つまりＣ面のＡｌＧａＮ／ＧａＮヘテロ接合を形成することで、窒化物系化合物半導体に特有な分極の効果を得ることができるからである。 As represented by Non-Patent Document 1, all AlGaN / GaN heterojunctions so far are formed by laminating in the C-axis direction. This is because a polarization effect peculiar to a nitride-based compound semiconductor can be obtained by forming a heterojunction by stacking in the C-axis direction, that is, by forming an AlGaN / GaN heterojunction on the C plane. Because.

一方、特許文献１においては、サファイア基板のＡ面上にＡｌＧａＮ／ＧａＮヘテロ接合を形成しており、ゲート方向がサファイア基板のＣ軸方向と平行となるような構成にしている。これによって、サファイア基板のＣ軸方向の誘電率が低いことを有効に利用することができ、電子デバイスの高速化を実現できる。しかし、この場合も、ＡｌＧａＮ／ＧａＮヘテロ接合が形成されるサファイア基板の主面はＡ面であるものの、サファイア基板とＧａＮ層とのエピタキシャル関係により、デバイス領域であるＡｌＧａＮ／ＧａＮヘテロ接合はＣ軸方向に積層される。つまり、Ｃ面のＡｌＧａＮ／ＧａＮヘテロ接合を利用している点は非特許文献１と同じである。さらに、特許文献１では、電子デバイスのゲート方向と窒化物系半導体材料の結晶方位との関係に関しては、明言していない。 On the other hand, in Patent Document 1, an AlGaN / GaN heterojunction is formed on the A surface of a sapphire substrate, and the gate direction is parallel to the C-axis direction of the sapphire substrate. As a result, the low dielectric constant in the C-axis direction of the sapphire substrate can be used effectively, and the speed of the electronic device can be increased. However, in this case as well, although the main surface of the sapphire substrate on which the AlGaN / GaN heterojunction is formed is the A plane, the AlGaN / GaN heterojunction that is the device region has a C axis due to the epitaxial relationship between the sapphire substrate and the GaN layer. Laminated in the direction. That is, it is the same as Non-Patent Document 1 in that a C-plane AlGaN / GaN heterojunction is used. Furthermore, Patent Document 1 does not clarify the relationship between the gate direction of the electronic device and the crystal orientation of the nitride-based semiconductor material.

また、特許文献２においては、ウルツ鉱構造の結晶を持つ材料のＡ面あるいはＭ面が基板として用いられ、かつ電流を流す方向がＣ軸に平行となるようにゲート電極の長手方向をＣ軸と垂直に配置した電界効果型トランジスタ（ＦＥＴ）が開示されている。このようなＦＥＴにおいては、転位によるキャリアの散乱が抑制されるため、電気的特性に優れたＦＥＴが実現される。
特開２００２−７６３２９号公報特開２００１−１６０６５６号公報 O.Ambacher et. al.;Journal of Applied Physics, Vol 85,(1999)p.3222-p.3233. In Patent Document 2, the longitudinal direction of the gate electrode is set to the C-axis so that the A-plane or M-plane of the material having a wurtzite structure crystal is used as the substrate and the direction in which current flows is parallel to the C-axis. Field effect transistors (FETs) arranged vertically are disclosed. In such an FET, since scattering of carriers due to dislocation is suppressed, an FET having excellent electrical characteristics is realized.
JP 2002-76329 A JP 2001-160656 A O. Ambacher et.al .; Journal of Applied Physics, Vol 85, (1999) p.3222-p.3233.

しかしながら、従来のＣ面のＡｌＧａＮ／ＧａＮヘテロ接合は、その分極の効果により、高いシートキャリアを実現できるが、反面、半導体への不純物ドーピングを効果的におこなうことが困難になる。つまり、分極により発生するキャリアが圧倒的多数となってしまうため、微妙なキャリアプロファイルをドーピングによって与えることが難しくなる。よって、例えばＣ面のＡｌＧａＮ／ＧａＮヘテロ接合を用いたＭＯＤＦＥＴにおいては、窒化物半導体の材料特性により耐圧及び飽和閾値電流を高くすることができるが、ピンチオフ電圧の制御が難しいという問題が生じる。 However, although the conventional C-plane AlGaN / GaN heterojunction can realize a high sheet carrier due to the polarization effect, it is difficult to effectively dope impurities into the semiconductor. In other words, the carriers generated by polarization become overwhelmingly large, and it becomes difficult to give a delicate carrier profile by doping. Therefore, for example, in a MODFET using a C-plane AlGaN / GaN heterojunction, the breakdown voltage and the saturation threshold current can be increased due to the material characteristics of the nitride semiconductor, but there is a problem that it is difficult to control the pinch-off voltage.

このとき、特許文献２においては、Ａ面あるいはＭ面のヘテロ接合を用いたＦＥＴが開示されている。しかしながら、Ａ面あるいはＭ面を主面とした窒化物半導体層を形成し、ゲート電極の長手方向をＣ軸と垂直に配置した場合、ゲート電極下方のチャネル領域がＣ軸と垂直方向にストレスを受け、図８に示されるように、１×１０¹⁷ｃｍ^-3よりも大きな電荷（アンドープのＧａＮの残留キャリア密度である１０¹⁶ｃｍ^-3の後半よりも大きな電荷）、つまりデバイス特性に影響を与える量の電荷が窒化物半導体層内に発生する。その結果、一様なキャリアプロファイルをドーピングによって与えることが難しくなる。 At this time, Patent Document 2 discloses an FET using an A-plane or M-plane heterojunction. However, when a nitride semiconductor layer having the A-plane or M-plane as the main surface is formed and the longitudinal direction of the gate electrode is arranged perpendicular to the C-axis, the channel region below the gate electrode causes stress in the direction perpendicular to the C-axis. As shown in FIG. 8, the charge is larger than 1 × 10 ¹⁷ cm ⁻³ (charge larger than the second half of 10 ¹⁶ cm ⁻³ , which is the residual carrier density of undoped GaN), that is, the device characteristics are affected. A given amount of charge is generated in the nitride semiconductor layer. As a result, it becomes difficult to provide a uniform carrier profile by doping.

そこで、本発明は、上記課題に鑑み、キャリア密度の精密な制御が可能な半導体装置を提供することを目的とするものである。 In view of the above problems, an object of the present invention is to provide a semiconductor device capable of precise control of carrier density.

本発明者らは、上記状況に鑑み、窒化物系半導体材料から構成される半導体装置において、本発明で議論される、Ｃ面ではなくＣ軸を含む面を主面とする半導体層を備える半導体装置でのピエゾ電荷の発生を精密な計算によりはじめて明らかにした。それにより本発明に至ったものである。 In view of the above situation, the inventors of the present invention provide a semiconductor device comprising a semiconductor layer composed of a nitride-based semiconductor material and having a semiconductor layer whose main surface is a surface including the C axis instead of the C surface, which is discussed in the present invention. The generation of piezoelectric charges in the device was clarified for the first time by precise calculation. This has led to the present invention.

上記目的を達成するために、本発明の半導体装置は、活性領域を有し、第１六方晶系（６ｍｍ）結晶から構成される第１半導体層と、前記第１半導体層の主面上に形成された、前記第１六方晶系（６ｍｍ）結晶と異なるバンドギャップエネルギーを有する第２六方晶系（６ｍｍ）結晶から構成される第２半導体層とを備え、前記第１半導体層の主面は、前記第１六方晶系結晶のＣ軸と平行であり、前記第２半導体層の主面は、前記第２六方晶系結晶のＣ軸と平行であり、前記活性領域の長手方向は、前記第２六方晶系結晶のＣ軸と平行であることを特徴とする。 In order to achieve the above object, a semiconductor device of the present invention has an active region, a first semiconductor layer made of a first hexagonal (6 mm) crystal, and a main surface of the first semiconductor layer. And a second semiconductor layer formed of a second hexagonal (6 mm) crystal having a different band gap energy from the first hexagonal (6 mm) crystal formed, and the main surface of the first semiconductor layer Is parallel to the C axis of the first hexagonal crystal, the main surface of the second semiconductor layer is parallel to the C axis of the second hexagonal crystal, and the longitudinal direction of the active region is The second hexagonal crystal is parallel to the C-axis.

このような構成にすることにより、半導体層の主面は従来のようにＣ面ではなくＣ軸を含む面となり、Ｃ面特有の分極の問題がなくなり、半導体層の主面上に形成される材料には、極めて高密度のピエゾ電荷が発生することがなくなるので、キャリア密度の精密な制御が可能な半導体装置を実現することができる。すなわち、不純物ドーピングによって精密なキャリアプロファイルを与えることが可能となり、デバイスの特性を向上させることが可能な半導体装置を実現することができる。 By adopting such a configuration, the main surface of the semiconductor layer becomes a surface including the C axis instead of the C surface as in the prior art, and there is no problem of polarization peculiar to the C surface, and the main surface is formed on the main surface of the semiconductor layer. Since no extremely high-density piezoelectric charges are generated in the material, a semiconductor device capable of precisely controlling the carrier density can be realized. That is, a precise carrier profile can be given by impurity doping, and a semiconductor device capable of improving device characteristics can be realized.

また、活性領域がＣ軸と垂直方向にストレスを受けなくなり、活性領域へのストレスを起因とした局所的なピエゾ電荷の発生を抑えることができる。その結果、キャリア密度の精密な制御が可能な半導体装置を実現することができる。 In addition, the active region is not subjected to stress in the direction perpendicular to the C axis, and generation of local piezo charges due to stress on the active region can be suppressed. As a result, a semiconductor device capable of precise control of the carrier density can be realized.

また、活性領域でのピエゾ電荷密度を極めて低くすることができるので、キャリア密度の更に精密な制御が可能な半導体装置を実現することができる。 In addition, since the piezo charge density in the active region can be made extremely low, a semiconductor device capable of more precise control of the carrier density can be realized.

また、前記半導体装置は、半導体レーザ素子であり、前記活性領域は、リッジ部であってもよい。 The semiconductor device may be a semiconductor laser element, and the active region may be a ridge portion.

このような構成にすることにより、電極より注入される正孔が半導体層の主面上に形成される材料及びリッジ部において余分なｎ型キャリアと再結合することがなくなるので、低閾値電圧及び低閾値電流の半導体レーザ素子を実現することができる。 With such a configuration, holes injected from the electrodes do not recombine with excess n-type carriers in the material and ridge portion formed on the main surface of the semiconductor layer. A semiconductor laser element with a low threshold current can be realized.

また、前記半導体装置は、電界効果型トランジスタであり、前記活性領域は、チャネル領域であってもよい。 The semiconductor device may be a field effect transistor, and the active region may be a channel region.

このような構成にすることにより、ノーマリーオフ型の電界効果型トランジスタを実現することができる。 With such a structure, a normally-off type field effect transistor can be realized.

また、前記第１半導体層の主面は、前記第１半導体層の六方晶系結晶のＡ面から０．１°から１０°傾いていてもよい。 The main surface of the first semiconductor layer may be inclined from 0.1 ° to 10 ° with respect to the A plane of the hexagonal crystal of the first semiconductor layer.

このような構成にすることで、半導体層の結晶性が向上し、弾性定数マトリクス及び圧電定数マトリクスがより材料本来の数値に近づくため、ピエゾ電荷発生をより完全に抑制することができる。すなわち、キャリア密度の更に精密な制御が可能な半導体装置を実現することができる。 With such a configuration, the crystallinity of the semiconductor layer is improved, and the elastic constant matrix and the piezoelectric constant matrix are closer to the original values of the material, so that the generation of piezoelectric charges can be more completely suppressed. That is, it is possible to realize a semiconductor device capable of controlling the carrier density more precisely.

また、前記第１半導体層の主面は、前記第１半導体層の六方晶系結晶のＭ面から０．１°から１０°傾いていてもよい。 The main surface of the first semiconductor layer may be inclined from 0.1 ° to 10 ° from the M plane of the hexagonal crystal of the first semiconductor layer.

また、前記第１半導体層及び第２半導体層は、Ｉｎ(ｘ)Ａｌ(ｙ)Ｇａ(ｚ)Ｎ（１−ｘ−ｙ−ｚ)（０≦ｘ、ｙ、ｚ≦１かつｘ＋ｙ＋ｚ≦１かつｘ、ｙ、ｚは同時に０ではない)から構成されてもよい。 The first semiconductor layer and the second semiconductor layer may include In (x) Al (y) Ga (z) N (1-xyz) (0 ≦ x, y, z ≦ 1 and x + y + z ≦ 1). And x, y, and z may not be 0 at the same time.

このような構成にすることで、結晶の圧電性を極めて顕著に出すことができるようになる。 With such a configuration, the piezoelectricity of the crystal can be brought out extremely remarkably.

また、前記半導体装置は、さらに、サファイア基板を備え、前記第１半導体層は、前記サファイア基板のＲ面上に形成されていてもよい。 The semiconductor device may further include a sapphire substrate, and the first semiconductor layer may be formed on an R surface of the sapphire substrate.

このような構成にすることで、六方晶系（６ｍｍ）結晶から構成され、Ａ面を主面とする半導体層を高品質に成長させることができる。 With such a configuration, a semiconductor layer made of a hexagonal (6 mm) crystal and having the A plane as the main surface can be grown with high quality.

また、前記半導体装置は、さらに、α−ＳｉＣ基板を備え、前記第１半導体層は、前記α−ＳｉＣ基板の（１１−２０)面上に形成されていてもよい。 The semiconductor device may further include an α-SiC substrate, and the first semiconductor layer may be formed on a (11-20) plane of the α-SiC substrate.

このような構成にすることで、六方晶系（６ｍｍ）結晶から構成され、Ａ面を主面とする半導体層を高品質に成長させることができる。さらに、放熱特性を良好にすることができる。 With such a configuration, a semiconductor layer made of a hexagonal (6 mm) crystal and having the A plane as the main surface can be grown with high quality. Furthermore, heat dissipation characteristics can be improved.

また、前記半導体装置は、さらに、ＧａＮ基板を備え、前記第１半導体層は、前記ＧａＮ基板の（１１−２０)面上に形成されていてもよい。 The semiconductor device may further include a GaN substrate, and the first semiconductor layer may be formed on a (11-20) plane of the GaN substrate.

このような構成にすることで、六方晶系（６ｍｍ）結晶から構成され、Ａ面を主面とする半導体層を極めて高品質に成長させることができる。 With such a configuration, it is possible to grow a semiconductor layer composed of hexagonal (6 mm) crystals and having the A-plane as the main surface with extremely high quality.

また、本発明は、活性領域を有し、第１六方晶系（６ｍｍ）結晶から構成される第１半導体層と、前記第１半導体層の主面上に形成された、前記第１六方晶系（６ｍｍ）結晶と異なるバンドギャップエネルギーを有する第２六方晶系（６ｍｍ）結晶から構成される第２半導体層とを備え、前記第１半導体層の主面は、前記第１六方晶系結晶のＣ軸と平行であり、前記第２半導体層の主面は、前記第２六方晶系結晶のＣ軸と平行であり、前記活性領域は、前記第２六方晶系結晶のＣ軸と垂直方向に１０⁸（ｄｙｎ／ｃｍ²）以下のストレスを受けていることを特徴とする半導体装置とすることもできる。ここで、前記活性領域の長手方向は、前記第２六方晶系結晶のＣ軸と垂直であってもよい。 The present invention also provides a first semiconductor layer having an active region and composed of a first hexagonal (6 mm) crystal, and the first hexagonal crystal formed on the main surface of the first semiconductor layer. And a second semiconductor layer composed of a second hexagonal crystal (6 mm) crystal having a different band gap energy from the system (6 mm) crystal, and a main surface of the first semiconductor layer is the first hexagonal crystal The main surface of the second semiconductor layer is parallel to the C axis of the second hexagonal crystal, and the active region is perpendicular to the C axis of the second hexagonal crystal. A semiconductor device characterized by being stressed by 10 ⁸ (dyn / cm ² ) or less in the direction can also be obtained. Here, the longitudinal direction of the active region may be perpendicular to the C-axis of the second hexagonal crystal.

また、前記活性領域の長手方向は、前記第２六方晶系結晶のＣ軸と平行であってもよい。 The longitudinal direction of the active region may be parallel to the C axis of the second hexagonal crystal.

このような構成にすることにより、活性領域へのストレスを起因とした局所的なピエゾ電荷の発生を確実に抑えることができる。その結果、キャリア密度の更に精密な制御が可能な半導体装置を実現することができる。 By adopting such a configuration, it is possible to reliably suppress the generation of local piezoelectric charges due to stress on the active region. As a result, a semiconductor device capable of more precise control of the carrier density can be realized.

以上説明したように、本発明に係る半導体装置によれば、極めて高濃度なピエゾ電荷の影響を受けず、キャリア密度の精密な制御が可能な半導体装置を実現することができる。よって、不純物ドーピングによって精密なキャリアプロファイルを与えることが可能となり、デバイスの特性を向上させることが可能な半導体装置を実現することができる。また、本発明に係る半導体装置によれば、設計自由度の高い半導体装置を実現することができる。 As described above, according to the semiconductor device of the present invention, it is possible to realize a semiconductor device capable of precisely controlling the carrier density without being affected by an extremely high concentration of piezoelectric charges. Therefore, a precise carrier profile can be given by impurity doping, and a semiconductor device capable of improving device characteristics can be realized. Further, according to the semiconductor device of the present invention, a semiconductor device with a high degree of design freedom can be realized.

よって、本発明により、キャリア密度の精密な制御が可能なＦＥＴ及び半導体レーザ素子を提供することが可能となり、高速のＦＥＴや低閾値電圧及び低閾値電流の半導体レーザ素子を実現することができ、実用的価値は極めて高い。 Therefore, according to the present invention, it becomes possible to provide an FET and a semiconductor laser device capable of precise control of carrier density, and a high-speed FET and a semiconductor laser device with a low threshold voltage and a low threshold current can be realized. The practical value is extremely high.

以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。 Hereinafter, semiconductor devices according to embodiments of the present invention will be described with reference to the drawings.

（第１の実施の形態）
図１（ａ）は第１の実施の形態のＦＥＴの斜視図であり、図１（ｂ）は同ＦＥＴの断面図（図１（ａ）のＡ−Ａ’線における断面図）である。なお、図１（ａ）はウエハにおける１つのＦＥＴが形成された部分を模式的に示すものである。 (First embodiment)
FIG. 1A is a perspective view of the FET according to the first embodiment, and FIG. 1B is a cross-sectional view of the FET (cross-sectional view taken along the line AA ′ in FIG. 1A). FIG. 1 (a) schematically shows a portion of the wafer where one FET is formed.

本実施の形態のＦＥＴは、単結晶基板１０５と、対称性６ｍｍの六方晶系結晶のＩｎ(ｘ)Ａｌ(ｙ)Ｇａ(ｚ)Ｎ（１−ｘ−ｙ−ｚ)（０≦ｘ、ｙ、ｚ≦１かつｘ＋ｙ＋ｚ≦１かつｘ、ｙ、ｚは同時に０ではない)から構成され、エピタキシャル成長法により単結晶基板１０５の主面上に形成された半導体層１０１と、半導体層１０１の主面上に形成されたソース電極１０２、ドレイン電極１０３及びゲート電極１０４とから構成される。 The FET of this embodiment includes a single crystal substrate 105 and a hexagonal crystal of In (x) Al (y) Ga (z) N (1-xyz) (0 ≦ x, y, z.ltoreq.1 and x + y + z.ltoreq.1 and x, y, and z are not 0 at the same time. The semiconductor layer 101 formed on the main surface of the single crystal substrate 105 by the epitaxial growth method, and the main layers of the semiconductor layer 101. A source electrode 102, a drain electrode 103, and a gate electrode 104 are formed on the surface.

単結晶基板１０５は、例えばＲ面を主面としたサファイア基板、（１１−２０）面を主面としたＳｉＣ基板あるいは（１１−２０）面を主面としたＧａＮ基板等である。 The single crystal substrate 105 is, for example, a sapphire substrate having an R surface as a main surface, an SiC substrate having a (11-20) surface as a main surface, or a GaN substrate having a (11-20) surface as a main surface.

半導体層１０１は、ゲート電極１０４下方において活性領域としてのチャネル領域１０１ａを有し、ＧａＮ層１０６及びＡｌＧａＮ層１０７から構成される。このとき、ＡｌＧａＮ層１０７が形成されたＧａＮ層１０６の主面及びゲート電極１０４等が形成されたＡｌＧａＮ層１０７の主面は、例えばＡ面あるいはＭ面であり、それぞれＣ軸と平行である。つまり、Ｃ軸を面内に含む。これにより、ＡｌＧａＮ／ＧａＮヘテロ接合において分極により発生するキャリアが少なくなるので、ＡｌＧａＮ／ＧａＮヘテロ接合のシートキャリアを低くすることができる。すなわち、もともとＧａＮ系材料はＣ軸方向に大きな自発分極を持っており、またＣ軸方向に伸び縮みすることによりピエゾ効果による大きな分極が発生するため、Ｃ面上の材料には多くのキャリアが蓄積されるが、ＧａＮ系材料がＣ軸を面内に含むような構成にすれば、それを避けることができるのである。なお、ＧａＮ層１０６及びＡｌＧａＮ層１０７の面方位の設定は、例えば単結晶基板１０５の面方位を変化させることによりおこなわれる。 The semiconductor layer 101 has a channel region 101a as an active region below the gate electrode 104, and includes a GaN layer 106 and an AlGaN layer 107. At this time, the main surface of the GaN layer 106 on which the AlGaN layer 107 is formed and the main surface of the AlGaN layer 107 on which the gate electrode 104 and the like are formed are, for example, the A plane or the M plane, and are parallel to the C axis. That is, the C axis is included in the plane. Thereby, since carriers generated by polarization in the AlGaN / GaN heterojunction are reduced, the sheet carrier of the AlGaN / GaN heterojunction can be lowered. That is, the GaN-based material originally has a large spontaneous polarization in the C-axis direction, and a large polarization due to the piezo effect is generated by expanding and contracting in the C-axis direction. Although it is accumulated, it can be avoided if the GaN-based material is configured to include the C axis in the plane. The plane orientation of the GaN layer 106 and the AlGaN layer 107 is set by changing the plane orientation of the single crystal substrate 105, for example.

ここで、ゲート電極１０４の長手方向と平行なチャネル領域１０１ａの長手方向（図１におけるＢ方向）は、ＧａＮ層１０６及びＡｌＧａＮ層１０７におけるＣ軸方向と平行であり、チャネル領域１０１ａにはピエゾ電荷がほとんど発生しない。これは、半導体層１０１表面にゲート電極１０４を形成することにより、ゲート電極１０４の長手方向と垂直な向きのストレスが発生することに起因する。すなわち、半導体層１０１が対称性６ｍｍの六方晶系結晶から構成され、チャネル領域１０１ａに加えられるストレスの向き、つまり応力の向きがＧａＮ層１０６及びＡｌＧａＮ層１０７におけるＣ軸方向と垂直である場合には、ピエゾ電荷の発生が抑えられることに起因する。 Here, the longitudinal direction of the channel region 101a (the B direction in FIG. 1) parallel to the longitudinal direction of the gate electrode 104 is parallel to the C-axis direction of the GaN layer 106 and the AlGaN layer 107, and the channel region 101a has a piezoelectric charge. Hardly occurs. This is because stress is generated in a direction perpendicular to the longitudinal direction of the gate electrode 104 by forming the gate electrode 104 on the surface of the semiconductor layer 101. That is, when the semiconductor layer 101 is composed of a hexagonal crystal having a symmetry of 6 mm and the direction of stress applied to the channel region 101a, that is, the direction of stress is perpendicular to the C-axis direction in the GaN layer 106 and the AlGaN layer 107. This is because the generation of piezoelectric charges is suppressed.

以下で、Ｃ軸方向に対するストレスの向きに依存してピエゾ電荷の発生量が異なることについて、その原理を詳述する。 In the following, the principle of the fact that the amount of piezo-electric charge generated varies depending on the direction of stress relative to the C-axis direction will be described in detail.

一般に、ピエゾ電荷の発生量は、結晶に加えられるストレスと、物質の弾性定数マトリクス及び圧電定数マトリクスとに基づいて導出される。よって、六方晶系結晶に生じるピエゾ電荷の発生量は、弾性定数マトリクスと圧電定数マトリクスとによって決定付けられることになる。六方晶系結晶の中で特に６ｍｍという対称性を有する結晶の弾性定数マトリクス及び圧電定数マトリクスは、それぞれ以下の（１）、（２）のように表現される。 In general, the amount of piezoelectric charge generated is derived based on the stress applied to the crystal and the elastic constant matrix and piezoelectric constant matrix of the substance. Therefore, the amount of piezoelectric charges generated in the hexagonal crystal is determined by the elastic constant matrix and the piezoelectric constant matrix. Among the hexagonal crystals, an elastic constant matrix and a piezoelectric constant matrix of a crystal having symmetry of 6 mm in particular are expressed as (1) and (2) below, respectively.

・弾性定数マトリクス

・圧電定数マトリクス

・ Elastic constant matrix

Piezoelectric constant matrix

なお、これらの定数は、図２に示されるような直交座標系に六方晶系結晶を配置した場合の定数である。次に、この定数をＺ軸に対して回転させるという座標変換を、変換行列〔ａ〕及び〔Ｍ〕を用いて行うと、その対称性ゆえ（１）式及び（２）式はそれぞれ次の（３）式及び（４）式のようになる。

〔Ｃ’〕＝〔Ｍ〕〔Ｃ〕〔Ｍ〕T＝〔Ｃ〕・・・（３）
〔ｅ’〕＝〔ａ〕〔ｅ〕〔Ｍ〕T＝〔ｅ〕・・・（４） These constants are constants when hexagonal crystals are arranged in an orthogonal coordinate system as shown in FIG. Next, when coordinate transformation of rotating this constant with respect to the Z axis is performed using the transformation matrices [a] and [M], the equations (1) and (2) are respectively expressed by It becomes like (3) Formula and (4) Formula.

[C '] = [M] [C] [M] T = [C] (3)
[E '] = [a] [e] [M] T = [e] (4)

ここで、

here,

つまり、Ｚ軸回りの座標変換では、任意の回転角度に対して、弾性定数マトリクス及び圧電定数マトリクスは、回転前と同一となる。この計算結果は、ＸＹ面内に含まれる任意の軸に対して座標変換をおこなった弾性定数マトリクス及び圧電定数マトリクスは、同一になることを示している。このとき、Ｙ軸回りに９０°回転させた六方晶系結晶の弾性定数マトリクス及び圧電定数マトリクスがＡ面やＭ面のマトリクスとなる。以上述べたことにより、弾性定数マトリクス及び圧電定数マトリクスは、Ａ面及びＭ面で等しいことがわかる。すなわち、Ｃ軸を面内に含む面であれば、弾性定数マトリクス及び圧電定数マトリクスは等しいことがわかる。 That is, in the coordinate transformation around the Z axis, the elastic constant matrix and the piezoelectric constant matrix are the same as before rotation for an arbitrary rotation angle. This calculation result indicates that the elastic constant matrix and the piezoelectric constant matrix that have undergone coordinate transformation with respect to an arbitrary axis included in the XY plane are the same. At this time, the elastic constant matrix and the piezoelectric constant matrix of the hexagonal crystal rotated by 90 ° around the Y-axis become the A-plane or M-plane matrix. As described above, it can be seen that the elastic constant matrix and the piezoelectric constant matrix are the same for the A plane and the M plane. That is, it can be seen that the elastic constant matrix and the piezoelectric constant matrix are equal if the plane includes the C axis in the plane.

次に、活性領域にストレスが加えられた場合に活性領域で発生するピエゾ電荷を、Ａ面あるいはＭ面のマトリクスを用いて有限要素法により計算した。 Next, the piezo charge generated in the active region when stress is applied to the active region was calculated by a finite element method using a matrix of A plane or M plane.

図３（ａ）、図４（ａ）はＦＥＴの拡大斜視図（活性領域近辺の斜視図）であり、図３（ｂ）は図３（ａ）のＡ−Ａ’線におけるピエゾ電荷密度の計算結果を示す図であり、図４（ｂ）は図４（ａ）のＡ−Ａ’線におけるピエゾ電荷密度の計算結果を示す図である。なお、図３は活性領域の長手方向が活性領域におけるＣ軸方向と平行な場合のピエゾ電荷密度の計算結果を示す図であり、図４は活性領域の長手方向が活性領域におけるＣ軸方向と垂直な場合のピエゾ電荷密度の計算結果を示す図である。 3A and 4A are enlarged perspective views of the FET (perspective view in the vicinity of the active region), and FIG. 3B is a graph showing the piezoelectric charge density along the line AA ′ in FIG. FIG. 4B is a diagram showing the calculation result, and FIG. 4B is a diagram showing the calculation result of the piezoelectric charge density along the line AA ′ in FIG. FIG. 3 is a diagram showing the calculation result of the piezoelectric charge density when the longitudinal direction of the active region is parallel to the C-axis direction in the active region, and FIG. 4 shows the longitudinal direction of the active region as the C-axis direction in the active region. It is a figure which shows the calculation result of the piezoelectric charge density in the case of perpendicular | vertical.

図３に示されるように、ゲート電極１３１の形成により活性領域１３０に加えられるストレスの向きが活性領域１３０におけるＣ軸方向と直交する場合には、発生するピエゾ電荷は非常に小さく、ほとんどゼロに近いことがわかる。つまり、活性領域の長手方向と活性領域におけるＣ軸方向とが平行である場合には、ピエゾ電荷の影響が小さくなることがわかる。また、図４に示されるように、ゲート電極１３１の形成により活性領域１３０に加えられるストレスの向きが活性領域１３０におけるＣ軸方向と平行な場合には、ゲート電極側部の下方に位置する活性領域に、正負のピエゾ電荷が局在するように発生していることがわかる。つまり、活性領域の長手方向と活性領域におけるＣ軸方向とが直交する場合には、ピエゾ電荷が局所的に発生することがわかる。 As shown in FIG. 3, when the direction of stress applied to the active region 130 by the formation of the gate electrode 131 is orthogonal to the C-axis direction in the active region 130, the generated piezoelectric charge is very small and almost zero. You can see that they are close. That is, when the longitudinal direction of the active region and the C-axis direction in the active region are parallel, it can be seen that the influence of piezoelectric charges is reduced. Also, as shown in FIG. 4, when the direction of stress applied to the active region 130 by the formation of the gate electrode 131 is parallel to the C-axis direction in the active region 130, the active located below the side of the gate electrode It can be seen that positive and negative piezoelectric charges are generated in the region. That is, it can be seen that when the longitudinal direction of the active region and the C-axis direction in the active region are orthogonal to each other, piezoelectric charges are locally generated.

以上のように、本実施の形態のＦＥＴによれば、ＦＥＴは対称性６ｍｍの六方晶系結晶から構成されるＡｌＧａＮ／ＧａＮヘテロ接合を用い、ＡｌＧａＮ／ＧａＮヘテロ接合を構成するＧａＮ層１０６及びＡｌＧａＮ層１０７はＧａＮ層１０６及びＡｌＧａＮ層１０７のＣ軸を面内に含む。よって、従来のＡｌＧａＮ／ＧａＮヘテロ接合を用いたＦＥＴのように高濃度のシートキャリアがヘテロ界面に蓄積されないので、キャリア密度の精密な制御が可能なＦＥＴを実現することができる。すなわち、ピンチオフ電圧の精密な制御が可能なノーマリーオフ型のＦＥＴを実現することができる。また、ＦＥＴはＡｌＧａＮ／ＧａＮヘテロ接合を用いるので、その材料特性により飽和電流が高い超高耐圧のＦＥＴを実現することができる。 As described above, according to the FET of the present embodiment, the FET uses an AlGaN / GaN heterojunction composed of a hexagonal crystal having a symmetry of 6 mm, and the GaN layer 106 and the AlGaN constituting the AlGaN / GaN heterojunction. The layer 107 includes the C axis of the GaN layer 106 and the AlGaN layer 107 in the plane. Therefore, since a high-concentration sheet carrier is not accumulated at the heterointerface unlike a conventional FET using an AlGaN / GaN heterojunction, an FET capable of precisely controlling the carrier density can be realized. That is, a normally-off type FET capable of precise control of the pinch-off voltage can be realized. Further, since the FET uses an AlGaN / GaN heterojunction, it is possible to realize an ultrahigh withstand voltage FET having a high saturation current due to its material characteristics.

また、本実施の形態のＦＥＴによれば、半導体層１０１は対称性６ｍｍの六方晶系結晶から構成され、半導体層１０１内のチャネル領域１０１ａの長手方向は、六方晶系結晶におけるＣ軸方向と平行である。よって、ゲート電極１０４を形成することによるチャネル領域でのピエゾ電荷の発生を抑えることができるので、キャリア密度の更に精密な制御が可能なＦＥＴを実現することができる。 Further, according to the FET of the present embodiment, the semiconductor layer 101 is composed of a hexagonal crystal having a symmetry of 6 mm, and the longitudinal direction of the channel region 101a in the semiconductor layer 101 is the C-axis direction in the hexagonal crystal. Parallel. Accordingly, since the generation of piezoelectric charges in the channel region due to the formation of the gate electrode 104 can be suppressed, an FET capable of controlling the carrier density more precisely can be realized.

なお、ＡｌＧａＮ層１０７あるいはＧａＮ層１０６は、その主面がＡ面あるいはＭ面より０．１から１０°傾いた構造を有していてもよい。これにより、ＡｌＧａＮ層及びＧａＮ層の形成に際しての結晶成長時に高品質な結晶が得られるため、ピエゾ電荷抑制の効果を更に高めることができる。 The AlGaN layer 107 or the GaN layer 106 may have a structure in which the main surface is inclined by 0.1 to 10 ° from the A plane or the M plane. As a result, a high quality crystal can be obtained during crystal growth during the formation of the AlGaN layer and the GaN layer, so that the effect of suppressing the piezoelectric charge can be further enhanced.

また、半導体層１０１内のチャネル領域１０１ａの長手方向は、ＧａＮ層１０６及びＡｌＧａＮ層１０７におけるＣ軸方向と平行であるとした。しかし、チャネル領域１０１ａに加えられるストレスの大きさが１０⁸（ｄｙｎ／ｃｍ²）以下であれば、局所的なピエゾ電荷の発生を抑えることができるので、チャネル領域１０１ａの長手方向は、ＧａＮ層１０６及びＡｌＧａＮ層１０７におけるＣ軸方向と垂直であってもよい。 In addition, the longitudinal direction of the channel region 101 a in the semiconductor layer 101 is assumed to be parallel to the C-axis direction in the GaN layer 106 and the AlGaN layer 107. However, if the magnitude of the stress applied to the channel region 101a is 10 ⁸ (dyn / cm ² ) or less, the generation of local piezoelectric charges can be suppressed. 106 and the AlGaN layer 107 may be perpendicular to the C-axis direction.

（第２の実施の形態）
図５（ａ）は第２の実施の形態のＦＥＴの斜視図であり、図５（ｂ）は同ＦＥＴの断面図（図５（ａ）のＡ−Ａ’線における断面図）である。なお、図５（ａ）はウエハにおける１つのＦＥＴが形成された部分を模式的に示すものである。また、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。 (Second Embodiment)
FIG. 5A is a perspective view of the FET of the second embodiment, and FIG. 5B is a cross-sectional view of the FET (cross-sectional view taken along the line AA ′ in FIG. 5A). FIG. 5 (a) schematically shows a portion of the wafer where one FET is formed. The same elements as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted here.

本実施の形態のＦＥＴは、長手方向が六方晶系結晶におけるＣ軸方向と垂直な活性領域を有するという点で第１の実施の形態のＦＥＴとは異なり、単結晶基板１０５と、対称性６ｍｍの六方晶系結晶から構成され、エピタキシャル成長法により単結晶基板１０５の主面上に形成された半導体層１２１と、半導体層１２１の主面上に形成されたソース電極１０２、ドレイン電極１０３及びゲート電極１０４とから構成される。 The FET of the present embodiment is different from the FET of the first embodiment in that the longitudinal direction has an active region perpendicular to the C-axis direction in a hexagonal crystal, and the symmetry is 6 mm. A semiconductor layer 121 formed on the main surface of the single crystal substrate 105 by an epitaxial growth method, and a source electrode 102, a drain electrode 103, and a gate electrode formed on the main surface of the semiconductor layer 121. 104.

半導体層１２１は、ゲート電極１０４下方において活性領域としてのチャネル領域１２１ａを有し、ＧａＮ層１０６及びＡｌＧａＮ層１０７から構成される。このとき、ＡｌＧａＮ層１０７が形成されたＧａＮ層１０６の主面及びゲート電極１０４等が形成されたＡｌＧａＮ層１０７の主面は、それぞれＧａＮ層１０６及びＡｌＧａＮ層１０７のＣ軸を面内に含む。これにより、ＡｌＧａＮ／ＧａＮヘテロ接合において分極により発生するキャリアが少なくなるので、ＡｌＧａＮ／ＧａＮヘテロ接合のシートキャリアを低くすることができる。なお、ＧａＮ層１０６及びＡｌＧａＮ層１０７の面方位の設定は、例えば単結晶基板１０５の面方位を変化させることによりおこなわれる。 The semiconductor layer 121 has a channel region 121a as an active region below the gate electrode 104, and includes a GaN layer 106 and an AlGaN layer 107. At this time, the main surface of the GaN layer 106 on which the AlGaN layer 107 is formed and the main surface of the AlGaN layer 107 on which the gate electrode 104 and the like are formed include the C-axis of the GaN layer 106 and the AlGaN layer 107, respectively. Thereby, since carriers generated by polarization in the AlGaN / GaN heterojunction are reduced, the sheet carrier of the AlGaN / GaN heterojunction can be lowered. The plane orientation of the GaN layer 106 and the AlGaN layer 107 is set by changing the plane orientation of the single crystal substrate 105, for example.

ここで、チャネル領域１２１ａの長手方向（図５におけるＤ方向）はＧａＮ層１０６及びＡｌＧａＮ層１０７におけるＣ軸方向と垂直であり、チャネル領域１２１ａに加えられるストレスの大きさが１０⁸（ｄｙｎ／ｃｍ²）以上である場合、ゲート電極１０４の側部の下方に位置するチャネル領域１２１ａには、それぞれ正負のピエゾ電荷が局在するように発生する。これは、ゲート電極１０４の長手方向と垂直な向きのストレスが発生することに起因する。すなわち、チャネル領域１２１ａに加えられるストレスの向きがＧａＮ層１０６及びＡｌＧａＮ層１０７におけるＣ軸方向と平行である場合には、局所的にピエゾ電荷が発生することに起因する。従って、チャネル領域１２１ａに加えられるストレスの大きさが１０⁸（ｄｙｎ／ｃｍ²）以下になるように設定される。アンドープＧａＮの残留キャリア濃度は１０¹⁶ｃｍ^-3オーダであるので、１０¹⁷ｃｍ^-3以下の電荷密度はデバイス特性に影響を与えない。そうすると、この１０⁸（ｄｙｎ／ｃｍ²）以下というストレスは、図８に示したように、ストレスの膜厚依存性が小さくなるストレス、つまり例えば２０００ｎｍ以下という膜厚（窒化物半導体層上にゲート電極を覆うように形成された絶縁膜の膜厚）で１０¹⁷ｃｍ^-3以下というデバイス特性に影響を与えない量のピエゾ電荷しか発生しないストレスとなる。このとき、局所的に発生したピエゾ電荷により発生する電界（ピエゾ電界）の方向は、ドレイン電極１０３からソース電極１０２に向かう方向と一致する。 Here, the longitudinal direction (D direction in FIG. 5) of the channel region 121a is perpendicular to the C-axis direction in the GaN layer 106 and the AlGaN layer 107, and the magnitude of stress applied to the channel region 121a is 10 ⁸ (dyn / cm ² ) In the above case, positive and negative piezoelectric charges are generated in the channel region 121a located below the side portion of the gate electrode 104 so as to be localized. This is due to the occurrence of stress in the direction perpendicular to the longitudinal direction of the gate electrode 104. That is, when the direction of the stress applied to the channel region 121a is parallel to the C-axis direction in the GaN layer 106 and the AlGaN layer 107, this is due to the local generation of piezoelectric charges. Accordingly, the magnitude of the stress applied to the channel region 121a is set to be 10 ⁸ (dyn / cm ² ) or less. Since the residual carrier concentration of undoped GaN is on the order of 10 ¹⁶ cm ⁻³ , a charge density of 10 ¹⁷ cm ⁻³ or less does not affect the device characteristics. Then, as shown in FIG. 8, the stress of 10 ⁸ (dyn / cm ² ) or less is a stress that reduces the film thickness dependency of the stress, that is, a film thickness of 2000 nm or less (gate on the nitride semiconductor layer). The film thickness of the insulating film formed so as to cover the electrodes is 10 ¹⁷ cm ⁻³ or less, which is a stress that generates only an amount of piezoelectric charge that does not affect the device characteristics. At this time, the direction of the electric field (piezoelectric field) generated by the locally generated piezoelectric charge coincides with the direction from the drain electrode 103 toward the source electrode 102.

以上のように、本実施の形態のＦＥＴによれば、第１の実施の形態と同様の理由により、キャリア密度の精密な制御が可能なＦＥＴを実現することができる。すなわち、ピンチオフ電圧の精密な制御が可能なノーマリーオフ型のＦＥＴを実現することができる。また、飽和電流が高い超高耐圧のＦＥＴを実現することができる。 As described above, according to the FET of this embodiment, an FET capable of precise control of carrier density can be realized for the same reason as in the first embodiment. That is, a normally-off type FET capable of precise control of the pinch-off voltage can be realized. In addition, it is possible to realize an ultra-high withstand voltage FET having a high saturation current.

また、本実施の形態のＦＥＴによれば、半導体層１２１は対称性６ｍｍの六方晶系結晶から構成され、半導体層１２１内のチャネル領域１２１ａの長手方向は、六方晶系結晶におけるＣ軸方向と垂直であり、チャネル領域１２１ａに加えられるストレスの大きさは１０⁸（ｄｙｎ／ｃｍ²）以下である。よって、ゲート電極近傍のチャネル領域において、局所的にピエゾ電荷が発生するのを抑えることができるので、キャリア密度の更に精密な制御が可能なＦＥＴを実現することができる。すなわち、ピンチオフ電圧の更に精密な制御が可能なノーマリーオフ型のＦＥＴを実現することができる。 Further, according to the FET of the present embodiment, the semiconductor layer 121 is composed of a hexagonal crystal having a symmetry of 6 mm, and the longitudinal direction of the channel region 121a in the semiconductor layer 121 is the C-axis direction in the hexagonal crystal. It is vertical and the magnitude of stress applied to the channel region 121a is 10 ⁸ (dyn / cm ² ) or less. Therefore, local generation of piezoelectric charges can be suppressed in the channel region in the vicinity of the gate electrode, and an FET capable of more precise control of carrier density can be realized. That is, a normally-off type FET capable of more precise control of the pinch-off voltage can be realized.

（第３の実施の形態）
図６は第３の実施の形態の半導体レーザ素子の構造を示す斜視図である。 (Third embodiment)
FIG. 6 is a perspective view showing the structure of the semiconductor laser device of the third embodiment.

本実施の形態の半導体レーザ素子は、（１１−２０）面を主面としたｎ型ＧａＮ基板１４６と、対称性６ｍｍの六方晶系結晶のＩｎ(ｘ)Ａｌ(ｙ)Ｇａ(ｚ)Ｎ（１−ｘ−ｙ−ｚ)（０≦ｘ、ｙ、ｚ≦１かつｘ＋ｙ＋ｚ≦１かつｘ、ｙ、ｚは同時に０ではない)から構成され、エピタキシャル成長法によりｎ型ＧａＮ基板１４６の主面上に形成された半導体層１４１と、ｎ型ＧａＮ基板１４６の裏面に形成され、例えばＴｉ／Ａｕ等から構成されるｎ型電極１４７と、半導体層１４１の主面上に形成され、例えばＮｉ／Ｐｔ／Ａｕ多層構造を有するｐ型電極１４８とから構成される。なお、半導体レーザ素子１個の基板面内サイズは、５００μｍ×３００μｍ（リッジ方向が５００μｍ）である。 The semiconductor laser device of the present embodiment includes an n-type GaN substrate 146 having a (11-20) plane as a main surface, and a hexagonal crystal In (x) Al (y) Ga (z) N having a symmetry of 6 mm. (1-xyz) (0 ≦ x, y, z ≦ 1, and x + y + z ≦ 1, and x, y, and z are not 0 at the same time), and the main surface of the n-type GaN substrate 146 by epitaxial growth The semiconductor layer 141 formed thereon and the back surface of the n-type GaN substrate 146 are formed on the main surface of the n-type electrode 147 made of, for example, Ti / Au and the semiconductor layer 141. And a p-type electrode 148 having a Pt / Au multilayer structure. The in-plane size of one semiconductor laser element is 500 μm × 300 μm (ridge direction is 500 μm).

半導体層１４１は、ｎ型ＧａＮ基板１４６の主面上に、ＳｉドープのＡｌ_0.07Ｇａ_0.93Ｎ（膜厚１μｍ）よりなるｎ型クラッド層１４２と、多重量子井戸構造よりなる活性層１４３と、ＭｇドープのＡｌ_0.07Ｇａ_0.93Ｎ（膜厚０．５μｍ）よりなるｐ型クラッド層１４４と、ＭｇドープのＧａＮ（膜厚５０ｎｍ）よりなるｐ型コンタクト層１４５とが順次形成されてなり、ｐ型コンタクト層１４５及びｐ型クラッド層１４４の一部が除去されて活性領域としてのストライプ状のリッジ部１４９が形成されたリッジストライプ構造（ストライプ幅１．５μｍ）を有している。このとき、リッジ部１４９を形成するｐ型クラッド層１４４の厚さは２００ｎｍであり、リッジ部１４９の側面およびｐ型クラッド層１４４の表面には、図示しないが厚さ２００ｎｍのＳｉＯ₂よりなる絶縁膜が形成されている。また、活性層１４３が形成されたｎ型クラッド層１４２の主面と、ｐ型クラッド層１４４が形成された活性層１４３の主面と、ｐ型コンタクト層１４５が形成されたｐ型クラッド層１４４の主面と、ｐ型電極１４８が形成されたｐ型コンタクト層１４５の主面とは、面内に六方晶系結晶のＣ軸を含む。これにより、ＡｌＧａＮ／ＧａＮヘテロ接合において分極により発生するキャリアを少なくすることができるので、ＡｌＧａＮ／ＧａＮヘテロ接合のシートキャリアを低くすることができる。なお、ｎ型クラッド層１４２、活性層１４３、ｐ型クラッド層１４４及びｐ型コンタクト層１４５の面方位の設定は、例えばｎ型ＧａＮ基板１４６の面方位を変化させることによりおこなわれる。ｎ型ＧａＮ基板１４６、ｎ型クラッド層１４２、活性層１４３、ｐ型クラッド層１４４及びｐ型コンタクト層１４５の組成等の具体的な構成については、以下の表１に示す。 The semiconductor layer 141 includes an n-type clad layer 142 made of Si-doped Al _0.07 Ga _0.93 N (film thickness 1 μm), an active layer 143 made of a multiple quantum well structure, an Mg layer on the main surface of the n-type GaN substrate 146, and Mg A p-type contact layer 145 made of Mg-doped GaN (thickness 50 nm) and a p-type contact layer 145 made of doped Al _0.07 Ga _0.93 N (thickness 0.5 μm) are sequentially formed. The layer 145 and the p-type cladding layer 144 are partly removed to form a stripe-shaped ridge portion 149 as an active region (stripe width 1.5 μm). At this time, the thickness of the p-type cladding layer 144 forming the ridge portion 149 is 200 nm, and the side surface of the ridge portion 149 and the surface of the p-type cladding layer 144 are not shown but are made of insulating material made of SiO ₂ having a thickness of 200 nm. A film is formed. Further, the main surface of the n-type cladding layer 142 in which the active layer 143 is formed, the main surface of the active layer 143 in which the p-type cladding layer 144 is formed, and the p-type cladding layer 144 in which the p-type contact layer 145 is formed. And the main surface of the p-type contact layer 145 on which the p-type electrode 148 is formed include the hexagonal crystal C-axis in the plane. Thereby, since the carrier generated by polarization in the AlGaN / GaN heterojunction can be reduced, the sheet carrier of the AlGaN / GaN heterojunction can be lowered. The plane orientation of the n-type cladding layer 142, the active layer 143, the p-type cladding layer 144, and the p-type contact layer 145 is set by changing the plane orientation of the n-type GaN substrate 146, for example. Specific configurations of the n-type GaN substrate 146, the n-type cladding layer 142, the active layer 143, the p-type cladding layer 144, and the p-type contact layer 145 are shown in Table 1 below.

ここで、リッジ部１４９は、例えば５００μｍのリッジ長さと１．５μｍのリッジ幅とを有し、リッジ部１４９のストライプ方向、つまりリッジ部１４９の長手方向（図６におけるＥ方向）は、ｐ型クラッド層１４４及びｐ型コンタクト層１４５におけるＣ軸方向（＜０００１＞）と平行であり、リッジ部１４９にはピエゾ電荷がほとんど発生しない。これは、半導体層１４１の主面上にｐ型電極１４８を形成することにより、リッジ部１４９の長手方向と垂直な向きのストレスが発生することに起因する。すなわち、半導体層１４１が対称性６ｍｍの六方晶系結晶から構成され、リッジ部１４９に加えられるストレスの向きがｐ型クラッド層１４４及びｐ型コンタクト層１４５におけるＣ軸方向と垂直である場合には、ピエゾ電荷の発生が抑えられることに起因する。 Here, the ridge portion 149 has, for example, a ridge length of 500 μm and a ridge width of 1.5 μm, and the stripe direction of the ridge portion 149, that is, the longitudinal direction of the ridge portion 149 (E direction in FIG. 6) is p-type. The clad layer 144 and the p-type contact layer 145 are parallel to the C-axis direction (<0001>), and almost no piezoelectric charge is generated in the ridge portion 149. This is because the formation of the p-type electrode 148 on the main surface of the semiconductor layer 141 causes stress in the direction perpendicular to the longitudinal direction of the ridge portion 149. That is, when the semiconductor layer 141 is composed of a hexagonal crystal having a symmetry of 6 mm and the direction of stress applied to the ridge portion 149 is perpendicular to the C-axis direction in the p-type cladding layer 144 and the p-type contact layer 145 This is because the generation of piezoelectric charges is suppressed.

以下で、上記構造を有する半導体レーザ素子（以下、サンプルＡという）の電気的な特性を述べる。レーザ素子の発振波長は４０５ｎｍである。 The electrical characteristics of the semiconductor laser device having the above structure (hereinafter referred to as sample A) will be described below. The oscillation wavelength of the laser element is 405 nm.

図７は、電流―電圧特性（Ｉ−Ｖ特性）を示す図である。なお、比較のため、ｎ型ＧａＮ基板のＣ面（（０００１）面）上に、長手方向がｐ型クラッド層及びｐ型コンタクト層におけるＣ軸方向と平行でないリッジ部を有する半導体層が形成された従来の半導体レーザ素子（層構造、ストライプ幅はサンプルＡと同じ。以下、サンプルＢという。）の電流―電圧特性も併せて示す。 FIG. 7 is a diagram showing current-voltage characteristics (IV characteristics). For comparison, a semiconductor layer having a ridge portion whose longitudinal direction is not parallel to the C-axis direction of the p-type cladding layer and the p-type contact layer is formed on the C-plane ((0001) plane) of the n-type GaN substrate. The current-voltage characteristics of the conventional semiconductor laser element (layer structure and stripe width are the same as those of Sample A. Hereinafter, referred to as Sample B) are also shown.

図７に示される結果より、サンプルＡはサンプルＢよりも閾値電圧及び閾値電流が小さいことがわかる。この閾値電圧及び閾値電流が小さい理由は、以下のように考えられる。すなわち、サンプルＡについては、ＡｌＧａＮ／ＧａＮヘテロ接合を構成する層の主面がＣ軸を面内に含むので、ヘテロ界面に極めて高密度のシートキャリアが蓄積されず、ｐ型電極より注入される正孔がヘテロ界面において余分なｎ型キャリアと再結合することがなくなる。また同時に、サンプルＡについては、リッジ部の長手方向がｐ型クラッド層及びｐ型コンタクト層におけるＣ軸方向と平行であるので、リッジ部にストレスによる余分なｎ型キャリアが発生しなくなり、ｐ型電極より注入される正孔がリッジ部において余分なｎ型キャリアと再結合することがなくなる。一方、サンプルＢについては、ＡｌＧａＮ／ＧａＮヘテロ接合を構成する層の主面がＣ面であり、リッジ部の長手方向がｐ型クラッド層及びｐ型コンタクト層におけるＣ軸方向と平行でないので、ヘテロ界面に極めて高密度のシートキャリアが蓄積され、かつリッジ部にストレスによる余分なｎ型キャリアが発生し、ｐ型電極より注入される正孔がヘテロ界面及びリッジ部において余分なｎ型キャリアと再結合することになる。よって、サンプルＡはサンプルＢと比較して、余分なｎ型キャリアと再結合することがなくなる分、閾値電圧及び閾値電流が小さくなるのである。 From the results shown in FIG. 7, it can be seen that sample A has a smaller threshold voltage and threshold current than sample B. The reason why the threshold voltage and the threshold current are small is considered as follows. That is, for sample A, the main surface of the layer constituting the AlGaN / GaN heterojunction includes the C axis in the plane, so that a very high density sheet carrier is not accumulated at the heterointerface and is injected from the p-type electrode. Holes are not recombined with excess n-type carriers at the heterointerface. At the same time, for sample A, since the longitudinal direction of the ridge portion is parallel to the C-axis direction of the p-type cladding layer and the p-type contact layer, no extra n-type carriers due to stress are generated in the ridge portion, and p-type Holes injected from the electrodes do not recombine with excess n-type carriers in the ridge portion. On the other hand, for sample B, the main surface of the layer constituting the AlGaN / GaN heterojunction is the C plane, and the longitudinal direction of the ridge portion is not parallel to the C-axis direction of the p-type cladding layer and the p-type contact layer. Extremely high-density sheet carriers are accumulated at the interface, and excess n-type carriers are generated due to stress in the ridge portion, and holes injected from the p-type electrode are regenerated with the excess n-type carrier at the heterointerface and ridge portion. Will be combined. Therefore, the threshold voltage and the threshold current of sample A are smaller than that of sample B, because the recombination with extra n-type carriers is eliminated.

以上のように、本実施の形態の半導体レーザ素子によれば、半導体レーザ素子は対称性６ｍｍの六方晶系結晶から構成されるＡｌＧａＮ／ＧａＮヘテロ接合を用い、ＡｌＧａＮ／ＧａＮヘテロ接合を構成する層の主面はＣ軸を面内に含む。よって、従来のＡｌＧａＮ／ＧａＮヘテロ接合を用いた半導体レーザ素子のように高濃度のシートキャリアがヘテロ界面に蓄積されないので、キャリア密度の精密な制御が可能な半導体レーザ素子を実現することができる。すなわち、低閾値電圧かつ低閾値電流の半導体レーザ素子を実現することができる。 As described above, according to the semiconductor laser device of the present embodiment, the semiconductor laser device uses an AlGaN / GaN heterojunction composed of a hexagonal crystal having a symmetry of 6 mm, and the layers constituting the AlGaN / GaN heterojunction. The principal surface includes the C axis in the plane. Therefore, unlike the conventional semiconductor laser element using an AlGaN / GaN heterojunction, a high-concentration sheet carrier is not accumulated at the heterointerface, so that a semiconductor laser element capable of precisely controlling the carrier density can be realized. That is, a semiconductor laser device having a low threshold voltage and a low threshold current can be realized.

また、本実施の形態の半導体レーザ素子によれば、半導体層１４１は対称性６ｍｍの六方晶系結晶から構成され、リッジ部１４９の長手方向は、六方晶系結晶のＣ軸と平行である。よって、リッジ部１４９でのストレスによるピエゾ電荷の発生を抑えることができるので、キャリア密度の更に精密な制御が可能な半導体レーザ素子を実現することができる。 Further, according to the semiconductor laser element of the present embodiment, the semiconductor layer 141 is composed of a hexagonal crystal having a symmetry of 6 mm, and the longitudinal direction of the ridge portion 149 is parallel to the C axis of the hexagonal crystal. Therefore, since the generation of piezoelectric charges due to stress in the ridge portion 149 can be suppressed, a semiconductor laser device capable of more precise control of the carrier density can be realized.

なお、ｎ型クラッド層１４２、活性層１４３、ｐ型クラッド層１４４及びｐ型コンタクト層１４５は、その主面がＡ面あるいはＭ面より０．１から１０°傾いた構造を有していてもよい。これにより、半導体層形成に際しての結晶成長時に高品質な結晶が得られるため、ピエゾ電荷抑制の効果を更に高めることができる。 Note that the n-type cladding layer 142, the active layer 143, the p-type cladding layer 144, and the p-type contact layer 145 may have a structure in which the principal surface is inclined by 0.1 to 10 ° from the A plane or the M plane. Good. Thereby, a high quality crystal can be obtained during crystal growth during the formation of the semiconductor layer, so that the effect of suppressing the piezoelectric charge can be further enhanced.

また、半導体層１４１が形成される単結晶基板としてｎ型ＧａＮ基板１４６を例示したが、これに限られず、例えばＲ面を主面としたサファイア基板あるいは（１１−２０）面を主面としたＳｉＣ基板等であってもよい。 Further, the n-type GaN substrate 146 is exemplified as the single crystal substrate on which the semiconductor layer 141 is formed. However, the present invention is not limited to this. For example, a sapphire substrate having an R surface as a main surface or a (11-20) surface as a main surface. A SiC substrate etc. may be sufficient.

以上、本発明に係る半導体装置について実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではなく、本発明の範囲を逸脱することなく種々の変形または修正が可能であることはいうまでもない。 The semiconductor device according to the present invention has been described above based on the embodiment. However, the present invention is not limited to this embodiment, and various changes and modifications can be made without departing from the scope of the present invention. It goes without saying that it is possible.

例えば、上記実施の形態では、半導体装置として電界効果型トランジスタを例示したが、これに限られない。すなわち、半導体装置は、ショットキーバリアダイオード、バイポーラ型トランジスタをはじめ、ＬＥＤやレーザに代表される光デバイスであってもよく、同様の効果が得られる。なお、半導体装置がバイポーラ型トランジスタである場合には、活性領域はベースとなる。 For example, in the above embodiment, the field effect transistor is exemplified as the semiconductor device, but the present invention is not limited to this. That is, the semiconductor device may be an optical device typified by an LED or a laser, including a Schottky barrier diode and a bipolar transistor, and the same effect can be obtained. In the case where the semiconductor device is a bipolar transistor, the active region is a base.

本発明は、半導体装置に利用でき、特に電気自動車あるいは家電機器に用いられるインバーターに代表される電源スイッチング用の窒化物系トランジスタ、及び青色・白色ＬＥＤあるいはレーザをはじめとする窒化物系光発光素子等に利用することができる。 INDUSTRIAL APPLICABILITY The present invention can be used for semiconductor devices, and in particular, nitride-based transistors for power switching represented by inverters used in electric vehicles or home appliances, and nitride-based light-emitting elements such as blue / white LEDs or lasers Etc. can be used.

（ａ）本発明の第１の実施の形態のＦＥＴの構造を示す斜視図である。（ｂ）同実施の形態のＦＥＴの構造を示す断面図（図１（ａ）のＡ−Ａ’線における断面図）である。(A) It is a perspective view which shows the structure of FET of the 1st Embodiment of this invention. (B) It is sectional drawing (sectional drawing in the A-A 'line | wire of Fig.1 (a)) which shows the structure of FET of the embodiment. 材料定数の座標変換方法を説明するための図である。It is a figure for demonstrating the coordinate conversion method of a material constant. （ａ）ＦＥＴの拡大斜視図（活性領域近辺の斜視図）である。（ｂ）図３（ａ）のＡ−Ａ’線におけるピエゾ電荷密度の計算結果を示す図である。(A) It is an expansion perspective view (perspective view of the active region vicinity) of FET. (B) It is a figure which shows the calculation result of the piezoelectric charge density in the A-A 'line | wire of Fig.3 (a). （ａ）ＦＥＴの拡大斜視図（活性領域近辺の斜視図）である。（ｂ）図４（ａ）のＡ−Ａ’線におけるピエゾ電荷密度の計算結果を示す図である。(A) It is an expansion perspective view (perspective view of the active region vicinity) of FET. (B) It is a figure which shows the calculation result of the piezoelectric charge density in the A-A 'line | wire of Fig.4 (a). （ａ）本発明の第２の実施の形態のＦＥＴの構造を示す斜視図である。（ｂ）同実施の形態のＦＥＴの構造を示す断面図（図５（ａ）のＡ−Ａ’線における断面図）である。(A) It is a perspective view which shows the structure of FET of the 2nd Embodiment of this invention. (B) It is sectional drawing (sectional drawing in the A-A 'line of Fig.5 (a)) which shows the structure of FET of the embodiment. 本発明の第３の実施の形態の半導体レーザ素子の構造を示す斜視図である。It is a perspective view which shows the structure of the semiconductor laser element of the 3rd Embodiment of this invention. 半導体レーザ素子の電流―電圧特性（Ｉ−Ｖ特性）を示す図である。It is a figure which shows the electric current-voltage characteristic (IV characteristic) of a semiconductor laser element. 窒化物半導体層に発生するピエゾ電荷のストレス依存性を示す図である。It is a figure which shows the stress dependence of the piezoelectric charge which generate | occur | produces in the nitride semiconductor layer.

Explanation of symbols

１０１、１２１、１４１半導体層
１０１ａ、１２１ａチャネル領域
１０２ソース電極
１０３ドレイン電極
１０４、１３１ゲート電極
１０５単結晶基板
１０６ＧａＮ層
１０７ＡｌＧａＮ層
１３０活性領域
１４２ｎ型クラッド層
１４３活性層
１４４ｐ型クラッド層
１４５ｐ型コンタクト層
１４６ｎ型ＧａＮ基板
１４７ｎ型電極
１４８ p型電極
１４９リッジ部 101, 121, 141 Semiconductor layer 101a, 121a Channel region 102 Source electrode 103 Drain electrode 104, 131 Gate electrode 105 Single crystal substrate 106 GaN layer 107 AlGaN layer 130 Active region 142 N-type cladding layer 143 Active layer 144 P-type cladding layer 145 p-type contact layer 146 n-type GaN substrate 147 n- type electrode 148 p- type electrode 149 Ridge part

Claims

A first semiconductor layer having an active region and composed of a first hexagonal (6 mm) crystal;
A second semiconductor layer made of a second hexagonal (6 mm) crystal having a band gap energy different from that of the first hexagonal (6 mm) crystal formed on the main surface of the first semiconductor layer; Prepared,
A main surface of the first semiconductor layer is parallel to a C axis of the first hexagonal crystal;
A main surface of the second semiconductor layer is parallel to a C axis of the second hexagonal crystal;
The semiconductor device, wherein a longitudinal direction of the active region is parallel to a C axis of the second hexagonal crystal.

The semiconductor device is a semiconductor laser element,
The semiconductor device according to claim 1, wherein the active region is a ridge portion.

The semiconductor device is a field effect transistor,
The semiconductor device according to claim 1, wherein the active region is a channel region.

2. The semiconductor device according to claim 1, wherein a main surface of the first semiconductor layer is inclined by 0.1 ° to 10 ° with respect to an A-plane of the first hexagonal crystal.

2. The semiconductor device according to claim 1, wherein a main surface of the first semiconductor layer is inclined by 0.1 ° to 10 ° with respect to an M plane of the first hexagonal crystal.

The first and second semiconductor layers include In (x) Al (y) Ga (z) N (1-xyz) (0 ≦ x, y, z ≦ 1 and x + y + z ≦ 1 and x The semiconductor device according to claim 1, wherein y, z and z are not simultaneously 0).

The semiconductor device further includes a sapphire substrate,
The semiconductor device according to claim 1, wherein the first semiconductor layer is formed on an R surface of the sapphire substrate.

The semiconductor device further includes an α-SiC substrate,
The semiconductor device according to claim 1, wherein the first semiconductor layer is formed on a (11-20) plane of the α-SiC substrate.

The semiconductor device further includes a GaN substrate,
The semiconductor device according to claim 1, wherein the first semiconductor layer is formed on a (11-20) plane of the GaN substrate.

A first semiconductor layer having an active region and composed of a first hexagonal (6 mm) crystal;
A second semiconductor layer made of a second hexagonal (6 mm) crystal having a band gap energy different from that of the first hexagonal (6 mm) crystal formed on the main surface of the first semiconductor layer; Prepared,
A main surface of the first semiconductor layer is parallel to a C axis of the first hexagonal crystal;
A main surface of the second semiconductor layer is parallel to a C axis of the second hexagonal crystal;
The active region is subjected to stress of 10 ⁸ (dyn / cm ² ) or less in a direction perpendicular to the C axis.

The semiconductor device according to claim 10, wherein a longitudinal direction of the active region is parallel to a C axis of the second hexagonal crystal.

The semiconductor device according to claim 10, wherein a longitudinal direction of the active region is perpendicular to a C axis of the second hexagonal crystal.

The semiconductor device is a field effect transistor,
The semiconductor device according to claim 10, wherein the active region is a channel region.

11. The semiconductor device according to claim 10, wherein a main surface of the first semiconductor layer is inclined by 0.1 ° to 10 ° from an A-plane of the first hexagonal crystal.

11. The semiconductor device according to claim 10, wherein a main surface of the first semiconductor layer is inclined from 0.1 ° to 10 ° from an M-plane of the first hexagonal crystal.

The first and second semiconductor layers include In (x) Al (y) Ga (z) N (1-xyz) (0 ≦ x, y, z ≦ 1 and x + y + z ≦ 1 and x The semiconductor device according to claim 10, wherein y, z, and z are not 0 at the same time.

The semiconductor device further includes a sapphire substrate,
The semiconductor device according to claim 10, wherein the first semiconductor layer is formed on an R surface of the sapphire substrate.

The semiconductor device further includes an α-SiC substrate,
The semiconductor device according to claim 10, wherein the first semiconductor layer is formed on a (11-20) plane of the α-SiC substrate.

The semiconductor device further includes a GaN substrate,
The semiconductor device according to claim 10, wherein the first semiconductor layer is formed on a (11-20) plane of the GaN substrate.