JP4917319B2 - Transistor - Google Patents

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本発明は、電気自動車あるいは家電機器に用いられるインバーターに代表される電源スイッチング用の窒化物系電子デバイス、および、青色・白色LEDあるいはレーザ素子をはじめとする窒化物系光デバイスに関するものである。   The present invention relates to a nitride-based electronic device for power switching represented by an inverter used in an electric vehicle or home appliance, and a nitride-based optical device such as a blue / white LED or a laser element.

近年、窒化物半導体は、高出力デバイスあるいは青色発光デバイス用材料として極めて精力的に研究開発がなされており、特に窒化物半導体を用いた光デバイスは既に市場に供給されるに至っている。   In recent years, nitride semiconductors have been researched and developed very vigorously as materials for high-power devices or blue light-emitting devices, and in particular, optical devices using nitride semiconductors have already been supplied to the market.

電子デバイスとして検討されているのは、AlGaN/GaNヘテロ接合を用いたMODFET(Modulation Doped Field Effect Transistor)である。GaAs系MODFETとの最大の違いは、ショットキー層であるAlGaN層に不純物をドーピングすることなくGaAs系MODFETの10倍ものシートキャリア濃度を実現できる点である。格子不整合によるAlGaN/GaN間のストレスによってAlGaN層にピエゾ効果による分極と、AlGaNが有する自発分極により、AlGaN/GaN界面に2次元電子が蓄積されることが、キャリア発生の機構である。そのため、AlGaN/GaNヘテロ接合を用いたMODFETにおいて、ストレスは非常に重要なパラメータであり、AlGaN/GaN間のストレスと誘起されるシートキャリア濃度との関係は精力的に研究されている。例えば、非特許文献1においては、2次元電子ガスのシートキャリア濃度をストレスから定量的に計算している。   A MODFET (Modulation Doped Field Effect Transistor) using an AlGaN / GaN heterojunction has been studied as an electronic device. The biggest difference from a GaAs MODFET is that a sheet carrier concentration 10 times that of a GaAs MODFET can be realized without doping impurities in the AlGaN layer which is a Schottky layer. The carrier generation mechanism is that two-dimensional electrons are accumulated at the AlGaN / GaN interface due to the polarization due to the piezoelectric effect in the AlGaN layer due to the stress between the AlGaN / GaN due to lattice mismatch and the spontaneous polarization possessed by the AlGaN. Therefore, in a MODFET using an AlGaN / GaN heterojunction, stress is a very important parameter, and the relationship between the stress between AlGaN / GaN and the induced sheet carrier concentration has been energetically studied. For example, in Non-Patent Document 1, the sheet carrier concentration of the two-dimensional electron gas is quantitatively calculated from the stress.

この非特許文献1に代表されるように、これまでのAlGaN/GaNヘテロ接合はすべてC軸方向に積層して形成されている。この理由は、C軸方向に積層してヘテロ接合を形成することで、つまりC面のAlGaN/GaNヘテロ接合を形成することで、窒化物系化合物半導体に特有な分極の効果を得ることができるからである。   As represented by Non-Patent Document 1, all AlGaN / GaN heterojunctions so far are formed by laminating in the C-axis direction. This is because a polarization effect peculiar to a nitride-based compound semiconductor can be obtained by forming a heterojunction by stacking in the C-axis direction, that is, by forming an AlGaN / GaN heterojunction on the C plane. Because.

一方、特許文献1においては、サファイア基板のA面上にAlGaN/GaNヘテロ接合を形成しており、ゲート方向がサファイア基板のC軸方向と平行となるような構成にしている。これによって、サファイア基板のC軸方向の誘電率が低いことを有効に利用することができ、電子デバイスの高速化を実現できる。しかし、この場合も、AlGaN/GaNヘテロ接合が形成されるサファイア基板の主面はA面であるものの、サファイア基板とGaN層とのエピタキシャル関係により、デバイス領域であるAlGaN/GaNヘテロ接合はC軸方向に積層される。つまり、C面のAlGaN/GaNヘテロ接合を利用している点は非特許文献1と同じである。さらに、特許文献1では、電子デバイスのゲート方向と窒化物系半導体材料の結晶方位との関係に関しては、明言していない。   On the other hand, in Patent Document 1, an AlGaN / GaN heterojunction is formed on the A surface of a sapphire substrate, and the gate direction is parallel to the C-axis direction of the sapphire substrate. As a result, the low dielectric constant in the C-axis direction of the sapphire substrate can be used effectively, and the speed of the electronic device can be increased. However, in this case as well, although the main surface of the sapphire substrate on which the AlGaN / GaN heterojunction is formed is the A plane, the AlGaN / GaN heterojunction that is the device region has a C axis due to the epitaxial relationship between the sapphire substrate and the GaN layer. Laminated in the direction. That is, it is the same as Non-Patent Document 1 in that a C-plane AlGaN / GaN heterojunction is used. Furthermore, Patent Document 1 does not clarify the relationship between the gate direction of the electronic device and the crystal orientation of the nitride-based semiconductor material.

また、特許文献2においては、ウルツ鉱構造の結晶を持つ材料のA面あるいはM面が基板として用いられ、かつ電流を流す方向がC軸に平行となるようにゲート電極の長手方向をC軸と垂直に配置した電界効果型トランジスタ(FET)が開示されている。このようなFETにおいては、転位によるキャリアの散乱が抑制されるため、電気的特性に優れたFETが実現される。
特開2002−76329号公報 特開2001−160656号公報 O.Ambacher et. al.;Journal of Applied Physics, Vol 85,(1999)p.3222-p.3233.
In Patent Document 2, the longitudinal direction of the gate electrode is set to the C-axis so that the A-plane or M-plane of the material having a wurtzite structure crystal is used as the substrate and the direction in which the current flows is parallel to the C-axis. Field effect transistors (FETs) arranged vertically are disclosed. In such an FET, since scattering of carriers due to dislocation is suppressed, an FET having excellent electrical characteristics is realized.
JP 2002-76329 A JP 2001-160656 A O. Ambacher et.al .; Journal of Applied Physics, Vol 85, (1999) p.3222-p.3233.

しかしながら、従来のC面のAlGaN/GaNヘテロ接合は、その分極の効果により、高いシートキャリアを実現できるが、反面、半導体への不純物ドーピングを効果的におこなうことが困難になる。つまり、分極により発生するキャリアが圧倒的多数となってしまうため、微妙なキャリアプロファイルをドーピングによって与えることが難しくなる。よって、例えばC面のAlGaN/GaNヘテロ接合を用いたMODFETにおいては、窒化物半導体の材料特性により耐圧及び飽和閾値電流を高くすることができるが、ピンチオフ電圧の制御が難しいという問題が生じる。   However, although the conventional C-plane AlGaN / GaN heterojunction can realize a high sheet carrier due to the polarization effect, it is difficult to effectively dope impurities into the semiconductor. In other words, the carriers generated by polarization become overwhelmingly large, and it becomes difficult to give a delicate carrier profile by doping. Therefore, for example, in a MODFET using a C-plane AlGaN / GaN heterojunction, the breakdown voltage and the saturation threshold current can be increased due to the material characteristics of the nitride semiconductor, but there is a problem that it is difficult to control the pinch-off voltage.

このとき、特許文献2においては、A面あるいはM面のヘテロ接合を用いたFETが開示されている。しかしながら、A面あるいはM面を主面とした窒化物半導体層を形成し、ゲート電極の長手方向をC軸と垂直に配置した場合、ゲート電極下方のチャネル領域がC軸と垂直方向にストレスを受け、図8に示されるように、1×1017cm-3よりも大きな電荷(アンドープのGaNの残留キャリア密度である1016cm-3の後半よりも大きな電荷)、つまりデバイス特性に影響を与える量の電荷が窒化物半導体層内に発生する。その結果、一様なキャリアプロファイルをドーピングによって与えることが難しくなる。 At this time, Patent Document 2 discloses an FET using an A-plane or M-plane heterojunction. However, when a nitride semiconductor layer having the A-plane or M-plane as the main surface is formed and the longitudinal direction of the gate electrode is arranged perpendicular to the C-axis, the channel region below the gate electrode causes stress in the direction perpendicular to the C-axis. As shown in FIG. 8, the charge is larger than 1 × 10 17 cm −3 (charge larger than the second half of 10 16 cm −3 , which is the residual carrier density of undoped GaN), that is, the device characteristics are affected. A given amount of charge is generated in the nitride semiconductor layer. As a result, it becomes difficult to provide a uniform carrier profile by doping.

そこで、本発明は、上記課題に鑑み、キャリア密度の精密な制御が可能な半導体装置を提供することを目的とするものである。   In view of the above problems, an object of the present invention is to provide a semiconductor device capable of precise control of carrier density.

本発明者らは、上記状況に鑑み、窒化物系半導体材料から構成される半導体装置において、本発明で議論される、C面ではなくC軸を含む面を主面とする半導体層を備える半導体装置でのピエゾ電荷の発生を精密な計算によりはじめて明らかにした。それにより本発明に至ったものである。   In view of the above situation, the inventors of the present invention provide a semiconductor device comprising a semiconductor layer composed of a nitride-based semiconductor material and having a semiconductor layer whose main surface is a surface including the C axis instead of the C surface, which is discussed in the present invention The generation of piezoelectric charges in the device was clarified for the first time by precise calculation. This has led to the present invention.

上記目的を達成するために、本発明の半導体装置は、活性領域を有し、第1六方晶系(6mm)結晶から構成される第1半導体層と、前記第1半導体層の主面上に形成された、前記第1六方晶系(6mm)結晶と異なるバンドギャップエネルギーを有する第2六方晶系(6mm)結晶から構成される第2半導体層とを備え、前記第1半導体層の主面は、前記第1六方晶系結晶のC軸と平行であり、前記第2半導体層の主面は、前記第2六方晶系結晶のC軸と平行であり、前記活性領域の長手方向は、前記第2六方晶系結晶のC軸と平行であることを特徴とする。   In order to achieve the above object, a semiconductor device of the present invention has an active region, a first semiconductor layer made of a first hexagonal (6 mm) crystal, and a main surface of the first semiconductor layer. And a second semiconductor layer formed of a second hexagonal (6 mm) crystal having a different band gap energy from the first hexagonal (6 mm) crystal formed, and the main surface of the first semiconductor layer Is parallel to the C axis of the first hexagonal crystal, the main surface of the second semiconductor layer is parallel to the C axis of the second hexagonal crystal, and the longitudinal direction of the active region is The second hexagonal crystal is parallel to the C-axis.

このような構成にすることにより、半導体層の主面は従来のようにC面ではなくC軸を含む面となり、C面特有の分極の問題がなくなり、半導体層の主面上に形成される材料には、極めて高密度のピエゾ電荷が発生することがなくなるので、キャリア密度の精密な制御が可能な半導体装置を実現することができる。すなわち、不純物ドーピングによって精密なキャリアプロファイルを与えることが可能となり、デバイスの特性を向上させることが可能な半導体装置を実現することができる。   By adopting such a configuration, the main surface of the semiconductor layer becomes a surface including the C axis instead of the C surface as in the prior art, and there is no problem of polarization peculiar to the C surface, and the main surface is formed on the main surface of the semiconductor layer. Since no extremely high-density piezoelectric charges are generated in the material, a semiconductor device capable of precisely controlling the carrier density can be realized. That is, a precise carrier profile can be given by impurity doping, and a semiconductor device capable of improving device characteristics can be realized.

また、活性領域がC軸と垂直方向にストレスを受けなくなり、活性領域へのストレスを起因とした局所的なピエゾ電荷の発生を抑えることができる。その結果、キャリア密度の精密な制御が可能な半導体装置を実現することができる。   In addition, the active region is not subjected to stress in the direction perpendicular to the C axis, and generation of local piezo charges due to stress on the active region can be suppressed. As a result, a semiconductor device capable of precise control of the carrier density can be realized.

また、活性領域でのピエゾ電荷密度を極めて低くすることができるので、キャリア密度の更に精密な制御が可能な半導体装置を実現することができる。   In addition, since the piezo charge density in the active region can be made extremely low, a semiconductor device capable of more precise control of the carrier density can be realized.

また、前記半導体装置は、半導体レーザ素子であり、前記活性領域は、リッジ部であってもよい。   The semiconductor device may be a semiconductor laser element, and the active region may be a ridge portion.

このような構成にすることにより、電極より注入される正孔が半導体層の主面上に形成される材料及びリッジ部において余分なn型キャリアと再結合することがなくなるので、低閾値電圧及び低閾値電流の半導体レーザ素子を実現することができる。   With such a configuration, holes injected from the electrodes do not recombine with excess n-type carriers in the material and ridge portion formed on the main surface of the semiconductor layer. A semiconductor laser element with a low threshold current can be realized.

また、前記半導体装置は、電界効果型トランジスタであり、前記活性領域は、チャネル領域であってもよい。   The semiconductor device may be a field effect transistor, and the active region may be a channel region.

このような構成にすることにより、ノーマリーオフ型の電界効果型トランジスタを実現することができる。   With such a structure, a normally-off type field effect transistor can be realized.

また、前記第1半導体層の主面は、前記第1半導体層の六方晶系結晶のA面から0.1°から10°傾いていてもよい。   The main surface of the first semiconductor layer may be inclined from 0.1 ° to 10 ° with respect to the A plane of the hexagonal crystal of the first semiconductor layer.

このような構成にすることで、半導体層の結晶性が向上し、弾性定数マトリクス及び圧電定数マトリクスがより材料本来の数値に近づくため、ピエゾ電荷発生をより完全に抑制することができる。すなわち、キャリア密度の更に精密な制御が可能な半導体装置を実現することができる。   With such a configuration, the crystallinity of the semiconductor layer is improved, and the elastic constant matrix and the piezoelectric constant matrix are closer to the original values of the material, so that the generation of piezoelectric charges can be more completely suppressed. That is, it is possible to realize a semiconductor device capable of controlling the carrier density more precisely.

また、前記第1半導体層の主面は、前記第1半導体層の六方晶系結晶のM面から0.1°から10°傾いていてもよい。   The main surface of the first semiconductor layer may be inclined from 0.1 ° to 10 ° from the M plane of the hexagonal crystal of the first semiconductor layer.

このような構成にすることで、半導体層の結晶性が向上し、弾性定数マトリクス及び圧電定数マトリクスがより材料本来の数値に近づくため、ピエゾ電荷発生をより完全に抑制することができる。すなわち、キャリア密度の更に精密な制御が可能な半導体装置を実現することができる。   With such a configuration, the crystallinity of the semiconductor layer is improved, and the elastic constant matrix and the piezoelectric constant matrix are closer to the original values of the material, so that the generation of piezoelectric charges can be more completely suppressed. That is, it is possible to realize a semiconductor device capable of controlling the carrier density more precisely.

また、前記第1半導体層及び第2半導体層は、In(x)Al(y)Ga(z)N(1−x−y−z)(0≦x、y、z≦1かつx+y+z≦1かつx、y、zは同時に0ではない)から構成されてもよい。   The first semiconductor layer and the second semiconductor layer may include In (x) Al (y) Ga (z) N (1-xyz) (0 ≦ x, y, z ≦ 1 and x + y + z ≦ 1). And x, y, and z may not be 0 at the same time.

このような構成にすることで、結晶の圧電性を極めて顕著に出すことができるようになる。   With such a configuration, the piezoelectricity of the crystal can be brought out extremely remarkably.

また、前記半導体装置は、さらに、サファイア基板を備え、前記第1半導体層は、前記サファイア基板のR面上に形成されていてもよい。   The semiconductor device may further include a sapphire substrate, and the first semiconductor layer may be formed on an R surface of the sapphire substrate.

このような構成にすることで、六方晶系(6mm)結晶から構成され、A面を主面とする半導体層を高品質に成長させることができる。   With such a configuration, a semiconductor layer made of a hexagonal (6 mm) crystal and having the A plane as the main surface can be grown with high quality.

また、前記半導体装置は、さらに、α−SiC基板を備え、前記第1半導体層は、前記α−SiC基板の(11−20)面上に形成されていてもよい。   The semiconductor device may further include an α-SiC substrate, and the first semiconductor layer may be formed on a (11-20) plane of the α-SiC substrate.

このような構成にすることで、六方晶系(6mm)結晶から構成され、A面を主面とする半導体層を高品質に成長させることができる。さらに、放熱特性を良好にすることができる。   With such a configuration, a semiconductor layer made of a hexagonal (6 mm) crystal and having the A plane as the main surface can be grown with high quality. Furthermore, heat dissipation characteristics can be improved.

また、前記半導体装置は、さらに、GaN基板を備え、前記第1半導体層は、前記GaN基板の(11−20)面上に形成されていてもよい。   The semiconductor device may further include a GaN substrate, and the first semiconductor layer may be formed on a (11-20) plane of the GaN substrate.

このような構成にすることで、六方晶系(6mm)結晶から構成され、A面を主面とする半導体層を極めて高品質に成長させることができる。   With such a configuration, it is possible to grow a semiconductor layer composed of hexagonal (6 mm) crystals and having the A-plane as the main surface with extremely high quality.

また、本発明は、活性領域を有し、第1六方晶系(6mm)結晶から構成される第1半導体層と、前記第1半導体層の主面上に形成された、前記第1六方晶系(6mm)結晶と異なるバンドギャップエネルギーを有する第2六方晶系(6mm)結晶から構成される第2半導体層とを備え、前記第1半導体層の主面は、前記第1六方晶系結晶のC軸と平行であり、前記第2半導体層の主面は、前記第2六方晶系結晶のC軸と平行であり、前記活性領域は、前記第2六方晶系結晶のC軸と垂直方向に108(dyn/cm2)以下のストレスを受けていることを特徴とする半導体装置とすることもできる。ここで、前記活性領域の長手方向は、前記第2六方晶系結晶のC軸と垂直であってもよい。 The present invention also provides a first semiconductor layer having an active region and composed of a first hexagonal (6 mm) crystal, and the first hexagonal crystal formed on the main surface of the first semiconductor layer. And a second semiconductor layer composed of a second hexagonal crystal (6 mm) crystal having a different band gap energy from the system (6 mm) crystal, and a main surface of the first semiconductor layer is the first hexagonal crystal The main surface of the second semiconductor layer is parallel to the C axis of the second hexagonal crystal, and the active region is perpendicular to the C axis of the second hexagonal crystal. A semiconductor device characterized by being stressed by 10 8 (dyn / cm 2 ) or less in the direction can also be obtained. Here, the longitudinal direction of the active region may be perpendicular to the C-axis of the second hexagonal crystal.

このような構成にすることにより、半導体層の主面は従来のようにC面ではなくC軸を含む面となり、C面特有の分極の問題がなくなり、半導体層の主面上に形成される材料には、極めて高密度のピエゾ電荷が発生することがなくなるので、キャリア密度の精密な制御が可能な半導体装置を実現することができる。すなわち、不純物ドーピングによって精密なキャリアプロファイルを与えることが可能となり、デバイスの特性を向上させることが可能な半導体装置を実現することができる。   By adopting such a configuration, the main surface of the semiconductor layer becomes a surface including the C axis instead of the C surface as in the prior art, and there is no problem of polarization peculiar to the C surface, and the main surface is formed on the main surface of the semiconductor layer. Since no extremely high-density piezoelectric charges are generated in the material, a semiconductor device capable of precisely controlling the carrier density can be realized. That is, a precise carrier profile can be given by impurity doping, and a semiconductor device capable of improving device characteristics can be realized.

また、活性領域がC軸と垂直方向にストレスを受けなくなり、活性領域へのストレスを起因とした局所的なピエゾ電荷の発生を抑えることができる。その結果、キャリア密度の精密な制御が可能な半導体装置を実現することができる。   In addition, the active region is not subjected to stress in the direction perpendicular to the C axis, and generation of local piezo charges due to stress on the active region can be suppressed. As a result, a semiconductor device capable of precise control of the carrier density can be realized.

また、活性領域でのピエゾ電荷密度を極めて低くすることができるので、キャリア密度の更に精密な制御が可能な半導体装置を実現することができる。   In addition, since the piezo charge density in the active region can be made extremely low, a semiconductor device capable of more precise control of the carrier density can be realized.

また、前記活性領域の長手方向は、前記第2六方晶系結晶のC軸と平行であってもよい。   The longitudinal direction of the active region may be parallel to the C axis of the second hexagonal crystal.

このような構成にすることにより、活性領域へのストレスを起因とした局所的なピエゾ電荷の発生を確実に抑えることができる。その結果、キャリア密度の更に精密な制御が可能な半導体装置を実現することができる。   By adopting such a configuration, it is possible to reliably suppress the generation of local piezoelectric charges due to stress on the active region. As a result, a semiconductor device capable of more precise control of the carrier density can be realized.

以上説明したように、本発明に係る半導体装置によれば、極めて高濃度なピエゾ電荷の影響を受けず、キャリア密度の精密な制御が可能な半導体装置を実現することができる。よって、不純物ドーピングによって精密なキャリアプロファイルを与えることが可能となり、デバイスの特性を向上させることが可能な半導体装置を実現することができる。また、本発明に係る半導体装置によれば、設計自由度の高い半導体装置を実現することができる。   As described above, according to the semiconductor device of the present invention, it is possible to realize a semiconductor device capable of precisely controlling the carrier density without being affected by an extremely high concentration of piezoelectric charges. Therefore, a precise carrier profile can be given by impurity doping, and a semiconductor device capable of improving device characteristics can be realized. Further, according to the semiconductor device of the present invention, a semiconductor device with a high degree of design freedom can be realized.

よって、本発明により、キャリア密度の精密な制御が可能なFET及び半導体レーザ素子を提供することが可能となり、高速のFETや低閾値電圧及び低閾値電流の半導体レーザ素子を実現することができ、実用的価値は極めて高い。   Therefore, according to the present invention, it becomes possible to provide an FET and a semiconductor laser device capable of precise control of carrier density, and a high-speed FET and a semiconductor laser device with a low threshold voltage and a low threshold current can be realized. The practical value is extremely high.

以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。   Hereinafter, semiconductor devices according to embodiments of the present invention will be described with reference to the drawings.

(第1の実施の形態)
図1(a)は第1の実施の形態のFETの斜視図であり、図1(b)は同FETの断面図(図1(a)のA−A’線における断面図)である。なお、図1(a)はウエハにおける1つのFETが形成された部分を模式的に示すものである。
(First embodiment)
FIG. 1A is a perspective view of the FET according to the first embodiment, and FIG. 1B is a cross-sectional view of the FET (cross-sectional view taken along the line AA ′ in FIG. 1A). FIG. 1 (a) schematically shows a portion of the wafer where one FET is formed.

本実施の形態のFETは、単結晶基板105と、対称性6mmの六方晶系結晶のIn(x)Al(y)Ga(z)N(1−x−y−z)(0≦x、y、z≦1かつx+y+z≦1かつx、y、zは同時に0ではない)から構成され、エピタキシャル成長法により単結晶基板105の主面上に形成された半導体層101と、半導体層101の主面上に形成されたソース電極102、ドレイン電極103及びゲート電極104とから構成される。   The FET of this embodiment includes a single crystal substrate 105 and a hexagonal crystal of In (x) Al (y) Ga (z) N (1-xyz) (0 ≦ x, y, z.ltoreq.1 and x + y + z.ltoreq.1 and x, y, and z are not 0 at the same time. The semiconductor layer 101 formed on the main surface of the single crystal substrate 105 by the epitaxial growth method, and the main layers of the semiconductor layer 101. A source electrode 102, a drain electrode 103, and a gate electrode 104 are formed on the surface.

単結晶基板105は、例えばR面を主面としたサファイア基板、(11−20)面を主面としたSiC基板あるいは(11−20)面を主面としたGaN基板等である。   The single crystal substrate 105 is, for example, a sapphire substrate having an R surface as a main surface, an SiC substrate having a (11-20) surface as a main surface, or a GaN substrate having a (11-20) surface as a main surface.

半導体層101は、ゲート電極104下方において活性領域としてのチャネル領域101aを有し、GaN層106及びAlGaN層107から構成される。このとき、AlGaN層107が形成されたGaN層106の主面及びゲート電極104等が形成されたAlGaN層107の主面は、例えばA面あるいはM面であり、それぞれC軸と平行である。つまり、C軸を面内に含む。これにより、AlGaN/GaNヘテロ接合において分極により発生するキャリアが少なくなるので、AlGaN/GaNヘテロ接合のシートキャリアを低くすることができる。すなわち、もともとGaN系材料はC軸方向に大きな自発分極を持っており、またC軸方向に伸び縮みすることによりピエゾ効果による大きな分極が発生するため、C面上の材料には多くのキャリアが蓄積されるが、GaN系材料がC軸を面内に含むような構成にすれば、それを避けることができるのである。なお、GaN層106及びAlGaN層107の面方位の設定は、例えば単結晶基板105の面方位を変化させることによりおこなわれる。   The semiconductor layer 101 has a channel region 101a as an active region below the gate electrode 104, and includes a GaN layer 106 and an AlGaN layer 107. At this time, the main surface of the GaN layer 106 on which the AlGaN layer 107 is formed and the main surface of the AlGaN layer 107 on which the gate electrode 104 and the like are formed are, for example, the A plane or the M plane, and are parallel to the C axis. That is, the C axis is included in the plane. Thereby, since carriers generated by polarization in the AlGaN / GaN heterojunction are reduced, the sheet carrier of the AlGaN / GaN heterojunction can be lowered. That is, the GaN-based material originally has a large spontaneous polarization in the C-axis direction, and a large polarization due to the piezo effect is generated by expanding and contracting in the C-axis direction. Although it is accumulated, it can be avoided if the GaN-based material is configured to include the C axis in the plane. The plane orientation of the GaN layer 106 and the AlGaN layer 107 is set by changing the plane orientation of the single crystal substrate 105, for example.

ここで、ゲート電極104の長手方向と平行なチャネル領域101aの長手方向(図1におけるB方向)は、GaN層106及びAlGaN層107におけるC軸方向と平行であり、チャネル領域101aにはピエゾ電荷がほとんど発生しない。これは、半導体層101表面にゲート電極104を形成することにより、ゲート電極104の長手方向と垂直な向きのストレスが発生することに起因する。すなわち、半導体層101が対称性6mmの六方晶系結晶から構成され、チャネル領域101aに加えられるストレスの向き、つまり応力の向きがGaN層106及びAlGaN層107におけるC軸方向と垂直である場合には、ピエゾ電荷の発生が抑えられることに起因する。   Here, the longitudinal direction of the channel region 101a (the B direction in FIG. 1) parallel to the longitudinal direction of the gate electrode 104 is parallel to the C-axis direction of the GaN layer 106 and the AlGaN layer 107, and the channel region 101a has a piezoelectric charge. Hardly occurs. This is because stress is generated in a direction perpendicular to the longitudinal direction of the gate electrode 104 by forming the gate electrode 104 on the surface of the semiconductor layer 101. That is, when the semiconductor layer 101 is composed of a hexagonal crystal having a symmetry of 6 mm and the direction of stress applied to the channel region 101a, that is, the direction of stress is perpendicular to the C-axis direction in the GaN layer 106 and the AlGaN layer 107. This is because the generation of piezoelectric charges is suppressed.

以下で、C軸方向に対するストレスの向きに依存してピエゾ電荷の発生量が異なることについて、その原理を詳述する。   In the following, the principle of the fact that the amount of piezo-electric charge generated varies depending on the direction of stress relative to the C-axis direction will be described in detail.

一般に、ピエゾ電荷の発生量は、結晶に加えられるストレスと、物質の弾性定数マトリクス及び圧電定数マトリクスとに基づいて導出される。よって、六方晶系結晶に生じるピエゾ電荷の発生量は、弾性定数マトリクスと圧電定数マトリクスとによって決定付けられることになる。六方晶系結晶の中で特に6mmという対称性を有する結晶の弾性定数マトリクス及び圧電定数マトリクスは、それぞれ以下の(1)、(2)のように表現される。   In general, the amount of piezoelectric charge generated is derived based on the stress applied to the crystal and the elastic constant matrix and piezoelectric constant matrix of the substance. Therefore, the amount of piezoelectric charges generated in the hexagonal crystal is determined by the elastic constant matrix and the piezoelectric constant matrix. Among the hexagonal crystals, an elastic constant matrix and a piezoelectric constant matrix of a crystal having symmetry of 6 mm in particular are expressed as (1) and (2) below, respectively.

・弾性定数マトリクス

Figure 0004917319
・圧電定数マトリクス
Figure 0004917319
・ Elastic constant matrix
Figure 0004917319
Piezoelectric constant matrix
Figure 0004917319

なお、これらの定数は、図2に示されるような直交座標系に六方晶系結晶を配置した場合の定数である。次に、この定数をZ軸に対して回転させるという座標変換を、変換行列〔a〕及び〔M〕を用いて行うと、その対称性ゆえ(1)式及び(2)式はそれぞれ次の(3)式及び(4)式のようになる。

〔C’〕=〔M〕〔C〕〔M〕T=〔C〕 ・・・(3)
〔e’〕=〔a〕〔e〕〔M〕T=〔e〕 ・・・(4)
These constants are constants when hexagonal crystals are arranged in an orthogonal coordinate system as shown in FIG. Next, when coordinate transformation of rotating this constant with respect to the Z axis is performed using the transformation matrices [a] and [M], the equations (1) and (2) are respectively expressed by It becomes like (3) Formula and (4) Formula.

[C '] = [M] [C] [M] T = [C] (3)
[E '] = [a] [e] [M] T = [e] (4)

ここで、

Figure 0004917319
Figure 0004917319
here,
Figure 0004917319
Figure 0004917319

つまり、Z軸回りの座標変換では、任意の回転角度に対して、弾性定数マトリクス及び圧電定数マトリクスは、回転前と同一となる。この計算結果は、XY面内に含まれる任意の軸に対して座標変換をおこなった弾性定数マトリクス及び圧電定数マトリクスは、同一になることを示している。このとき、Y軸回りに90°回転させた六方晶系結晶の弾性定数マトリクス及び圧電定数マトリクスがA面やM面のマトリクスとなる。以上述べたことにより、弾性定数マトリクス及び圧電定数マトリクスは、A面及びM面で等しいことがわかる。すなわち、C軸を面内に含む面であれば、弾性定数マトリクス及び圧電定数マトリクスは等しいことがわかる。   That is, in the coordinate transformation around the Z axis, the elastic constant matrix and the piezoelectric constant matrix are the same as before rotation for an arbitrary rotation angle. This calculation result indicates that the elastic constant matrix and the piezoelectric constant matrix that have undergone coordinate transformation with respect to an arbitrary axis included in the XY plane are the same. At this time, the elastic constant matrix and the piezoelectric constant matrix of the hexagonal crystal rotated by 90 ° around the Y-axis become the A-plane or M-plane matrix. As described above, it can be seen that the elastic constant matrix and the piezoelectric constant matrix are the same for the A plane and the M plane. That is, it can be seen that the elastic constant matrix and the piezoelectric constant matrix are equal if the plane includes the C axis in the plane.

次に、活性領域にストレスが加えられた場合に活性領域で発生するピエゾ電荷を、A面あるいはM面のマトリクスを用いて有限要素法により計算した。   Next, the piezo charge generated in the active region when stress is applied to the active region was calculated by a finite element method using a matrix of A plane or M plane.

図3(a)、図4(a)はFETの拡大斜視図(活性領域近辺の斜視図)であり、図3(b)は図3(a)のA−A’線におけるピエゾ電荷密度の計算結果を示す図であり、図4(b)は図4(a)のA−A’線におけるピエゾ電荷密度の計算結果を示す図である。なお、図3は活性領域の長手方向が活性領域におけるC軸方向と平行な場合のピエゾ電荷密度の計算結果を示す図であり、図4は活性領域の長手方向が活性領域におけるC軸方向と垂直な場合のピエゾ電荷密度の計算結果を示す図である。   3A and 4A are enlarged perspective views of the FET (perspective view in the vicinity of the active region), and FIG. 3B is a graph showing the piezoelectric charge density along the line AA ′ in FIG. FIG. 4B is a diagram showing the calculation result, and FIG. 4B is a diagram showing the calculation result of the piezoelectric charge density along the line AA ′ in FIG. FIG. 3 is a diagram showing the calculation result of the piezoelectric charge density when the longitudinal direction of the active region is parallel to the C-axis direction in the active region, and FIG. 4 shows the longitudinal direction of the active region as the C-axis direction in the active region. It is a figure which shows the calculation result of the piezoelectric charge density in the case of perpendicular | vertical.

図3に示されるように、ゲート電極131の形成により活性領域130に加えられるストレスの向きが活性領域130におけるC軸方向と直交する場合には、発生するピエゾ電荷は非常に小さく、ほとんどゼロに近いことがわかる。つまり、活性領域の長手方向と活性領域におけるC軸方向とが平行である場合には、ピエゾ電荷の影響が小さくなることがわかる。また、図4に示されるように、ゲート電極131の形成により活性領域130に加えられるストレスの向きが活性領域130におけるC軸方向と平行な場合には、ゲート電極側部の下方に位置する活性領域に、正負のピエゾ電荷が局在するように発生していることがわかる。つまり、活性領域の長手方向と活性領域におけるC軸方向とが直交する場合には、ピエゾ電荷が局所的に発生することがわかる。   As shown in FIG. 3, when the direction of stress applied to the active region 130 by the formation of the gate electrode 131 is orthogonal to the C-axis direction in the active region 130, the generated piezoelectric charge is very small and almost zero. You can see that they are close. That is, when the longitudinal direction of the active region and the C-axis direction in the active region are parallel, it can be seen that the influence of piezoelectric charges is reduced. Also, as shown in FIG. 4, when the direction of stress applied to the active region 130 by the formation of the gate electrode 131 is parallel to the C-axis direction in the active region 130, the active located below the side of the gate electrode It can be seen that positive and negative piezoelectric charges are generated in the region. That is, it can be seen that when the longitudinal direction of the active region and the C-axis direction in the active region are orthogonal to each other, piezoelectric charges are locally generated.

以上のように、本実施の形態のFETによれば、FETは対称性6mmの六方晶系結晶から構成されるAlGaN/GaNヘテロ接合を用い、AlGaN/GaNヘテロ接合を構成するGaN層106及びAlGaN層107はGaN層106及びAlGaN層107のC軸を面内に含む。よって、従来のAlGaN/GaNヘテロ接合を用いたFETのように高濃度のシートキャリアがヘテロ界面に蓄積されないので、キャリア密度の精密な制御が可能なFETを実現することができる。すなわち、ピンチオフ電圧の精密な制御が可能なノーマリーオフ型のFETを実現することができる。また、FETはAlGaN/GaNヘテロ接合を用いるので、その材料特性により飽和電流が高い超高耐圧のFETを実現することができる。   As described above, according to the FET of the present embodiment, the FET uses an AlGaN / GaN heterojunction composed of a hexagonal crystal having a symmetry of 6 mm, and the GaN layer 106 and the AlGaN constituting the AlGaN / GaN heterojunction. The layer 107 includes the C axis of the GaN layer 106 and the AlGaN layer 107 in the plane. Therefore, since a high-concentration sheet carrier is not accumulated at the heterointerface unlike a conventional FET using an AlGaN / GaN heterojunction, an FET capable of precisely controlling the carrier density can be realized. That is, a normally-off type FET capable of precise control of the pinch-off voltage can be realized. Further, since the FET uses an AlGaN / GaN heterojunction, it is possible to realize an ultrahigh withstand voltage FET having a high saturation current due to its material characteristics.

また、本実施の形態のFETによれば、半導体層101は対称性6mmの六方晶系結晶から構成され、半導体層101内のチャネル領域101aの長手方向は、六方晶系結晶におけるC軸方向と平行である。よって、ゲート電極104を形成することによるチャネル領域でのピエゾ電荷の発生を抑えることができるので、キャリア密度の更に精密な制御が可能なFETを実現することができる。   Further, according to the FET of the present embodiment, the semiconductor layer 101 is composed of a hexagonal crystal having a symmetry of 6 mm, and the longitudinal direction of the channel region 101a in the semiconductor layer 101 is the C-axis direction in the hexagonal crystal. Parallel. Accordingly, since the generation of piezoelectric charges in the channel region due to the formation of the gate electrode 104 can be suppressed, an FET capable of controlling the carrier density more precisely can be realized.

なお、AlGaN層107あるいはGaN層106は、その主面がA面あるいはM面より0.1から10°傾いた構造を有していてもよい。これにより、AlGaN層及びGaN層の形成に際しての結晶成長時に高品質な結晶が得られるため、ピエゾ電荷抑制の効果を更に高めることができる。   The AlGaN layer 107 or the GaN layer 106 may have a structure in which the main surface is inclined by 0.1 to 10 ° from the A plane or the M plane. As a result, a high quality crystal can be obtained during crystal growth during the formation of the AlGaN layer and the GaN layer, so that the effect of suppressing the piezoelectric charge can be further enhanced.

また、半導体層101内のチャネル領域101aの長手方向は、GaN層106及びAlGaN層107におけるC軸方向と平行であるとした。しかし、チャネル領域101aに加えられるストレスの大きさが108(dyn/cm2)以下であれば、局所的なピエゾ電荷の発生を抑えることができるので、チャネル領域101aの長手方向は、GaN層106及びAlGaN層107におけるC軸方向と垂直であってもよい。 In addition, the longitudinal direction of the channel region 101 a in the semiconductor layer 101 is assumed to be parallel to the C-axis direction in the GaN layer 106 and the AlGaN layer 107. However, if the magnitude of the stress applied to the channel region 101a is 10 8 (dyn / cm 2 ) or less, the generation of local piezoelectric charges can be suppressed. 106 and the AlGaN layer 107 may be perpendicular to the C-axis direction.

(第2の実施の形態)
図5(a)は第2の実施の形態のFETの斜視図であり、図5(b)は同FETの断面図(図5(a)のA−A’線における断面図)である。なお、図5(a)はウエハにおける1つのFETが形成された部分を模式的に示すものである。また、図1と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
(Second Embodiment)
FIG. 5A is a perspective view of the FET of the second embodiment, and FIG. 5B is a cross-sectional view of the FET (cross-sectional view taken along the line AA ′ in FIG. 5A). FIG. 5 (a) schematically shows a portion of the wafer where one FET is formed. The same elements as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted here.

本実施の形態のFETは、長手方向が六方晶系結晶におけるC軸方向と垂直な活性領域を有するという点で第1の実施の形態のFETとは異なり、単結晶基板105と、対称性6mmの六方晶系結晶から構成され、エピタキシャル成長法により単結晶基板105の主面上に形成された半導体層121と、半導体層121の主面上に形成されたソース電極102、ドレイン電極103及びゲート電極104とから構成される。   The FET of the present embodiment is different from the FET of the first embodiment in that the longitudinal direction has an active region perpendicular to the C-axis direction in a hexagonal crystal, and the symmetry is 6 mm. A semiconductor layer 121 formed on the main surface of the single crystal substrate 105 by an epitaxial growth method, and a source electrode 102, a drain electrode 103, and a gate electrode formed on the main surface of the semiconductor layer 121. 104.

半導体層121は、ゲート電極104下方において活性領域としてのチャネル領域121aを有し、GaN層106及びAlGaN層107から構成される。このとき、AlGaN層107が形成されたGaN層106の主面及びゲート電極104等が形成されたAlGaN層107の主面は、それぞれGaN層106及びAlGaN層107のC軸を面内に含む。これにより、AlGaN/GaNヘテロ接合において分極により発生するキャリアが少なくなるので、AlGaN/GaNヘテロ接合のシートキャリアを低くすることができる。なお、GaN層106及びAlGaN層107の面方位の設定は、例えば単結晶基板105の面方位を変化させることによりおこなわれる。   The semiconductor layer 121 has a channel region 121a as an active region below the gate electrode 104, and includes a GaN layer 106 and an AlGaN layer 107. At this time, the main surface of the GaN layer 106 on which the AlGaN layer 107 is formed and the main surface of the AlGaN layer 107 on which the gate electrode 104 and the like are formed include the C-axis of the GaN layer 106 and the AlGaN layer 107, respectively. Thereby, since carriers generated by polarization in the AlGaN / GaN heterojunction are reduced, the sheet carrier of the AlGaN / GaN heterojunction can be lowered. The plane orientation of the GaN layer 106 and the AlGaN layer 107 is set by changing the plane orientation of the single crystal substrate 105, for example.

ここで、チャネル領域121aの長手方向(図5におけるD方向)はGaN層106及びAlGaN層107におけるC軸方向と垂直であり、チャネル領域121aに加えられるストレスの大きさが108(dyn/cm2)以上である場合、ゲート電極104の側部の下方に位置するチャネル領域121aには、それぞれ正負のピエゾ電荷が局在するように発生する。これは、ゲート電極104の長手方向と垂直な向きのストレスが発生することに起因する。すなわち、チャネル領域121aに加えられるストレスの向きがGaN層106及びAlGaN層107におけるC軸方向と平行である場合には、局所的にピエゾ電荷が発生することに起因する。従って、チャネル領域121aに加えられるストレスの大きさが108(dyn/cm2)以下になるように設定される。アンドープGaNの残留キャリア濃度は1016cm-3オーダであるので、1017cm-3以下の電荷密度はデバイス特性に影響を与えない。そうすると、この108(dyn/cm2)以下というストレスは、図8に示したように、ストレスの膜厚依存性が小さくなるストレス、つまり例えば2000nm以下という膜厚(窒化物半導体層上にゲート電極を覆うように形成された絶縁膜の膜厚)で1017cm-3以下というデバイス特性に影響を与えない量のピエゾ電荷しか発生しないストレスとなる。このとき、局所的に発生したピエゾ電荷により発生する電界(ピエゾ電界)の方向は、ドレイン電極103からソース電極102に向かう方向と一致する。 Here, the longitudinal direction (D direction in FIG. 5) of the channel region 121a is perpendicular to the C-axis direction in the GaN layer 106 and the AlGaN layer 107, and the magnitude of stress applied to the channel region 121a is 10 8 (dyn / cm 2 ) In the above case, positive and negative piezoelectric charges are generated in the channel region 121a located below the side portion of the gate electrode 104 so as to be localized. This is due to the occurrence of stress in the direction perpendicular to the longitudinal direction of the gate electrode 104. That is, when the direction of the stress applied to the channel region 121a is parallel to the C-axis direction in the GaN layer 106 and the AlGaN layer 107, this is due to the local generation of piezoelectric charges. Accordingly, the magnitude of the stress applied to the channel region 121a is set to be 10 8 (dyn / cm 2 ) or less. Since the residual carrier concentration of undoped GaN is on the order of 10 16 cm −3 , a charge density of 10 17 cm −3 or less does not affect the device characteristics. Then, as shown in FIG. 8, the stress of 10 8 (dyn / cm 2 ) or less is a stress that reduces the film thickness dependency of the stress, that is, a film thickness of 2000 nm or less (gate on the nitride semiconductor layer). The film thickness of the insulating film formed so as to cover the electrodes is 10 17 cm −3 or less, which is a stress that generates only an amount of piezoelectric charge that does not affect the device characteristics. At this time, the direction of the electric field (piezoelectric field) generated by the locally generated piezoelectric charge coincides with the direction from the drain electrode 103 toward the source electrode 102.

以上のように、本実施の形態のFETによれば、第1の実施の形態と同様の理由により、キャリア密度の精密な制御が可能なFETを実現することができる。すなわち、ピンチオフ電圧の精密な制御が可能なノーマリーオフ型のFETを実現することができる。また、飽和電流が高い超高耐圧のFETを実現することができる。   As described above, according to the FET of this embodiment, an FET capable of precise control of carrier density can be realized for the same reason as in the first embodiment. That is, a normally-off type FET capable of precise control of the pinch-off voltage can be realized. In addition, it is possible to realize an ultra-high withstand voltage FET having a high saturation current.

また、本実施の形態のFETによれば、半導体層121は対称性6mmの六方晶系結晶から構成され、半導体層121内のチャネル領域121aの長手方向は、六方晶系結晶におけるC軸方向と垂直であり、チャネル領域121aに加えられるストレスの大きさは108(dyn/cm2)以下である。よって、ゲート電極近傍のチャネル領域において、局所的にピエゾ電荷が発生するのを抑えることができるので、キャリア密度の更に精密な制御が可能なFETを実現することができる。すなわち、ピンチオフ電圧の更に精密な制御が可能なノーマリーオフ型のFETを実現することができる。 Further, according to the FET of the present embodiment, the semiconductor layer 121 is composed of a hexagonal crystal having a symmetry of 6 mm, and the longitudinal direction of the channel region 121a in the semiconductor layer 121 is the C-axis direction in the hexagonal crystal. It is vertical and the magnitude of stress applied to the channel region 121a is 10 8 (dyn / cm 2 ) or less. Therefore, local generation of piezoelectric charges can be suppressed in the channel region in the vicinity of the gate electrode, and an FET capable of more precise control of carrier density can be realized. That is, a normally-off type FET capable of more precise control of the pinch-off voltage can be realized.

なお、AlGaN層107あるいはGaN層106は、その主面がA面あるいはM面より0.1から10°傾いた構造を有していてもよい。これにより、AlGaN層及びGaN層の形成に際しての結晶成長時に高品質な結晶が得られるため、ピエゾ電荷抑制の効果を更に高めることができる。   The AlGaN layer 107 or the GaN layer 106 may have a structure in which the main surface is inclined by 0.1 to 10 ° from the A plane or the M plane. As a result, a high quality crystal can be obtained during crystal growth during the formation of the AlGaN layer and the GaN layer, so that the effect of suppressing the piezoelectric charge can be further enhanced.

(第3の実施の形態)
図6は第3の実施の形態の半導体レーザ素子の構造を示す斜視図である。
(Third embodiment)
FIG. 6 is a perspective view showing the structure of the semiconductor laser device of the third embodiment.

本実施の形態の半導体レーザ素子は、(11−20)面を主面としたn型GaN基板146と、対称性6mmの六方晶系結晶のIn(x)Al(y)Ga(z)N(1−x−y−z)(0≦x、y、z≦1かつx+y+z≦1かつx、y、zは同時に0ではない)から構成され、エピタキシャル成長法によりn型GaN基板146の主面上に形成された半導体層141と、n型GaN基板146の裏面に形成され、例えばTi/Au等から構成されるn型電極147と、半導体層141の主面上に形成され、例えばNi/Pt/Au多層構造を有するp型電極148とから構成される。なお、半導体レーザ素子1個の基板面内サイズは、500μm×300μm(リッジ方向が500μm)である。   The semiconductor laser device of the present embodiment includes an n-type GaN substrate 146 having a (11-20) plane as a main surface, and a hexagonal crystal In (x) Al (y) Ga (z) N having a symmetry of 6 mm. (1-xyz) (0 ≦ x, y, z ≦ 1, and x + y + z ≦ 1, and x, y, and z are not 0 at the same time), and the main surface of the n-type GaN substrate 146 by epitaxial growth The semiconductor layer 141 formed thereon and the back surface of the n-type GaN substrate 146 are formed on the main surface of the n-type electrode 147 made of, for example, Ti / Au and the semiconductor layer 141. And a p-type electrode 148 having a Pt / Au multilayer structure. The in-plane size of one semiconductor laser element is 500 μm × 300 μm (ridge direction is 500 μm).

半導体層141は、n型GaN基板146の主面上に、SiドープのAl0.07Ga0.93N(膜厚1μm)よりなるn型クラッド層142と、多重量子井戸構造よりなる活性層143と、MgドープのAl0.07Ga0.93N(膜厚0.5μm)よりなるp型クラッド層144と、MgドープのGaN(膜厚50nm)よりなるp型コンタクト層145とが順次形成されてなり、p型コンタクト層145及びp型クラッド層144の一部が除去されて活性領域としてのストライプ状のリッジ部149が形成されたリッジストライプ構造(ストライプ幅1.5μm)を有している。このとき、リッジ部149を形成するp型クラッド層144の厚さは200nmであり、リッジ部149の側面およびp型クラッド層144の表面には、図示しないが厚さ200nmのSiO2よりなる絶縁膜が形成されている。また、活性層143が形成されたn型クラッド層142の主面と、p型クラッド層144が形成された活性層143の主面と、p型コンタクト層145が形成されたp型クラッド層144の主面と、p型電極148が形成されたp型コンタクト層145の主面とは、面内に六方晶系結晶のC軸を含む。これにより、AlGaN/GaNヘテロ接合において分極により発生するキャリアを少なくすることができるので、AlGaN/GaNヘテロ接合のシートキャリアを低くすることができる。なお、n型クラッド層142、活性層143、p型クラッド層144及びp型コンタクト層145の面方位の設定は、例えばn型GaN基板146の面方位を変化させることによりおこなわれる。n型GaN基板146、n型クラッド層142、活性層143、p型クラッド層144及びp型コンタクト層145の組成等の具体的な構成については、以下の表1に示す。 The semiconductor layer 141 includes an n-type clad layer 142 made of Si-doped Al 0.07 Ga 0.93 N (film thickness 1 μm), an active layer 143 made of a multiple quantum well structure, an Mg layer on the main surface of the n-type GaN substrate 146, and Mg A p-type contact layer 145 made of Mg-doped GaN (thickness 50 nm) and a p-type contact layer 145 made of doped Al 0.07 Ga 0.93 N (thickness 0.5 μm) are sequentially formed. The layer 145 and the p-type cladding layer 144 are partly removed to form a stripe-shaped ridge portion 149 as an active region (stripe width 1.5 μm). At this time, the thickness of the p-type cladding layer 144 forming the ridge portion 149 is 200 nm, and the side surface of the ridge portion 149 and the surface of the p-type cladding layer 144 are not shown but are made of insulating material made of SiO 2 having a thickness of 200 nm. A film is formed. Further, the main surface of the n-type cladding layer 142 in which the active layer 143 is formed, the main surface of the active layer 143 in which the p-type cladding layer 144 is formed, and the p-type cladding layer 144 in which the p-type contact layer 145 is formed. And the main surface of the p-type contact layer 145 on which the p-type electrode 148 is formed include the hexagonal crystal C-axis in the plane. Thereby, since the carrier generated by polarization in the AlGaN / GaN heterojunction can be reduced, the sheet carrier of the AlGaN / GaN heterojunction can be lowered. The plane orientation of the n-type cladding layer 142, the active layer 143, the p-type cladding layer 144, and the p-type contact layer 145 is set by changing the plane orientation of the n-type GaN substrate 146, for example. Specific configurations of the n-type GaN substrate 146, the n-type cladding layer 142, the active layer 143, the p-type cladding layer 144, and the p-type contact layer 145 are shown in Table 1 below.

Figure 0004917319
Figure 0004917319

ここで、リッジ部149は、例えば500μmのリッジ長さと1.5μmのリッジ幅とを有し、リッジ部149のストライプ方向、つまりリッジ部149の長手方向(図6におけるE方向)は、p型クラッド層144及びp型コンタクト層145におけるC軸方向(<0001>)と平行であり、リッジ部149にはピエゾ電荷がほとんど発生しない。これは、半導体層141の主面上にp型電極148を形成することにより、リッジ部149の長手方向と垂直な向きのストレスが発生することに起因する。すなわち、半導体層141が対称性6mmの六方晶系結晶から構成され、リッジ部149に加えられるストレスの向きがp型クラッド層144及びp型コンタクト層145におけるC軸方向と垂直である場合には、ピエゾ電荷の発生が抑えられることに起因する。   Here, the ridge portion 149 has, for example, a ridge length of 500 μm and a ridge width of 1.5 μm, and the stripe direction of the ridge portion 149, that is, the longitudinal direction of the ridge portion 149 (E direction in FIG. 6) is p-type. The clad layer 144 and the p-type contact layer 145 are parallel to the C-axis direction (<0001>), and almost no piezoelectric charge is generated in the ridge portion 149. This is because the formation of the p-type electrode 148 on the main surface of the semiconductor layer 141 causes stress in the direction perpendicular to the longitudinal direction of the ridge portion 149. That is, when the semiconductor layer 141 is composed of a hexagonal crystal having a symmetry of 6 mm and the direction of stress applied to the ridge portion 149 is perpendicular to the C-axis direction in the p-type cladding layer 144 and the p-type contact layer 145 This is because the generation of piezoelectric charges is suppressed.

以下で、上記構造を有する半導体レーザ素子(以下、サンプルAという)の電気的な特性を述べる。レーザ素子の発振波長は405nmである。   The electrical characteristics of the semiconductor laser device having the above structure (hereinafter referred to as sample A) will be described below. The oscillation wavelength of the laser element is 405 nm.

図7は、電流―電圧特性(I−V特性)を示す図である。なお、比較のため、n型GaN基板のC面((0001)面)上に、長手方向がp型クラッド層及びp型コンタクト層におけるC軸方向と平行でないリッジ部を有する半導体層が形成された従来の半導体レーザ素子(層構造、ストライプ幅はサンプルAと同じ。以下、サンプルBという。)の電流―電圧特性も併せて示す。   FIG. 7 is a diagram showing current-voltage characteristics (IV characteristics). For comparison, a semiconductor layer having a ridge portion whose longitudinal direction is not parallel to the C-axis direction of the p-type cladding layer and the p-type contact layer is formed on the C-plane ((0001) plane) of the n-type GaN substrate. The current-voltage characteristics of the conventional semiconductor laser element (layer structure and stripe width are the same as those of Sample A. Hereinafter, referred to as Sample B) are also shown.

図7に示される結果より、サンプルAはサンプルBよりも閾値電圧及び閾値電流が小さいことがわかる。この閾値電圧及び閾値電流が小さい理由は、以下のように考えられる。すなわち、サンプルAについては、AlGaN/GaNヘテロ接合を構成する層の主面がC軸を面内に含むので、ヘテロ界面に極めて高密度のシートキャリアが蓄積されず、p型電極より注入される正孔がヘテロ界面において余分なn型キャリアと再結合することがなくなる。また同時に、サンプルAについては、リッジ部の長手方向がp型クラッド層及びp型コンタクト層におけるC軸方向と平行であるので、リッジ部にストレスによる余分なn型キャリアが発生しなくなり、p型電極より注入される正孔がリッジ部において余分なn型キャリアと再結合することがなくなる。一方、サンプルBについては、AlGaN/GaNヘテロ接合を構成する層の主面がC面であり、リッジ部の長手方向がp型クラッド層及びp型コンタクト層におけるC軸方向と平行でないので、ヘテロ界面に極めて高密度のシートキャリアが蓄積され、かつリッジ部にストレスによる余分なn型キャリアが発生し、p型電極より注入される正孔がヘテロ界面及びリッジ部において余分なn型キャリアと再結合することになる。よって、サンプルAはサンプルBと比較して、余分なn型キャリアと再結合することがなくなる分、閾値電圧及び閾値電流が小さくなるのである。   From the results shown in FIG. 7, it can be seen that sample A has a smaller threshold voltage and threshold current than sample B. The reason why the threshold voltage and the threshold current are small is considered as follows. That is, for sample A, the main surface of the layer constituting the AlGaN / GaN heterojunction includes the C axis in the plane, so that a very high density sheet carrier is not accumulated at the heterointerface and is injected from the p-type electrode. Holes are not recombined with excess n-type carriers at the heterointerface. At the same time, for sample A, since the longitudinal direction of the ridge portion is parallel to the C-axis direction of the p-type cladding layer and the p-type contact layer, no extra n-type carriers due to stress are generated in the ridge portion, and p-type Holes injected from the electrodes do not recombine with excess n-type carriers in the ridge portion. On the other hand, for sample B, the main surface of the layer constituting the AlGaN / GaN heterojunction is the C plane, and the longitudinal direction of the ridge portion is not parallel to the C-axis direction of the p-type cladding layer and the p-type contact layer. Extremely high-density sheet carriers are accumulated at the interface, and excess n-type carriers are generated due to stress in the ridge portion, and holes injected from the p-type electrode are regenerated with the excess n-type carrier at the heterointerface and ridge portion. Will be combined. Therefore, the threshold voltage and the threshold current of sample A are smaller than that of sample B, because the recombination with extra n-type carriers is eliminated.

以上のように、本実施の形態の半導体レーザ素子によれば、半導体レーザ素子は対称性6mmの六方晶系結晶から構成されるAlGaN/GaNヘテロ接合を用い、AlGaN/GaNヘテロ接合を構成する層の主面はC軸を面内に含む。よって、従来のAlGaN/GaNヘテロ接合を用いた半導体レーザ素子のように高濃度のシートキャリアがヘテロ界面に蓄積されないので、キャリア密度の精密な制御が可能な半導体レーザ素子を実現することができる。すなわち、低閾値電圧かつ低閾値電流の半導体レーザ素子を実現することができる。   As described above, according to the semiconductor laser device of the present embodiment, the semiconductor laser device uses an AlGaN / GaN heterojunction composed of a hexagonal crystal having a symmetry of 6 mm, and the layers constituting the AlGaN / GaN heterojunction. The principal surface includes the C axis in the plane. Therefore, unlike the conventional semiconductor laser element using an AlGaN / GaN heterojunction, a high-concentration sheet carrier is not accumulated at the heterointerface, so that a semiconductor laser element capable of precisely controlling the carrier density can be realized. That is, a semiconductor laser device having a low threshold voltage and a low threshold current can be realized.

また、本実施の形態の半導体レーザ素子によれば、半導体層141は対称性6mmの六方晶系結晶から構成され、リッジ部149の長手方向は、六方晶系結晶のC軸と平行である。よって、リッジ部149でのストレスによるピエゾ電荷の発生を抑えることができるので、キャリア密度の更に精密な制御が可能な半導体レーザ素子を実現することができる。   Further, according to the semiconductor laser element of the present embodiment, the semiconductor layer 141 is composed of a hexagonal crystal having a symmetry of 6 mm, and the longitudinal direction of the ridge portion 149 is parallel to the C axis of the hexagonal crystal. Therefore, since the generation of piezoelectric charges due to stress in the ridge portion 149 can be suppressed, a semiconductor laser device capable of more precise control of the carrier density can be realized.

なお、n型クラッド層142、活性層143、p型クラッド層144及びp型コンタクト層145は、その主面がA面あるいはM面より0.1から10°傾いた構造を有していてもよい。これにより、半導体層形成に際しての結晶成長時に高品質な結晶が得られるため、ピエゾ電荷抑制の効果を更に高めることができる。   Note that the n-type cladding layer 142, the active layer 143, the p-type cladding layer 144, and the p-type contact layer 145 may have a structure in which the principal surface is inclined by 0.1 to 10 ° from the A plane or the M plane. Good. Thereby, a high quality crystal can be obtained during crystal growth during the formation of the semiconductor layer, so that the effect of suppressing the piezoelectric charge can be further enhanced.

また、半導体層141が形成される単結晶基板としてn型GaN基板146を例示したが、これに限られず、例えばR面を主面としたサファイア基板あるいは(11−20)面を主面としたSiC基板等であってもよい。   Further, the n-type GaN substrate 146 is exemplified as the single crystal substrate on which the semiconductor layer 141 is formed. However, the present invention is not limited to this. For example, a sapphire substrate having an R surface as a main surface or a (11-20) surface as a main surface. A SiC substrate etc. may be sufficient.

以上、本発明に係る半導体装置について実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではなく、本発明の範囲を逸脱することなく種々の変形または修正が可能であることはいうまでもない。   The semiconductor device according to the present invention has been described above based on the embodiment. However, the present invention is not limited to this embodiment, and various changes and modifications can be made without departing from the scope of the present invention. It goes without saying that it is possible.

例えば、上記実施の形態では、半導体装置として電界効果型トランジスタを例示したが、これに限られない。すなわち、半導体装置は、ショットキーバリアダイオード、バイポーラ型トランジスタをはじめ、LEDやレーザに代表される光デバイスであってもよく、同様の効果が得られる。なお、半導体装置がバイポーラ型トランジスタである場合には、活性領域はベースとなる。   For example, in the above embodiment, the field effect transistor is exemplified as the semiconductor device, but the present invention is not limited to this. That is, the semiconductor device may be an optical device typified by an LED or a laser, including a Schottky barrier diode and a bipolar transistor, and the same effect can be obtained. In the case where the semiconductor device is a bipolar transistor, the active region is a base.

本発明は、半導体装置に利用でき、特に電気自動車あるいは家電機器に用いられるインバーターに代表される電源スイッチング用の窒化物系トランジスタ、及び青色・白色LEDあるいはレーザをはじめとする窒化物系光発光素子等に利用することができる。   INDUSTRIAL APPLICABILITY The present invention can be used for semiconductor devices, and in particular, nitride-based transistors for power switching represented by inverters used in electric vehicles or home appliances, and nitride-based light-emitting elements such as blue / white LEDs or lasers Etc. can be used.

(a)本発明の第1の実施の形態のFETの構造を示す斜視図である。(b)同実施の形態のFETの構造を示す断面図(図1(a)のA−A’線における断面図)である。(A) It is a perspective view which shows the structure of FET of the 1st Embodiment of this invention. (B) It is sectional drawing (sectional drawing in the A-A 'line | wire of Fig.1 (a)) which shows the structure of FET of the embodiment. 材料定数の座標変換方法を説明するための図である。It is a figure for demonstrating the coordinate conversion method of a material constant. (a)FETの拡大斜視図(活性領域近辺の斜視図)である。(b)図3(a)のA−A’線におけるピエゾ電荷密度の計算結果を示す図である。(A) It is an expansion perspective view (perspective view of the active region vicinity) of FET. (B) It is a figure which shows the calculation result of the piezoelectric charge density in the A-A 'line | wire of Fig.3 (a). (a)FETの拡大斜視図(活性領域近辺の斜視図)である。(b)図4(a)のA−A’線におけるピエゾ電荷密度の計算結果を示す図である。(A) It is an expansion perspective view (perspective view of the active region vicinity) of FET. (B) It is a figure which shows the calculation result of the piezoelectric charge density in the A-A 'line | wire of Fig.4 (a). (a)本発明の第2の実施の形態のFETの構造を示す斜視図である。(b)同実施の形態のFETの構造を示す断面図(図5(a)のA−A’線における断面図)である。(A) It is a perspective view which shows the structure of FET of the 2nd Embodiment of this invention. (B) It is sectional drawing (sectional drawing in the A-A 'line of Fig.5 (a)) which shows the structure of FET of the embodiment. 本発明の第3の実施の形態の半導体レーザ素子の構造を示す斜視図である。It is a perspective view which shows the structure of the semiconductor laser element of the 3rd Embodiment of this invention. 半導体レーザ素子の電流―電圧特性(I−V特性)を示す図である。It is a figure which shows the electric current-voltage characteristic (IV characteristic) of a semiconductor laser element. 窒化物半導体層に発生するピエゾ電荷のストレス依存性を示す図である。It is a figure which shows the stress dependence of the piezoelectric charge which generate | occur | produces in the nitride semiconductor layer.

符号の説明Explanation of symbols

101、121、141 半導体層
101a、121a チャネル領域
102 ソース電極
103 ドレイン電極
104、131 ゲート電極
105 単結晶基板
106 GaN層
107 AlGaN層
130 活性領域
142 n型クラッド層
143 活性層
144 p型クラッド層
145 p型コンタクト層
146 n型GaN基板
147 n電極
148 p電極
149 リッジ部
101, 121, 141 Semiconductor layer 101a, 121a Channel region 102 Source electrode 103 Drain electrode 104, 131 Gate electrode 105 Single crystal substrate 106 GaN layer 107 AlGaN layer 130 Active region 142 N-type cladding layer 143 Active layer 144 P-type cladding layer 145 p-type contact layer 146 n-type GaN substrate 147 n- type electrode 148 p- type electrode 149 Ridge part

Claims (7)

活性領域を有し、第1六方晶系(6mm)結晶から構成される第1半導体層と、
前記第1半導体層の主面に接して形成された、前記第1六方晶系(6mm)結晶と異なるバンドギャップエネルギーを有する第2六方晶系(6mm)結晶から構成される第2半導体層とを備え、
前記第1半導体層及び第2半導体層は、In(x)Al(y)Ga(z)N(1−x−y−z)(0≦x、y、z≦1かつx+y+z≦1かつx、y、zは同時に0ではない)から構成され、
前記第1半導体層の主面は、前記第1六方晶系結晶のC軸と平行であり、
前記第2半導体層の主面は、前記第2六方晶系結晶のC軸と平行であり、
前記第2半導体層に接してストライプ状のゲート電極が形成されており、
前記ゲート電極の長手方向は、前記第2六方晶系結晶のC軸と平行である
ことを特徴とするトランジスタ。
A first semiconductor layer having an active region and composed of a first hexagonal (6 mm) crystal;
A second semiconductor layer formed of a second hexagonal (6 mm) crystal having a band gap energy different from that of the first hexagonal (6 mm) crystal formed in contact with the main surface of the first semiconductor layer; With
The first and second semiconductor layers include In (x) Al (y) Ga (z) N (1-xyz) (0 ≦ x, y, z ≦ 1 and x + y + z ≦ 1 and x , Y and z are not 0 at the same time)
A main surface of the first semiconductor layer is parallel to a C axis of the first hexagonal crystal;
A main surface of the second semiconductor layer is parallel to a C axis of the second hexagonal crystal;
It said second semiconductor layer on the stripe-shaped gate electrode in contact is formed,
The transistor characterized in that a longitudinal direction of the gate electrode is parallel to a C axis of the second hexagonal crystal.
前記トランジスタは、電界効果型トランジスタであり、
前記活性領域は、チャネル領域である
ことを特徴とする請求項1に記載のトランジスタ。
The transistor is a field effect transistor,
The transistor according to claim 1, wherein the active region is a channel region.
前記第1半導体層の主面は、前記第1六方晶系結晶のA面から0.1°から10°傾いている
ことを特徴とする請求項1に記載のトランジスタ。
2. The transistor according to claim 1, wherein a main surface of the first semiconductor layer is inclined by 0.1 ° to 10 ° with respect to an A-plane of the first hexagonal crystal.
前記第1半導体層の主面は、前記第1六方晶系結晶のM面から0.1°から10°傾いている
ことを特徴とする請求項1に記載のトランジスタ。
2. The transistor according to claim 1, wherein a main surface of the first semiconductor layer is inclined by 0.1 ° to 10 ° with respect to an M plane of the first hexagonal crystal.
前記トランジスタは、さらに、サファイア基板を備え、
前記第1半導体層は、前記サファイア基板のR面に接して形成されている
ことを特徴とする請求項1に記載のトランジスタ。
The transistor further includes a sapphire substrate,
The transistor according to claim 1, wherein the first semiconductor layer is formed in contact with an R surface of the sapphire substrate.
前記トランジスタは、さらに、α−SiC基板を備え、
前記第1半導体層は、前記α−SiC基板の(11−20)面に接して形成されている
ことを特徴とする請求項1に記載のトランジスタ。
The transistor further includes an α-SiC substrate,
The transistor according to claim 1, wherein the first semiconductor layer is formed in contact with a (11-20) plane of the α-SiC substrate.
前記トランジスタは、さらに、GaN基板を備え、
前記第1半導体層は、前記GaN基板の(11−20)面に接して形成されている
ことを特徴とする請求項1に記載のトランジスタ。
The transistor further comprises a GaN substrate,
The transistor according to claim 1, wherein the first semiconductor layer is formed in contact with a (11-20) plane of the GaN substrate.
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