JP2007266577A - Nitride semiconductor device and manufacturing method thereof - Google Patents
Nitride semiconductor device and manufacturing method thereof Download PDFInfo
- Publication number
- JP2007266577A JP2007266577A JP2007004222A JP2007004222A JP2007266577A JP 2007266577 A JP2007266577 A JP 2007266577A JP 2007004222 A JP2007004222 A JP 2007004222A JP 2007004222 A JP2007004222 A JP 2007004222A JP 2007266577 A JP2007266577 A JP 2007266577A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- substrate
- nitride semiconductor
- stacked body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Led Devices (AREA)
Abstract
Description
本発明は、窒化物半導体装置及びその製造方法に関し、特に電界効果トランジスタ又は半導体発光素子に適用可能な窒化物半導体装置及びその製造方法に関する。 The present invention relates to a nitride semiconductor device and a manufacturing method thereof, and more particularly to a nitride semiconductor device applicable to a field effect transistor or a semiconductor light emitting element and a manufacturing method thereof.
窒化ガリウム(GaN)系半導体(窒化物半導体)は、砒化ガリウム(GaAs)等の化合物半導体又はシリコン(Si)からなる半導体等と比べてバンドギャップが大きく、青色若しくは緑色の可視域又は紫外域で発光可能な発光素子の実現に向けて研究及び開発が盛んに進められている。これまでに、各種表示用の発光ダイオード素子又は次世代高密度光ディスク用の半導体レーザ素子等として商品化されてきている。 Gallium nitride (GaN) -based semiconductors (nitride semiconductors) have a larger band gap than compound semiconductors such as gallium arsenide (GaAs) or semiconductors made of silicon (Si), and in the visible or ultraviolet region of blue or green. Research and development are actively pursued toward the realization of light-emitting elements capable of emitting light. Until now, it has been commercialized as a light-emitting diode element for various displays or a semiconductor laser element for a next-generation high-density optical disk.
GaN系半導体は、絶縁破壊電圧が大きく且つ飽和ドリフト速度が高いという特徴を有しており、高出力パワーデバイスや高速動作トランジスタ等の電子デバイス用としても注目されている。GaN系半導体は、一般にはサファイア(単結晶Al2O3)又は炭化シリコン(SiC)等の窒化物半導体とは異なる材料からなる、いわゆる異種基板上に形成される。当初は異種基板上に成長する窒化物半導体の結晶性の向上が困難であったが、有機金属気相成長(Metal Organic Chemical Vapor Deposition:MOCVD)法において、低温バッファ層を用いる技術が開発された結果、異種基板を用いて比較的に良好な窒化物半導体結晶を得ることが可能となってきている。 GaN-based semiconductors are characterized by high breakdown voltage and high saturation drift speed, and are attracting attention for use in electronic devices such as high-output power devices and high-speed operation transistors. A GaN-based semiconductor is generally formed on a so-called heterogeneous substrate made of a material different from a nitride semiconductor such as sapphire (single crystal Al 2 O 3 ) or silicon carbide (SiC). Initially, it was difficult to improve the crystallinity of nitride semiconductors grown on different substrates, but a technique using a low-temperature buffer layer was developed in metal organic chemical vapor deposition (MOCVD). As a result, it has become possible to obtain relatively good nitride semiconductor crystals using different substrates.
ところで、青色発光ダイオード素子等の光デバイスを商品化可能としたヘテロエピタキシャル成長技術は、窒化物半導体の主面の面方位がいずれも(0001)面、いわゆるc面であり、自発分極又はピエゾ分極が主面に垂直な方向に生じてしまう。これらの分極により、発光デバイスに一般に活性層として用いられる量子井戸構造の、電子及び正孔が閉じ込められる井戸層において分極電界が生じる。その結果、電子と正孔とが空間的に分離してしまうため、発光効率が低下するいわゆる量子シュタルク効果が観測される(例えば、非特許文献1を参照。)。 By the way, in the heteroepitaxial growth technology that makes it possible to commercialize optical devices such as blue light-emitting diode elements, the plane orientations of the main surfaces of the nitride semiconductor are all (0001) planes, so-called c-planes, and spontaneous polarization or piezopolarization occurs. It occurs in a direction perpendicular to the main surface. These polarizations generate a polarization electric field in a well layer in which electrons and holes are confined in a quantum well structure generally used as an active layer in a light emitting device. As a result, since electrons and holes are spatially separated, a so-called quantum Stark effect in which the light emission efficiency is reduced is observed (for example, see Non-Patent Document 1).
一方、電子デバイスにおいても、一般に窒化物半導体層が(0001)面上に形成されるため、前述した自発分極又はピエゾ電極により分極電界が(0001)面に垂直に生じる。さらに、該分極により窒化物半導体層の界面及び表面に固定電荷が生じ、これを中和するために、例えば窒化アルミニウムガリウム(AlGaN)と窒化ガリウム(GaN)とのへテロ界面においては、アンドープ状態であっても、例えば1×1013cm−2以上のシートキャリア濃度が生じてしまう。 On the other hand, in an electronic device, since a nitride semiconductor layer is generally formed on the (0001) plane, a polarization electric field is generated perpendicularly to the (0001) plane by the spontaneous polarization or the piezoelectric electrode described above. Furthermore, fixed charges are generated at the interface and surface of the nitride semiconductor layer due to the polarization, and in order to neutralize this, for example, at the heterointerface between aluminum gallium nitride (AlGaN) and gallium nitride (GaN), an undoped state Even so, for example, a sheet carrier concentration of 1 × 10 13 cm −2 or more occurs.
これまでは、この高いシートキャリア濃度を利用した大きなドレイン電流を有するへテロ接合電界効果トランジスタを実現できることが報告されている(例えば、非特許文献2を参照。)。ここでは、電子の移動度も室温で1000cm2 /Vsを超える大きな値が報告されており、従来のGaAs化合物半導体又はSi半導体に代わる将来の電子デバイスとしての期待も大きい。
しかしながら、前述したように、従来のGaN系発光デバイス及びGaN系電界効果トランジスタは、いずれも窒化物半導体層の(0001)面上に形成されており、自発分極及びピエゾ分極が(0001)面に対して垂直な方向に生じてしまう。このため、発光デバイスにおいては、前述の量子シュタルク効果により量子井戸からの発光効率の向上が困難であり、さらなる高輝度化及び高効率化に限界があるという問題がある。 However, as described above, both the conventional GaN-based light-emitting device and the GaN-based field effect transistor are formed on the (0001) plane of the nitride semiconductor layer, and the spontaneous polarization and the piezo-polarization are on the (0001) plane. However, it occurs in a direction perpendicular to the direction. For this reason, in the light emitting device, it is difficult to improve the light emission efficiency from the quantum well due to the quantum Stark effect described above, and there is a problem that there is a limit to further increase in luminance and efficiency.
また、電界効果トランジスタにおいては、パワーデバイスに強く求められるノーマリオフ特性を実現しようとする場合には、前述の分極電界による高いシートキャリア濃度が生じることから、ノーマリオフ特性の実現が困難であるという問題がある。 In addition, in a field effect transistor, when a normally-off characteristic that is strongly demanded for a power device is to be realized, a high sheet carrier concentration is generated due to the polarization electric field described above, which makes it difficult to realize a normally-off characteristic. is there.
本発明は、前記従来の問題に鑑み、窒化物半導体に生じる自発分極を抑制して、例えば発光デバイスにおいては高輝度化及び高効率化を実現でき、また、電界効果トランジスタにおいてはノーマリオフ特性を実現できるようにすることを目的とする。 In view of the above-described conventional problems, the present invention can suppress spontaneous polarization generated in a nitride semiconductor, for example, to realize high luminance and high efficiency in a light emitting device, and to realize normally-off characteristics in a field effect transistor. The purpose is to be able to.
前記の目的を達成するため、本発明は、窒化物半導体装置における活性層を面方位の{1−101}面に沿って形成する構成とする。 In order to achieve the above object, the present invention has a configuration in which an active layer in a nitride semiconductor device is formed along the {1-101} plane of the plane orientation.
具体的に、本発明に係る窒化物半導体装置は、第1主面及び該第1主面と対向する第2主面を有する窒化物半導体からなり、活性層を含む半導体積層体を備え、第1主面には、それぞれの面方位が{0001}面である複数の第1の凹凸部が形成され、第2主面は面方位が{1−101}面であり、活性層は{1−101}面に沿って形成されていることを特徴とする。 Specifically, a nitride semiconductor device according to the present invention includes a semiconductor stacked body that includes a first main surface and a nitride semiconductor having a second main surface facing the first main surface, and includes an active layer. A plurality of first concavo-convex portions each having a {0001} plane are formed on one main surface, the second main surface is a {1-101} plane, and the active layer is {1 It is formed along the −101} plane.
本発明の窒化物半導体装置によると、活性層が{1−101}面に沿って形成されているため、自発分極及びピエゾ分極等の分極が活性層の主面に対して垂直な方向に生じることがない。従って、分極の影響が抑制される結果、電界効果トランジスタの場合はシートキャリア濃度を広範囲にわたって低減できるため、ノーマリオフ型の動作が実現できる。また、発光デバイスの場合には、量子シュタルク効果が抑制されるため、高感度化及び高効率化を実現することができる。 According to the nitride semiconductor device of the present invention, since the active layer is formed along the {1-101} plane, polarization such as spontaneous polarization and piezoelectric polarization occurs in a direction perpendicular to the main surface of the active layer. There is nothing. Therefore, as a result of suppressing the influence of polarization, in the case of a field effect transistor, since the sheet carrier concentration can be reduced over a wide range, a normally-off type operation can be realized. In the case of a light emitting device, since the quantum Stark effect is suppressed, high sensitivity and high efficiency can be realized.
なお、面方位の例えば{0001}は(0001)面と等価な面の1組を表わし、また、例えば{1−101}における負符号”−”は該負符号に続く一の指数の反転を便宜的に表わしている。 For example, {0001} of the plane orientation represents one set of planes equivalent to the (0001) plane, and for example, a negative sign “−” in {1-101} represents an inversion of one exponent following the negative sign. It is shown for convenience.
本発明の窒化物半導体装置は、それぞれの面方位が{111}面である複数の第2の凹凸部を有するシリコンからなる基板をさらに備え、半導体積層体の第1の凹凸部は、半導体積層体が基板の第2の凹凸部の上に成長することにより形成されていることが好ましい。 The nitride semiconductor device of the present invention further includes a substrate made of silicon having a plurality of second concavo-convex portions whose plane orientations are {111} planes, and the first concavo-convex portion of the semiconductor stacked body It is preferable that the body is formed by growing on the second uneven portion of the substrate.
このようにすると、シリコンからなる基板の{111}面上には窒化物半導体の{0001}面が成長し、その後、第2の凹凸部が埋まった後は成長面の面方位が{1−101}面となるので、本発明の窒化物半導体装置を実現できる。また、窒化物半導体の成長用の基板として、入手が容易なシリコンを用いることにより、低コスト化が可能となる。 Thus, the {0001} plane of the nitride semiconductor grows on the {111} plane of the substrate made of silicon, and then the plane orientation of the growth plane is {1- 101} plane, the nitride semiconductor device of the present invention can be realized. Further, by using silicon that is easily available as a substrate for growing a nitride semiconductor, the cost can be reduced.
この場合に、基板と半導体積層体との間に形成され、一般式がAlxGa1−xN(但し、xは0<x≦1である。)であるバッファ層をさらに備えていることが好ましい。 In this case, the semiconductor device further includes a buffer layer formed between the substrate and the semiconductor stacked body and having a general formula of Al x Ga 1-x N (where x is 0 <x ≦ 1). Is preferred.
このようにすると、基板と半導体積層体との間に生じるストレスが緩和されるため、活性層を含む半導体積層体の厚さをより厚く形成できるので、電界効果トランジスタに適用した場合には、耐圧を向上することができる。 In this way, since the stress generated between the substrate and the semiconductor stacked body is relieved, the thickness of the semiconductor stacked body including the active layer can be formed thicker. Can be improved.
本発明の窒化物半導体装置において、基板はその主面の面方位に{100}面を有し、複数の第2の凹凸部は基板の{100}面に形成されていることが好ましい。 In the nitride semiconductor device of the present invention, it is preferable that the substrate has a {100} plane in the plane orientation of the main surface, and the plurality of second uneven portions are formed on the {100} plane of the substrate.
このようにすると、{100}面の主面に対して異方性エッチングにより壁面の面方位が{111}面をなす第2の凹凸部を容易に且つ確実に形成することができる。 If it does in this way, the 2nd uneven | corrugated | grooved part which the surface orientation of a wall surface makes {111} plane can be formed easily and reliably by anisotropic etching with respect to the main surface of {100} plane.
この場合に、基板の主面は{100}面から傾いたオフ基板であることが好ましい。 In this case, the main surface of the substrate is preferably an off-substrate tilted from the {100} plane.
このようにすると、半導体積層体の第2主面(上面)の平坦性を向上させることができる。 In this way, the flatness of the second main surface (upper surface) of the semiconductor stacked body can be improved.
基板を備えている場合に、複数の第2の凹凸部はストライプ状に形成されていることが好ましい。 In the case where the substrate is provided, the plurality of second concavo-convex portions are preferably formed in a stripe shape.
また、基板を備えている場合に、複数の第2の凹凸部はそれぞれが逆四角錐状で且つ行列状に配置されて形成されていることが好ましい。 In the case where the substrate is provided, it is preferable that each of the plurality of second concavo-convex portions is formed in an inverted quadrangular pyramid shape and arranged in a matrix shape.
このようにすると、ストライプ状及び行列状のいずれの場合にも、基板の主面の全体にわたって第2の凹凸部を均一に形成することができる。 In this way, the second concavo-convex portion can be uniformly formed over the entire main surface of the substrate in both the stripe shape and the matrix shape.
本発明の窒化物半導体装置において、半導体積層体における{1−101}面は平坦であることが好ましい。 In the nitride semiconductor device of the present invention, the {1-101} plane in the semiconductor stacked body is preferably flat.
このようにすると、電界効果トランジスタに適用した場合には、キャリアの移動度が大きいため、高速動作が可能でオン抵抗が小さい電界効果トランジスタを実現することができる。 Thus, when applied to a field effect transistor, since the mobility of carriers is large, a field effect transistor that can operate at high speed and has low on-resistance can be realized.
本発明の窒化物半導体装置は、半導体積層体における{1−101}面の上に形成されたゲート電極並びに該ゲート電極の両側にそれぞれ形成されたソース電極及びドレイン電極をさらに備え、活性層はチャネル層であることが好ましい。 The nitride semiconductor device of the present invention further includes a gate electrode formed on the {1-101} plane of the semiconductor stacked body, and a source electrode and a drain electrode formed on both sides of the gate electrode, respectively, and the active layer is A channel layer is preferred.
このようにすると、窒化物半導体装置として電界効果トランジスタを得ることができる。 Thus, a field effect transistor can be obtained as the nitride semiconductor device.
この場合に、チャネル層は、窒化ガリウムからなる第1層と窒化アルミニウムガリウムからなる第2層とのヘテロ接合により構成されていることが好ましい。 In this case, the channel layer is preferably constituted by a heterojunction of a first layer made of gallium nitride and a second layer made of aluminum gallium nitride.
このようにすると、チャネル層としてヘテロ接合により生じる2次元電子ガス層を用いることができるため、キャリアの移動度が大きくなるので、高速動作が可能で且つオン抵抗が小さい電界効果トランジスタを実現することができる。 In this case, since a two-dimensional electron gas layer generated by a heterojunction can be used as the channel layer, the carrier mobility is increased, so that a field effect transistor capable of high-speed operation and low on-resistance can be realized. Can do.
また、本発明の窒化物半導体装置において、半導体積層体は、活性層に対して第1主面側に形成されたn型半導体層と、活性層に対して第2主面側に形成されたp型半導体層とを有していることが好ましい。 In the nitride semiconductor device of the present invention, the semiconductor stacked body is formed on the first main surface side with respect to the active layer and on the second main surface side with respect to the active layer. It is preferable to have a p-type semiconductor layer.
このようにすると、窒化物半導体装置として発光デバイスを得ることができる。 Thus, a light emitting device can be obtained as the nitride semiconductor device.
本発明の窒化物半導体装置は、半導体積層体における第2主面に貼り合わされ、半導体積層体を保持する保持基板をさらに備えていることが好ましい。 The nitride semiconductor device of the present invention preferably further includes a holding substrate that is bonded to the second main surface of the semiconductor stacked body and holds the semiconductor stacked body.
このようにすると、保持基板には放熱に優れた材料を用いることができるため、高出力動作が可能となる。 In this case, since the material excellent in heat dissipation can be used for the holding substrate, high output operation is possible.
この場合に、保持基板と半導体積層体とは、金とスズとを含む合金層により貼り合わされていることが好ましい。 In this case, it is preferable that the holding substrate and the semiconductor laminated body are bonded together by an alloy layer containing gold and tin.
このようにすると、金とスズとが共晶化するため、半導体積層体と保持基板との張り合わせが容易となる。 If it does in this way, since gold | metal | money and tin will eutectic, lamination | stacking of a semiconductor laminated body and a holding substrate will become easy.
また、この場合に、保持基板はシリコンからなることが好ましい。 In this case, the holding substrate is preferably made of silicon.
このようにすると、低コストで且つ加工性に優れたデバイスを実現することができる。 In this way, it is possible to realize a device with low cost and excellent workability.
半導体積層体がn型半導体層とp型半導体層とを有している場合に、活性層は発光層であることが好ましい。 When the semiconductor stacked body has an n-type semiconductor layer and a p-type semiconductor layer, the active layer is preferably a light emitting layer.
この場合に、半導体積層体における第1の主面は露出しており、半導体積層体の露出面には、一般式がAlxGa1−xN(但し、xは0<x≦1である。)である第1の半導体層が形成されていることが好ましい。 In this case, the first main surface of the semiconductor multilayer body is exposed, and the general formula is Al x Ga 1-x N (where x is 0 <x ≦ 1) on the exposed surface of the semiconductor multilayer body. It is preferable that a first semiconductor layer is formed.
このようにすると、半導体積層体の成長時には第1の半導体層がバッファ層として機能する。 In this case, the first semiconductor layer functions as a buffer layer when the semiconductor stacked body is grown.
さらにこの場合に、半導体積層体における第1の半導体層の内側には、n型の窒化ガリウムからなる第2の半導体層が形成されており、第2の半導体層は第1の半導体層が選択的に除去されて露出されており、第2の半導体層の露出部分の上には、オーミック電極が形成されていることが好ましい。 Further, in this case, a second semiconductor layer made of n-type gallium nitride is formed inside the first semiconductor layer in the semiconductor stacked body, and the first semiconductor layer is selected as the second semiconductor layer. It is preferable that an ohmic electrode is formed on the exposed portion of the second semiconductor layer.
このようにすると、オーミック電極がシート抵抗が小さいn型の第2の半導体層と接触するため、該オーミック電極から注入される電流が第2の半導体層の横方向にも十分に拡がるので、活性層の面内で均一な発光を出力可能な発光デバイスを実現することができる。 In this case, since the ohmic electrode is in contact with the n-type second semiconductor layer having a low sheet resistance, the current injected from the ohmic electrode is sufficiently spread in the lateral direction of the second semiconductor layer. A light emitting device capable of outputting uniform light emission in the plane of the layer can be realized.
本発明に係る窒化物半導体装置の製造方法は、主面の面方位が{100}面である基板の主面に対して異方性エッチングを選択的に行なって、それぞれの面方位が{111}面である複数の凹凸部を形成する工程(a)と、複数の凹凸部が形成された基板上に、エピタキシャル成長により、窒化物半導体からなり活性層を含む半導体積層体を該半導体積層体の上面が平坦化するように形成する工程(b)と、半導体積層体の上に少なくとも1つの第1の電極を形成する工程(c)とを備えていることを特徴とする。 In the method for manufacturing a nitride semiconductor device according to the present invention, anisotropic etching is selectively performed on a main surface of a substrate whose main surface has a {100} plane orientation, and each plane orientation is {111}. } A step (a) of forming a plurality of concave and convex portions that are surfaces, and a semiconductor laminate including an active layer made of a nitride semiconductor by epitaxial growth on a substrate on which the plurality of concave and convex portions are formed. The method includes a step (b) of forming an upper surface to be flattened, and a step (c) of forming at least one first electrode on the semiconductor stacked body.
本発明の窒化物半導体装置の製造方法によると、主面の面方位が{100}面である基板の主面に、面方位が{111}面である複数の凹凸部を形成し、その後、複数の凹凸部が形成された基板上に、窒化物半導体からなり活性層を含む半導体積層体を該半導体積層体の上面が平坦化するように形成する。これにより、半導体積層体に含まれる活性層が{1−101}面に沿って形成されることになるため、自発分極及びピエゾ分極等の分極が活性層の主面に対して垂直な方向に生じることがない。従って、分極の影響が抑制される結果、電界効果トランジスタの場合はシートキャリア濃度を広範囲にわたって低減できるため、ノーマリオフ型の動作が実現できる。また、発光デバイスの場合には、量子シュタルク効果が抑制されるため、高感度化及び高効率化を実現することができる。その上、半導体積層体は横方向成長が促進されるため、結晶欠陥密度が低減できる。このため、電界効果トランジスタの場合には、キャリアの移動度が大きく且つ高速動作が可能なデバイスを実現することができると共に、半導体積層体をより厚膜化できるので、高耐圧化が実現できる。 According to the method for manufacturing a nitride semiconductor device of the present invention, a plurality of concavo-convex portions whose surface orientation is {111} plane is formed on the main surface of the substrate whose surface orientation is {100} plane, A semiconductor stacked body made of a nitride semiconductor and including an active layer is formed on a substrate having a plurality of uneven portions so that the upper surface of the semiconductor stacked body is flattened. As a result, since the active layer included in the semiconductor stacked body is formed along the {1-101} plane, polarization such as spontaneous polarization and piezoelectric polarization is in a direction perpendicular to the main surface of the active layer. It does not occur. Therefore, as a result of suppressing the influence of polarization, in the case of a field effect transistor, since the sheet carrier concentration can be reduced over a wide range, a normally-off type operation can be realized. In the case of a light emitting device, since the quantum Stark effect is suppressed, high sensitivity and high efficiency can be realized. Moreover, since the lateral growth of the semiconductor stacked body is promoted, the crystal defect density can be reduced. For this reason, in the case of a field effect transistor, it is possible to realize a device having high carrier mobility and capable of high-speed operation, and the semiconductor stacked body can be made thicker, so that a high breakdown voltage can be realized.
本発明の窒化物半導体装置の製造方法は、工程(b)において、半導体積層体を形成する際に、第1層として凹凸部の上に、一般式がAlxGa1−xN(但し、xは0<x≦1である。)であるバッファ層を形成することが好ましい。 In the manufacturing method of the nitride semiconductor device of the present invention, when forming the semiconductor stacked body in the step (b), the general formula is Al x Ga 1-x N (provided that It is preferable to form a buffer layer where x is 0 <x ≦ 1.
本発明の窒化物半導体装置の製造方法は、工程(b)において、活性層は、半導体積層体を形成する際に、窒化ガリウムからなる第2層と該第2層の上に窒化アルミニウムガリウムからなる第3層とからなるヘテロ接合を構成することにより形成し、工程(c)は、第1の電極として、第3層の上にゲート電極と、該ゲート電極の両側にソース電極及びドレイン電極とをそれぞれ形成する工程を含むことが好ましい。 In the method for manufacturing a nitride semiconductor device according to the present invention, in the step (b), the active layer is formed of a second layer made of gallium nitride and an aluminum gallium nitride layer on the second layer when forming the semiconductor stacked body. Forming a heterojunction composed of a third layer, and in step (c), as the first electrode, a gate electrode is formed on the third layer, and a source electrode and a drain electrode are formed on both sides of the gate electrode. It is preferable that the process of forming each is included.
このようにすると、窒化物半導体装置としてヘテロ接合電界効果トランジスタを得ることができる。 Thus, a heterojunction field effect transistor can be obtained as a nitride semiconductor device.
また、本発明の窒化物半導体装置の製造方法は、工程(b)において、半導体積層体を形成する際に、n型半導体層と活性層とp型半導体層とを基板側から順次形成することが好ましい。 In the method for manufacturing a nitride semiconductor device according to the present invention, in the step (b), the n-type semiconductor layer, the active layer, and the p-type semiconductor layer are sequentially formed from the substrate side when forming the semiconductor stacked body. Is preferred.
このようにすると、窒化物半導体装置として発光デバイスを得ることができる。 Thus, a light emitting device can be obtained as the nitride semiconductor device.
本発明の窒化物半導体装置の製造方法は、工程(c)よりも後に、半導体積層体の上に第1の電極と接するように、半導体積層体を保持する保持基板を貼り合わせる工程(d)と、工程(d)よりも後に、基板を半導体積層体から分離する工程(e)と、工程(e)よりも後に、半導体積層体の露出面上に第2の電極を形成する工程(f)とをさらに備えていることが好ましい。 In the method for manufacturing a nitride semiconductor device of the present invention, after the step (c), the step (d) of bonding a holding substrate holding the semiconductor stacked body so as to be in contact with the first electrode on the semiconductor stacked body. And a step (e) of separating the substrate from the semiconductor stacked body after the step (d), and a step of forming a second electrode on the exposed surface of the semiconductor stacked body (f) after the step (e). ).
このようにすると、発光デバイスに適用した場合には、半導体積層体に形成された複数の凹凸部が保持基板の反対側、すなわち発光光の出力側に形成されるため、該凹凸部によって半導体積層体の内部に反射する発光光が低減されるので、光の取り出し効率が向上する。 In this case, when applied to a light emitting device, a plurality of uneven portions formed in the semiconductor laminate are formed on the opposite side of the holding substrate, that is, on the output side of the emitted light. Since the emitted light reflected inside the body is reduced, the light extraction efficiency is improved.
本発明の窒化物半導体装置の製造方法において、基板はシリコンからなることが好ましい。 In the method for manufacturing a nitride semiconductor device of the present invention, the substrate is preferably made of silicon.
このようにすると、主面の面方位が{100}面である基板の主面に、面方位が{111}面である複数の凹凸部を確実に形成することができる。 In this way, it is possible to reliably form a plurality of concave and convex portions whose surface orientation is the {111} plane on the main surface of the substrate whose surface orientation is the {100} plane.
本発明に係る窒化物半導体装置及びその製造方法によると、窒化物半導体に特有の分極電界の影響を抑制できるため、例えば発光デバイスにおいては量子シュタルク効果が抑制されて高効率化を実現でき、また、電界効果トランジスタにおいてはシートキャリア濃度を広範囲にわたって低減できるので、ノーマリオフ動作を実現することができる。 According to the nitride semiconductor device and the manufacturing method thereof according to the present invention, since the influence of the polarization electric field peculiar to the nitride semiconductor can be suppressed, for example, in the light emitting device, the quantum Stark effect is suppressed and high efficiency can be realized. In the field effect transistor, since the sheet carrier concentration can be reduced over a wide range, a normally-off operation can be realized.
(第1の実施形態)
本発明の第1の実施形態について図面を参照しながら説明する。
(First embodiment)
A first embodiment of the present invention will be described with reference to the drawings.
図1は本発明の第1の実施形態に係る窒化物半導体装置であって、ヘテロ接合電界効果トランジスタの断面構成を示している。 FIG. 1 shows a nitride semiconductor device according to the first embodiment of the present invention, and shows a cross-sectional configuration of a heterojunction field effect transistor.
図1に示すように、主面の面方位が{100}面であるシリコン(Si)からなる基板101の上部には、例えば断面V字状の複数の溝がストライプ状に形成された複数の凹凸部が全面に形成されている。ここで、各溝の壁面はシリコン結晶の面方位の{111}面である。 As shown in FIG. 1, a plurality of grooves each having a V-shaped cross section, for example, are formed in stripes on an upper portion of a substrate 101 made of silicon (Si) whose principal surface has a {100} plane orientation. Concave and convex portions are formed on the entire surface. Here, the wall surface of each groove is the {111} plane of the plane orientation of the silicon crystal.
基板101の凹凸部の上には、厚さが約40nmの窒化アルミニウム(AlN)からなるバッファ層102と、厚さが5nmのAl0.5Ga0.5N層と厚さが20nmのGaN層とが25周期分積層された厚さが0.5μmの超格子層103と、厚さが3μmのアンドープのGaNからなるチャネル層104と、厚さが25nmのn型Al0.26Ga0.74Nからなるキャリア供給層105とが順次エピタキシャル成長により形成されている。ここで、半導体積層体110を構成するチャネル層104とキャリア供給層105との接合面の面方位は{1−101}面であり、このヘテロ接合面によりチャネル層104におけるキャリア供給層105との界面近傍に生じる2次元電子ガス(2DEG)層が実質的なチャネル層となる。ここで、チャネル層104の厚さは、基板101の凸部の頂面からの厚さをいう。また、超格子層103は半導体積層体110に生じるクラックを防止するために設けている。 On the uneven portion of the substrate 101, a buffer layer 102 made of aluminum nitride (AlN) having a thickness of about 40 nm, an Al 0.5 Ga 0.5 N layer having a thickness of 5 nm, and a GaN having a thickness of 20 nm. A superlattice layer 103 having a thickness of 0.5 μm, in which 25 layers are stacked, a channel layer 104 made of undoped GaN having a thickness of 3 μm, and an n-type Al 0.26 Ga 0 having a thickness of 25 nm. The carrier supply layer 105 made of .74 N is sequentially formed by epitaxial growth. Here, the plane orientation of the joint surface between the channel layer 104 and the carrier supply layer 105 constituting the semiconductor stacked body 110 is a {1-101} plane, and the heterojunction plane forms a contact with the carrier supply layer 105 in the channel layer 104. A two-dimensional electron gas (2DEG) layer generated in the vicinity of the interface becomes a substantial channel layer. Here, the thickness of the channel layer 104 refers to the thickness from the top surface of the convex portion of the substrate 101. The superlattice layer 103 is provided to prevent cracks generated in the semiconductor stacked body 110.
半導体積層体110には、表面からチャネル層104にまで達するように例えば選択的に酸化されてなる素子分離領域106が形成され、半導体積層体110における素子分離領域106の内側の素子形成領域上には、パラジウム(Pd)とシリコン(Si)との合金からなるショットキ性のゲート電極107が形成され、該ゲート電極107の両側の領域には間隔をおいて、それぞれチタン(Ti)とその上のアルミニウム(Al)との積層膜からなるオーミック性のソース電極108及びドレイン電極109が形成されている。 In the semiconductor stacked body 110, an element isolation region 106 that is selectively oxidized, for example, so as to reach the channel layer 104 from the surface is formed, and on the element forming region inside the element isolation region 106 in the semiconductor stacked body 110. Is formed with a Schottky gate electrode 107 made of an alloy of palladium (Pd) and silicon (Si), and the regions on both sides of the gate electrode 107 are spaced apart from each other with titanium (Ti) and the top thereof. An ohmic source electrode 108 and a drain electrode 109 made of a laminated film with aluminum (Al) are formed.
このように、第1の実施形態によると、窒化物半導体からなる半導体積層体110は、その上面(結晶成長面)の面方位である{1−101}面においては、分極の方向である晶帯軸の<0001>方向が、{1−101}面に対して斜めに位置する。このため、チャネル層104とキャリア供給層105とのヘテロ接合面における分極電界の強度は従来の{0001}面(=c面)に形成した場合と比較して小さくなる。その結果、本実施形態のようにチャネル層104をアンドープ層としてヘテロ接合を形成した場合は、ヘテロ接合面におけるシートキャリア濃度も、従来の{0001}面をヘテロ接合面とする場合と比較して小さくなり、例えば1×1012cm−2台の値となる。従って、n型Al0.26Ga0.74Nからなるキャリア供給層105に対するドーピング濃度を調整することにより、電界効果トランジスタのドレイン電流及びしきい値電圧を広い範囲にわたって制御できるため、ノーマリオフ型の電界効果トランジスタを実現することができる。 Thus, according to the first embodiment, the semiconductor stacked body 110 made of a nitride semiconductor has a crystal that is in the polarization direction on the {1-101} plane that is the plane orientation of the upper surface (crystal growth surface). The <0001> direction of the band axis is located obliquely with respect to the {1-101} plane. For this reason, the intensity of the polarization electric field at the heterojunction surface between the channel layer 104 and the carrier supply layer 105 is smaller than that in the case of forming on the conventional {0001} plane (= c plane). As a result, when the heterojunction is formed using the channel layer 104 as an undoped layer as in the present embodiment, the sheet carrier concentration at the heterojunction surface is also compared with the case where the conventional {0001} surface is a heterojunction surface. For example, it becomes a value of 1 × 10 12 cm −2 units. Accordingly, by adjusting the doping concentration for the carrier supply layer 105 made of n-type Al 0.26 Ga 0.74 N, the drain current and threshold voltage of the field effect transistor can be controlled over a wide range. A field effect transistor can be realized.
また、半導体積層体110は、基板101の上部に形成された凹凸部の上に結晶成長により形成される際に横方向成長が促進されるため、半導体積層体110における結晶欠陥密度が低減できるので、チャネル層104におけるキャリア移動度がより高くなる。従って、例えば相互コンダクタンスが大きく且つオン抵抗が小さいGaN系電界効果トランジスタを実現できる。 In addition, since the semiconductor stacked body 110 is promoted in the lateral direction when formed by crystal growth on the concavo-convex portion formed on the upper portion of the substrate 101, the crystal defect density in the semiconductor stacked body 110 can be reduced. The carrier mobility in the channel layer 104 becomes higher. Therefore, for example, a GaN field effect transistor having a large mutual conductance and a low on-resistance can be realized.
また、半導体積層体110を基板101の凹凸部の上に形成することにより、基板101を構成するSiと半導体積層体110を構成するGaN等との熱膨張係数の差又は格子定数の差により半導体積層体110に発生するクラックを抑制できる。これにより、例えばチャネル層104を3μm程度にまで比較的に厚く形成できるため、より高耐圧のトランジスタを実現することが可能となる。 Further, by forming the semiconductor stacked body 110 on the concavo-convex portion of the substrate 101, the semiconductor is formed by a difference in thermal expansion coefficient or a lattice constant between Si constituting the substrate 101 and GaN constituting the semiconductor stacked body 110. Cracks generated in the laminate 110 can be suppressed. Thereby, for example, the channel layer 104 can be formed relatively thick to about 3 μm, so that a transistor with a higher breakdown voltage can be realized.
なお、第1の実施形態において、基板101の上部に形成する凹凸部の形状は、断面V字状の溝をストライプ状に形成する構成に限られない。例えば、基板101の上部に全面にわたってそれぞれが逆四角錐状(逆ピラミッド状)の凹部を行列状に配置することにより形成してもよい。また、凹凸部は必ずしも周期的な形状とする必要はない。 In the first embodiment, the shape of the concavo-convex portion formed on the upper portion of the substrate 101 is not limited to the configuration in which grooves having a V-shaped cross section are formed in a stripe shape. For example, the substrate 101 may be formed by arranging concave portions having an inverted quadrangular pyramid shape (inverted pyramid shape) over the entire surface of the substrate 101 in a matrix. Further, the concavo-convex portion does not necessarily have a periodic shape.
半導体積層体110の{1−101}面の平坦性をより向上するには、基板101自体の主面の面方位を{100}面から例えば7°程度傾いたいわゆるオフ基板を用いることことが望ましい。このときの傾斜方向は晶帯軸の<1−10>方向が好ましい。 In order to further improve the flatness of the {1-101} plane of the semiconductor stacked body 110, it is necessary to use a so-called off-substrate in which the plane orientation of the main surface of the substrate 101 itself is inclined by, for example, about 7 ° from the {100} plane. desirable. The tilt direction at this time is preferably the <1-10> direction of the crystal zone axis.
また、第1の実施形態においては、ソースドレイン間のチャネル領域で均一な電子輸送を行なうには、例えば凹部(V字溝)の幅がソース電極108とドレイン電極109との間隔である数μm若しくはそれ以上とするか、又は0.5μm以下の超微細な周期構造として形成することが望ましい。 In the first embodiment, in order to perform uniform electron transport in the channel region between the source and drain, for example, the width of the recess (V-shaped groove) is several μm that is the distance between the source electrode 108 and the drain electrode 109. Alternatively, it is desirable to make it larger or to form an ultrafine periodic structure of 0.5 μm or less.
なお、凹部をストライプ状に形成した場合は、ストライプ上の凹部が延びる方向がゲート電極107が延びる方向と平行か又は垂直とすることが望ましい。 Note that in the case where the recesses are formed in a stripe shape, the direction in which the recesses on the stripe extend is preferably parallel or perpendicular to the direction in which the gate electrode 107 extends.
以上説明した通り、第1の実施形態によると、半導体積層体110に形成されたヘテロ接合におけるシートキャリア濃度を広範囲にわたって低減できるため、しきい値電圧の値が0V以上の、いわゆるノーマリオフ型の電界効果トランジスタを実現することが可能となる。 As described above, according to the first embodiment, since the sheet carrier concentration in the heterojunction formed in the semiconductor stacked body 110 can be reduced over a wide range, a so-called normally-off type electric field having a threshold voltage value of 0 V or more. An effect transistor can be realized.
以下、前記のように構成された電界効果トランジスタの製造方法について図2(a)〜図2(d)を参照しながら説明する。 Hereinafter, a method of manufacturing the field effect transistor configured as described above will be described with reference to FIGS. 2 (a) to 2 (d).
まず、図2(a)に示すように、面方位が{100}面の主面を持つSiからなる基板101の主面に対して、例えば水酸化カリウム(KOH)等のアルカリ溶液を用いた異方性のウェットエッチングを行なうことにより、基板101の上部にそれぞれの露出面の面方位が{111}面で断面V字状の複数の凹凸部を形成する。ここでは、図示はしていないが、例えば酸化シリコン(SiO2 )等からなるストライプ状又は格子状のマスク膜を用いて、ウェットエッチングにより複数の凹凸部を形成する。凹部の間隔及び深さはウェットエッチングの条件により制御可能である。なお、マスク膜は必ずしも除去する必要はなく、基板101上に残しておいてもよい。 First, as shown in FIG. 2A, an alkaline solution such as potassium hydroxide (KOH) is used for the main surface of the substrate 101 made of Si having a main surface with a {100} plane orientation. By performing anisotropic wet etching, a plurality of concavo-convex portions having a V-shaped cross section with the surface orientation of each exposed surface being a {111} plane are formed on the substrate 101. Although not shown here, a plurality of concave and convex portions are formed by wet etching using a stripe or lattice mask film made of, for example, silicon oxide (SiO 2 ). The interval and depth of the recesses can be controlled by wet etching conditions. Note that the mask film is not necessarily removed and may be left on the substrate 101.
図3に逆四角錐状の凹部を行列状に配置して形成された複数の凹凸部の走査型電子顕微鏡(SEM)写真の一例を示す。 FIG. 3 shows an example of a scanning electron microscope (SEM) photograph of a plurality of concave and convex portions formed by arranging inverted quadrangular pyramidal concave portions in a matrix.
次に、図2(b)に示すように、例えばMOCVD法により、凹凸部が形成された基板101の上に、窒素源であるアンモニア(NH3 )と、Ga源であるTMG(トリメチルガリウム:(CH3)3Ga)と、Al源であるTMA(トリメチルアルミニウム:(CH3)3Al)とを原料として、バッファ層102、超格子層103及びチャネル層104を順次エピタキシャル成長する。 Next, as shown in FIG. 2B, ammonia (NH 3 ) as a nitrogen source and TMG (trimethylgallium: Ga source) as a Ga source are formed on the substrate 101 on which the concavo-convex portions are formed, for example, by MOCVD. The buffer layer 102, the superlattice layer 103, and the channel layer 104 are epitaxially grown sequentially using (CH 3 ) 3 Ga) and TMA (trimethylaluminum: (CH 3 ) 3 Al) as an Al source.
図4に基板101に形成された断面V字状の凹部の上にエピタキシャル成長したチャネル層(GaN層)104の断面SEM写真の一例を示す。図4から、チャネル層104は凹部に露出したSiの{111}面に対して垂直な<0001>方向に、すなわち{0001}面を持つように選択的に成長していることが分かる。さらに、チャネル層104の成長を続けると、該チャネル層104は、GaNの{1−101}面を結晶成長面として平坦化される。なお、図4に示すような凹部の深さが深い場合には、より厚膜の結晶成長が必要である。すなわち、深さが10μmの凹部に対して、チャネル層104を1μmの厚さに成長させており、チャネル層104を平坦化するにはさらに3μmかそれ以上の成長が必要である。但し、前述したように、この3μmという寸法は凹部の上端面からの厚さである。また、チャネル層104は、凹部から露出するSiの各{111}面より横方向成長するため、基板101の主面(={100}面)に対して垂直な方向に生じる結晶欠陥が抑制される。その結果、結晶欠陥の密度が低減される。すなわち、凹部の両壁面から発生した結晶欠陥である転位が隣接する凹部の上方で互いに結合して結晶欠陥の密度が低減される。 FIG. 4 shows an example of a cross-sectional SEM photograph of a channel layer (GaN layer) 104 epitaxially grown on a concave portion having a V-shaped cross section formed on the substrate 101. 4 that the channel layer 104 is selectively grown in the <0001> direction perpendicular to the {111} plane of Si exposed in the recess, that is, with a {0001} plane. Furthermore, when the growth of the channel layer 104 is continued, the channel layer 104 is planarized with the {1-101} plane of GaN as the crystal growth plane. Note that, when the depth of the recess as shown in FIG. 4 is deep, a thicker crystal growth is required. That is, the channel layer 104 is grown to a thickness of 1 μm with respect to the recess having a depth of 10 μm, and further growth of 3 μm or more is required to flatten the channel layer 104. However, as described above, the dimension of 3 μm is the thickness from the upper end surface of the recess. Further, since the channel layer 104 grows laterally from each {111} plane of Si exposed from the recess, crystal defects generated in a direction perpendicular to the main surface (= {100} plane) of the substrate 101 are suppressed. The As a result, the density of crystal defects is reduced. That is, dislocations, which are crystal defects generated from both wall surfaces of the recesses, are bonded to each other above the adjacent recesses, thereby reducing the density of crystal defects.
続いて、窒素源であるNH3 、Ga源であるTMG、Al源であるTMA及びn型ドーパント源であるSiを含むモノシラン(SiH4 )を、平坦化されたチャネル層104の上に供給して、厚さが25nmのn型Al0.26Ga0.74Nからなり、Si濃度が5×1018cm−3のキャリア供給層105を成長する。これにより、チャネル層104及びキャリア供給層105からなる半導体積層体110が形成される。なお、このとき、チャネル層104とキャリア供給層105との間に、厚さが1nm程度のAlN層を挿入してもよい。このようにすると、キャリアの移動度がさらに向上するため好ましい。 Subsequently, monosilane (SiH 4 ) containing NH 3 as a nitrogen source, TMG as a Ga source, TMA as an Al source, and Si as an n-type dopant source is supplied onto the planarized channel layer 104. Then, a carrier supply layer 105 made of n-type Al 0.26 Ga 0.74 N having a thickness of 25 nm and having a Si concentration of 5 × 10 18 cm −3 is grown. Thereby, the semiconductor stacked body 110 including the channel layer 104 and the carrier supply layer 105 is formed. At this time, an AlN layer having a thickness of about 1 nm may be inserted between the channel layer 104 and the carrier supply layer 105. This is preferable because the carrier mobility is further improved.
次に、図2(c)に示すように、半導体積層体110の上部に該半導体積層体110の一部を選択的に酸化して素子分離領域106を形成する。 Next, as illustrated in FIG. 2C, the element isolation region 106 is formed by selectively oxidizing a part of the semiconductor stacked body 110 on the semiconductor stacked body 110.
次に、図2(d)に示すように、電子ビーム蒸着法及びリフトオフ法により、半導体積層体110における素子分離領域106の内側の領域に、それぞれTiとAlとの積層膜からなるソース電極108及びドレイン電極109を選択的に形成する。続いて、電子ビーム蒸着及びリフトオフ法により、ソース電極108とドレイン電極109との間の領域にPdSiからなるゲート電極107を選択的に形成する。なお、ソース電極108及びドレイン電極109とゲート電極107との形成順序は特に問われない。また、リフトオフ法とは、リソグラフィ法により、半導体積層体110の上に例えば電極形成領域を開口する開口部を持つレジストパターンを形成し、続いて、所定の電極材料を開口部を含めレジストパターンの上に堆積した後、レジストパターンを除去することにより、電極形成領域に電極を配置する方法をいう。 Next, as shown in FIG. 2D, the source electrode 108 made of a laminated film of Ti and Al is formed in the inner region of the element isolation region 106 in the semiconductor multilayer body 110 by an electron beam vapor deposition method and a lift-off method, respectively. The drain electrode 109 is selectively formed. Subsequently, a gate electrode 107 made of PdSi is selectively formed in a region between the source electrode 108 and the drain electrode 109 by electron beam evaporation and a lift-off method. Note that the order of forming the source electrode 108, the drain electrode 109, and the gate electrode 107 is not particularly limited. The lift-off method is a lithography method in which, for example, a resist pattern having an opening for opening an electrode formation region is formed on the semiconductor stacked body 110, and then a predetermined electrode material is applied to the resist pattern including the opening. It refers to a method of disposing an electrode in an electrode formation region by removing a resist pattern after being deposited thereon.
このように、第1の実施形態に係る製造方法によると、図1に示すGaN系電界効果トランジスタを得ることができる。すなわち、窒化物半導体からなる半導体積層体110に含まれるチャネル層104の成長面の面方位を{1−101}面とすることにより、III-V族窒化物半導体に特有の自発分極及びピエゾ電極による分極電界の影響を受けにくくすることができる。これにより、チャネル層104とキャリア供給層105とのヘテロ接合面におけるシートキャリア濃度を広範囲にわたって低減できるため、しきい値電圧の値が0V以上のノーマリオフ型のトランジスタを実現することができる。 Thus, according to the manufacturing method according to the first embodiment, the GaN-based field effect transistor shown in FIG. 1 can be obtained. That is, by setting the plane orientation of the growth surface of the channel layer 104 included in the semiconductor stacked body 110 made of a nitride semiconductor to the {1-101} plane, the spontaneous polarization and piezoelectric electrode peculiar to the group III-V nitride semiconductor are obtained. It can be made difficult to be influenced by the polarization electric field. Accordingly, since the sheet carrier concentration at the heterojunction surface between the channel layer 104 and the carrier supply layer 105 can be reduced over a wide range, a normally-off transistor having a threshold voltage value of 0 V or more can be realized.
さらに、基板101の上部に設けた凹凸部の上に半導体積層体110をエピタキシャル成長するため、横方向成長により結晶欠陥密度が低減される結果、相互コンダクタンスを大きく且つオン抵抗を小さくできる。また、基板101の凹凸部上に結晶成長することにより、半導体積層体110を容易に厚膜化できるので、高耐圧トランジスタを実現することが可能となる。 Furthermore, since the semiconductor stacked body 110 is epitaxially grown on the concavo-convex portion provided on the upper portion of the substrate 101, the crystal defect density is reduced by lateral growth, so that the mutual conductance can be increased and the on-resistance can be decreased. In addition, since the semiconductor stacked body 110 can be easily thickened by crystal growth on the uneven portion of the substrate 101, a high breakdown voltage transistor can be realized.
また、半導体積層体110の成長用の基板101として入手が容易なシリコン基板を用いることができるため、低コスト化も可能となる。 In addition, since a silicon substrate that is easily available can be used as the substrate 101 for growing the semiconductor stacked body 110, the cost can be reduced.
なお、基板101は、シリコンに限られず、窒化物半導体が成長可能な立方晶材料、例えば砒化ガリウム(GaAs)、立方晶炭化シリコン(3C−SiC)、燐化インジウム(InP)又はゲルマニウム(Ge)等を用いることができる。 Note that the substrate 101 is not limited to silicon, and a cubic material capable of growing a nitride semiconductor, for example, gallium arsenide (GaAs), cubic silicon carbide (3C—SiC), indium phosphide (InP), or germanium (Ge). Etc. can be used.
(第2の実施形態)
以下、本発明の第2の実施形態について図面を参照しながら説明する。
(Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
図5は本発明の第2の実施形態に係る窒化物半導体装置であって、発光ダイオード素子の断面構成を示している。 FIG. 5 is a nitride semiconductor device according to the second embodiment of the present invention, and shows a cross-sectional configuration of a light-emitting diode element.
図5に示すように、第2の実施形態に係るGaN系発光ダイオード素子は、例えば導電性シリコン(Si)からなる保持基板301と、窒化物半導体からなる半導体積層体210とが、p側電極207及び金(Au)とスズ(Sn)とを含むはんだ層302により固着されて形成されている。なお、保持基板はシリコンに限られず、より高い放熱性を得られる材料、例えば銅タングステン(CuW)等を用いることができる。 As shown in FIG. 5, the GaN-based light emitting diode device according to the second embodiment includes a holding substrate 301 made of, for example, conductive silicon (Si) and a semiconductor stacked body 210 made of a nitride semiconductor, which are p-side electrodes. 207 and fixed by a solder layer 302 containing gold (Au) and tin (Sn). Note that the holding substrate is not limited to silicon, and a material that can obtain higher heat dissipation, such as copper tungsten (CuW), can be used.
半導体積層体210は、除去された成長用基板(図示せず)の上に、第1の実施形態と同様にして形成されており、半導体積層体210の上には、厚さが約40nmのAlNからなるバッファ層201と、厚さが5nmのAl0.5Ga0.5N層と厚さが20nmのGaN層とが25周期分積層された厚さが0.5μmの超格子層202とが形成されている。 The semiconductor stacked body 210 is formed on the removed growth substrate (not shown) in the same manner as in the first embodiment, and has a thickness of about 40 nm on the semiconductor stacked body 210. A superlattice layer 202 having a thickness of 0.5 μm in which a buffer layer 201 made of AlN, an Al 0.5 Ga 0.5 N layer having a thickness of 5 nm, and a GaN layer having a thickness of 20 nm are stacked for 25 periods. And are formed.
半導体積層体210は、後述するように、上方から下方にエピタキシャル成長により形成され、厚さが1μmのn型GaNからなるn型コンタクト層203と、多重量子井戸(MQW)活性層204と、厚さが20nmのp型AlGaNからなるp型クラッド層205と、厚さが200nmのp+ 型GaNからなるp型コンタクト層206とにより構成されている。MQW活性層204は、例えば厚さが3nmのInGaNからなる井戸層と厚さが5nmのGaN層とが6周期分積層されて形成されており、例えば波長が470nmの青色発光を生成する。 As will be described later, the semiconductor stacked body 210 is formed by epitaxial growth from the upper side to the lower side, an n-type contact layer 203 made of n-type GaN having a thickness of 1 μm, a multiple quantum well (MQW) active layer 204, a thickness Is formed of a p-type cladding layer 205 made of p-type AlGaN having a thickness of 20 nm and a p-type contact layer 206 made of p + -type GaN having a thickness of 200 nm. The MQW active layer 204 is formed by stacking, for example, a well layer made of InGaN having a thickness of 3 nm and a GaN layer having a thickness of 5 nm for six periods, and generates blue light emission having a wavelength of 470 nm, for example.
半導体積層体210におけるp型コンタクト層206とオーミック接触するp側電極207は、例えば白金(Pt)とその上のチタン(Ti)との積層膜から構成されている。 The p-side electrode 207 in ohmic contact with the p-type contact layer 206 in the semiconductor stacked body 210 is composed of a stacked film of, for example, platinum (Pt) and titanium (Ti) thereon.
はんだ層302は、AuとSnとの合金層の上層及び下層には該合金層を挟むようにAu層が設けられて3層構造をなす。 The solder layer 302 has a three-layer structure in which an Au layer is provided between an upper layer and a lower layer of an alloy layer of Au and Sn so as to sandwich the alloy layer.
また、上部に凹凸部を有するn型コンタクト層203は、その上のバッファ層201及び超格子層202が選択的に除去されて平坦な底部を持つ露出領域が形成されており、該露出領域上には、TiとAlとの積層膜からなるオーミック性のn側電極208が形成されている。 In addition, the n-type contact layer 203 having a concavo-convex portion on the top has an exposed region having a flat bottom formed by selectively removing the buffer layer 201 and the superlattice layer 202 on the n-type contact layer 203. An ohmic n-side electrode 208 made of a laminated film of Ti and Al is formed.
第2の実施形態によると、半導体積層体210に含まれるMQW活性層204の結晶成長面の面方位は第1の実施形態と同様に{1−101}面である。このように、MQW活性層204を{1−101}面に形成すると、分極電界の影響が抑制されるため、量子井戸層中の内部電界により井戸層中の電子と正孔とが空間的に分離されることにより生じる発光効率の低下、いわゆる量子シュタルク効果が抑制される。これにより、本実施形態に係る発光ダイオード素子の発光効率は、従来の活性層が面方位の{0001}面に形成される場合と比べて大きく向上する。 According to the second embodiment, the plane orientation of the crystal growth surface of the MQW active layer 204 included in the semiconductor stacked body 210 is the {1-101} plane as in the first embodiment. As described above, when the MQW active layer 204 is formed on the {1-101} plane, the influence of the polarization electric field is suppressed. Therefore, the electrons and holes in the well layer are spatially caused by the internal electric field in the quantum well layer. Reduction in light emission efficiency caused by the separation, so-called quantum Stark effect, is suppressed. Thereby, the light emission efficiency of the light emitting diode device according to the present embodiment is greatly improved as compared with the case where the conventional active layer is formed on the {0001} plane of the plane orientation.
また、MQW活性層204を{1−101}面に形成すると、従来の{0001}面に形成される活性層の場合に生じる、注入電流の増加により発光波長が短波長側にシフトするという現象も顕著には生じなくなる。 Further, when the MQW active layer 204 is formed on the {1-101} plane, the emission wavelength shifts to the short wavelength side due to an increase in injection current, which occurs in the case of the conventional active layer formed on the {0001} plane. Will not occur significantly.
さらに、第2の実施形態に係る発光ダイオード素子は、従来のGaN系発光ダイオード素子の構成と異なり、n型コンタクト層202等のn型層がMQW活性層204に対して保持基板301の反対側、すなわち発光光の出力側に配置されている。窒化物半導体は、一般にそのシート抵抗がp型層よりもn型層の方が小さいため、n側電極208は例えば径が100μmか又はそれ以下にまで小さくしたとしても、注入される電流がn型コンタクト層203の横方向にも十分に拡がるようになる。その結果、発光光を均一に放射することが可能となる。 Further, in the light emitting diode device according to the second embodiment, unlike the conventional GaN-based light emitting diode device, the n-type layer such as the n-type contact layer 202 is opposite to the MQW active layer 204 from the holding substrate 301. That is, it is arranged on the output side of the emitted light. Nitride semiconductors generally have a smaller sheet resistance in the n-type layer than in the p-type layer, so that even if the n-side electrode 208 has a diameter of, for example, 100 μm or less, the injected current is n The mold contact layer 203 also extends sufficiently in the lateral direction. As a result, the emitted light can be emitted uniformly.
また、p型コンタクト層206とオーミック接触するp側電極207には、例えば青色発光光に対し、反射率がより大きい金属を選択することにより、発光光の表面側(保持基板301の反対側)への取り出し効率が向上し、すなわち発光効率を向上させることができる。第2の実施形態においては、白金(Pt)をオーミック電極としているが、白金に限られず、例えば銀(Ag)又はロジウム(Rh)等のより反射率が高い金属を用いてもよい。さらに、p側電極207には、p型コンタクト層206とのコンタクト抵抗を低減できるように仕事関数が大きい材料が望ましく、動作電圧と輝度との関係により適当な金属材料を選択すればよい。 For the p-side electrode 207 that is in ohmic contact with the p-type contact layer 206, for example, by selecting a metal having a higher reflectance with respect to blue light emission light, the surface side of the light emission light (the opposite side of the holding substrate 301) The extraction efficiency can be improved, that is, the light emission efficiency can be improved. In the second embodiment, platinum (Pt) is used as an ohmic electrode, but is not limited to platinum. For example, a metal having higher reflectivity such as silver (Ag) or rhodium (Rh) may be used. Furthermore, a material having a large work function is desirable for the p-side electrode 207 so that the contact resistance with the p-type contact layer 206 can be reduced, and an appropriate metal material may be selected depending on the relationship between the operating voltage and the luminance.
第2の実施形態に係る発光ダイオード素子は、露出するバッファ層201及びその下の超格子層202及びp型コンタクト層203の上部が凹凸状に形成されている。この凹凸状部分により、発光光が半導体積層体210の内部に反射して光の取り出し効率が低下することを防止できる。その結果、光の取り出し効率が向上して、より高輝度及び高効率の発光ダイオード素子を実現することができる。 In the light-emitting diode device according to the second embodiment, the exposed buffer layer 201, the superlattice layer 202 under the buffer layer 201, and the p-type contact layer 203 are formed in an uneven shape. This uneven portion can prevent the emitted light from being reflected inside the semiconductor stacked body 210 and reducing the light extraction efficiency. As a result, the light extraction efficiency is improved, and a light-emitting diode element with higher luminance and higher efficiency can be realized.
また、n側電極208及びp側電極207とが半導体積層体210を挟んで互いに対向する位置に設けられているため、チップ面積を小さくすることができる。 Further, since the n-side electrode 208 and the p-side electrode 207 are provided at positions facing each other with the semiconductor stacked body 210 interposed therebetween, the chip area can be reduced.
なお、第2の実施形態においては、MQW活性層204から、例えば波長が470nmの青色発光光を生じる場合について説明したが、該MQW活性層204は窒化物半導体である限りは任意の組成及び厚さでよく、発光波長は紫外域から可視域の任意の波長でよい。また、発光ダイオード素子の上面に蛍光体が塗布されて、白色発光光を出力可能な構成であってもよい。 In the second embodiment, the case where blue emission light having a wavelength of, for example, 470 nm is generated from the MQW active layer 204 has been described. However, as long as the MQW active layer 204 is a nitride semiconductor, an arbitrary composition and thickness are possible. The emission wavelength may be any wavelength from the ultraviolet region to the visible region. Moreover, the structure which can apply | coat fluorescent substance on the upper surface of a light emitting diode element, and can output white light emission may be sufficient.
以下、前記のように構成された発光ダイオード素子の製造方法について図6(a)〜図6(c)及び図7(a)〜図7(c)を参照しながら説明する。 Hereinafter, a method for manufacturing the light-emitting diode element configured as described above will be described with reference to FIGS. 6 (a) to 6 (c) and FIGS. 7 (a) to 7 (c).
まず、図6(a)に示すように、面方位が{100}面の主面を持つSiからなる成長用基板211の主面に対して、例えばKOH等のアルカリ溶液を用いた異方性エッチングを行なうことにより、成長用基板211の上部にそれぞれの露出面の面方位が{111}面であり、断面V字状のストライプパターン又は逆四角錐状の凹部が行列状に配置された複数の凹凸部を形成する。 First, as shown in FIG. 6A, anisotropy using an alkaline solution such as KOH is used for the main surface of the growth substrate 211 made of Si having a main surface with a {100} plane orientation. By performing the etching, a plurality of exposed surface orientations on the growth substrate 211 are {111} planes, and a stripe pattern having a V-shaped cross section or an inverted quadrangular concave portion is arranged in a matrix. An uneven portion is formed.
次に、図6(b)に示すように、例えばMOCVD法により、凹凸部が形成された成長用基板211の上に、NH3 、TMG、TMA及びn型ドーパント源を含むSiH4 を原料として、バッファ層201、超格子層202及びn型コンタクト層203を順次エピタキシャル成長する。続いて、n型コンタクト層203の上面が{1−101}面となるように平坦化されるまで成長させた後、NH3 、TMG及びTMIn(トリメチルインジウム)を原料として、平坦化したn型コンタクト層203の上に、MQW活性層204を形成する。ここでは、MQW活性層204の組成として、例えば井戸層をIn0.35Ga0.65Nとし、障壁層をGaNとすることにより、波長が470nmの青色発光を得ている。なお、ここでは、n型コンタクト層203の上にMQW活性層204を形成したが、n型コンタクト層203とMQW活性層204との間にn型AlGaNからなるn型クラッド層を設けてもよい。 Next, as shown in FIG. 6B, on the growth substrate 211 on which the concavo-convex portion is formed, for example, by MOCVD, SiH 4 containing NH 3 , TMG, TMA, and an n-type dopant source is used as a raw material. The buffer layer 201, the superlattice layer 202, and the n-type contact layer 203 are epitaxially grown sequentially. Subsequently, the n-type contact layer 203 is grown until it is planarized so that the upper surface of the n-type contact layer 203 becomes a {1-101} plane, and then planarized using NH 3 , TMG, and TMIn (trimethylindium) as raw materials. An MQW active layer 204 is formed on the contact layer 203. Here, as the composition of the MQW active layer 204, for example, the well layer is made of In 0.35 Ga 0.65 N and the barrier layer is made of GaN, whereby blue light emission having a wavelength of 470 nm is obtained. Here, the MQW active layer 204 is formed on the n-type contact layer 203, but an n-type cladding layer made of n-type AlGaN may be provided between the n-type contact layer 203 and the MQW active layer 204. .
続いて、MQW活性層204の上に、NH3 、TMG、TMA及びp型ドーパント源であるマグネシウム(Mg)を含むシクロペンタジエニルマグネシウム(Cp2 Mg)を原料として、p型クラッド層205及びp型コンタクト層206を順次形成する。 Subsequently, on the MQW active layer 204, a p-type cladding layer 205 and NH 3 , TMG, TMA and cyclopentadienyl magnesium (Cp 2 Mg) containing magnesium (Mg) as a p-type dopant source are used. A p-type contact layer 206 is formed sequentially.
次に、図6(c)に示すように、電子ビーム蒸着法により、p型コンタクト層206の上に全面にわたってPt及びTiを順次積層してオーミック性のp側電極207を形成する。続いて、電子ビーム蒸着法により、p側電極207の上に、Auからなるはんだ下地層302aを形成する。 Next, as shown in FIG. 6C, ohmic p-side electrode 207 is formed by sequentially stacking Pt and Ti on the entire surface of p-type contact layer 206 by electron beam evaporation. Subsequently, a solder base layer 302a made of Au is formed on the p-side electrode 207 by electron beam evaporation.
続いて、導電性を有するSiからなる保持基板301を用意する。用意した保持基板301の主面上に、電子ビーム蒸着法により、Au、AuSn及びAuからなるはんだ層302を形成する。なお、保持基板301の主面の面方位は特に問われないが、ここでは、{100}面の保持基板301を用いている。 Subsequently, a holding substrate 301 made of conductive Si is prepared. A solder layer 302 made of Au, AuSn, and Au is formed on the main surface of the prepared holding substrate 301 by electron beam evaporation. The plane orientation of the main surface of the holding substrate 301 is not particularly limited, but here, the holding substrate 301 having a {100} plane is used.
続いて、成長用基板211における半導体積層体210上に形成されたはんだ下地層302aと、保持基板301の主面上に形成されたはんだ層302とを互いに対向させて、半導体積層体210と保持基板301とを互いに貼り合わせる。これにより、図7(a)に示す状態を得る。この際、成長用基板211と保持基板301とを加熱及び加圧することにより、AuとAuSnとを共晶化させる。 Subsequently, the solder base layer 302a formed on the semiconductor stacked body 210 in the growth substrate 211 and the solder layer 302 formed on the main surface of the holding substrate 301 are opposed to each other to hold the semiconductor stacked body 210 and the holding layer. The substrate 301 is bonded to each other. Thereby, the state shown in FIG. At this time, Au and AuSn are eutecticized by heating and pressurizing the growth substrate 211 and the holding substrate 301.
次に、図7(b)に示すように、例えばフッ酸(HF)と硝酸(HNO3 )との混合溶液等を用いて、成長用基板211を選択的に除去する。このとき、保持基板301はワックス等によりマスクしている。 Next, as shown in FIG. 7B, the growth substrate 211 is selectively removed using, for example, a mixed solution of hydrofluoric acid (HF) and nitric acid (HNO 3 ). At this time, the holding substrate 301 is masked with wax or the like.
次に、図7(c)に示すように、成長用基板211が除去されて露出したバッファ層201及びその下の超格子層202に対して、例えば誘導結合型プラズマ(Inductive Coupled Plasma:ICP)ドライエッチングを選択的に行なって、n型コンタクト層203を露出する。続いて、n型コンタクト層203の露出した領域上に、電子ビーム蒸着法及びリフトオフ法により、TiとAlとの積層膜からなるオーミック性のn側電極208を形成する。 Next, as shown in FIG. 7C, for example, an inductive coupled plasma (ICP) is applied to the buffer layer 201 exposed by removing the growth substrate 211 and the superlattice layer 202 therebelow. The n-type contact layer 203 is exposed by selectively performing dry etching. Subsequently, an ohmic n-side electrode 208 made of a laminated film of Ti and Al is formed on the exposed region of the n-type contact layer 203 by an electron beam evaporation method and a lift-off method.
このように、第2の実施形態に係る製造方法によると、図5に示すGaN系発光ダイオード素子を得ることができる。すなわち、窒化物半導体からなる半導体積層体210に含まれるMQW活性層204の結晶成長面の面方位を{1−101}面とすることにより、III-V族窒化物半導体に特有の自発分極及びピエゾ電極による分極電界の影響を受け難くすることができる。これにより、MQW活性層204に生じる量子シュタルク効果が抑制されるため、高効率発光を実現できる。 Thus, according to the manufacturing method according to the second embodiment, the GaN-based light emitting diode element shown in FIG. 5 can be obtained. That is, by setting the plane orientation of the crystal growth surface of the MQW active layer 204 included in the semiconductor stacked body 210 made of a nitride semiconductor to the {1-101} plane, the spontaneous polarization and the III-V group nitride semiconductor are characterized. It can be made difficult to be affected by the polarization electric field generated by the piezoelectric electrode. Thereby, since the quantum Stark effect generated in the MQW active layer 204 is suppressed, high-efficiency light emission can be realized.
また、成長用基板211の主面に凹凸部を設けることにより、半導体積層体210の成長の初期段階に横方向成長を生じさせるため、結晶欠陥密度が低減されるので、より高効率の発光を実現できる。 Further, by providing uneven portions on the main surface of the growth substrate 211, lateral growth occurs in the initial stage of growth of the semiconductor stacked body 210, so that the crystal defect density is reduced, so that more efficient light emission can be achieved. realizable.
さらに、成長用基板211を除去することにより、凹凸部を有するn型コンタクト層203が発光光の出力側となるため、この凹凸部により発光光が全反射され難くなる。その上、n型コンタクト層203と対向するp側電極207を発光光の反射率が高い金属、例えばPt、Ag又はRh等により形成しているため、光の取り出し効率が向上して、高輝度化及び高効率化を実現できる。 Further, by removing the growth substrate 211, the n-type contact layer 203 having the concavo-convex part becomes the output side of the luminescent light, and therefore the luminescent light is hardly totally reflected by the concavo-convex part. In addition, since the p-side electrode 207 facing the n-type contact layer 203 is formed of a metal having high reflectance of emitted light, such as Pt, Ag, or Rh, the light extraction efficiency is improved and high luminance is achieved. And high efficiency can be realized.
また、成長用基板211に入手が容易なシリコン基板を用いることができるため、低コスト化も可能となる。 In addition, since a silicon substrate that is easily available can be used as the growth substrate 211, the cost can be reduced.
なお、成長用基板211は、シリコンに限られず、窒化物半導体が成長可能な立方晶材料、例えば砒化ガリウム(GaAs)、立方晶炭化シリコン(3C−SiC)、燐化インジウム(InP)又はゲルマニウム(Ge)等を用いることができる。 Note that the growth substrate 211 is not limited to silicon, and a cubic material capable of growing a nitride semiconductor, for example, gallium arsenide (GaAs), cubic silicon carbide (3C—SiC), indium phosphide (InP), or germanium ( Ge) or the like can be used.
また、第2の実施形態においては、半導体積層体210から成長用基板211を除去して保持基板301を貼り合わせることにより、n型半導体層側から発光光を出力する構成としたが、必ずしも成長用基板211を除去する必要はない。例えば、図6(b)に示す構成まで製造した後に、形成されたp型コンタクト層206の上にp側電極を形成してもよい。但しこの場合には、成長用基板211には導電性を持たせる必要がある。 Further, in the second embodiment, the growth substrate 211 is removed from the semiconductor stacked body 210 and the holding substrate 301 is bonded, so that emitted light is output from the n-type semiconductor layer side. It is not necessary to remove the substrate 211 for use. For example, the p-side electrode may be formed on the formed p-type contact layer 206 after manufacturing the structure shown in FIG. However, in this case, the growth substrate 211 needs to have conductivity.
本発明に係る窒化物半導体装置及びその製造方法は、窒化物半導体に特有の分極電界の影響を抑制でき、特に、電界効果トランジスタ又は半導体発光素子等として有用である。 The nitride semiconductor device and the manufacturing method thereof according to the present invention can suppress the influence of a polarization electric field peculiar to a nitride semiconductor, and are particularly useful as a field effect transistor or a semiconductor light emitting element.
101 基板
102 バッファ層
103 超格子層
104 チャネル層(活性層)
105 キャリア供給層
106 素子分離領域
107 ゲート電極
108 ソース電極
109 ドレイン電極
110 半導体積層体
201 バッファ層
202 超格子層
203 n型コンタクト層
204 多重量子井戸(MQW)活性層
205 p型クラッド層
206 p型コンタクト層
207 p側電極
208 n側電極
210 半導体積層体
211 成長用基板
301 保持基板
302 はんだ層
302a はんだ下地層
101 Substrate 102 Buffer layer 103 Superlattice layer 104 Channel layer (active layer)
105 Carrier supply layer 106 Element isolation region 107 Gate electrode 108 Source electrode 109 Drain electrode 110 Semiconductor stacked body 201 Buffer layer 202 Superlattice layer 203 n-type contact layer 204 Multiple quantum well (MQW) active layer 205 p-type cladding layer 206 p-type Contact layer 207 P-side electrode 208 N-side electrode 210 Semiconductor laminate 211 Growth substrate 301 Holding substrate 302 Solder layer 302a Solder underlayer
Claims (23)
前記第1主面には、それぞれの面方位が{0001}面である複数の第1の凹凸部が形成され、前記第2主面は面方位が{1−101}面であり、
前記活性層は、前記{1−101}面に沿って形成されていることを特徴とする窒化物半導体装置。 A nitride semiconductor comprising a first major surface and a second major surface facing the first major surface, comprising a semiconductor laminate including an active layer,
A plurality of first concavo-convex portions each having a {0001} plane is formed on the first main surface, and the second main surface is a {1-101} plane.
The nitride semiconductor device, wherein the active layer is formed along the {1-101} plane.
前記半導体積層体の前記第1の凹凸部は、前記半導体積層体が前記基板の前記第2の凹凸部の上に成長することにより形成されていることを特徴とする請求項1に記載の窒化物半導体発光装置。 A substrate made of silicon having a plurality of second concavo-convex portions each having a plane orientation of {111} plane,
2. The nitriding according to claim 1, wherein the first uneven portion of the semiconductor stacked body is formed by growing the semiconductor stacked body on the second uneven portion of the substrate. Semiconductor light emitting device.
前記活性層はチャネル層であることを特徴とする請求項1〜8のいずれか1項に記載の窒化物半導体装置。 A gate electrode formed on the {1-101} surface of the semiconductor laminate, and a source electrode and a drain electrode formed on both sides of the gate electrode, respectively.
The nitride semiconductor device according to claim 1, wherein the active layer is a channel layer.
前記第2の半導体層は前記第1の半導体層が選択的に除去されて露出されており、
前記第2の半導体層の露出部分の上には、オーミック電極が形成されていることを特徴とする請求項16に記載の窒化物半導体装置。 A second semiconductor layer made of n-type gallium nitride is formed inside the first semiconductor layer in the semiconductor stack,
The second semiconductor layer is exposed by selectively removing the first semiconductor layer;
The nitride semiconductor device according to claim 16, wherein an ohmic electrode is formed on the exposed portion of the second semiconductor layer.
前記複数の凹凸部が形成された前記基板上に、エピタキシャル成長により、窒化物半導体からなり活性層を含む半導体積層体を該半導体積層体の上面が平坦化するように形成する工程(b)と、
前記半導体積層体の上に少なくとも1つの第1の電極を形成する工程(c)とを備えていることを特徴とする窒化物半導体装置の製造方法。 A step of selectively performing anisotropic etching on the main surface of the substrate whose surface orientation is the {100} plane to form a plurality of concave and convex portions whose surface orientation is the {111} plane ( a) and
A step (b) of forming, on the substrate on which the plurality of concavo-convex portions are formed, a semiconductor stacked body made of a nitride semiconductor and including an active layer by epitaxial growth so that the upper surface of the semiconductor stacked body is flattened;
And (c) forming at least one first electrode on the semiconductor laminate. A method for manufacturing a nitride semiconductor device, comprising:
前記工程(c)は、前記第1の電極として、前記第3層の上にゲート電極と、該ゲート電極の両側にソース電極及びドレイン電極とをそれぞれ形成する工程を含むことを特徴とする請求項18又は19に記載の窒化物半導体装置の製造方法。 In the step (b), the active layer is a heterojunction formed of a second layer made of gallium nitride and a third layer made of aluminum gallium nitride on the second layer when forming the semiconductor stacked body. Formed by configuring
The step (c) includes forming, as the first electrode, a gate electrode on the third layer, and a source electrode and a drain electrode on both sides of the gate electrode, respectively. Item 20. The method for manufacturing a nitride semiconductor device according to Item 18 or 19.
前記工程(d)よりも後に、前記基板を前記半導体積層体から分離する工程(e)と、
前記工程(e)よりも後に、前記半導体積層体の露出面上に第2の電極を形成する工程(f)とをさらに備えていることを特徴とする請求項21に記載の窒化物半導体装置の製造方法。 After the step (c), a step (d) of attaching a holding substrate for holding the semiconductor stacked body so as to be in contact with the first electrode on the semiconductor stacked body;
(E) separating the substrate from the semiconductor stack after the step (d);
The nitride semiconductor device according to claim 21, further comprising a step (f) of forming a second electrode on the exposed surface of the semiconductor stacked body after the step (e). Manufacturing method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007004222A JP2007266577A (en) | 2006-03-03 | 2007-01-12 | Nitride semiconductor device and manufacturing method thereof |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006058111 | 2006-03-03 | ||
JP2007004222A JP2007266577A (en) | 2006-03-03 | 2007-01-12 | Nitride semiconductor device and manufacturing method thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007266577A true JP2007266577A (en) | 2007-10-11 |
Family
ID=38639216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007004222A Pending JP2007266577A (en) | 2006-03-03 | 2007-01-12 | Nitride semiconductor device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007266577A (en) |
Cited By (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009111269A (en) * | 2007-10-31 | 2009-05-21 | Tekcore Co Ltd | Structure of light-emitting diode and method for manufacturing same |
JP2010225938A (en) * | 2009-03-24 | 2010-10-07 | Fujitsu Ltd | Compound semiconductor device and method of manufacturing the same |
JP2011508441A (en) * | 2007-12-27 | 2011-03-10 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Radiation emitter and method for producing the same |
JP2011061036A (en) * | 2009-09-10 | 2011-03-24 | Toyoda Gosei Co Ltd | Group-iii nitride semiconductor light emitting element |
JP2011187873A (en) * | 2010-03-11 | 2011-09-22 | Toshiba Corp | Semiconductor light-emitting device |
JP2011243616A (en) * | 2010-05-14 | 2011-12-01 | Toyoda Gosei Co Ltd | Method of manufacturing group iii nitride semiconductor light-emitting element |
KR20120010437A (en) * | 2010-07-26 | 2012-02-03 | 삼성전자주식회사 | Light emitting device and method of manufacturing the same |
JP2013518411A (en) * | 2010-01-25 | 2013-05-20 | マイクロン テクノロジー, インク. | Solid state lighting device and associated manufacturing method. |
JP2013110416A (en) * | 2011-11-23 | 2013-06-06 | Imec | METHOD FOR PRODUCING GaN LED DEVICE |
JP2013251496A (en) * | 2012-06-04 | 2013-12-12 | Stanley Electric Co Ltd | Light emitting element and method for manufacturing the same |
JP2014518451A (en) * | 2011-08-02 | 2014-07-28 | 株式会社東芝 | Light emitting device and manufacturing method thereof |
JP2014522126A (en) * | 2011-08-08 | 2014-08-28 | イルジン エルイーディー カンパニー リミテッド | Nitride semiconductor light emitting device having excellent leakage current blocking effect and method for manufacturing the same |
JP2014524676A (en) * | 2011-09-29 | 2014-09-22 | 株式会社東芝 | Light emitting device having an optical coupling layer |
JP2014529190A (en) * | 2011-09-29 | 2014-10-30 | 東芝テクノセンター株式会社 | LIGHT EMITTING ELEMENT HAVING OPTICAL COUPLING LAYER WITH EMBEDDED ELECTRODE |
JP2015029150A (en) * | 2014-10-29 | 2015-02-12 | 株式会社東芝 | Semiconductor light-emitting element |
JP2015060883A (en) * | 2013-09-17 | 2015-03-30 | トランスフォーム・ジャパン株式会社 | Compound semiconductor device and manufacturing method of the same |
CN105355733A (en) * | 2014-05-30 | 2016-02-24 | 美科米尚技术有限公司 | Micro-light-emitting diode |
WO2016158111A1 (en) * | 2015-03-31 | 2016-10-06 | ウシオ電機株式会社 | Semiconductor light emitting element and method for manufacturing same |
JP2018022898A (en) * | 2017-08-30 | 2018-02-08 | 株式会社東芝 | Nitride semiconductor layer, nitride semiconductor device and nitride semiconductor layer manufacturing method |
CN113166970A (en) * | 2018-11-08 | 2021-07-23 | 赛奥科思有限公司 | Method for manufacturing nitride semiconductor substrate and laminated structure |
WO2022107270A1 (en) * | 2020-11-19 | 2022-05-27 | 日本電信電話株式会社 | Manufacturing method of semiconductor structure and field effect transistor |
WO2023276575A1 (en) * | 2021-06-29 | 2023-01-05 | 株式会社ジャパンディスプレイ | Semiconductor device |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001284643A (en) * | 2000-03-29 | 2001-10-12 | Showa Denko Kk | Wafer for group iii nitride semiconductor light emitting element, method for manufacturing the same and group iii nitride semiconductor light emitting element |
JP2003174193A (en) * | 2001-12-04 | 2003-06-20 | Sharp Corp | Nitride-based compound semiconductor light-emitting device, and manufacturing method thereof |
JP2003318443A (en) * | 2002-04-23 | 2003-11-07 | Sharp Corp | Nitride based semiconductor light emitting element and its fabricating method |
JP2004281454A (en) * | 2003-03-12 | 2004-10-07 | Sharp Corp | Semiconductor device and manufacturing method thereof |
JP2005108863A (en) * | 2002-12-27 | 2005-04-21 | Samsung Electro Mech Co Ltd | Vertical gallium nitride light emitting diode and its manufacturing method |
JP2006049855A (en) * | 2004-06-28 | 2006-02-16 | Matsushita Electric Ind Co Ltd | Semiconductor light emitting device and its manufacturing method |
-
2007
- 2007-01-12 JP JP2007004222A patent/JP2007266577A/en active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001284643A (en) * | 2000-03-29 | 2001-10-12 | Showa Denko Kk | Wafer for group iii nitride semiconductor light emitting element, method for manufacturing the same and group iii nitride semiconductor light emitting element |
JP2003174193A (en) * | 2001-12-04 | 2003-06-20 | Sharp Corp | Nitride-based compound semiconductor light-emitting device, and manufacturing method thereof |
JP2003318443A (en) * | 2002-04-23 | 2003-11-07 | Sharp Corp | Nitride based semiconductor light emitting element and its fabricating method |
JP2005108863A (en) * | 2002-12-27 | 2005-04-21 | Samsung Electro Mech Co Ltd | Vertical gallium nitride light emitting diode and its manufacturing method |
JP2004281454A (en) * | 2003-03-12 | 2004-10-07 | Sharp Corp | Semiconductor device and manufacturing method thereof |
JP2006049855A (en) * | 2004-06-28 | 2006-02-16 | Matsushita Electric Ind Co Ltd | Semiconductor light emitting device and its manufacturing method |
Cited By (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009111269A (en) * | 2007-10-31 | 2009-05-21 | Tekcore Co Ltd | Structure of light-emitting diode and method for manufacturing same |
JP2011508441A (en) * | 2007-12-27 | 2011-03-10 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Radiation emitter and method for producing the same |
JP2010225938A (en) * | 2009-03-24 | 2010-10-07 | Fujitsu Ltd | Compound semiconductor device and method of manufacturing the same |
JP2011061036A (en) * | 2009-09-10 | 2011-03-24 | Toyoda Gosei Co Ltd | Group-iii nitride semiconductor light emitting element |
JP2013518411A (en) * | 2010-01-25 | 2013-05-20 | マイクロン テクノロジー, インク. | Solid state lighting device and associated manufacturing method. |
US8709846B2 (en) | 2010-01-25 | 2014-04-29 | Micron Technology, Inc. | Solid state lighting devices and associated methods of manufacturing |
US8729583B2 (en) | 2010-03-11 | 2014-05-20 | Kabushiki Kaisha Toshiba | Semiconductor light-emitting device |
JP2011187873A (en) * | 2010-03-11 | 2011-09-22 | Toshiba Corp | Semiconductor light-emitting device |
JP2011243616A (en) * | 2010-05-14 | 2011-12-01 | Toyoda Gosei Co Ltd | Method of manufacturing group iii nitride semiconductor light-emitting element |
KR20120010437A (en) * | 2010-07-26 | 2012-02-03 | 삼성전자주식회사 | Light emitting device and method of manufacturing the same |
KR101692410B1 (en) * | 2010-07-26 | 2017-01-03 | 삼성전자 주식회사 | Light emitting device and method of manufacturing the same |
JP2014518451A (en) * | 2011-08-02 | 2014-07-28 | 株式会社東芝 | Light emitting device and manufacturing method thereof |
US9012939B2 (en) | 2011-08-02 | 2015-04-21 | Kabushiki Kaisha Toshiba | N-type gallium-nitride layer having multiple conductive intervening layers |
JP2014522126A (en) * | 2011-08-08 | 2014-08-28 | イルジン エルイーディー カンパニー リミテッド | Nitride semiconductor light emitting device having excellent leakage current blocking effect and method for manufacturing the same |
JP2014529190A (en) * | 2011-09-29 | 2014-10-30 | 東芝テクノセンター株式会社 | LIGHT EMITTING ELEMENT HAVING OPTICAL COUPLING LAYER WITH EMBEDDED ELECTRODE |
JP2014524676A (en) * | 2011-09-29 | 2014-09-22 | 株式会社東芝 | Light emitting device having an optical coupling layer |
US9012921B2 (en) | 2011-09-29 | 2015-04-21 | Kabushiki Kaisha Toshiba | Light emitting devices having light coupling layers |
JP2016006886A (en) * | 2011-09-29 | 2016-01-14 | 株式会社東芝 | Light emitting element having optical coupling layer |
JP2016036037A (en) * | 2011-09-29 | 2016-03-17 | マヌティウス アイピー インコーポレーテッド | Light-emitting device |
US9299881B2 (en) | 2011-09-29 | 2016-03-29 | Kabishiki Kaisha Toshiba | Light emitting devices having light coupling layers |
JP2013110416A (en) * | 2011-11-23 | 2013-06-06 | Imec | METHOD FOR PRODUCING GaN LED DEVICE |
JP2013251496A (en) * | 2012-06-04 | 2013-12-12 | Stanley Electric Co Ltd | Light emitting element and method for manufacturing the same |
JP2015060883A (en) * | 2013-09-17 | 2015-03-30 | トランスフォーム・ジャパン株式会社 | Compound semiconductor device and manufacturing method of the same |
JP2016536779A (en) * | 2014-05-30 | 2016-11-24 | ミクロ メサ テクノロジー カンパニー リミテッド | Micro light emitting diode |
CN105355733A (en) * | 2014-05-30 | 2016-02-24 | 美科米尚技术有限公司 | Micro-light-emitting diode |
JP2015029150A (en) * | 2014-10-29 | 2015-02-12 | 株式会社東芝 | Semiconductor light-emitting element |
WO2016158111A1 (en) * | 2015-03-31 | 2016-10-06 | ウシオ電機株式会社 | Semiconductor light emitting element and method for manufacturing same |
JP2018022898A (en) * | 2017-08-30 | 2018-02-08 | 株式会社東芝 | Nitride semiconductor layer, nitride semiconductor device and nitride semiconductor layer manufacturing method |
CN113166970A (en) * | 2018-11-08 | 2021-07-23 | 赛奥科思有限公司 | Method for manufacturing nitride semiconductor substrate and laminated structure |
WO2022107270A1 (en) * | 2020-11-19 | 2022-05-27 | 日本電信電話株式会社 | Manufacturing method of semiconductor structure and field effect transistor |
JP7444285B2 (en) | 2020-11-19 | 2024-03-06 | 日本電信電話株式会社 | Semiconductor structure and field effect transistor fabrication method |
WO2023276575A1 (en) * | 2021-06-29 | 2023-01-05 | 株式会社ジャパンディスプレイ | Semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8013320B2 (en) | Nitride semiconductor device and method for fabricating the same | |
JP2007266577A (en) | Nitride semiconductor device and manufacturing method thereof | |
US7910154B2 (en) | Nitride-based light emitting devices and methods of manufacturing the same | |
US7998771B2 (en) | Manufacturing method of light emitting diode including current spreading layer | |
KR100706952B1 (en) | VERTICALLY STRUCTURED GaN TYPE LED DEVICE AND METHOD OF MANUFACTURING THE SAME | |
JP4135550B2 (en) | Semiconductor light emitting device | |
JP3180743B2 (en) | Nitride compound semiconductor light emitting device and method of manufacturing the same | |
US8273593B2 (en) | Method for production of a radiation-emitting semiconductor chip | |
US6720570B2 (en) | Gallium nitride-based semiconductor light emitting device | |
KR101158072B1 (en) | Light emitting device | |
JP4920298B2 (en) | Semiconductor light emitting device and method for manufacturing semiconductor device | |
JP2012256918A (en) | Nitride-based semiconductor light-emitting element and manufacturing method for the same | |
JP2008288397A (en) | Semiconductor light-emitting apparatus | |
JP2008103665A (en) | Nitride semiconductor device and its manufacturing method | |
TW201937753A (en) | Nitride semiconductor light-emitting element | |
JP2008118049A (en) | GaN-BASED SEMICONDUCTOR LIGHT EMITTING DEVICE | |
JP4802315B2 (en) | Nitride semiconductor light emitting device and manufacturing method thereof | |
JP2011258843A (en) | Nitride semiconductor light-emitting element and method of manufacturing the same | |
JP2008118048A (en) | GaN-BASED SEMICONDUCTOR LIGHT EMITTING DEVICE | |
JP2019064873A (en) | Semiconductor growth substrate, semiconductor element, semiconductor light emitting element and method for manufacturing semiconductor growth substrate | |
JP2007214378A (en) | Nitride-based semiconductor element | |
JP2007142345A (en) | Nitride semiconductor light-emitting element | |
JP3642199B2 (en) | Method for manufacturing gallium nitride compound semiconductor light emitting device | |
JP2006332225A (en) | Nitride light emitting diode | |
JP2002261370A (en) | Method of preparing nitride-based semiconductor element |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090803 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20120120 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120709 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120717 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121113 |