JP2006238293A

JP2006238293A - Class-d amplifier

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Publication number: JP2006238293A
Application number: JP2005052990A
Authority: JP
Inventors: Morihito Morishima; 守人森島
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2005-02-28
Filing date: 2005-02-28
Publication date: 2006-09-07

Abstract

<P>PROBLEM TO BE SOLVED: To provide a class-d amplifier which is capable of performing volume processing or feedback processing without performing analog conversion or multi-bit digital signal conversion upon a ΔΣ modulated bit stream. <P>SOLUTION: A data converting circuit 1 converts an "H" level of a ΔΣ modulated bit stream into data "+1" and converts an "L" level into data "-1". A multiplier 3 multiplies an output of the data converting circuit 1 by a volume value. A PLL 4 generates a clock pulse of multiplication of a clock pulse of the bit stream and outputs the clock pulse to a PWM (pulse width modulation) circuit 2. The PWM circuit 2 converts the output of the multiplier 3 into a PWM signal based on the clock pulse outputted from the PLL 4 and supplies the PWM signal to a load 6 via an output buffer amplifier 5. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、ΔΣ変調された信号をＰＷＭ（Pulse Width Moduration）信号に変換して出力するＤ級増幅器に関する。 The present invention relates to a class-D amplifier that converts a ΔΣ-modulated signal into a PWM (Pulse Width Moduration) signal and outputs the signal.

周知のように、ΔΣ変調された信号とは、アナログ信号や多ビットで表現されたディジタル信号を１ビット（複数ビットの場合もある）の密度変調がかけられたビットストリームに変調した信号であり、オーディオやＡ／Ｄ変換器の分野において多く用いられている。 As is well known, a delta-sigma modulated signal is a signal obtained by modulating an analog signal or a digital signal expressed in multiple bits into a bit stream that has been subjected to density modulation of 1 bit (or multiple bits). It is often used in the field of audio and A / D converters.

従来、このΔΣ変調されたビットストリームは、一旦アナログ信号に変換されるか、あるいは、ＤＳＰ（ディジタルシグナルプロセッサ）によって多ビットのディジタル信号に変換された後、ボリューム処理やノイズ除去のためのフィードバック信号との加算処理が行われていた。 Conventionally, this ΔΣ-modulated bit stream is once converted into an analog signal or converted into a multi-bit digital signal by a DSP (digital signal processor), and then a feedback signal for volume processing and noise removal. And the addition process.

しかしながら、高品位なビットストリームでも、一旦アナログ信号に変換し、アナログ回路によるＰＷＭ変換が行われると、品位の劣化が生じると共に、回路構成が複雑になってコスト高になる問題があった。また、ビットストリームを多ビットのディジタル信号に変換する場合も同様の問題があると共に、さらにフィードバック処理が難しいという問題があった。
なお、従来のＤ級増幅器の技術文献として特許文献１〜３が知られている。
特開2004-128750号公報特開2004-88431号公報特開2003-110376号公報 However, even if a high-quality bit stream is once converted into an analog signal and subjected to PWM conversion by an analog circuit, there is a problem that the quality deteriorates and the circuit configuration becomes complicated and the cost is increased. In addition, when a bit stream is converted into a multi-bit digital signal, there are similar problems and there is a problem that feedback processing is difficult.
Patent documents 1 to 3 are known as technical documents of conventional class D amplifiers.
JP 2004-128750 A JP 2004-88431 A Japanese Patent Laid-Open No. 2003-110376

本発明は上記事情を考慮してなされたもので、その目的は、ΔΣ変調されたビットストリームを、アナログ変換や多ビットディジタル信号変換をすることなく、そのまま処理することができ、これにより、データの品位落とすことがなく、しかも、構成が簡単なＤ級増幅器を提供することにある。 The present invention has been made in view of the above circumstances, and its purpose is to process a delta-sigma modulated bit stream as it is without analog conversion or multi-bit digital signal conversion. It is to provide a class D amplifier having a simple configuration without degrading the quality.

この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、ΔΣ変調された入力信号の”Ｈ”レベルを第１のデータに、”Ｌ”レベルを第２のデータに変換するデータ変換手段と、前記データ変換手段の出力にボリューム値を乗算する乗算手段と、前記乗算手段の出力をパルス幅変調信号に変換するパルス幅変調手段とを具備することを特徴とするＤ級増幅器である。 The present invention has been made in order to solve the above-mentioned problems, and the invention according to claim 1 is characterized in that the “H” level of the ΔΣ-modulated input signal is set to the first data, and the “L” level is set to the second data. Data conversion means for converting the data into data, multiplication means for multiplying the output of the data conversion means by a volume value, and pulse width modulation means for converting the output of the multiplication means into a pulse width modulation signal. This is a class D amplifier.

請求項２に記載の発明は、ΔΣ変調された入力信号の”Ｈ”レベルを第１のデータに、”Ｌ”レベルを第２のデータに変換するデータ変換手段と、前記データ変換手段の出力にボリューム値を乗算する乗算手段と、前記乗算手段の出力にフィードバック信号を加算する加算手段と、前記加算手段の出力をパルス幅変調信号に変換し、負荷へ供給するパルス幅変調手段と、前記負荷へ供給される信号に基づいて前記フィードバック信号を生成するフィードバック手段とを具備することを特徴とするＤ級増幅器である。
請求項３に記載の発明は、請求項２に記載のＤ級増幅器において、前記フィードバック手段は、前記負荷へ供給される信号をディジタルデータに変換するアナログ／ディジタル変換手段と、前記アナログ／ディジタル変換手段の出力の位相を調整する位相補償手段とから構成されることを特徴とする。 According to a second aspect of the present invention, there is provided a data conversion means for converting an “H” level of a ΔΣ-modulated input signal into first data and an “L” level into second data, and an output of the data conversion means Multiplying means for multiplying the volume value by, an adding means for adding a feedback signal to the output of the multiplying means, a pulse width modulating means for converting the output of the adding means into a pulse width modulated signal and supplying it to a load, and A class D amplifier comprising feedback means for generating the feedback signal based on a signal supplied to a load.
According to a third aspect of the present invention, in the class D amplifier according to the second aspect, the feedback means converts an analog / digital conversion means for converting a signal supplied to the load into digital data, and the analog / digital conversion. And phase compensation means for adjusting the phase of the output of the means.

請求項４に記載の発明は、ディジタルデータが入力され、歪み補正が行われる補正手段と、ΔΣ変調された信号が入力され、該入力信号の”Ｈ”レベルを第１のデータに、”Ｌ”レベルを第２のデータに変換するデータ変換手段と、前記補正手段の出力または前記データ変換手段の出力のいずれか一方を選択して出力する選択手段と、前記選択手段の出力にボリューム値を乗算する乗算手段と、前記乗算手段の出力をパルス幅変調信号に変換し、負荷へ供給するパルス幅変調手段とを具備することを特徴とするＤ級増幅器である。
請求項５に記載の発明は、請求項４に記載のＤ級増幅器において、前記乗算手段の出力にフィードバック信号を加算する加算手段と、前記負荷へ供給される信号に基づいて前記フィードバック信号を生成するフィードバック手段とを具備し、前記加算手段の出力を前記パルス幅変調手段へ加えることを特徴とする。 According to a fourth aspect of the present invention, a digital signal is inputted and correction means for performing distortion correction, and a ΔΣ modulated signal is inputted, and the “H” level of the input signal is set to the first data, “L”. "Data conversion means for converting the level into second data; selection means for selecting and outputting either the output of the correction means or the output of the data conversion means; and a volume value for the output of the selection means A class D amplifier comprising: multiplying means for multiplying; and pulse width modulating means for converting an output of the multiplying means into a pulse width modulated signal and supplying the pulse width modulated signal to a load.
According to a fifth aspect of the present invention, in the class D amplifier according to the fourth aspect of the present invention, the feedback signal is generated based on an addition means for adding a feedback signal to the output of the multiplication means and a signal supplied to the load. Feedback means, and the output of the adding means is added to the pulse width modulating means.

この発明によれば、ΔΣ変調されたビットストリームについて、アナログ変換や多ビットディジタル信号変換をすることなく、ボリューム処理やフィードバック処理を行うことができ、これにより、データの品位落とすことなく、しかも簡単な構成でΔΣ変調されたビットストリームを処理するＤ級増幅器を構成できる効果が得られる。また、請求項４の発明によれば、ΔΣ変調されたビットストリームおよびＰＣＭデータの双方を処理することができるＤ級増幅器を簡単な構成によって提供することができる。 According to the present invention, it is possible to perform volume processing and feedback processing on a ΔΣ-modulated bit stream without performing analog conversion or multi-bit digital signal conversion. The effect of configuring a class D amplifier that processes a bit stream that is ΔΣ-modulated with a simple configuration is obtained. According to the fourth aspect of the present invention, it is possible to provide a class D amplifier capable of processing both a ΔΣ modulated bit stream and PCM data with a simple configuration.

以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態によるＤ級増幅器の構成を示すブロック図、図２はＤ級増幅器の動作を説明するためのタイミング図である。図１において、符号１はΔΣ変調されたビットストリームが加えられるデータ変換回路である。このデータ変換回路１はビットストリーム（図２（イ）参照）の”Ｈ”／”Ｌ”の信号をＰＷＭ回路２のビット数のデータに変換する回路であり、具体的には、ＰＷＭ回路のビット数が８ビットの場合、
”Ｈ”→０００００００１（＋１）
”Ｌ”→１１１１１１１１（２の補数表示による−１）
に変換して出力する（図２（ロ））。また、ミュート等の出力がない場合は
００００００００
を出力する。 Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a class D amplifier according to the first embodiment of the present invention, and FIG. 2 is a timing diagram for explaining the operation of the class D amplifier. In FIG. 1, reference numeral 1 denotes a data conversion circuit to which a bit stream subjected to ΔΣ modulation is added. This data conversion circuit 1 is a circuit that converts a signal of “H” / “L” of a bit stream (see FIG. 2 (a)) into data of the number of bits of the PWM circuit 2. Specifically, the data conversion circuit 1 If the number of bits is 8 bits,
“H” → 00000001 (+1)
"L" → 11111111 (by 2's complement display -1)
And then output (FIG. 2 (b)). If there is no output such as mute, etc. 00000000
Is output.

３はデータ変換回路１の出力と外部回路から供給されるボリューム値とを乗算する乗算器であり、その出力はＰＷＭ回路２の一致回路２ａへ加えられる。また、ボリューム絞りきり状態（ミュート）の場合はボリューム値を００００００００とし、ＰＷＭ出力は００００００００となる。４はビットストリームのクロックパルスの周波数を逓倍したクロックパルスを生成するＰＬＬ（フェイズロックドループ）回路であり、ＰＷＭ回路２が８ビットの場合はビットストリームのクロックパルスを２５６倍したクロックパルスを生成し、ＰＷＭ回路２のカウンタ２ｂへ出力する。 A multiplier 3 multiplies the output of the data conversion circuit 1 by a volume value supplied from an external circuit, and the output is applied to the coincidence circuit 2a of the PWM circuit 2. Further, when the volume is fully throttled (mute), the volume value is set to 00000000 and the PWM output is set to 00000000. Reference numeral 4 denotes a PLL (phase locked loop) circuit that generates a clock pulse obtained by multiplying the frequency of the clock pulse of the bit stream. When the PWM circuit 2 is 8 bits, a clock pulse that is 256 times the clock pulse of the bit stream is generated. , Output to the counter 2b of the PWM circuit 2.

ＰＷＭ回路２は、乗算器３の出力データをパルス幅変調信号に変換する回路であり、乗算器３の出力データとカウンタ２ｂのカウント出力とが一致した時、一致信号（パルス信号）を出力する一致回路２ａと、ＰＬＬ回路４から出力されるクロックパルスをアップカウントし、そのカウント値を一致回路２ａへ出力すると共に、カウント値が初期値に戻る時パルス信号をフリップフロップ２ｃへ出力する８ビットのカウンタ２ｂと、一致回路２ａの出力によってリセットされ、カウンタ２ｂの上記パルス信号によってセットされるセット−リセットフリップフロップ２ｃから構成されている。 The PWM circuit 2 is a circuit that converts the output data of the multiplier 3 into a pulse width modulation signal, and outputs a coincidence signal (pulse signal) when the output data of the multiplier 3 coincides with the count output of the counter 2b. 8 bits for up-counting the clock pulses output from the coincidence circuit 2a and the PLL circuit 4, outputting the count value to the coincidence circuit 2a, and outputting the pulse signal to the flip-flop 2c when the count value returns to the initial value Counter 2b and a set-reset flip-flop 2c that is reset by the output of the coincidence circuit 2a and set by the pulse signal of the counter 2b.

ここで、カウンタ２ｂは、カウント出力の初期値が、
１０００００００（−１２７）
であり、ＰＬＬ回路４からパルス信号を受けて、カウント出力が、
１００００００１（−１２６）
１０００００１０（−１２５）
１０００００１１（−１２４）
・・・・・・
１１１１１１１１（−１）
００００００００（０）
０００００００１（＋１）
００００００１０（＋２）
・・・・・・
０１１１１１１１（＋１２７）
と順次変化し、次のパルスを受けて、初期値（−１２７）へ戻る。（００００００００を０、０００００００１を＋１、１１１１１１１１を−１と表すこととする。）この初期値に戻る時、上述したパルス信号がフリップフロップ２ｃをセットする。以後、上記のカウントを繰り返す。
また、図において、５はＰＷＭ回路２の出力を増幅する出力バッファ増幅器、６は負荷である。 Here, the counter 2b has an initial count output value of
10000000 (-127)
In response to the pulse signal from the PLL circuit 4, the count output is
10000001 (-126)
10000010 (-125)
10000011 (-124)
・・・・・・
11111111 (-1)
00000000 (0)
00000001 (+1)
00000010 (+2)
・・・・・・
01111111 (+127)
And the next pulse is received to return to the initial value (-127). (00000000 is represented as 0, 00000001 is represented as +1, and 11111111 is represented as -1.) When returning to the initial value, the above-described pulse signal sets the flip-flop 2c. Thereafter, the above counting is repeated.
In the figure, 5 is an output buffer amplifier for amplifying the output of the PWM circuit 2, and 6 is a load.

次に、上述したＤ級増幅器の動作を図２を参照して説明する。
いま、データ変換回路１へ加えられるビットストリームを図２（イ）の”Ｈ”、”Ｌ”、”Ｈ”で表されるビットストリームとすると、データ変換回路１からは図２（ロ）に示すように、ビットストリームの”Ｈ”、”Ｌ”に対応して、０００００００１（＋１）、１１１１１１１１（−１）の８ビットに変換されたデータが出力される。いま、図２（ハ）に示すように、ボリューム値が１０進数で「１」（０００００００１）であるとすると、図２（ニ）に示されるように、図２（ロ）のデータがそのままＰＷＭ回路２へ出力される。まず、フリップフロップ２ｃはカウンタ２ｂが最大値（＋１２７）から初期値（−１２７）へ戻る時にセットされる。次に、フリップフロップ２ｃは、図２（イ）のビットストリームが”Ｈ”の時はカウンタ２ｂのカウント値が＋１になるとリセットされ、図２（イ）のビットストリームが”Ｌ”の時はカウンタ２ｂのカウント値が−１の時リセットされる。すなわち、ＰＷＭ回路２の出力は、ビットストリームが”Ｈ”の時はデューティが１２９／２５６のパルス信号となり、また、ビットストリームが”Ｌ”の時はデューティが１２７／２５６のパルス信号となる。 Next, the operation of the above-described class D amplifier will be described with reference to FIG.
If the bit stream applied to the data conversion circuit 1 is a bit stream represented by “H”, “L”, “H” in FIG. As shown, data converted into 8 bits of 00000001 (+1) and 11111111 (-1) is output corresponding to "H" and "L" of the bit stream. As shown in FIG. 2 (c), if the volume value is “1” (00000001) in decimal, the data in FIG. 2 (b) is directly PWMed as shown in FIG. 2 (d). It is output to the circuit 2. First, the flip-flop 2c is set when the counter 2b returns from the maximum value (+127) to the initial value (-127). Next, the flip-flop 2c is reset when the count value of the counter 2b becomes +1 when the bit stream of FIG. 2 (a) is “H”, and when the bit stream of FIG. 2 (a) is “L”. It is reset when the count value of the counter 2b is -1. That is, the output of the PWM circuit 2 is a pulse signal with a duty of 129/256 when the bit stream is “H”, and a pulse signal with a duty of 127/256 when the bit stream is “L”.

次に、ボリューム値が図２（ハ’）に示すように、１０進数で「１６」（０００１００００）であったとすると、ＰＷＭ回路２の入力データ（乗算器３の出力）は図２（ニ’）に示すように、ビットストリームの”Ｈ”、”Ｌ”、”Ｈ”に対応して１０進数で「１６」（０００１００００）、「−１６」（１１１１００００）、「１６」となる。この場合、図に示す時刻ｔ１においてカウンタ２ｂが初期値に戻ると、フリップフロップ２ｃがセットされてその出力が立ち上がり（図２（ヘ’）参照）、カウンタ２ｂのカウント値が「＋１６」になると、カウント値と乗算器３出力が一致することから（図２（ホ’）参照）、一致回路２ａからパルス信号が出力され、フリップフロップ２ｃがリセットされ、その出力が立ち下がる（時刻ｔ２）。次に、時刻ｔ３において、再びカウンタ２ｂが初期値に戻ると、フリップフロップ２ｃの出力が立ち上がり、カウンタ２ｂのカウント値が「−１６」になると、カウント値と乗算器３の出力が一致することから、一致回路２ａからパルス信号が出力され、フリップフロップ２ｃがリセットされる（時刻ｔ４）。以下、同様の動作が繰り返される。このように、ボリューム値を「１６」とすれば、ボリューム値が「１」の場合に比較し１６倍のＰＷＭ信号が得られる。 Next, assuming that the volume value is “16” (00010000) in decimal as shown in FIG. 2 (C ′), the input data (output of the multiplier 3) of the PWM circuit 2 is the same as that in FIG. ), The decimal numbers “16” (00010000), “−16” (11110000), and “16” correspond to “H”, “L”, and “H” of the bit stream. In this case, when the counter 2b returns to the initial value at the time t1 shown in the figure, the flip-flop 2c is set and its output rises (see FIG. 2 (f ')), and the count value of the counter 2b becomes “+16”. Since the count value coincides with the output of the multiplier 3 (see FIG. 2 (e ')), a pulse signal is outputted from the coincidence circuit 2a, the flip-flop 2c is reset, and the output falls (time t2). Next, when the counter 2b returns to the initial value again at the time t3, the output of the flip-flop 2c rises, and when the count value of the counter 2b becomes “−16”, the count value and the output of the multiplier 3 match. Therefore, a pulse signal is output from the coincidence circuit 2a, and the flip-flop 2c is reset (time t4). Thereafter, the same operation is repeated. Thus, if the volume value is “16”, a PWM signal 16 times as large as that obtained when the volume value is “1” can be obtained.

以上のように、上記第１の実施形態によれば、ΔΣ変調によるビットストリームをアナログ信号に変換したり、多ビットディジタル信号に変換することなく、単に、”Ｈ”／”Ｌ”を”「＋１」／「−１」に変換するだけで、ボリューム値による信号レベル変更が可能となる。また、ボリュームの絞り切り状態（ミュート）では、ＰＷＭ入力（図２（ニ））は００００００００となるため、カウンタ２ｂのカウント値＋０でフリップフロップ２ｃはリセットされ、デューティ比１２８／２５６のパルス信号となる。なお、ビットストリーム”Ｈ”／”Ｌ”を「＋１」／「−１」に変換する場合、「＋１」を０００００００１、「−１」を１１１１１１１１とする場合を示したが、これに限らず、「＋１」を０１００００００、「−１」を１１００００００としたり、「＋１」を００００１０００、「−１」を１１１１００００としても同様の動作が可能である。 As described above, according to the first embodiment, “H” / “L” is simply changed to “” without converting the bit stream by ΔΣ modulation into an analog signal or a multi-bit digital signal. The signal level can be changed according to the volume value simply by converting to “+1” / “− 1”. Further, when the volume is fully turned off (mute), the PWM input (FIG. 2 (d)) is 00000000. Therefore, the flip-flop 2c is reset by the count value +0 of the counter 2b, and the pulse signal having a duty ratio of 128/256 is obtained. Become. In addition, when converting the bit stream “H” / “L” to “+1” / “− 1”, the case where “+1” is set to “00000001” and “−1” is set to 11111111 is not limited to this. The same operation can be performed by setting “+1” to 01000000, “−1” to 11000000, “+1” to 00001000, and “−1” to 11110000.

次に、この発明の第２の実施形態について説明する。
図３はこの発明の第２の実施形態の構成を示すブロック図であり、この図において、図１の各部に対応する部分には同一の符号を付しその説明を省略する。この実施形態が図１のものと異なる点は、負荷６へ加えられる信号を分岐してＡＤ（アナログ・ディジタル）変換器８へ加えてディジタルデータに変換し、この変換によって得られるディジタルデータを位相補償回路９を介して加算器１０へ加え、この加算器１０において、乗算器３の出力と位相補償回路９の出力とを加算し、加算結果をＰＷＭ回路２へ入力している点である。上記のＡＤ変換器８および位相補償回路９はフィードバックループを構成し、このフィードバックループを設けることによって出力信号の歪みおよびノイズを低減することができる。ここで、位相補償回路９はフィードバックループによる発振が生じないようにフィードバック信号の位相を調整する回路である。 Next explained is the second embodiment of the invention.
FIG. 3 is a block diagram showing the configuration of the second embodiment of the present invention. In this figure, portions corresponding to the respective portions in FIG. This embodiment differs from that of FIG. 1 in that a signal applied to a load 6 is branched and applied to an AD (analog / digital) converter 8 to convert it into digital data, and the digital data obtained by this conversion is phase-converted. In addition to the adder 10 via the compensation circuit 9, the adder 10 adds the output of the multiplier 3 and the output of the phase compensation circuit 9, and inputs the addition result to the PWM circuit 2. The AD converter 8 and the phase compensation circuit 9 constitute a feedback loop, and by providing this feedback loop, distortion and noise of the output signal can be reduced. Here, the phase compensation circuit 9 is a circuit that adjusts the phase of the feedback signal so that oscillation due to the feedback loop does not occur.

また、この実施形態によれば、ΔΣ変調によるビットストリームを、データ変換回路１によって「＋１」／「−１」に変換した後ＰＷＭ変換しているので、フィードバック信号による制御を簡単な回路で行うことが可能となる。 In addition, according to this embodiment, since the bit stream based on ΔΣ modulation is converted to “+1” / “− 1” by the data conversion circuit 1 and then PWM conversion is performed, control by the feedback signal is performed with a simple circuit. It becomes possible.

図４はこの発明の第３の実施形態の構成を示すブロック図であり、この図において、図３の各部に対応する部分には同一の符号を付しその説明を省略する。この実施形態が図３のものと異なる点は、補正回路１２および切換スイッチ１３が設けられている点である。
補正回路１２はパラレルデータ（ＰＣＭデータ）が加えられる回路であり、ＰＷＭ回路２による歪を補正する補正回路、ｆ特（周波数特性）補正回路、量子化ノイズを抑制するΔΣ補正回路を含んでいる。この補正回路１２の出力が切換スイッチ１３の第１接点に加えられ、データ変換回路１の出力が切換スイッチ１３の第２接点へ加えられ、切換スイッチ１３の共通接点の信号が乗算器３の入力端に加えられる。 FIG. 4 is a block diagram showing the configuration of the third embodiment of the present invention. In this figure, parts corresponding to the respective parts in FIG. This embodiment is different from that of FIG. 3 in that a correction circuit 12 and a changeover switch 13 are provided.
The correction circuit 12 is a circuit to which parallel data (PCM data) is added, and includes a correction circuit that corrects distortion caused by the PWM circuit 2, an f characteristic (frequency characteristic) correction circuit, and a ΔΣ correction circuit that suppresses quantization noise. . The output of the correction circuit 12 is applied to the first contact of the changeover switch 13, the output of the data conversion circuit 1 is applied to the second contact of the changeover switch 13, and the signal at the common contact of the changeover switch 13 is input to the multiplier 3. Added to the edge.

この第３の実施形態は、ΔΣ変調によるビットストリームとＰＣＭデータとを共に扱うことができるＤ級増幅器であり、入力信号がＰＣＭデータの場合は切換スイッチの第１接点と共通接点とを接続し、入力信号がΔΣ変調によるビットストリームの場合は切換スイッチの第２接点と共通接点とを接続する。
図３、図４の実施形態において、ＡＤ変換８に代えて、ＰＷＭ変換２または出力バッファ５の出力パルスの時間幅をカウンタ等で計数することもできる。
また、同図３、図４では、位相補償９はディジタルデータをディジタル処理で行っているが、アナログ処理で行うこともできる。その場合は位相補償はＡＤ変換８の前に入る。 The third embodiment is a class D amplifier that can handle both a bit stream by ΔΣ modulation and PCM data. When the input signal is PCM data, the first contact and the common contact of the changeover switch are connected. When the input signal is a bit stream by ΔΣ modulation, the second contact and the common contact of the changeover switch are connected.
3 and FIG. 4, the time width of the output pulse of the PWM conversion 2 or the output buffer 5 can be counted by a counter or the like instead of the AD conversion 8.
In FIGS. 3 and 4, the phase compensation 9 is performed by digital processing of digital data, but can also be performed by analog processing. In that case, the phase compensation enters before the AD conversion 8.

この発明は、オーディオアンプ、ＡＶアンプ等に用いられる。 The present invention is used for audio amplifiers, AV amplifiers, and the like.

この発明の第１の実施形態によるＤ級増幅器の構成を示すブロック図である。1 is a block diagram showing a configuration of a class D amplifier according to a first embodiment of the present invention. 同実施形態の動作を説明するためのタイミング図である。FIG. 6 is a timing chart for explaining the operation of the same embodiment. この発明の第２の実施形態によるＤ級増幅器の構成を示すブロック図である。It is a block diagram which shows the structure of the class D amplifier by 2nd Embodiment of this invention. この発明の第３の実施形態によるＤ級増幅器の構成を示すブロック図である。It is a block diagram which shows the structure of the class D amplifier by 3rd Embodiment of this invention.

Explanation of symbols

１…データ変換回路、２…ＰＷＭ回路、２ａ…一致回路、２ｂ…カウンタ、２ｃ…セット−リセットフリップフロップ、３…乗算器、４…ＰＬＬ、５…出力バッファアンプ、６…負荷、８…ＡＤ変換器、９…位相補償回路、１０…加算器、１２…補正回路、１３…切換スイッチ。 DESCRIPTION OF SYMBOLS 1 ... Data conversion circuit, 2 ... PWM circuit, 2a ... Match circuit, 2b ... Counter, 2c ... Set-reset flip-flop, 3 ... Multiplier, 4 ... PLL, 5 ... Output buffer amplifier, 6 ... Load, 8 ... AD Converter: 9 ... Phase compensation circuit, 10 ... Adder, 12 ... Correction circuit, 13 ... Changeover switch.

Claims

Data conversion means for converting the “H” level of the ΔΣ-modulated input signal into first data and the “L” level into second data;
Multiplication means for multiplying the output of the data conversion means by a volume value;
Pulse width modulation means for converting the output of the multiplication means into a pulse width modulation signal;
A class-D amplifier comprising:

Data conversion means for converting the “H” level of the ΔΣ-modulated input signal into first data and the “L” level into second data;
Multiplication means for multiplying the output of the data conversion means by a volume value;
Adding means for adding a feedback signal to the output of the multiplying means;
Pulse width modulation means for converting the output of the addition means into a pulse width modulation signal and supplying it to a load;
Feedback means for generating the feedback signal based on a signal supplied to the load;
A class-D amplifier comprising:

The feedback means comprises an analog / digital conversion means for converting a signal supplied to the load into digital data, and a phase compensation means for adjusting the phase of the output of the analog / digital conversion means. The class D amplifier according to claim 2.

Correction means for inputting digital data and correcting distortion;
A data conversion means for receiving a ΔΣ-modulated signal and converting the “H” level of the input signal into first data and the “L” level into second data;
Selecting means for selecting and outputting either the output of the correcting means or the output of the data converting means;
Multiplication means for multiplying the output of the selection means by a volume value;
Pulse width modulation means for converting the output of the multiplication means into a pulse width modulation signal and supplying it to a load;
A class-D amplifier comprising:

Adding means for adding a feedback signal to the output of the multiplying means;
Feedback means for generating the feedback signal based on a signal supplied to the load;
5. The class D amplifier according to claim 4, wherein the output of the adding means is added to the pulse width modulating means.