【０００１】
【発明の属する技術分野】
この発明は音声信号の電力増幅を主目的とするＤ級増幅器の歪み低減に関するものである。
【０００２】
【従来の技術】
従来より音声信号の電力増幅を高効率・低損失に行うことで機器の小型化を可能とする方式としてＤ級増幅が用いられてきた。また特開平１１−２６１３４７号公報および特開２００１−２９２０４０号公報に示される通り、デジタル化された音声信号を直接パルス幅変調（ＰＷＭ）信号に変換して電力スイッチに導く構成が知られている。更に、このＰＷＭ変換を行うために必要となる再量子化手段による丸め誤差をデルタシグマ変調を用いて低減する手法が知られている。
【０００３】
図１０に従来のＤ級増幅器の構成を示す。図において１はデルタシグマ変調器、２はＰＷＭ変換手段、３は電力スイッチ手段、４は低域フィルタ、５はスピーカ、１０は遅延手段、１１は減算手段、１２は積分手段、１３は再量子化手段である。
【０００４】
以上のように構成された増幅器において、デジタル音声信号は減算手段１１の一方の入力として与えられる。減算手段１１の他の入力には再量子化手段１３からの出力が１サンプル周期の遅延を与える遅延手段１０を通して与えられる。なおここでデジタル音声信号はデルタシグマ変調動作に適するよう予めオーバーサンプルされる。
【０００５】
こうして減算手段１１の出力にはデジタル音声信号入力と１サンプル周期前の再量子化手段１３との誤差が与えられる、積分手段１２ではこの誤差を積分し、これを再量子化手段１３に出力する。
再量子化手段１３では、その出力信号をＰＷＭ変換手段２に与えるに適当な精度、例えば６ビット程度に打ち切る操作を行うものである。このため再量子化手段１３の出力には入力信号と比較した場合、瞬時的には比較的大きな誤差が含まれることとなるが、この誤差は積分手段１２での累積を伴いながら帰還し補償されることにより比較的低周波数の音声信号領域では十分に低減されることとなる。
【０００６】
ＰＷＭ変換手段２では再量子化手段１３の出力に対し、その数値に対応するデューティ比をもつパルス波形、即ちＰＷＭ信号を出力する。図１１は入力が６ビットの場合の出力波形の例を示すものである。この例は６ビットで表せる正負対称の数値範囲である−３１から３１までに範囲を限り、波形の１周期を６４分割して、この単位で出力のデューディ比を入力数値に対応して変えるものである。図は数値−３１に対し最小のデューティ比、数値０に対し０．５のデューティ比、数値３１に対し最大のデューティ比の波形をそれぞれ出力する様子を示している。
【０００７】
図１２は電力スイッチ手段３および低域フィルタ４の構成例を示すものであり、３０はタイミング制御手段、３１は電源側スイッチ素子、３２はグラウンド側スイッチ素子、３３はダイオード、３４はダイオード、４０はインダクタ、４１はコンデンサである。ここにタイミング制御手段３０はＰＷＭ変換手段２からの信号を受けて２つのスイッチ素子３１、３２の一方がオンとなる場合他方をオフとするための信号を生成するものであり、またスイッチ素子のターンオン、ターンオフ遅延により２つの素子が同時にオンとなることが無いよう、各スイッチ素子の駆動信号のタイミングを適当に制御するものである。
【０００８】
２つのスイッチ素子３１、３２は効率の良い増幅を行うためＭＯＳ−ＦＥＴなど内部インピーダンスの低いスイッチ素子で構成されるものである。また２つのダイオード３３、３４は低域フィルタ４が誘導性であるために発生する起電力に基づく電流を還流させるためのものである。なおスイッチ素子がＭＯＳ−ＦＥＴである場合、素子内部に寄生的にダイオードが形成されるため図のように外部にダイオードを設けない場合もある。
こうして電力スイッチ手段３は例えばＰＷＭ変換手段２出力が高レベルの期間、電源側スイッチ素子３１をオン、グラウンド側スイッチ素子３２をオフとして出力端子電圧をほぼ電源電位とし、ＰＷＭ信号が低レベルの期間、電源側スイッチ素子３１をオフ、グラウンド側スイッチ素子３２をオンとして出力端子電圧をほぼグラウンド電位とする。
【０００９】
低域フィルタ４は、電力スイッチ手段３の出力を平滑して、その低域成分のみを通過させてスピーカ５に与えるものであり、簡便には、図１２に示すようにインダクタ４０およびコンデンサ４１による２次の低域フィルタとすることができる。ＰＷＭ信号はその低域成分を取り出すことで復調可能であるため、低域フィルタ４の出力をスピーカ５に入力することにより元の音声信号が再生されることとなる。
【００１０】
ここでは先ず、電力スイッチ手段３に設定されるデッドタイム期間の歪みへの影響について明らかにし、これに基づく歪み補償方法について説明する。
【００１１】
図１３はスイッチ素子３１、３２に与えるドライブ信号生成の様子を示すものである。図において（ａ）はＰＷＭ変換手段２より与えられるＰＷＭ信号の原波形である。（ｂ）は原波形（ａ）に対し立ち上がりでｔｄｒ、立ち下がりをｔｄｆだけ遅延させた遅延波形である。この遅延波形の生成は、例えば原波形を抵抗、コンデンサによる積分回路に通した後、適当な閾値を設定したコンパレータに通し再び２値化して得ることができる。（ｃ）は電源側スイッチ素子３１に与えるドライブ信号波形であり、論理回路により（ａ）と（ｂ）の論理積を求めて得ることができる。（ｄ）はグラウンド側スイッチ素子３２に与えるドライブ信号波形であり、論理回路により（ａ）と（ｂ）をそれぞれ否定演算（反転）した後、論理積を求めて得ることができる。
【００１２】
こうして電源側スイッチ素子３１は、グラウンド側スイッチ素子３２が「開」駆動され始めてからｔｄｒの時間をおいて、「閉」駆動を受けることとなり、グラウンド側スイッチ素子３２は、電源側スイッチ素子３１が「開」駆動され始めてからｔｄｆの時間をおいて、「閉」駆動を受けることとなる。
【００１３】
次に図１４は、電力スイッチ手段３に対し以上のような駆動が行われる場合のその出力波形へのデッドタイム期間の影響を示したものである。以下、図１２に示す電力スイッチ手段３及び低域フィルタ４の構成の典型的な例により、動作を説明する。
【００１４】
図１４は、インダクタ４０を流れる電流ＩＬの３つの状態に対応して示したものであり（ａ）はＰＷＭ信号のデュ−ティ比が０．５に近く、ＩＬが正負の両方向に流れる場合についてである。この場合グラウンド側スイッチ素子３２の駆動が「閉」から「開」となる時点（図中Ｒ）でＩＬは負であり、スイッチ素子３２の遮断に伴い、ＩＬが増加に転じるためインダクタ４０の端子電圧が上昇し、そのＩＬをダイオード３３を経由して電源に向けて流すこととなる。こうして電力スイッチ手段３の出力電圧Ｖｃは、電源側スイッチ素子３１の「閉」駆動による導通を待つまでもなくほぼ電源電位Ｖｄｄに変化する。
【００１５】
これに続きＩＬは電源側スイッチ素子３１の「閉」期間において漸増して正となる。次いで、電源側スイッチ素子３１が「閉」から「開」となる時点（図中Ｆ）では、ＩＬが減少に転じるためインダクタ４０端子電圧が減少し、その電流をダイオード３４を経由してグラウンドから流すこととなる。こうしてＶｃはグラウンド側スイッチ素子３２の「閉」駆動による導通を待つまでもなくほぼグラウンド電位に変化する。
【００１６】
このようにＰＷＭ信号のデュ−ティ比が０．５に近い場合には、スイッチ素子駆動のデッドタイムｔｄｒ、ｔｄｆに関係なく電力スイッチ手段３の出力波形が形成され、この波形はＰＷＭ原波形と相似となる。このため入力信号がほぼ歪み無く出力されることとなる。
【００１７】
次に、図１４（ｂ）に示すＰＷＭ信号のデューティ比が０．５より大きく、インダクタ４０に流れる電流ＩＬが正方向にのみ流れる場合には、グラウンド側スイッチ素子３２の駆動が「閉」から「開」となる時点（図中Ｒ）でＩＬは正であり、スイッチ素子３２の遮断に伴いＩＬが減少を続けるため、インダクタ４０の端子電圧は減少し、ＩＬをダイオード３４を経由してグラウンドから流し続けることとなる。デッドタイムｔｄｒの後に電源側スイッチ素子３１の駆動が「開」から「閉」となるとＶｃは、ほぼ電源電位Ｖｄｄに変化する。
【００１８】
続いて、ＩＬは電源側スイッチ素子３１の「閉」期間において漸増する。電源側スイッチ素子３１が「閉」から「開」となる時点（図中Ｆ）では、ＩＬが減少に転じるためインダクタ４０端子電圧が減少し、ＩＬをダイオード３４を経由してグラウンドから流すこととなる。こうしてＶｃはグラウンド側スイッチ素子３２の「閉」駆動による導通を待つまでもなくほぼグラウンド電位に変化することとなる。
【００１９】
このようにＰＷＭ信号のデュ−ティ比が０．５よりかなり大きい場合には、ＶｃがＶｄｄとなる期間が、ほぼスイッチ素子３１の駆動の立ち上がりデッドタイムｔｄｒの分だけＰＷＭ原波形より狭くなることとなる。このため、このようにＩＬが正の値のみをとる領域では、主にスイッチ素子３１の駆動の立ち上がりデッドタイムｔｄｒに起因する歪みがＶｃに含まれることとなる。
【００２０】
次に、図１４（ｃ）に示すＰＷＭ信号のデューティ比が０．５より小さく、インダクタ４０に流れる電流ＩＬが負方向にのみ流れる場合には、グラウンド側スイッチ素子３２の駆動が「閉」から「開」となる時点（図中Ｒ）でＩＬは負であり、スイッチ素子３２の遮断に伴い、ＩＬが増加に転じるためインダクタ４０の端子電圧は増加し、そのＩＬをダイオード３３を経由して電源に向け流すこととなる。こうしてＶｃは電源側スイッチ素子３１の「閉」駆動による導通を待つまでもなくほぼ電源電位Ｖｄｄに変化することとなる。
【００２１】
続いて、ＩＬは電源側スイッチ素子３１の「閉」期間において漸増するが、電源側スイッチ素子３１が「閉」から「開」となる時点（図中Ｆ）でＩＬは負であり、これが増加に転じるためインダクタ４０の端子電圧が増加し、ＩＬをダイオード３３を経由して電源に向け流すこととなる。続いてデッドタイムｔｄｆの後にグラウンド側スイッチ素子３２の駆動が「開」から「閉」となるとＶｃは、ほぼグラウンド電位に変化する。
【００２２】
このようにＰＷＭ信号のデュ−ティ比が０．５よりかなり小さい場合には、Ｖｃの出力波形がＶｄｄとなる期間が、ほぼスイッチ素子駆動の立ち下がりデッドタイムｔｄｆの分だけＰＷＭ原波形より広くなることとなる。このため、このようにＩＬが負の値のみをとる領域では、主にスイッチ素子３２の駆動の立ち下がりデッドタイムｔｄｆに起因する歪みがＶｃに含まれることとなる。
【００２３】
なお、以上の説明では、スイッチ素子３１、３２に対するドライブ信号の効果が直ちにスイッチ動作に反映されるものとしており、また電力スイッチ手段３の出力電圧Ｖｃはグラウンドと電源電位のいずれかをとり、中間的な出力が無いかのように説明してきたが、実際には、スイッチ素子３１、３２を「開」駆動しても直ちに素子が遮断となるものではなく微少期間、有限な出力インピーダンスを呈する能動動作を経て遮断に至る。またスイッチ素子３１、３２を「閉」駆動する場合も直ちに素子が導通となるのではなく微少期間、有限な出力インピーダンスを呈する能動動作を経て完全導通に至る。
【００２４】
また、電力スイッチ手段３の出力電圧Ｖｃには電圧波形の急速な立ち上がり、立ち下がりを緩和して、オーバーシュート・リンギングといった波形の乱れを抑える目的で抵抗とコンデンサを直列接続する回路（スナッバと呼ばれる）が設けられることも多い。
【００２５】
このような理由から電力スイッチ手段３の出力Ｖｃの波形は、完全な矩形波とはならず、デッドタイムの寄与もｔｄｒ期間がすべてデューティ比を減少させる（ＩＬがＰＷＭ信号全周期で正）、もしくはｔｄｆ期間がすべてデューティ比を増加させる（ＩＬがＰＷＭ信号全周期で負）ように作用する訳ではなく、これらの条件に応じた中間的な状態が生じるものと考えられる。
【００２６】
しかしながら、スイッチ素子切替時におけるインダクタ電流ＩＬが十分大きい場合、これらスイッチ素子の遮断遅れによる電流やスナッバコンデンサへの電流は相対的に小さなものとなり、デッドタイムの出力波形への寄与は先に説明した状況に近づくこととなる。
【００２７】
図１５は以上の説明に基づきＤ級増幅器の入出力特性を描いたものである。
図において傾き１の破線が理想特性を示す。これは入力ｖｉが−１〜１の範囲でＰＷＭ信号のデューティ比ｄを０〜１とする。即ち、
ｄ＝０．５＋０．５・ｖｉ ・・・・（１）
の関係にあり、出力ｖｏがこれに対しやはり−１〜１の値をとる、つまり、
ｖｏ＝２・（ｄ−０．５）＝ｖｉ ・・・・（２）
の関係を満たすよう設定されることを想定したものである。
【００２８】
先に説明のとおり、デッドタイムが設定される場合であっても、ｖｉが０に近く、ｄが０．５に近い場合においては、この理想特性に近い特性をしめすこととなる。
【００２９】
次にｖｉが正の比較的大きなレベルであり、ｄが０．５よりかなり大きい場合には、先に説明のとおり、ＰＷＭ信号のデューティ比が、スイッチ素子３１の立ち上がりデッドタイムｔｄｒ相当分減少することとなる。つまり、
ｄ＝０．５＋０．５・ｖｉ−ｔｄｒ／Ｔ ・・・（３）
となる（但し、ＴはＰＷＭ信号周期）。よって、
ｖｏ＝ｖｉ−２・ｔｄｒ／Ｔ＝ｖｉ−δｐ ・・（４）
ここに、δｐ＝２・ｔｄｒ／Ｔ
となり、出力は理想特性からδｐだけ小さいものとなる。
この様子を図１５に実線（入力が正であり、図中αｐより大きい場合）で示している。
【００３０】
次にｖｉが負の比較的大きなレベルであり、ｄが０．５よりかなり小さい場合には、先に説明のとおり、ＰＷＭ信号のデューティ比が、スイッチ素子３２の立ち下がりデッドタイムｔｄｆ相当分増加することとなる。つまり、
ｄ＝０．５＋０．５・ｖｉ＋ｔｄｆ／Ｔ ・・・（５）
となる（但し、ＴはＰＷＭ信号周期）。よって、
ｖｏ＝ｖｉ＋２・ｔｄｆ／Ｔ＝ｖｉ＋δｍ ・・（６）
ここに、δｍ＝２・ｔｄｆ／Ｔ
となり、出力は理想特性からδｍだけ大きいものとなる。
この様子を図１５に実線（入力が負であり、図中αｍより小さい場合）で示している。
【００３１】
なおαｐは先に説明の通り低域フィルタ４を構成するインダクタ４０電流ＩＬが正負に変化する状態から正方向のみの電流となり始める際の入力信号レベルに、αｍはＩＬが正負に変化する状態から負方向のみの電流となり始める際の入力信号レベルにほぼ相当する値となる。
【００３２】
【発明が解決しようとする課題】
以上説明のようにＤ級増幅器の電力スイッチ手段では、スイッチ素子が有限のターンオン時間、ターンオフ時間をもつ。このため電源側およびグラウンド側スイッチ素子の駆動を同タイミングで切り替えようとすると、一方が完全に遮断となる前に他方のスイッチ素子が導通を始めることとなり、双方のスイッチ素子を通して電源からグラウンドに貫通する電流が流れる。これは出力に寄与しない電力損失を増すだけでなく電磁ノイズ発生の要因ともなる。このため従来のＤ級増幅器の電力スイッチ手段では、一方のスイッチ素子が遮断となった後、他方のスイッチ素子が導通し始めるよう、スイッチ素子の駆動に時間的な空白、即ちデッドタイムを設ける必要があり、これが音声出力における歪みの原因となるという問題があった。
【００３３】
電力スイッチ手段３のデッドタイムによる出力歪みは以上説明の要因により発生するものであるため、図１５の実線で示す入出力特性を総合的に理想特性（破線）に近づけるような補償を行うことができれば出力の歪みを大幅に軽減可能であることが分かる。
【００３４】
図中一点破線で示す補償特性は、この目的でＰＷＭ変換手段の入力信号に与えるべき補償特性を示すものである。この補償特性は上記説明より明らかに、入力ｖｉがαｐを越えて大きくなる場合、入力にδｐを加えた特性に漸近し、入力ｖｉがαｍを下回って小さくなる場合、入力からδｍを差し引いた値に漸近し、入力ｖｉがαｍより大きくαｐより小さい範囲では理想特性に漸近するものとなる。
【００３５】
【課題を解決するための手段】
この発明に係わる請求項１のＤ級増幅器は、デジタル音声信号を入力とする補償手段と、この補償手段出力に接続されるデルタシグマ変調手段と、デルタシグマ変調手段出力に接続されるＰＷＭ変換手段と、このＰＷＭ変換手段出力を電力増幅する電力スイッチ手段と、電力スイッチ手段に接続されＰＷＭ復調を行う低域フィルタとを備え、前記補償手段が電力スイッチ手段におけるスイッチ素子切替のデッドタイムに起因して低域フィルタ出力の音声信号に発生する歪みを補償するものであることを特徴とする。
【００３６】
また、請求項２のＤ級増幅器は、請求項１に記載のＤ級増幅器において、ＰＷＭ変換手段が、入力−１〜１に対して搬送波周期Ｔ、デューティ比０〜１のＰＷＭ信号を出力し、電力スイッチ手段の立ち上がり駆動のデッドタイムをｔｄｒ、立ち下がり駆動のデッドタイムをｔｄｆとするとき、補償手段が、入力信号に補償を加えない無補償状態と、入力信号に２×ｔｄｒ／Ｔを加える第１の補償状態と、入力信号から２×ｔｄｆ／Ｔを減ずる第２の補償状態と、前記無補償状態と前記第１の補償状態とを滑らかに接続する第３の補償状態と、前記無補償状態と前記第２の補償状態とを滑らかに接続する第４の補償状態とからなる補償特性を有することを特徴とする。
【００３７】
また、請求項３のＤ級増幅器は、請求項１に記載のＤ級増幅器において、ＰＷＭ変換手段が、入力−１〜１に対して搬送波周期Ｔ、デューティ比０〜１のＰＷＭ信号を出力し、電力スイッチ手段の立ち上がりおよび立ち下がり駆動のデッドタイムをｔｄとするとき、補償手段が、前記ＰＷＭ変換手段の入力−１〜１に対応する入力に対して、入力が０に近い場合に補償を加えない無補償状態と、その入力が正である場合に出力に２×ｔｄ／Ｔを加え、入力が負である場合に出力から２×ｔｄ／Ｔを減ずる補償状態と、これらの補償状態と前記無補償状態とに漸近する補償状態とをもつことを特徴とする。
【００３８】
この発明に係わる請求項４のＤ級増幅器は、デジタル音声信号を入力とするデルタシグマ変調手段と、デルタシグマ変調手段出力に接続されるＰＷＭ変換手段と、このＰＷＭ変換手段出力を電力増幅する電力スイッチ手段と、電力スイッチ手段に接続されＰＷＭ復調を行う低域フィルタとを備え、前記デルタシグマ変調手段がその入力から補償手段の出力を減算する減算手段と、該減算手段出力に接続される積分手段と、該積分手段出力を量子化し出力する再量子化手段と、該再量子化手段の出力を遅延し前記補償手段に出力する遅延手段とを備え、前記補償手段が電力スイッチ手段におけるスイッチ素子切替のデッドタイムに起因して低域フィルタ出力の音声信号に発生する歪みを補償するものであることを特徴とする。
【００３９】
また、請求項５のＤ級増幅器は、請求項４に記載のＤ級増幅器において、ＰＷＭ変換手段が、入力−１〜１に対して搬送波周期Ｔ、デューティ比０〜１のＰＷＭ信号を出力し、電力スイッチ手段の立ち上がり駆動のデッドタイムをｔｄｒ、立ち下がり駆動のデッドタイムをｔｄｆとするとき、補償手段が、前記ＰＷＭ変換手段の入力−１〜１に対応する入力に対して、入力が０に近い場合に補償を加えない無補償状態と、その入力が正である場合に出力から２×ｔｄｒ／Ｔを減じ、入力が負である場合に出力に２×ｔｄｆ／Ｔを加える補償状態と、これらの補償状態と前記無補償状態とに漸近する補償状態とをもつことを特徴とする。
【００４０】
また、請求項６のＤ級増幅器は、請求項４に記載のＤ級増幅器において、ＰＷＭ変換手段が、入力−１〜１に対して搬送波周期Ｔ、デューティ比０〜１のＰＷＭ信号を出力し、電力スイッチ手段の立ち上がりおよび立ち下がり駆動のデッドタイムをｔｄとするとき、補償手段が、前記ＰＷＭ変換手段の入力−１〜１に対応する入力に対して、入力が０に近い場合に補償を加えない無補償状態と、その入力が正である場合に出力から２×ｔｄ／Ｔを減じ、入力が負である場合に出力に２×ｔｄ／Ｔを加える補償状態と、これらの補償状態と前記無補償状態とに漸近する補償状態とをもつことを特徴とする
【００４１】
また、請求項７のＤ級増幅器は、請求項４乃至請求項６に記載のＤ級増幅器において、補償手段が、その入力をアドレスとし記憶データを出力とするメモリーから構成されることを特徴とする。
【００４２】
【発明の実施の形態】
実施の形態１．
図１にこの発明の第一の実施形態に係る装置のブロック図を示す。図において１はデルタシグマ変調手段、２はＰＷＭ変換手段、３は電力スイッチ手段、４は低域フィルタ、５はスピーカ、６は補償手段である。ここに１〜５および１１〜１３は従来と同等のものであり、従来と同等の動作を行うものである。
【００４３】
図から明らかなとおり本発明の構成では、補償手段６を設ける点が従来の構成と異なる。図２は、この補償手段６の詳細な構成を示すものである。
【００４４】
図において２０は第１のセレクタ、２１は加算処理、２２は第１の関数乗算処理、２３は第１の補関数乗算処理、２４は加算処理、２５は第２のセレクタ、２６は加算処理、２７は第２の関数乗算処理、２８は第２の補関数乗算処理、２９は加算処理である。
【００４５】
このように構成された補正手段６において、第１のセレクタ２０は、入力信号ｘの正負に応じて、ｘが０以上（正）である場合、ｘ１＝ｘ、ｘ２＝０とし、ｘが負である場合、ｘ１＝０、ｘ２＝ｘとする。
【００４６】
先ずｘが正である場合、加算処理２１、第１の関数乗算処理２２、第１の補関数乗算処理２３、加算処理２４で実行される演算処理の結果ｙ１が有意となる。第２のセレクタ２５は、この結果ｙ１を出力ｙに導く。
加算処理２１は入力に固定値δｐを加算するものである。第１の関数乗算処理２２は常に１以下の数値を与える関数ｆ（ｘ）を入力に乗算するものであり、第１の補関数乗算処理２３は、１−ｆ（ｘ）を加算処理２１の出力に乗算するものである。加算処理２４は、第１の関数乗算処理２２および第１の補関数乗算処理２３からの出力を加算するものである。
【００４７】
ここで関数ｆ（ｘ）は、ｘの変域０〜１に対し、１〜０の出力をあたえるものであり、ほぼαｐにて１から０への遷移をするものである。これを例えば、
ｆ（ｘ）＝１／（１＋（ｘ／αｐ）＾Ｎ） ・・・（７）
とすることができる（但しＮは適当な正数である）。
【００４８】
このように設定することで、加算処理２４の出力には、入力ｘがαｐを越えて大きくなる場合、加算処理２１の出力、即ちｘ＋δｐに漸近する出力が与えられる。またｘがαｐより小さくなる場合には、ｘに漸近する値が与えられることとなる。また漸近の早さがＮにより規定される。
【００４９】
次にｘが負である場合、加算処理２６、第１の関数乗算処理２７、第１の補関数乗算処理２８、加算処理２９で実行される演算処理の結果ｙ２が有意となる。第２のセレクタ２５は、この結果ｙ２を出力ｙに導く。
加算処理２６は入力から固定値−δｍを減算するものである。第１の関数乗算処理２７は常に１以下の数値を与える関数ｇ（ｘ）を入力に乗算するものであり、第１の補関数乗算処理２８は、１−ｇ（ｘ）を減算処理２６の出力に乗算するものである。加算処理２９は、第１の関数乗算処理２７および第１の補関数乗算処理２８からの出力を加算するものである。
【００５０】
ここで関数ｇ（ｘ）は、ｘの変域０〜−１に対し、１〜０の出力をあたえるものであり、ほぼαｍにて１から０への遷移をするものである。これを例えば、
ｇ（ｘ）＝１／（１＋（ｘ／αｍ）＾Ｎ） ・・・（８）
とすることができる（但しＮは適当な正数、αｍは負数である）。
【００５１】
このように設定することで、加算処理２９の出力には、入力ｘがαｍを下回って小さくなる場合、加算処理２６の出力、即ちｘ−δｍに漸近する出力が与えられる。またｘがαｍより大きくなる場合には、ｘに漸近する値が与えられることとなる。また漸近の早さがＮにより規定される。
【００５２】
こうして図２の構成にて、図１５において一点鎖線で示した補償特性を実現可能であることが分かる。
【００５３】
図３は、補償手段６における第１の関数乗算処理２２の構成例を示す。図において１００〜１０８は乗算処理、１０９は選択処理、１１０は加算処理、１１１は除算処理である。この構成において１０１〜１１１から構成される関数演算処理１１２は式（７）の関数ｆ（ｘ）を計算する部分であり、乗算処理１０１は入力ｘに対し数値１／αｐを乗ずる。乗算処理１０１の出力は、乗算処理１０２〜１０８により、そのＮ乗のべきが計算される、但しここではＮは２〜８である。次に各べき出力は予め設定されるＮの値に従って選択処理１０９によりいずれか１つが選ばれ加算処理１１０に出力される。加算処理１１０は固定値１を加算して、結果を除算処理１１１に与える。除算処理１１１は固定値１を被除数とする除算を行う。この結果は、関数ｆ（ｘ）となっており、乗算処理１００にて入力ｘと乗算処理することで求める出力ｘ・ｆ（ｘ）が与えられることとなる。
【００５４】
図２に示すように、第１の補関数乗算処理２３は、関数演算処理１１２出力を減算処理により固定値１から差し引いた結果を入力に乗じて出力することで実現できる。また、第２の関数乗算処理２７は、取り扱う数値が負となることを除けば第１の関数乗算処理２２と変わるところは無い。これを元に第２の補関数乗算処理２８が実現できることもまた明らかである。
【００５５】
なお以上の説明においてαｐ、αｍ、δｐ、δｍ、Ｎの値を固定値として説明したが、これらの値の最適値は、デッドタイム設定、スイッチ素子の特性、スナッバ回路、低域フィルタの特性など多くの条件により異なるものとなる。
このため、これらの数値を動作パラメータとして書き換え可能なメモリーに収納し、これを読み出して演算に使用することにより、電力スイッチ手段３および低域フィルタ４の設定・動作条件が異なる場合においても、補償手段６そのものは共通とすることができる。
【００５６】
実施の形態２．
図４は、図１の本発明構成によるＤ級増幅器における補償手段６の別の形態を示すブロック構成図である。図において６０は加算処理、６１は関数乗算処理、６２は補関数乗算処理、６３は加算処理である。
【００５７】
本実施の形態においては、補償特性を原点に対し回転対称と考える。つまりデッドタイム設定ｔｄｒとｔｄｆがほぼ等しくこれにより生じる入出力特性の誤差もδ≒δｐ≒δｍと見なせるとし、図１５に示す入出力特性の正負の遷移点の絶対値が等しい、つまりα≒αｐ≒｜αｍ｜とする。
【００５８】
これにより、補償特性を与えるために計算すべき関数ｈ（ｘ）は、
ｈ（ｘ）＝１／（１＋（ａｂｓ（ｘ）／α）＾Ｎ） ・・（９）
となる。ただしａｂｓ（ｘ）はｘの絶対値をとる処理を示す。ここでｘは正負双方の値をとり得るため、図２の実施の形態１のように２つの異なる処理を行う必要がなくなり、処理は簡略化されることとなる。
【００５９】
ここで図５は関数乗算処理６１の実現形態を示すものである。計算すべき関数の相違が入力ｘに対する絶対値を求めるか否かであることを反映して、図３との相違は絶対値処理２１２の有無だけである。
【００６０】
こうすることで、立ち上がりデッドタイム、立ち下がりデッドタイムに起因する歪みに対し別個の調整をすることはできなくなるが電力スイッチ手段の動作が出力の立ち上がり、立ち下がりにおいて対称に揃っている場合には十分な補償効果を得るため、構成簡易化の利点は大きい。
【００６１】
実施の形態３．
図６にこの発明の実施形態３に係る装置のブロック図を示す。図において１はデルタシグマ変調手段、２はＰＷＭ変換手段、３は電力スイッチ手段、４は低域フィルタ、５はスピーカ、７は補償手段、１０は遅延手段、１１は減算手段、１２は積分手段、１３は再量子化手段である。ここに１〜５および１１〜１３は従来と同等のものであり、従来と同等の動作を行うものである。
【００６２】
図のとおり本発明の構成では、補償手段７を信号入力に、言い換えれば減算処理１１の前段に設けるのでは無く、帰還側に設ける点が先の実施の形態１と大きく異なる。
このため、補償手段７に付与すべき特性は、図１５点線で示す補償特性ではなく図１５実線で示す「デッドタイム有りの入出力特性」となる。
これは、デルタシグマ変調処理１が、補償手段７を通過後の信号即ち減算処理の帰還入力が音声信号領域において減算処理１１に入力される音声信号と等しくするように動作するためであり、言い換えれば再量子化処理１３出力には、補償手段７の特性を通した結果が入力の音声信号と等しくなるような信号が与えられることとなる。
このためＰＣＭ／ＰＷＭ変換手段２、電力スイッチ手段３および低域フィルタ４を通過する特性と、補償手段７の特性を同じとすれば、低域フィルタ４の出力はまた減算処理１１の入力音声信号と等しくなり、歪みを含まないものとなるのである。
【００６３】
図７は、この補償手段７の詳細な構成を示すものである。この構成は基本的に図２に示す補償手段６と同じであるが、デッドタイムに起因する入出力特性の誤差δｐおよびδｍの符号が異なる。
これにより入力信号が正でαｐより大きい領域では、その出力が入力に対しδｐだけ小さな値に漸近する、また入力信号が負でαｍより小さい領域では、その出力が入力に対しδｐだけ大きな値に漸近するものとなり、図１５実線で示す「デッドタイム有りの入出力特性」を模擬する特性を与えることとなる。
【００６４】
ここで補償手段７への入力は、図６に示すとおり再量子化手段出力を１サンプル期間遅延したものであり、約６ビット程度に再量子化されたデータであるから補償のための信号処理に用いる電子回路手段の規模を小さくすることができ、実現が容易となるとともにこれにかかる電力も低減することができる。
【００６５】
図８はまた、この補償手段７に付与する特性を原点に対し正負、回転対称と見なして与える場合の構成を示している。
【００６６】
図９は、補償手段７の特性をメモリーを用いた表引きにより与える場合の構成を示す。補償手段７への入力は、図６に示すとおり再量子化手段出力を１サンプル期間遅延したものであり、約６ビット程度に再量子化されたデータであるから、メモリーに設定するデータの数は非常に小さなものとなる（６ビット再量子化の場合６３データとなる）。
【００６７】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。
【００６８】
本発明に係わる請求項１のＤ級増幅器は、電力スイッチ手段におけるスイッチ素子切替のデッドタイムによる音声信号の歪みを、デルタシグマ変調手段の前段に設置した補償手段により前もって補償するようにしたので、前記デッドタイムを十分長く設定しても音声信号の歪みを低減できる。そのため、スイッチ素子貫通電流に起因する電力損失を無くすことができ、Ｄ級増幅器を更に小型、高効率で低歪みとすることができる。また電磁妨害の発生を抑制することができる。
【００６９】
また、請求項２のＤ級増幅器は、音声信号歪みにおよぼす電力スイッチ手段の立ち上がり駆動のデッドタイムの影響と、立ち下がり駆動のデッドタイムの影響とを補償手段によりそれぞれ補償可能とすることで、音声信号歪を効果的に低減することができる。
【００７０】
また、請求項３のＤ級増幅器は、電力スイッチ手段の立ち上がり駆動のデッドタイムと、立ち下がり駆動のデッドタイムの歪みへの影響が対称とみなせる場合、ＰＷＭ変換手段出力のディユーティ比０および１に対応する補償手段の出力を−１および１に換算して補償処理を行うようにしたので、補償手段を簡易な構成とすることができる。
【００７１】
本発明に係わる請求項４のＤ級増幅器は、電力スイッチ手段におけるスイッチ素子切替のデッドタイムによる音声信号の歪みを、デルタシグマ変調手段の帰還路に設置した補償手段により補償するようにしたので信号処理の負荷を軽減することができる。また、前記デッドタイムを十分長く設定しても音声信号の歪みを低減できるため、スイッチ素子貫通電流に起因する電力損失を無くすことができ、Ｄ級増幅器を更に小型、高効率で低歪みとすることができる。
【００７２】
また、請求項５のＤ級増幅器は、音声信号歪みにおよぼす電力スイッチ手段の立ち上がり駆動のデッドタイムの影響と、立ち下がり駆動のデッドタイムの影響とをデルタシグマ変換手段の帰還路に設置された補償手段によりそれぞれ補償可能とすることで、音声信号歪を効果的に低減することができる。
【００７３】
また、請求項６のＤ級増幅器は、電力スイッチ手段の立ち上がり駆動のデッドタイムと、立ち下がり駆動のデッドタイムの歪みへの影響が対称とみなせる場合、デルタシグマ変換手段の帰還路に設置された補償手段の出力をＰＷＭ変換手段出力のディユーティ比０および１に対応して−１および１に換算して補償処理を行うようにしたので、補償手段を簡易な構成とすることができる。
【００７４】
また、請求項７のＤ級増幅器は、デルタシグマ変換手段の帰還路に設置された補償手段をメモリーで構成したことで信号処理の負荷を軽減することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１および２におけるＤ級増幅器の構成を示すブロック図である。
【図２】この発明の実施の形態１における補償手段の構成を示すブロック図である。
【図３】この発明の実施の形態１における第１の関数乗算処理の構成を示すブロック図である。
【図４】この発明の実施の形態２における補償手段の構成を示すブロック図である。
【図５】この発明の実施の形態２における第１の関数乗算処理の構成を示すブロック図である。
【図６】この発明の実施の形態３におけるＤ級増幅器の構成を示すブロック図である。
【図７】この発明の実施の形態３における補償手段のブロック図である。
【図８】この発明の実施の形態３における補償手段の他の構成を示すブロック図である。
【図９】この発明の実施の形態３における補償手段の他の構成示すブロック図である。
【図１０】従来のＤ級増幅器の構成を示すブロック図である。
【図１１】ＰＷＭ変換手段の動作説明図である。
【図１２】電力スイッチ手段および低域フィルタの構成を示すブロック図である。
【図１３】電力スイッチ手段の動作説明図である。
【図１４】電力スイッチ手段のデッドタイムによる歪み発生に関する説明図である。
【図１５】Ｄ級増幅器の入出力特性および補償特性を示す説明図である。
【符号の説明】
１ デルタシグマ変調手段、２ ＰＷＭ変換手段、３ 電力スイッチ手段、４低域フィルタ、５ スピーカ、６ 補償手段、７ 補償手段、１０ 遅延手段、１１ 減算手段、１２ 積分手段、１３ 再量子化手段[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to reducing distortion of a class D amplifier whose main purpose is to amplify power of an audio signal.
[0002]
[Prior art]
Hitherto, class D amplification has been used as a method for performing power amplification of audio signals with high efficiency and low loss, thereby enabling downsizing of devices. Further, as disclosed in JP-A-11-261347 and JP-A-2001-292040, a configuration is known in which a digitized audio signal is directly converted into a pulse width modulation (PWM) signal and guided to a power switch. . Further, there is known a method of reducing the rounding error due to the requantization means required for performing the PWM conversion by using delta-sigma modulation.
[0003]
FIG. 10 shows a configuration of a conventional class D amplifier. In the figure, 1 is a delta-sigma modulator, 2 is a PWM converter, 3 is a power switch, 4 is a low-pass filter, 5 is a speaker, 10 is a delay, 11 is a subtractor, 12 is an integrator, and 13 is a requantizer. Means.
[0004]
In the amplifier configured as described above, the digital audio signal is provided as one input of the subtraction means 11. The other input of the subtraction means 11 receives the output from the requantization means 13 through the delay means 10 which gives a delay of one sample period. Here, the digital audio signal is oversampled in advance so as to be suitable for the delta-sigma modulation operation.
[0005]
In this way, an error between the digital audio signal input and the requantization means 13 one sample cycle earlier is given to the output of the subtraction means 11. The integration means 12 integrates this error and outputs it to the requantization means 13. .
The requantization means 13 performs an operation of truncating the output signal to a precision appropriate for giving it to the PWM conversion means 2, for example, about 6 bits. For this reason, when compared with the input signal, the output of the requantization means 13 instantaneously contains a relatively large error. This error is fed back while being accumulated by the integration means 12 and compensated. As a result, the signal is sufficiently reduced in the audio signal region of a relatively low frequency.
[0006]
The PWM conversion unit 2 outputs a pulse waveform having a duty ratio corresponding to the numerical value, that is, a PWM signal, in response to the output of the requantization unit 13. FIG. 11 shows an example of an output waveform when the input is 6 bits. This example limits the range from -31 to 31, which is a positive / negative symmetric numerical value range that can be represented by 6 bits, divides one cycle of the waveform into 64, and changes the output duty ratio in this unit according to the input numerical value. It is. The figure shows how to output a waveform with a minimum duty ratio for a numerical value of -31, a duty ratio of 0.5 for a numerical value of 0, and a maximum duty ratio for a numerical value of 31.
[0007]
FIG. 12 shows a configuration example of the power switch means 3 and the low-pass filter 4. Reference numeral 30 denotes timing control means, 31 denotes a power supply side switch element, 32 denotes a ground side switch element, 33 denotes a diode, 34 denotes a diode, and Is an inductor, and 41 is a capacitor. Here, the timing control means 30 receives the signal from the PWM conversion means 2 and generates a signal for turning off one of the two switch elements 31 and 32 when the other is turned on. The timing of the drive signal of each switch element is appropriately controlled so that the two elements are not simultaneously turned on by the turn-on and turn-off delays.
[0008]
The two switch elements 31 and 32 are composed of switch elements having a low internal impedance such as a MOS-FET for efficient amplification. The two diodes 33 and 34 are for returning a current based on the electromotive force generated because the low-pass filter 4 is inductive. When the switch element is a MOS-FET, a diode is formed parasitically inside the element, so that an external diode may not be provided as shown in the figure.
Thus, the power switch means 3 turns on the power supply side switch element 31 and turns off the ground side switch element 32 during the period when the output of the PWM conversion means 2 is at a high level, for example, to set the output terminal voltage to approximately the power supply potential, while the PWM signal is at a low level. Then, the power supply-side switch element 31 is turned off and the ground-side switch element 32 is turned on, and the output terminal voltage is set to substantially the ground potential.
[0009]
The low-pass filter 4 smoothes the output of the power switch means 3 and passes only the low-frequency component to the loudspeaker 5. The low-pass filter 4 simply includes an inductor 40 and a capacitor 41 as shown in FIG. It can be a second-order low-pass filter. Since the PWM signal can be demodulated by extracting its low-frequency component, the original audio signal is reproduced by inputting the output of the low-pass filter 4 to the speaker 5.
[0010]
Here, first, the influence of the dead time period set in the power switch means 3 on distortion will be clarified, and a distortion compensation method based on this will be described.
[0011]
FIG. 13 shows how a drive signal is applied to the switch elements 31 and 32. In the figure, (a) shows the original waveform of the PWM signal provided by the PWM conversion means 2. (B) is a delayed waveform obtained by delaying the rising edge by tdr and the falling edge by tdf with respect to the original waveform (a). The delayed waveform can be generated by, for example, passing the original waveform through an integrating circuit including a resistor and a capacitor, and then binarizing the original waveform again through a comparator having an appropriate threshold value. (C) is a drive signal waveform applied to the power supply side switch element 31, and can be obtained by calculating the logical product of (a) and (b) by a logic circuit. (D) is a drive signal waveform applied to the ground-side switch element 32. The drive signal waveform can be obtained by performing a NOT operation (inversion) on (a) and (b) by a logic circuit, and then obtaining a logical product.
[0012]
In this way, the power-side switch element 31 receives the “close” drive after a time of tdr from the start of the “open” drive of the ground-side switch element 32, and the power supply-side switch element 31 After the time of tdf from the start of the “open” drive, the “close” drive is received.
[0013]
Next, FIG. 14 shows the influence of the dead time period on the output waveform when the power switch means 3 is driven as described above. Hereinafter, the operation will be described using a typical example of the configuration of the power switch means 3 and the low-pass filter 4 shown in FIG.
[0014]
FIGS. 14A and 14B show three states of the current IL flowing through the inductor 40. FIG. 14A shows the case where the duty ratio of the PWM signal is close to 0.5 and IL flows in both positive and negative directions. It is. In this case, IL is negative at the time when the driving of the ground side switch element 32 changes from “closed” to “open” (R in the figure), and IL starts to increase as the switch element 32 is cut off. The voltage rises, and the IL flows through the diode 33 toward the power supply. In this way, the output voltage Vc of the power switch means 3 changes almost to the power supply potential Vdd without waiting for conduction by the "close" drive of the power supply side switch element 31.
[0015]
Subsequently, IL gradually increases and becomes positive in the “closed” period of the power supply side switch element 31. Next, at the time when the power supply-side switch element 31 changes from “closed” to “open” (F in the figure), the voltage of the terminal of the inductor 40 decreases because IL starts to decrease, and the current flows from the ground via the diode 34 to It will flow. Thus, Vc almost changes to the ground potential without waiting for conduction by the "close" drive of the ground side switch element 32.
[0016]
As described above, when the duty ratio of the PWM signal is close to 0.5, the output waveform of the power switch means 3 is formed irrespective of the dead time tdr, tdf for driving the switch element, and this waveform is the same as the PWM original waveform. It will be similar. Therefore, the input signal is output almost without distortion.
[0017]
Next, when the duty ratio of the PWM signal shown in FIG. 14B is larger than 0.5 and the current IL flowing through the inductor 40 flows only in the positive direction, the driving of the ground-side switch element 32 changes from “closed”. At the time of opening (R in the figure), the IL is positive, and the IL continues to decrease as the switch element 32 is cut off. Therefore, the terminal voltage of the inductor 40 decreases, and the IL is connected to the ground via the diode 34. Will continue to flow from. When the drive of the power supply-side switch element 31 changes from “open” to “closed” after the dead time tdr, Vc substantially changes to the power supply potential Vdd.
[0018]
Subsequently, IL gradually increases during the “closed” period of the power supply side switch element 31. At the time when the power supply-side switch element 31 changes from “closed” to “open” (F in the figure), the voltage of the terminal of the inductor 40 decreases because the IL starts to decrease, and the IL flows from the ground via the diode 34. Become. Thus, Vc almost changes to the ground potential without waiting for conduction by the "close" drive of the ground side switch element 32.
[0019]
When the duty ratio of the PWM signal is considerably larger than 0.5, the period during which Vc is equal to Vdd becomes narrower than the PWM original waveform by substantially the rising dead time tdr of the drive of the switch element 31. It becomes. Therefore, in such a region where IL takes only a positive value, Vc mainly includes distortion caused by the rising dead time tdr of driving of the switch element 31.
[0020]
Next, when the duty ratio of the PWM signal shown in FIG. 14C is smaller than 0.5 and the current IL flowing through the inductor 40 flows only in the negative direction, the driving of the ground-side switch element 32 changes from “closed”. At the time of opening (R in the figure), IL is negative, and as the switch element 32 is cut off, IL starts to increase, so that the terminal voltage of the inductor 40 increases. It will flow to the power supply. In this way, Vc almost changes to the power supply potential Vdd without waiting for conduction by the "close" drive of the power supply side switch element 31.
[0021]
Subsequently, IL gradually increases during the “closed” period of the power supply-side switch element 31. However, when the power supply-side switch element 31 changes from “closed” to “open” (F in the figure), IL is negative, and this increases. , The terminal voltage of the inductor 40 increases, and IL flows toward the power supply via the diode 33. Subsequently, when the driving of the ground-side switch element 32 changes from “open” to “closed” after the dead time tdf, Vc changes substantially to the ground potential.
[0022]
When the duty ratio of the PWM signal is much smaller than 0.5, the period during which the output waveform of Vc is Vdd is wider than the PWM original waveform by the fall dead time tdf of the switching element drive. It will be. Therefore, in the region where IL takes only a negative value, Vc includes distortion mainly due to the falling dead time tdf of the drive of the switch element 32.
[0023]
In the above description, the effect of the drive signal on the switch elements 31 and 32 is immediately reflected in the switch operation. The output voltage Vc of the power switch means 3 takes one of the ground and the power supply potential, and Although it has been described as if there is no typical output, in actuality, even if the switch elements 31 and 32 are driven to “open”, the elements do not immediately shut off, but an active state that exhibits a finite output impedance for a short period of time. It leads to shutoff through operation. Also, when the switch elements 31 and 32 are driven to be "closed", the elements do not immediately become conductive but reach a full conduction through an active operation exhibiting a finite output impedance for a short period.
[0024]
The output voltage Vc of the power switch means 3 is a circuit (called a snubber) in which a resistor and a capacitor are connected in series in order to alleviate the rapid rise and fall of the voltage waveform and to suppress the waveform disturbance such as overshoot and ringing. ) Is often provided.
[0025]
For this reason, the waveform of the output Vc of the power switch means 3 does not become a perfect rectangular wave, and the contribution of the dead time also reduces the duty ratio during the tdr period (IL is positive in the entire period of the PWM signal). Alternatively, it is considered that not all the tdf periods act to increase the duty ratio (IL is negative in the entire period of the PWM signal), and an intermediate state corresponding to these conditions is generated.
[0026]
However, when the inductor current IL at the time of switching the switch element is sufficiently large, the current due to the switching delay of these switch elements and the current to the snubber capacitor are relatively small, and the contribution of the dead time to the output waveform has been described above. You will be closer to the situation.
[0027]
FIG. 15 illustrates the input / output characteristics of the class D amplifier based on the above description.
In the figure, the dashed line with the slope 1 indicates the ideal characteristic. This means that the duty ratio d of the PWM signal is 0 to 1 when the input vi is in the range of -1 to 1. That is,
d = 0.5 + 0.5 · vi (1)
And the output vo also takes a value of -1 to 1 with respect to this, that is,
vo = 2 · (d−0.5) = vi (2)
Is assumed to be set so as to satisfy the relationship.
[0028]
As described above, even when the dead time is set, when vi is close to 0 and d is close to 0.5, the characteristic is close to the ideal characteristic.
[0029]
Next, when vi is a relatively large positive level and d is considerably larger than 0.5, the duty ratio of the PWM signal is reduced by an amount corresponding to the rising dead time tdr of the switch element 31, as described above. It will be. That is,
d = 0.5 + 0.5.vi-tdr / T (3)
(Where T is the PWM signal period). Therefore,
vo = vi−2 · tdr / T = vi−δp (4)
Where δp = 2 · tdr / T
And the output is smaller by δp from the ideal characteristic.
This situation is shown in FIG. 15 by a solid line (when the input is positive and larger than αp in the figure).
[0030]
Next, when vi is a relatively large negative level and d is considerably smaller than 0.5, the duty ratio of the PWM signal is increased by the amount corresponding to the falling dead time tdf of the switch element 32 as described above. Will be done. That is,
d = 0.5 + 0.5.vi + tdf / T (5)
(Where T is the PWM signal period). Therefore,
vo = vi + 2 · tdf / T = vi + δm (6)
Where δm = 2 · tdf / T
And the output is larger by δm from the ideal characteristic.
This is shown in FIG. 15 by a solid line (when the input is negative and smaller than αm in the figure).
[0031]
Note that αp is an input signal level when the current IL of the inductor 40 constituting the low-pass filter 4 starts to become a current only in the positive direction from the state where the current IL changes to positive or negative as described above, and αm is a state where the IL changes to positive or negative. The value is substantially equivalent to the input signal level when the current starts to flow only in the negative direction.
[0032]
[Problems to be solved by the invention]
As described above, in the power switch means of the class D amplifier, the switch element has finite turn-on time and turn-off time. For this reason, if the drive of the power supply side and the ground side switch elements is switched at the same timing, one of the switch elements starts conducting before the other is completely shut off, and penetrates from the power supply to the ground through both switch elements. Current flows. This not only increases the power loss that does not contribute to the output, but also causes electromagnetic noise. For this reason, in the conventional power switch means of the class D amplifier, it is necessary to provide a time gap in driving the switch elements, that is, a dead time so that one switch element is turned off and the other switch element starts conducting. There is a problem that this causes distortion in audio output.
[0033]
Since the output distortion due to the dead time of the power switch means 3 is caused by the factors described above, it is possible to perform compensation such that the input / output characteristics shown by the solid line in FIG. It can be seen that output distortion can be greatly reduced if possible.
[0034]
The compensation characteristic indicated by a dashed line in the drawing indicates the compensation characteristic to be given to the input signal of the PWM conversion means for this purpose. It is apparent from the above description that the compensation characteristic asymptotically approaches the characteristic obtained by adding δp to the input when the input vi increases beyond αp, and the value obtained by subtracting δm from the input when the input vi decreases below αm. And in the range where the input vi is larger than αm and smaller than αp, the characteristic becomes asymptotic to the ideal characteristic.
[0035]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a class D amplifier, comprising: a compensator having a digital audio signal as an input; a delta-sigma modulator connected to an output of the compensator; and a PWM converter connected to an output of the delta-sigma modulator. Power switching means for power-amplifying the output of the PWM conversion means, and a low-pass filter connected to the power switching means for performing PWM demodulation, wherein the compensation means is caused by a dead time of switching the switching element in the power switching means. To compensate for distortion generated in the audio signal output from the low-pass filter.
[0036]
The class D amplifier according to claim 2 is the class D amplifier according to claim 1, wherein the PWM conversion means outputs a PWM signal having a carrier cycle T and a duty ratio of 0 to 1 for inputs -1 to 1. When the dead time of the rise drive of the power switch means is tdr and the dead time of the fall drive is tdf, the compensation means sets the non-compensation state in which no compensation is applied to the input signal and 2 × tdr / T to the input signal. A first compensation state to be added, a second compensation state in which 2 × tdf / T is subtracted from the input signal, a third compensation state in which the non-compensation state is smoothly connected to the first compensation state, It is characterized in that it has a compensation characteristic consisting of a non-compensation state and a fourth compensation state for smoothly connecting the second compensation state.
[0037]
According to a third aspect of the present invention, in the class D amplifier according to the first aspect, the PWM conversion means outputs a PWM signal having a carrier cycle T and a duty ratio of 0 to 1 for inputs -1 to -1. When the dead time of the rise and fall drive of the power switch means is td, the compensation means compensates for the input corresponding to the inputs -1 to -1 of the PWM conversion means when the input is close to 0. A non-compensated state where no addition is made, a compensation state where 2 × td / T is added to the output when the input is positive, and 2 × td / T is subtracted from the output when the input is negative, And a compensation state that approaches the non-compensation state.
[0038]
According to a fourth aspect of the present invention, there is provided a class D amplifier comprising: a delta-sigma modulating means for inputting a digital audio signal; a PWM converting means connected to an output of the delta-sigma modulating means; Switch means, a low-pass filter connected to the power switch means for performing PWM demodulation, wherein the delta-sigma modulation means subtracts the output of the compensation means from its input, and an integral connected to the output of the subtraction means. Means, quantizing means for quantizing and outputting the output of the integrating means, and delay means for delaying the output of the requantizing means and outputting the result to the compensating means, wherein the compensating means is a switch element in the power switch means. It is characterized by compensating for distortion generated in the audio signal output from the low-pass filter due to the switching dead time.
[0039]
Further, in the class D amplifier according to claim 5, in the class D amplifier according to claim 4, the PWM conversion means outputs a PWM signal having a carrier cycle T and a duty ratio of 0 to 1 for inputs -1 to -1. When the dead time of the rise drive of the power switch means is tdr and the dead time of the fall drive is tdf, the compensation means sets the input to 0 corresponding to the inputs -1 to 1 of the PWM conversion means. And a compensation state in which 2 × tdr / T is subtracted from the output when the input is positive and 2 × tdf / T is added to the output when the input is negative. , And these compensation states and a compensation state asymptotic to the non-compensation state.
[0040]
In the class D amplifier according to claim 6, in the class D amplifier according to claim 4, the PWM conversion means outputs a PWM signal having a carrier cycle T and a duty ratio of 0 to 1 for inputs -1 to 1. When the dead time of the rise and fall drive of the power switch means is td, the compensation means compensates for the input corresponding to the inputs -1 to -1 of the PWM conversion means when the input is close to 0. An uncompensated state where no addition is made, a compensation state where 2 × td / T is subtracted from the output when the input is positive, and 2 × td / T is added to the output when the input is negative, Characterized by having a compensation state asymptotic to the uncompensated state
[0041]
A class D amplifier according to claim 7 is characterized in that, in the class D amplifier according to claims 4 to 6, the compensating means comprises a memory whose input is an address and whose stored data is an output. I do.
[0042]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
FIG. 1 shows a block diagram of an apparatus according to the first embodiment of the present invention. In the figure, 1 is a delta-sigma modulation means, 2 is a PWM conversion means, 3 is a power switch means, 4 is a low-pass filter, 5 is a speaker, and 6 is a compensation means. Here, 1 to 5 and 11 to 13 are equivalent to those in the related art, and perform operations equivalent to those in the related art.
[0043]
As is apparent from the drawing, the configuration of the present invention differs from the conventional configuration in that the compensation means 6 is provided. FIG. 2 shows a detailed configuration of the compensating means 6.
[0044]
In the figure, 20 is a first selector, 21 is an addition process, 22 is a first function multiplication process, 23 is a first complement function multiplication process, 24 is an addition process, 25 is a second selector, 26 is an addition process, 27 is a second function multiplication process, 28 is a second complement function multiplication process, and 29 is an addition process.
[0045]
In the correction means 6 configured as described above, the first selector 20 sets x1 = x, x2 = 0 and x is negative when x is 0 or more (positive) in accordance with the sign of the input signal x. , X1 = 0 and x2 = x.
[0046]
First, when x is positive, the result y1 of the arithmetic processing executed in the addition processing 21, the first function multiplication processing 22, the first complementary function multiplication processing 23, and the addition processing 24 becomes significant. The second selector 25 guides the result y1 to the output y.
The addition process 21 is for adding a fixed value δp to the input. The first function multiplication process 22 always multiplies the input by a function f (x) that gives a value of 1 or less, and the first complement function multiplication process 23 adds 1-f (x) to the addition process 21 Multiplies the output. The addition processing 24 is for adding outputs from the first function multiplication processing 22 and the first complementary function multiplication processing 23.
[0047]
Here, the function f (x) gives an output of 1 to 0 with respect to a domain 0 to 1 of x, and makes a transition from 1 to 0 almost at αp. For example,
f (x) = 1 / (1+ (x / αp) ＾ N) (7)
(Where N is an appropriate positive number).
[0048]
With this setting, the output of the addition process 24 is provided with the output of the addition process 21, that is, the output asymptotic to x + δp, when the input x increases beyond αp. When x becomes smaller than αp, a value that is asymptotic to x is given. The asymptotic speed is defined by N.
[0049]
Next, when x is negative, the result y2 of the arithmetic processing executed in the addition processing 26, the first function multiplication processing 27, the first complementary function multiplication processing 28, and the addition processing 29 becomes significant. The second selector 25 guides the result y2 to the output y.
The addition process 26 is for subtracting the fixed value −δm from the input. The first function multiplication process 27 always multiplies the input by a function g (x) that gives a numerical value of 1 or less, and the first complement function multiplication process 28 subtracts 1-g (x) from the subtraction process 26. Multiplies the output. The addition processing 29 is for adding outputs from the first function multiplication processing 27 and the first complementary function multiplication processing 28.
[0050]
Here, the function g (x) gives an output of 1 to 0 with respect to a domain 0 to -1 of x, and makes a transition from 1 to 0 at almost αm. For example,
g (x) = 1 / (1+ (x / αm) ＾ N) (8)
(Where N is an appropriate positive number and αm is a negative number).
[0051]
With this setting, the output of the addition process 29, that is, the output of the addition process 26, that is, the output asymptotic to x−δm, is given to the output of the addition process 29 when the input x becomes smaller than αm. When x becomes larger than αm, a value asymptotic to x is given. The asymptotic speed is defined by N.
[0052]
Thus, it can be seen that the compensation characteristic shown by the dashed line in FIG. 15 can be realized with the configuration of FIG.
[0053]
FIG. 3 shows a configuration example of the first function multiplication process 22 in the compensating means 6. In the figure, 100 to 108 are multiplication processing, 109 is selection processing, 110 is addition processing, and 111 is division processing. In this configuration, the function operation processing 112 composed of 101 to 111 is a part for calculating the function f (x) of the equation (7), and the multiplication processing 101 multiplies the input x by a numerical value 1 / αp. The power of the Nth power of the output of the multiplication process 101 is calculated by the multiplication processes 102 to 108, where N is 2 to 8. Next, one of the powers is selected by a selection process 109 according to a preset value of N, and is output to an addition process 110. The addition process 110 adds the fixed value 1 and gives the result to the division process 111. The division process 111 performs division with the fixed value 1 as the dividend. The result is a function f (x), and an output x · f (x) obtained by multiplying the input x by the multiplication process 100 is given.
[0054]
As shown in FIG. 2, the first complementary function multiplication processing 23 can be realized by multiplying the input by the result obtained by subtracting the output of the function operation processing 112 from the fixed value 1 by the subtraction processing and outputting the result. The second function multiplication process 27 is the same as the first function multiplication process 22 except that the numerical value to be handled is negative. It is also clear that the second complementary function multiplication process 28 can be realized based on this.
[0055]
In the above description, the values of αp, αm, δp, δm, and N are described as fixed values. However, the optimal values of these values are the dead time setting, the characteristics of the switch element, the characteristics of the snubber circuit, the characteristics of the low-pass filter, and the like. It depends on many conditions.
For this reason, these numerical values are stored in a rewritable memory as operation parameters, read out and used for calculation, thereby compensating even when the setting and operation conditions of the power switch means 3 and the low-pass filter 4 are different. The means 6 itself can be common.
[0056]
Embodiment 2 FIG.
FIG. 4 is a block diagram showing another embodiment of the compensating means 6 in the class D amplifier according to the present invention shown in FIG. In the figure, reference numeral 60 denotes addition processing, 61 denotes function multiplication processing, 62 denotes complementary function multiplication processing, and 63 denotes addition processing.
[0057]
In the present embodiment, the compensation characteristic is considered to be rotationally symmetric with respect to the origin. In other words, it is assumed that the dead time settings tdr and tdf are substantially equal, and the error in the input / output characteristics caused by the dead time setting can be regarded as δ ≒ δp 、 δm. ≒ | αm |.
[0058]
Thus, the function h (x) to be calculated to give the compensation characteristic is
h (x) = 1 / (1+ (abs (x) / α) ＾ N) (9)
It becomes. Here, abs (x) indicates a process for taking the absolute value of x. Here, since x can take both positive and negative values, it is not necessary to perform two different processes as in the first embodiment of FIG. 2, and the process is simplified.
[0059]
Here, FIG. 5 shows an embodiment of the function multiplication processing 61. The difference from the function to be calculated is whether or not to obtain an absolute value for the input x, and the only difference from FIG.
[0060]
By doing so, it is not possible to separately adjust the distortion caused by the rising dead time and falling dead time, but when the operation of the power switch means is aligned symmetrically at the rising and falling of the output, In order to obtain a sufficient compensation effect, the advantage of simplified configuration is great.
[0061]
Embodiment 3 FIG.
FIG. 6 shows a block diagram of an apparatus according to Embodiment 3 of the present invention. In the figure, 1 is delta-sigma modulation means, 2 is PWM conversion means, 3 is power switch means, 4 is a low-pass filter, 5 is a speaker, 7 is compensation means, 10 is delay means, 11 is subtraction means, and 12 is integration means. , 13 are requantization means. Here, 1 to 5 and 11 to 13 are equivalent to those in the related art, and perform operations equivalent to those in the related art.
[0062]
As shown in the figure, the configuration of the present invention is greatly different from the first embodiment in that the compensating means 7 is not provided at the signal input, in other words, provided at the feedback side, instead of being provided at the previous stage of the subtraction processing 11.
Therefore, the characteristic to be given to the compensating means 7 is not the compensation characteristic shown by the dotted line in FIG. 15, but the “input / output characteristic with dead time” shown by the solid line in FIG.
This is because the delta-sigma modulation processing 1 operates so that the signal after passing through the compensation means 7, that is, the feedback input of the subtraction processing is equal to the audio signal input to the subtraction processing 11 in the audio signal area. For example, the output of the requantization processing 13 is provided with a signal such that the result obtained through the characteristics of the compensating means 7 becomes equal to the input audio signal.
Therefore, assuming that the characteristics of the compensator 7 and the characteristics passing through the PCM / PWM converter 2, the power switch 3 and the low-pass filter 4 are the same, the output of the low-pass filter 4 is And does not include distortion.
[0063]
FIG. 7 shows a detailed configuration of the compensating means 7. This configuration is basically the same as the compensating means 6 shown in FIG. 2, but the signs of the errors δp and δm of the input / output characteristics due to the dead time are different.
Thus, in a region where the input signal is positive and larger than αp, the output asymptotically approaches a value smaller than the input by δp, and in a region where the input signal is negative and smaller than αm, the output becomes a value larger by δp than the input. Asymptotically, a characteristic simulating the “input / output characteristic with dead time” shown by the solid line in FIG. 15 is provided.
[0064]
Here, the input to the compensating means 7 is obtained by delaying the output of the requantizing means by one sample period as shown in FIG. 6 and is data requantized to about 6 bits. In this case, the size of the electronic circuit means used can be reduced, which facilitates the realization and reduces the electric power required for this.
[0065]
FIG. 8 also shows a configuration in which the characteristics given to the compensating means 7 are given as positive / negative and rotationally symmetric with respect to the origin.
[0066]
FIG. 9 shows a configuration in the case where the characteristics of the compensating means 7 are given by look-up using a memory. The input to the compensating means 7 is obtained by delaying the output of the requantizing means by one sample period as shown in FIG. 6, and is data requantized to about 6 bits. Is very small (63 data in case of 6-bit requantization).
[0067]
【The invention's effect】
Since the present invention is configured as described above, it has the following effects.
[0068]
In the class D amplifier according to the first aspect of the present invention, the distortion of the audio signal due to the dead time of the switching of the switching element in the power switch means is compensated in advance by the compensation means provided before the delta-sigma modulation means. Even if the dead time is set long enough, the distortion of the audio signal can be reduced. Therefore, it is possible to eliminate the power loss due to the switching element through current, and to further reduce the size, efficiency, and distortion of the class D amplifier. Further, occurrence of electromagnetic interference can be suppressed.
[0069]
Further, the class D amplifier according to claim 2 can compensate for the influence of the dead time of the rising drive and the dead time of the falling drive of the power switch means on the audio signal distortion by the compensation means, respectively. Audio signal distortion can be effectively reduced.
[0070]
Further, in the class D amplifier according to the present invention, when the influence of the dead time of the rising drive and the dead time of the falling drive of the power switch means on the distortion can be considered to be symmetric, the duty ratios 0 and 1 of the output of the PWM conversion means are reduced. Since the compensation processing is performed by converting the output of the corresponding compensating means into -1 and 1, the compensating means can have a simple configuration.
[0071]
In the class D amplifier according to the present invention, the distortion of the audio signal due to the dead time of the switching of the switching element in the power switch means is compensated by the compensation means provided in the feedback path of the delta-sigma modulation means. The processing load can be reduced. Further, even if the dead time is set sufficiently long, the distortion of the audio signal can be reduced, so that the power loss due to the switching element through current can be eliminated, and the class D amplifier can be made smaller, more efficient, and have lower distortion. be able to.
[0072]
Further, in the class D amplifier according to claim 5, the influence of the dead time of the rising drive of the power switch means and the influence of the dead time of the falling drive on the sound signal distortion are provided in the feedback path of the delta-sigma conversion means. By enabling compensation by the compensation means, it is possible to effectively reduce audio signal distortion.
[0073]
In addition, the class D amplifier according to claim 6 is provided in the feedback path of the delta-sigma conversion means when the influence of the dead time of the rising drive and the dead time of the falling drive of the power switch means on the distortion can be considered symmetric. Since the output of the compensating means is converted into -1 and 1 corresponding to the duty ratios 0 and 1 of the output of the PWM converting means, and the compensation processing is performed, the compensating means can have a simple configuration.
[0074]
Further, the class D amplifier according to claim 7 can reduce the signal processing load by configuring the compensating means provided on the feedback path of the delta-sigma converting means with a memory.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a class D amplifier according to first and second embodiments of the present invention.
FIG. 2 is a block diagram illustrating a configuration of a compensating unit according to the first embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration of a first function multiplication process according to the first embodiment of the present invention.
FIG. 4 is a block diagram illustrating a configuration of a compensating unit according to a second embodiment of the present invention.
FIG. 5 is a block diagram showing a configuration of a first function multiplication process according to Embodiment 2 of the present invention.
FIG. 6 is a block diagram showing a configuration of a class D amplifier according to a third embodiment of the present invention.
FIG. 7 is a block diagram of a compensating unit according to Embodiment 3 of the present invention.
FIG. 8 is a block diagram showing another configuration of the compensating unit according to the third embodiment of the present invention.
FIG. 9 is a block diagram showing another configuration of the compensating means according to the third embodiment of the present invention.
FIG. 10 is a block diagram showing a configuration of a conventional class D amplifier.
FIG. 11 is an explanatory diagram of the operation of the PWM conversion means.
FIG. 12 is a block diagram showing a configuration of a power switch unit and a low-pass filter.
FIG. 13 is an operation explanatory diagram of the power switch means.
FIG. 14 is an explanatory diagram relating to generation of distortion due to dead time of the power switch means.
FIG. 15 is an explanatory diagram showing input / output characteristics and compensation characteristics of a class D amplifier.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Delta-sigma modulation means, 2 PWM conversion means, 3 power switch means, 4 low-pass filters, 5 speakers, 6 compensation means, 7 compensation means, 10 delay means, 11 subtraction means, 12 integration means, 13 requantization means
