JP2006237187A - 樹脂封止型半導体パッケージの製造方法 - Google Patents

樹脂封止型半導体パッケージの製造方法 Download PDF

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Abstract

【課題】 片面一括封止を用いて、アウターリードが側面から突出した樹脂封止型半導体パッケージを製造する。
【解決手段】 複数の同一パターンが碁盤目状に形成されたリードフレームの各パターンのダイパッドに半導体素子をダイボンドする工程と、半導体素子の電極パッドとリードフレームのインナーリードをワイヤによりワイヤボンドする工程と、リードフレームの隣接するパッケージ間のアウターリード上に溶剤可溶性樹脂を設ける工程と、リードフレーム上に実装された複数の半導体素子を封止樹脂で片面一括封止する封止工程と、封止工程の後にリードフレームを溶剤に浸漬することで溶剤可溶性樹脂を溶解除去する工程と、各々のパッケージに分離個片化する工程とを有する。
【選択図】 図1

Description

本発明は、片面一括封止を用いて、アウターリードが側面から突出した樹脂封止型半導体パッケージを製造することができる方法に関するものである。
従来の半導体パッケージは、リードフレーム上に半導体素子を接着し、半導体素子とリードフレームをワイヤで接合した後、リードフレームのアウターリードを除く全体を封止樹脂で封止したものである。このようなパッケージとして、QFP(Quad Flat Package)などがある。しかし、このパッケージは、小面積化、薄型化の点では未だ改善の余地があり、また各半導体素子を個別に封止するため生産性が低いという問題があった。
この問題を解決するために提案された半導体パッケージの製造方法について説明する(例えば、特許文献1又は2参照)。まず、リードフレーム上の複数の半導体素子を封止樹脂で片面一括封止する。次に、個々に分離個片化する。この方法により製造されるパッケージとして、例えばQFN(Quad Flat Non-leaded package)やSON(Small Outline Non-leaded package)などがある。このパッケージでは、リードフレームが封止樹脂から突出していないので、小面積化及び薄型化を図ることができる。また、リードフレーム上の複数の半導体素子を樹脂で片面一括封止するため生産性が高い。
特開平10−12773号公報 特開2003−86614号公報
従来の製造方法により得た半導体パッケージでは、パッケージ裏面の封止樹脂から露出したリードフレームを外部接続用電極としている。このため、マザー基板への実装において半田の接合面積が小さいため半田接合強度が低いという問題があった。また、基板に曲げが加わった際にその応力を緩衝する場がなく、実装後の信頼性が低いという問題もあった。
一方、アウターリードが側面から突出した半導体パッケージは、マザー基板への実装においてアウターリードの周囲全体に半田が濡れるため半田接合強度が高く、基板曲げ耐性も強い。しかし、この構造の半導体パッケージは、従来の製造方法では製造するのが困難であった。それは、アウターリードも含めて樹脂で片面一括封止されるため、個片化時にパッケージの側面から突出した清浄なアウターリードを露出させることができないからである。
本発明は、上述のような課題を解決するためになされたもので、その目的は、片面一括封止を用いて、アウターリードが側面から突出した樹脂封止型半導体パッケージを製造することができる方法を得るものである。
本発明に係る樹脂封止型半導体パッケージの製造方法は、複数の同一パターンが碁盤目状に形成されたリードフレームの各パターンのダイパッドに半導体素子をダイボンドする工程と、半導体素子の電極パッドとリードフレームのインナーリードをワイヤによりワイヤボンドする工程と、リードフレームの隣接するパッケージ間のアウターリード上に溶剤可溶性樹脂を設ける工程と、リードフレーム上に実装された複数の半導体素子を封止樹脂で片面一括封止する封止工程と、封止工程の後にリードフレームを溶剤に浸漬することで溶剤可溶性樹脂を溶解除去する工程と、各々のパッケージに分離個片化する工程とを有する。本発明のその他の特徴は以下に明らかにする。
本発明により、片面一括封止を用いた場合でも、アウターリードが側面から突出した樹脂封止型半導体パッケージを製造することができる。これにより、小面積化及び薄型化を図ることができ、生産性が高く、半田接合強度が高く、基板曲げ耐性も強い樹脂封止型半導体パッケージを得ることができる。
実施の形態1.
以下、本発明の実施の形態1に係る樹脂封止型半導体パッケージの製造方法について図1及び図2を用いて説明する。図1は、各工程における横断面図、図2は各工程におけるアウターリード切断位置における別方向から見た断面図である。
まず、図1(a),図2(a)に示すように、リードフレーム11の各パターンのダイパッドに半導体素子12をダイボンドする。リードフレーム11は42アロイや銅からなる板状のもので、エッチングやパンチングにより複数の同一パターンが碁盤目状に形成されている。また、リードフレーム11のインナーリードには、後のワイヤボンドでワイヤ13と金属接合が得られるように、銀などのめっきが施されている。
そして、半導体素子12の電極パッドとリードフレーム11のインナーリードをワイヤ13によりワイヤボンドする。ワイヤ13の材料は、主に金が使用される。また、接合に使用される材料は、半田や銀ペースト等の接着剤である。
さらに、リードフレーム11の隣接するパッケージ間のアウターリード上に溶剤可溶性樹脂14を幅0.3mm以上で設ける。この溶剤可溶性樹脂14がリードフレーム11の下面に垂れないように、リードフレーム11の下面に密着するようにフィルムを載置するのが好ましい。フィルム材料としては、PET(ポリエチレンテレフタレート)、シリコーン、またはFEP(四フッ化エチレン−六フッ化プロピレン共重合体)などのフッ素系樹脂が挙げられる。溶剤可溶性樹脂はスチレンブタジエンゴム、アクリル樹脂、ブチラール樹脂、エチルセルロースなどを重量分率30〜50%程度含み、トルエン、キシレン、メチルエチルケトンなどの有機溶剤に溶かし込んで希釈したものを用いる。更に、充填剤として、シリカなどの無機粉末を含んでも良い。溶剤可溶性樹脂の塗布は、印刷、ディスペンス、インクジェットなどの方法で行われる。溶剤可溶性樹脂14の塗布後、含まれる溶剤を揮発させることで、溶剤可溶性樹脂14を固化させる。その後、フィルムを除去する。
次に、図1(b),図2(b)に示すように、リードフレーム11上に実装された複数の半導体素子12を封止樹脂15で片面一括封止する。この際、リードフレーム11のアウターリード領域に設けた溶剤可溶性樹脂14も同時に封止樹脂15で片面一括封止される。ここでは、封止材としてシート状樹脂を用い、装置は真空ラミネータまたは真空プレスを用いる。また、トランスファーモールド法を用いても良いが、この場合、封止時にリードフレーム11の裏面への封止樹脂15の周り込みを防ぐため、封止シートを用いるのが望ましい。この封止シートは、予め半導体素子12搭載前のリードフレーム11に設けても良い。真空ラミネータおよび真空プレスでは、一般的に搬送用にPETなどのフィルムを用いるため、封止樹脂15の成形加圧時に、リードフレーム11下面とフィルムが密着し、リードフレーム11下面への封止樹脂15の回り込みを抑えることができる。勿論、トランスファーモールド法と同様に、封止シートを用いて、真空ラミネータや真空プレスで成形することも可能である。
次に、図1(c),図2(c)に示すように、封止樹脂15で片面一括封止されたリードフレーム11を溶剤に浸漬することで溶剤可溶性樹脂14を溶解除去する。封止時に封止シートを用いた場合は、一括封止後、封止シートをリードフレーム11から剥離しておく。浸漬する溶剤は、溶剤可溶性樹脂14を希釈していた溶剤を使用すれば良い。そうすることで、元々溶剤可溶性樹脂14が存在した箇所、つまりアウターリード部は空洞16となる。
次に、図1(d),図2(d)に示すように、溶剤可溶性樹脂14を溶解除去した後にアウターリードに外装めっきをする。めっきは半田浴で電気めっきによる。外装めっきにより、露出しているリードフレーム11面全体にめっき皮膜17が付着する。元々溶剤可溶性樹脂14が存在した箇所が空洞であるため、アウターリードの表面(半導体素子12搭載面側)や側面にもめっき皮膜17が付着する。
次に、図1(e),図2(e)に示すように、各々のパッケージに分離個片化する。個片化は、ダイシング法を用いて2段階で行う。ダイシング法はダイヤモンド粉を円盤の外周に焼結した回転刃を回転させながら、ウエハなどを切断する方式である。まず、封止樹脂15で片面一括封止されたリードフレーム11の半導体素子12搭載面側から、アウターリード領域の空洞上に残った封止樹脂15を除去する。除去する封止樹脂15の幅が0.3mm程度の場合は、厚いダイシングの刃を用いて、不要な樹脂部を1回の走査で削り落とせばよい。ダイシングの深さは、リードフレーム11表面から上へ、0〜100μmの位置とする。次に、半導体素子12の搭載面側から、2段階目のダイシングを行い、アウターリードを切断する。用いる回転刃は1段階目に用いた回転刃より薄いものを用いる。以上で、各々個片化された半導体パッケージが完成する。なお、溶剤可溶性樹脂14の幅を0.3mm以上とすることで、半導体パッケージ側面からのアウターリードの突出を0.2mm以上とすることができる。また、2段階目のダイシングの代わりに、金型によるリードカットで個片化しても良い。また、これまでの説明では、ダイシング前に外装めっきを行ったが、1段階目のダイシングと2段階目のダイシングの間に外装めっき工程を挿入しても、同じ完成品が得られる。
以上説明した製造方法により、片面一括封止を用いて、アウターリード18が側面から突出した樹脂封止型半導体パッケージを製造することができる。これにより、小面積化及び薄型化を図ることができ、生産性が高く、半田接合強度が高く、基板曲げ耐性も強い樹脂封止型半導体パッケージを得ることができる。
また、アウターリード18の表面には、除去が困難な封止樹脂15ではなく、溶剤可溶性樹脂14が接しているため、溶剤浸漬により容易にアウターリード表面を清浄化することができる。これにより、リード切断面を除いたアウターリード全面に外装めっきが付着した半導体パッケージを得ることができる。従って、本実施の形態に係る半導体パッケージを外部基板へ実装する際には、接合力の大きい良好な半田接合が形成され、実装信頼性が向上する。
実施の形態2.
以下、本発明の実施の形態2に係る樹脂封止型半導体パッケージの製造方法について図3及び図4を用いて説明する。図3は、各工程における横断面図、図4は各工程におけるアウターリード切断位置における別方向から見た断面図である。図1又は図2と同様の構成要素には同じ番号を付し、説明を省略する。
実施の形態2では、図3(a),図4(a)に示すように、リードフレーム11に半導体素子12をダイボンドする前に、リードフレーム11の少なくともアウターリードとなる領域に外装めっきをする。図では、リードフレーム11全面にめっき皮膜17aを形成した場合について示す。リードフレーム11に予め施されるめっきはプリプレーティングと呼ばれる。また、めっき皮膜17aの構成は、ニッケル−パラジウム−金を想定している。そして、めっき皮膜17aを形成した後、リードフレーム11の隣接するパッケージ間のアウターリード上に溶剤可溶性樹脂14を実施の形態1と同様にして設ける。
次に、図3(b),図4(b)に示すように、リードフレーム11上に実装された複数の半導体素子12を封止樹脂15で片面一括封止する。
次に、図3(c),図4(c)に示すように、封止樹脂15で片面一括封止されたリードフレーム11を溶剤に浸漬することで溶剤可溶性樹脂14を溶解除去する。これにより、元々溶剤可溶性樹脂14が存在した箇所、つまりアウターリード部は空洞16となり、アウターリード表面に予め施されたプリプレーティング面が露出する。
次に、図3(d),図4(d)に示すように、各々のパッケージに分離個片化する。実施の形態1では分離個片化の前に外装めっきを行ったが、本実施の形態2では、予めリードフレーム11にプリプレーティングが施されているため、この時点で外装めっきを行う必要はない。
以上説明した製造方法により、片面一括封止を用いて、アウターリード18が側面から突出した樹脂封止型半導体パッケージを製造することができる。これにより、小面積化及び薄型化を図ることができ、生産性が高く、半田接合強度が高く、基板曲げ耐性も強い樹脂封止型半導体パッケージを得ることができる。
また、封止時にアウターリード18部分のめっき皮膜17aに接しているのは、除去が困難な封止樹脂15ではなく、溶剤可溶性樹脂14であるため、封止後の溶剤浸漬により、容易にアウターリード表面を全面に渡って清浄化し、予めリードフレーム11に施されたプリプレーティング面が露出再生できる。これにより、リード切断面を除いたアウターリード全面に外装めっきが付着した半導体パッケージを得ることができる。従って、本実施の形態に係る半導体パッケージを外部基板へ実装する際には、接合力の大きい良好な半田接合が形成され、実装信頼性が向上する。
実施の形態3.
図5は、本発明の実施の形態3に係る半導体パッケージの製造方法における封止工程を示す横断面図である。図示のように、片面一括封止に用いるシート状樹脂15aをリードフレーム11上に載置している。封止装置として真空ラミネータまたは真空プレスを用いる。
ここで、実施の形態3では、溶剤可溶性樹脂14の高さを、リードフレーム11のインナーリードと半導体素子12をワイヤボンドしているワイヤ13の高さより高くしている。その他の工程は実施の形態1又は2と同様である。これにより、シート状樹脂15aを封止前のリードフレーム11上に載置しても、ワイヤ13を変形することがない。
本発明の実施の形態1に係る樹脂封止型半導体パッケージの製造方法の各工程における横断面図である。 本発明の実施の形態1に係る樹脂封止型半導体パッケージの製造方法の各工程におけるアウターリード切断位置における別方向から見た断面図である。 本発明の実施の形態2に係る樹脂封止型半導体パッケージの製造方法の各工程における横断面図である。 本発明の実施の形態2に係る樹脂封止型半導体パッケージの製造方法の各工程におけるアウターリード切断位置における別方向から見た断面図である。 本発明の実施の形態3に係る半導体パッケージの製造方法における封止工程を示す横断面図である。
符号の説明
11 リードフレーム
12 半導体素子
13 ワイヤ
14 溶剤可溶性樹脂
15 封止樹脂
15a シート状樹脂
17,17a めっき皮膜

Claims (4)

  1. 複数の同一パターンが碁盤目状に形成されたリードフレームの各パターンのダイパッドに半導体素子をダイボンドする工程と、
    前記半導体素子の電極パッドと前記リードフレームのインナーリードをワイヤによりワイヤボンドする工程と、
    前記リードフレームの隣接するパッケージ間のアウターリード上に溶剤可溶性樹脂を設ける工程と、
    前記リードフレーム上に実装された複数の前記半導体素子を封止樹脂で片面一括封止する封止工程と、
    前記封止工程の後に前記リードフレームを溶剤に浸漬することで前記溶剤可溶性樹脂を溶解除去する工程と、
    各々のパッケージに分離個片化する工程とを有することを特徴とする半導体パッケージの製造方法。
  2. 前記溶剤可溶性樹脂を溶解除去した後に前記アウターリードに外装めっきをする工程を更に有することを特徴とする請求項1に記載の半導体パッケージの製造方法。
  3. 前記リードフレームに半導体素子をダイボンドする前に、前記リードフレームの少なくともアウターリードとなる領域に外装めっきをする工程を更に有することを特徴とする請求項1に記載の半導体パッケージの製造方法。
  4. 前記溶剤可溶性樹脂の高さを前記ワイヤの高さよりも高くし、前記片面一括封止にシート状樹脂を用いることを特徴とする請求項1〜3の何れか1項に記載の半導体パッケージの製造方法。



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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008108872A (ja) * 2006-10-25 2008-05-08 Denso Corp モールドパッケージおよびその製造方法
JP2014154785A (ja) * 2013-02-12 2014-08-25 Seiko Instruments Inc 樹脂封止型半導体装置およびその製造方法
KR20150103337A (ko) 2013-11-07 2015-09-09 아사히 가라스 가부시키가이샤 이형 필름, 및 반도체 패키지의 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008108872A (ja) * 2006-10-25 2008-05-08 Denso Corp モールドパッケージおよびその製造方法
JP2014154785A (ja) * 2013-02-12 2014-08-25 Seiko Instruments Inc 樹脂封止型半導体装置およびその製造方法
KR20150103337A (ko) 2013-11-07 2015-09-09 아사히 가라스 가부시키가이샤 이형 필름, 및 반도체 패키지의 제조 방법
US9613832B2 (en) 2013-11-07 2017-04-04 Asahi Glass Company, Limited Mold release film and process for producing semiconductor package

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