JP2006236426A - 半導体装置のバーンイン方法 - Google Patents
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Abstract
【課題】 高い電圧のストレスを印加せずに、微細化されたトランジスタを有する半導体装置の初期不良を適切に取り除くことができる半導体装置のバーンイン方法を提供する。
【解決手段】 半導体装置にバーンイン信号を入力して半導体装置をバーンインモードにするステップと、バーンインモード中、メモリセルがデータを書き込める状態にするように半導体装置に書き込み信号を入力し、ワード信号により選択されているワード線と電気的に接続されたメモリセルに、当該メモリセルと電気的に接続された一組のビット対線の一方のビット対線をアクティブ状態にし、他方のビット対線をノンアクティブ状態にすることによりデータを書き込むステップと、メモリセルからデータを読み出す状態にするように半導体装置に読み出し信号を入力し、ワード線が選択されているメモリセルに電流を流してノンアクティブ状態である他方のビット対線をアクティブ状態にし続ける。
【選択図】 図2
【解決手段】 半導体装置にバーンイン信号を入力して半導体装置をバーンインモードにするステップと、バーンインモード中、メモリセルがデータを書き込める状態にするように半導体装置に書き込み信号を入力し、ワード信号により選択されているワード線と電気的に接続されたメモリセルに、当該メモリセルと電気的に接続された一組のビット対線の一方のビット対線をアクティブ状態にし、他方のビット対線をノンアクティブ状態にすることによりデータを書き込むステップと、メモリセルからデータを読み出す状態にするように半導体装置に読み出し信号を入力し、ワード線が選択されているメモリセルに電流を流してノンアクティブ状態である他方のビット対線をアクティブ状態にし続ける。
【選択図】 図2
Description
本発明は、微細化が進むSRAM等の半導体装置の初期不良を適切に取り除くためのバーンイン方法に関する。
上記のバーンイン方法では、例えば、特許文献1に開示されているように、半導体装置等を、通常の動作条件よりも厳しい条件である高い温度や高い電圧で動作させることにより、当該半導体装置等に強いストレスを与え、これにより、初期故障を短時間で発生させ、故障した半導体装置等を出荷される前に取り除く。
しかしながら、従来のバーンイン方法では、印加される高い電圧如何により、例えば、微細化されたSRAMが有している薄膜化されたゲート絶縁膜が簡単に絶縁破壊されてしまう。すなわち、正常な製品まで、バーンインにより破壊されてしまう問題があった。
本発明の目的は、高い電圧のストレスを印加せずに、微細化されたトランジスタを有する半導体装置の初期不良を適切に取り除くことができる半導体装置のバーンイン方法を提供することにある。
上記課題を解決するために、本発明は、ユニポーラトランジスタを含むメモリを有する半導体装置のバーンイン方法であって、前記メモリが不良であるか否かを判別する間、前記ユニポーラトランジスタのソースとドレインの間に電流が流れる程度の電圧を前記ユニポーラトランジスタのゲートに印加し、前記ユニポーラトランジスタの前記ソースと前記ドレインとの間に前記電流を流すステップと、を有することを要旨とする。
本発明に係る半導体装置のバーンイン方法によれば、従来の高い電圧を印加する電圧加速によるバーンイン方法とは異なり、前記メモリセルが不良であるか否かを判別する間、当該ユニポーラトランジスタのソースとドレインとの間に電流が流れる程度の電圧をかけることから、当該ユニポーラトランジスタのゲート絶縁膜を破壊することなく当該ユニポーラトランジスタに電流を流し続けることができる。したがって、半導体装置に従来の電圧加速によるバーンイン方法の代わりに、電流密度加速によるバーンイン検査ができる。なお、メモリは当該メモリと接続されている電気配線を含むものとする。
また、本発明は、ユニポーラトランジスタを有するSRAMを用いて形成されているメモリセルを有する半導体装置のバーンイン方法であって、前記メモリセルがデータを書き込みが可能な状態にするように、前記メモリセルに書き込み信号を入力し、ワード線と電気的に接続された前記メモリセルを、ワード信号の供給により選択して、前記メモリセルと電気的に接続された一組のビット対線の一方のビット対線をアクティブ状態にし、他方のビット対線をノンアクティブ状態にすることによりデータを書き込むステップと、前記メモリが不良であるか否かを判別する間、前記メモリセルから前記データを読み出し可能な状態にするように、前記メモリセルに読み込み信号を入力し、前記ワード線が選択されている前記メモリセルに電流を流すべく、前記ノンアクティブ状態である前記他方のビット対線をアクティブ状態にし続けるステップと、を有することを要旨とする。
本発明に係る半導体装置のバーンイン方法によれば、上記のように半導体装置を動作させることにより、前記メモリセルが不良であるか否かを判別する間、ノンアクティブ状態であった他方のビット対線をアクティブ状態にし続けることから、他方のビット対線と接続されているユニポーラトランジスタを有するSRAMを用いて形成されたメモリセルに電流を流し続けることができる。なお、メモリセルは、当該メモリセルと接続されている電気配線を含むものとする。
また、本発明は、上記に記載の半導体装置のバーンイン方法であって、前記他方のビット対線をアクティブ状態にするステップが終了した後、前記メモリセルがデータを書き込みが可能な状態にするように、前記メモリセルに書き込み信号を入力し、前記一方のビット対線をノンアクティブ状態にし、前記他方のビット対線をアクティブ状態にして、前記メモリセルにデータの書き込みをするステップと、前記メモリが不良であるか否かを判別する間、前記メモリセルから前記データを読み出し可能な状態にするように、前記メモリセルに読み込み信号を入力し、前記ワード線が選択されている前記メモリセルに電流を流すべく、前記ノンアクティブ状態である前記一方のビット対線をアクティブ状態にするステップと、を有することを要旨とする。
本発明に係る半導体装置のバーンイン方法によれば、SRAMが有する主要なユニポーラトランジスタに電流を流すことができる。
また、本発明は、上記に記載の半導体装置のバーンイン方法であって、前記データを書き込むステップでは、前記半導体装置が有する全てのメモリセルにデータを書き込むことを要旨とする。
本発明に係る半導体装置のバーンイン方法によれば、当該半導体装置が有するすべてのメモリセルを一括してバーンイン方法を用いた検査をすることができる。
本発明に係る半導体装置のバーンイン方法の実施形態を図1〜3を参照して説明する。半導体装置の例として、SRAM(Static Randam Access Memory)を挙げて説明する。
上記のSRAMを構成している、上記の各トランジスタにおいては、ゲート長を短縮化する等の微細化が行われている。この微細化に伴い、これらの上記のトランジスタは、低消費電力で駆動させたい等の電気的特性の要請から、ゲート絶縁膜を薄膜化させる。このため、高電圧が印加されると、上記のトランジスタのゲート絶縁膜が破壊される可能性が高くなる。
図1は、本実施形態に係るSRAMチップ1000の構成の概略を示すブロック図である。この図に示すように、SRAMチップ1000は、アドレス入力回路100、データ入力回路200、データ出力回路300、制御回路400、行レコーダ550、列レコーダ570、ライトドライバ250、メモリセルアレイ500、センスアンプ350、および多数の端子601〜608を備えて構成される。
メモリセルアレイ500には、例えば16メガビットのメモリセルが配置されている。メモリセルアレイ500は、チップ状態で発見された不良メモリセルを置換してリペアするための冗長メモリセルを余分に備えている。
端子601〜608は、メタルパッドとして形成されており、殆どがパッケージング工程においてバンプやボンディングワイヤ等を介してパッケージの外部端子と接続される。これらの端子は、大まかに分類すると、アドレス信号A0〜A19が入力されるアドレス入力端子601、I/O1〜I/O16端子を備えデータが入出力されるデータ入出力端子602、モニタ端子603、高位電源を供給するためのVdd端子、及び低位電源としてのGND端子を備える電源端子604、制御信号端子605〜608となっている。
制御信号端子は、クロック信号が入力されるφ端子605と、チップセレクト信号が入力される/CS端子606と、ライトイネーブル(以下「WE」という。)信号が入力される/WE端子607と、バーンイン検査等の試験モード信号が入力される試験モード信号入力端子であるTM端子608とが含まれる。チップセレクト信号/CSおよびWE信号/WEはノンアクティブ状態(以下「Lレベル」という。)であり、試験モード信号TMはアクティブ状態(以下「Hレベル」という。)である。したがって、TM端子がHレベルのとき、SRAMチップ1000は試験モードになり、オープンまたはLレベルのときは通常動作モードとなる。φ端子605、/CS端子606、/WE端子607及びTM端子608へ入力された制御信号は、制御回路400へ入力される。制御回路400は、SRAMチップ1000におけるデータ書き込み、データ読み出しなどの制御を行うための各種制御信号を発生させる。
アドレス入力部としてのアドレス入力回路100は、入力された外部アドレス信号A0〜A19に基づいて、あるいは独自に、メモリセルの一部を選択するための(内部)アドレス信号を行レコーダ550と列レコーダ570に対して出力する。
行レコーダ550は、アドレス入力回路100から出力されたアドレス信号に基づいて行選択信号を生成する。列レコーダ570は、アドレス入力回路100から出力されたアドレス信号に基づいて列デコード信号を生成する。
データ入力回路200には、データ書き込み時にデータ入出力端子602を経由して外部データ信号が入力される。データ入力回路200は、データ信号をライトドライバ250に対して出力する。
データ出力回路300には、データ読み出し時にメモリセルのデータ信号をセンスアンプ350で増幅した信号が入力される。データ出力回路300は、データ入出力端子602を介して外部へデータを出力する。
次に、図2を用いて、メモリセルアレイ500の中に複数形成されているメモリセル10を含む電気回路図について説明する。
メモリセル10は、一組のビット対線17a及び17bと、ワードライン(以下「WL」という。)16と電気的に接続されている。ビット対線17a及び17bは、例えば、ビット対線17aがVdd18が供給されている状態、すなわちHレベルであるならば、隣りのビット対線17bは、GND19と接続されている状態、すなわちLレベルとなっている。ビット対線17aを「BL」と記し、ビット対線17bを「/BL」と表記することとする。
メモリセル10は、一組のビット対線17a及び17bと、ワードライン(以下「WL」という。)16と電気的に接続されている。ビット対線17a及び17bは、例えば、ビット対線17aがVdd18が供給されている状態、すなわちHレベルであるならば、隣りのビット対線17bは、GND19と接続されている状態、すなわちLレベルとなっている。ビット対線17aを「BL」と記し、ビット対線17bを「/BL」と表記することとする。
BL17a及び/BL17bは、Vdd18と電気的に接続されている。また、Vdd18とBL17a及び/BL17bとの間には、ユニポーラトランジスタの一種であるMISFET(Metal-Insulator-Semiconductor Field Effect Transistor)で形成されているp型のプリチャージ(以下「PC」という。)トランジスタ14a及び14bを有している。また、BL17a及び/BL17bには、カラムゲート(以下「CG]という。)21a及び21bが電気的に接続されている。
PCトランジスタ14a及び14bのソースまたはドレインは、Vdd18及びBL17a及び/BL17bと電気的に接続されている。また、PCトランジスタ14a及び14bのゲートと、バーンイン制御回路20からのPC信号を伝えるPC配線15と電気的に接続されている。
ここで、バーンイン制御回路20とは、メモリセルアレイ500にクロック信号、テストモード信号としてのバーンイン信号を入力する回路のことである。バーンイン制御回路20とは、具体的には、φ端子605、/WE端子607、TM端子608等から制御回路400、アドレス入力回路100、行レコーダ550、列レコーダ570、ライトドライバ250、センスアンプ350等、PC信号が伝達する経路にある回路等を含む。
バーンイン制御回路20は、PCトランジスタ14a及び14bをHレベルか、またはLレベルにするかを命令するPC信号を形成している。PC信号がHレベルのときは、PCトランジスタ14aまたは14bのゲートは開かず、BL17aまたは/BL17bにVdd18が供給されない。一方、PC信号がLレベルのときは、PCトランジスタ14aまたは14bのゲートは開き、BL17aまたは/BL17bにVdd18が供給される。
メモリセル10は、6つのユニポーラトランジスタの一種であるMISFETを有するSRAMで形成されており、n型の転送トランジスタ11aと11b、n型の駆動トランジスタ12aと12b、及びp型の負荷トランジスタ13aと13bで構成されている。駆動トランジスタ12a及び12bと、負荷トランジスタ13a及び13bとは、フリップフロップ回路となるように電気的に接続されている。上記の駆動トランジスタ12a及び12bと、負荷トランジスタ13aと13bとで構成されているフリップフロップ回路部10aでは、負荷トランジスタ13a及び13bのソースまたはドレイン側とVdd18が電気的に接続され、駆動トランジスタ12a及び12bのソースまたはドレイン側は、GND19と電気的に接続されている。
転送トランジスタ11a及び11bのゲートは、WL16と電気的に接続されて、また、ソースまたはドレインの一方は、BL17a、/BL17bと、もう一方は、駆動トランジスタ12a及び12bと、負荷トランジスタ13a及び13bとで構成されているフリップフロップ回路部10aと電気的に接続されている。
次に、半導体装置のバーンイン方法について図3を用いて説明する。
図3は、SRAMチップに入力される各信号との関係を示すタイムチャートである。
SRAMチップ1000に、テスタ等の外部の装置からTM端子608を介して、Hレベルのバーンイン信号を入力すると、制御回路400等を経て、バーンイン制御回路20にHレベルのバーンイン信号が入力される。このバーンイン信号を受けると、SRAMチップ1000はバーンインモードとなり、WE信号をLレベルにし、ライト動作に入る。バーンインモードのライト動作のときは、メモリセルアレイ500が有する全てのメモリセル10をアドレス信号により選択し、「0」または「1」の同じデータをメモリセル10に書き込む。このとき、例えば、BL17aをHレベルにし、/BL17bをLレベルに選択する。また、全てのメモリセル10におけるWL16に電圧を印加するかどうかを決定するWL信号をHレベルにする。このとき、PC信号はHレベルであり、p型のPCトランジスタ14a及び14bのゲートは閉じた状態になっている。
図3は、SRAMチップに入力される各信号との関係を示すタイムチャートである。
SRAMチップ1000に、テスタ等の外部の装置からTM端子608を介して、Hレベルのバーンイン信号を入力すると、制御回路400等を経て、バーンイン制御回路20にHレベルのバーンイン信号が入力される。このバーンイン信号を受けると、SRAMチップ1000はバーンインモードとなり、WE信号をLレベルにし、ライト動作に入る。バーンインモードのライト動作のときは、メモリセルアレイ500が有する全てのメモリセル10をアドレス信号により選択し、「0」または「1」の同じデータをメモリセル10に書き込む。このとき、例えば、BL17aをHレベルにし、/BL17bをLレベルに選択する。また、全てのメモリセル10におけるWL16に電圧を印加するかどうかを決定するWL信号をHレベルにする。このとき、PC信号はHレベルであり、p型のPCトランジスタ14a及び14bのゲートは閉じた状態になっている。
なお、上記のように、バーンインモードのときに、全てのメモリセル10を選択せず、任意のメモリセル10を選択してデータを書き込んでもよい。
ここで、メモリセル10にデータを書き込む動作について説明する。まず、BL17aにVdd18を印加してHレベルにし、一方、/BL17bをGND19と電気的に接続する等して、Lレベルにする。WL16は、Hレベルに選択されているので、n型の転送トランジスタ11a及び11bのゲートが開き、ソース/ドレイン間に電流が流れる。したがって、HレベルであるBL17aと電気的に接続されている転送トランジスタ11aには、電圧が印加され、フリップフロップ回路部10aにおいて、駆動トランジスタ12bのゲートは開き、一方、負荷トランジスタ13bのゲートは閉じる。また、Lレベルの/BL17bと電気的に接続されている転送トランジスタ11bには、電圧が印加されないため、駆動トランジスタ12aのゲートは閉じ、一方、負荷トランジスタ13aのゲートが開く。
したがって、駆動トランジスタ12a及び負荷トランジスタ13aで構成されている左ノード部22aには、データ「H」が書き込まれ、一方、駆動トランジスタ12b及び負荷トランジスタ13bで構成されている右ノード部22bには、データ「L」が書き込まれる。このようにして、まず、通常のライト動作により、メモリセル10にデータを書き込む。書き込み動作が終了した後、WL信号をLレベルにし、WL16への電圧の印加を終了する。
次に、WE信号をHレベルからLレベルにして、ライト動作を終了させ、リード動作を開始する。リード動作のとき、バーンイン信号は、ライト動作時に引き続きHレベルとしている。WL信号はLレベルから、再びHレベルとし、WL16に電圧を供給する。
また、WE信号がHレベルになったことに応答し、PC信号をHレベルからLレベルにする。このとき、PC信号を、所望のリードサイクル期間だけLレベルにする。PC信号がLレベルになると、PCトランジスタ14a及び14bのゲートが開く。したがって、BL17a及び/BL17bにVdd18により、電圧が印加される。このとき、BL17aはライト時には、すでにVdd18が印加されているので、左ノード部22aにおける駆動トランジスタ12a及び負荷トランジスタ13aについては、特に変化はない。
一方、/BL17bと接続されている右ノード部22b側には、新たにVdd18が印加されることにより、Vdd18からGND19へ電流が流れる電流経路ができる。すなわち、/BL17bにおいて、PC信号によりPCトランジスタ14bのゲートが開いており、右ノード部22bと電気的に接続されている転送トランジスタ11bも、WL信号がHレベルであることから、WL16に電圧が供給された状態であることにより、ゲートが開いており、右ノード部22bの駆動トランジスタ12bもライト動作のときに、ゲートが開いた状態になっている。
これにより、図3のPC信号が通常モードのときの、PC信号をある短い期間だけLレベルにして、上記の電流経路をその期間だけ確保するだけの場合とは違い、Vdd18からGND19までの間のトランジスタのゲートが開いた状態になっている。すなわち、/BL17bにおいて、Vdd18、PCトランジスタ14b、転送トランジスタ11b及び駆動トランジスタ12bを経て、GND19まで、フリップフロップ回路部10aの左ノード部22a側の駆動電流側から電流が流れる。このことから、PC信号をHレベルして、PCトランジスタ14bのゲートを閉じない限り、電流を流し続けることができる。
本実施形態では、ライト動作時のほぼ全ての期間にわたり、PC信号をLレベルにしているので、その期間中、PCトランジスタ14bは/BL17bをHレベルにするように動作することにより、電流が上記の経路で流れ続ける。
バーンイン方法によるSRAMチップ1000の検査をする場合、通常の電圧印加による方法では、上記のトランジスタを、通常駆動させる電圧、例えば3.3Vとした場合、この電圧よりも高い電圧、例えば5Vの電圧を印加すると、正常なトランジスタを破壊する可能性が高くなり、その結果、初期不良と判定されるSRAMチップ1000の個数が増大する可能性が高い。
しかし、上記のような従来の高い電圧を印加する電圧加速によるバーンイン方法とは異なり、不良となるメモリセル10を判別するのに十分な期間、PC信号をLレベルにすることにより、特に初期不良が起こりやすい転送トランジスタ11b、駆動トランジスタ12bのソースとドレインとの間に、通常の使用電圧程度のVdd18、例えば3.3V程度をかけることで、転送トランジスタ11b、駆動トランジスタ12bのゲート絶縁膜を破壊することなく、バーンイン方法によるSRAMチップ1000の検査ができる。また、本実施形態では、上記のように、従来の電圧ストレスによるバーンイン方法ではなく、電流ストレスによるバーンイン方法であるから、上記のトランジスタと電気的に接続されている電気配線やその他の電気配線における通電により生じるエレクトロマイグレーションによる初期不良を、より的確に除去することができる。
上記の一連のバーンイン方法が終了した後、今度はフリップフロップ回路部10aの右ノード部22b側にある、転送トランジスタ11a、駆動トランジスタ12aの検査を行う。そのため、再びSRAMチップ1000をバーンインモードにして、メモリセル10にデータを書き込む。このとき、BL17aをLレベルにし、/BL17bをHレベルにする。後の動作は、上記の方法と同様にする。これにより、右ノード部22b側の転送トランジスタ11a、駆動トランジスタ12aのバーンイン方法による検査ができる。
したがって、メモリセル10を構成する主要な各トランジスタを、電流ストレスによるバーンイン方法による検査をすることができる。
したがって、メモリセル10を構成する主要な各トランジスタを、電流ストレスによるバーンイン方法による検査をすることができる。
10…メモリセル、11a、11b…転送トランジスタ、12a、12b…駆動トランジスタ、13a、13b…負荷トランジスタ、14a、14b…プリチャージトランジスタ、15…PC配線、16…ワードライン、17a、17b…ビット対線、18…Vdd、19…GND、20…バーンイン制御回路、21a、21b…カラムゲート、22a…左ノード部、22b…右ノード部、100…アドレス入力回路、200…データ入力回路、250…ライトドライバ、300…データ出力回路、350…センスアンプ、400…制御回路、500…メモリセルアレイ、550…行レコーダ、570…列レコーダ、601…アドレス入力端子、602…データ入出力端子、603…モニタ端子、604…電源端子、605…クロック端子、606…チップセレクト端子、607…ライトイネーブル端子、608…テストモード端子、1000…SRAMチップ。
Claims (4)
- ユニポーラトランジスタを含むメモリを有する半導体装置のバーンイン方法であって、
前記メモリが不良であるか否かを判別する間、前記ユニポーラトランジスタのソースとドレインの間に電流が流れる程度の電圧を前記ユニポーラトランジスタのゲートに印加し、前記ユニポーラトランジスタの前記ソースと前記ドレインとの間に前記電流を流すステップと、
を有する半導体装置のバーンイン方法。 - ユニポーラトランジスタを有するSRAMを用いて形成されているメモリセルを有する半導体装置のバーンイン方法であって、
前記メモリセルがデータを書き込みが可能な状態にするように、前記メモリセルに書き込み信号を入力し、ワード線と電気的に接続された前記メモリセルを、ワード信号の供給により選択して、前記メモリセルと電気的に接続された一組のビット対線の一方のビット対線をアクティブ状態にし、他方のビット対線をノンアクティブ状態にすることによりデータを書き込むステップと、
前記メモリが不良であるか否かを判別する間、前記メモリセルから前記データを読み出し可能な状態にするように、前記メモリセルに読み込み信号を入力し、前記ワード線が選択されている前記メモリセルに電流を流すべく、前記ノンアクティブ状態である前記他方のビット対線をアクティブ状態にし続けるステップと、
を有する半導体装置のバーンイン方法。 - 請求項2に記載の半導体装置のバーンイン方法であって、
前記他方のビット対線をアクティブ状態にするステップが終了した後、前記メモリセルがデータを書き込みが可能な状態にするように、前記メモリセルに書き込み信号を入力し、前記一方のビット対線をノンアクティブ状態にし、前記他方のビット対線をアクティブ状態にして、前記メモリセルにデータの書き込みをするステップと、
前記メモリが不良であるか否かを判別する間、前記メモリセルから前記データを読み出し可能な状態にするように、前記メモリセルに読み込み信号を入力し、前記ワード線が選択されている前記メモリセルに電流を流すべく、前記ノンアクティブ状態である前記一方のビット対線をアクティブ状態にするステップと、
を有する半導体装置のバーンイン方法。 - 請求項2に記載の半導体装置のバーンイン方法であって、
前記データを書き込むステップでは、前記半導体装置が有する全てのメモリセルにデータを書き込む半導体装置のバーンイン方法。
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