JP2006216094A - 不良箇所検査装置および不良箇所検査方法 - Google Patents
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Abstract
【課題】 テスト時間の増大を抑制しつつ、ビットごとに故障箇所を出力できるようにする。
【解決手段】 自己診断回路11からテスト終了信号Tsが出力されると、故障ビット検出回路21は、フェール信号Fsとフェールアドレス信号Faとの論理積をAND回路22にてとり、フェール信号Fsで特定されるフェールアドレス信号Faをアドレス保持部24に記憶するとともに、フェール信号Fsとフェールビット信号Fbとの論理積をAND回路23にてとり、フェール信号Fsで特定されるフェールビット信号Fbをフェールビット保持部25に記憶し、アドレス保持部24は、アドレス保持部24に記憶されているフェールアドレス検出信号Saを出力するとともに、フェールビット保持部25は、フェールビット保持部25に記憶されているフェールビット検出信号Sbをシリアル変換回路29を介して出力する。
【選択図】 図1
【解決手段】 自己診断回路11からテスト終了信号Tsが出力されると、故障ビット検出回路21は、フェール信号Fsとフェールアドレス信号Faとの論理積をAND回路22にてとり、フェール信号Fsで特定されるフェールアドレス信号Faをアドレス保持部24に記憶するとともに、フェール信号Fsとフェールビット信号Fbとの論理積をAND回路23にてとり、フェール信号Fsで特定されるフェールビット信号Fbをフェールビット保持部25に記憶し、アドレス保持部24は、アドレス保持部24に記憶されているフェールアドレス検出信号Saを出力するとともに、フェールビット保持部25は、フェールビット保持部25に記憶されているフェールビット検出信号Sbをシリアル変換回路29を介して出力する。
【選択図】 図1
Description
本発明は不良箇所検査装置および不良箇所検査方法に関し、特に、半導体メモリの故障ビットを特定する方法に適用して好適なものである。
従来の半導体メモリの良否判定方法では、メモリダイレクトテストと自己診断回路を用いる方法(Memory Built In Self Test)とがある。
メモリダイレクトテストでは、半導体メモリの全端子を半導体チップの外部端子に割り当てる。そして、テストモード時に半導体メモリの全端子の信号を外部から制御および観測することで、半導体メモリの故障ビットを特定することができる。
メモリダイレクトテストでは、半導体メモリの全端子を半導体チップの外部端子に割り当てる。そして、テストモード時に半導体メモリの全端子の信号を外部から制御および観測することで、半導体メモリの故障ビットを特定することができる。
また、自己診断回路を用いる方法では、自己診断回路がテストパターンを自動発生させ、テストパターンを用いて半導体メモリのリード/ライト動作を実行し、リード/ライト信号の比較を行うことで、半導体メモリの良否判定が行われる。
また、例えば、特許文献1には、自己診断回路を有する半導体装置において、フェイルビットマップ情報を容易に出力できるようにするために、記憶装置の不良箇所の位置を検出し、その不良箇所の位置データを圧縮して外部装置に出力する方法が開示されている。
特開平11−16393号公報
また、例えば、特許文献1には、自己診断回路を有する半導体装置において、フェイルビットマップ情報を容易に出力できるようにするために、記憶装置の不良箇所の位置を検出し、その不良箇所の位置データを圧縮して外部装置に出力する方法が開示されている。
しかしながら、メモリダイレクトテストでは、半導体メモリの大規模化に伴って端子数が増大すると、半導体メモリの全端子を半導体チップの外部端子に割り当てることができなくなる。このため、メモリダイレクトテストにてフェイルビットマップ情報を得るには、半導体メモリの端子をセレクタにて切り替えながら、半導体メモリの試験を行う必要があり、テストに時間がかかるという問題があった。
また、自己診断回路を用いる方法では、メモリの1本のビット線または1本のワード線に付属する全メモリセルを置き換える冗長回路への不良位置データしか出力されず、どのアドレスのどのビットが故障しているのか判らないという問題があった。
また、特許文献1に開示された方法では、自己診断回路にて不良箇所が検出されるごとに、その不良箇所の位置データが出力される。このため、半導体メモリの不良箇所の位置データを出力している時には、半導体メモリのテストを中断させる必要があり、テスト時間の増大を招くという問題があった。一方、半導体メモリの不良箇所の位置データを出力している時に半導体メモリのテストを続けると、その時に検出された不良箇所の位置データが出力できなくなるという問題があった。
また、特許文献1に開示された方法では、自己診断回路にて不良箇所が検出されるごとに、その不良箇所の位置データが出力される。このため、半導体メモリの不良箇所の位置データを出力している時には、半導体メモリのテストを中断させる必要があり、テスト時間の増大を招くという問題があった。一方、半導体メモリの不良箇所の位置データを出力している時に半導体メモリのテストを続けると、その時に検出された不良箇所の位置データが出力できなくなるという問題があった。
そこで、本発明の目的は、テスト時間の増大を抑制しつつ、ビットごとに故障箇所を出力することが可能な不良箇所検査装置および不良箇所検査方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る不良箇所検査装置によれば、半導体メモリと、前記半導体メモリの不良箇所の有無を検出する自己診断回路と、前記自己診断回路にて検出された不良箇所をビットごとに記憶し、前記自己診断回路による前記半導体メモリのテスト終了後に前記不良箇所をビットごとに出力する故障ビット検出回路とを備えることを特徴とする。
これにより、自己診断回路にて検出された不良箇所をビットごとに出力させることが可能となり、半導体メモリの全端子を半導体チップの外部端子に割り当てることなく、どのアドレスのどのビットが故障しているのか判別すること可能となる。また、自己診断回路にて検出された不良箇所をビットごとに記憶することで、自己診断回路による半導体メモリのテスト終了後に不良箇所をビットごとに出力することが可能となる。さらに、自己診断回路にて検出された不良箇所のみをビットごとに記憶することで、半導体メモリが大規模化した場合においても、ビットごとに不良箇所を記憶するために必要な容量の増大を抑制することができる。
このため、半導体メモリのテストを中断させることなく、半導体メモリの不良箇所をビットごとに出力させることが可能となり、テスト時間の増大を抑制しつつ、半導体メモリの故障ビットを特定することが可能となるとともに、故障ビット検出回路を半導体チップに組み込んだ場合においても、チップサイズの増大を抑制することができる。
また、本発明の一態様に係る不良箇所検査装置によれば、前記自己診断回路は、前記半導体メモリに含まれるメモリセルを選択するアドレスを生成するアドレス生成部と、前記アドレスにて指定されたメモリセルにライトデータを書き込むライトデータ書き込み部と、前記アドレスにて指定されたメモリセルからリードデータを読み出すリードデータ読み出し部と、前記メモリセルに書き込まれたライトデータと前記メモリセルから読み出されたリードデータの比較結果に基づいてフェール信号を生成するフェール信号生成部とを備え、前記故障ビット検出回路は、前記フェール信号で特定されるフェールアドレスを保持するフェールアドレス保持部と、前記フェール信号で特定されるフェールビットを保持するフェールビット保持部とを備えることを特徴とする。
また、本発明の一態様に係る不良箇所検査装置によれば、前記自己診断回路は、前記半導体メモリに含まれるメモリセルを選択するアドレスを生成するアドレス生成部と、前記アドレスにて指定されたメモリセルにライトデータを書き込むライトデータ書き込み部と、前記アドレスにて指定されたメモリセルからリードデータを読み出すリードデータ読み出し部と、前記メモリセルに書き込まれたライトデータと前記メモリセルから読み出されたリードデータの比較結果に基づいてフェール信号を生成するフェール信号生成部とを備え、前記故障ビット検出回路は、前記フェール信号で特定されるフェールアドレスを保持するフェールアドレス保持部と、前記フェール信号で特定されるフェールビットを保持するフェールビット保持部とを備えることを特徴とする。
これにより、自己診断回路を半導体メモリが形成された半導体チップ上に組み込むことで、半導体メモリが形成された半導体チップ上でその半導体チップの良否判定を行わせることが可能となるとともに、自己診断回路による自己診断処理を利用することで、自己診断回路によるテストを中断させることなく、半導体メモリの不良箇所をビットごとに出力させることが可能となる。このため、どのアドレスのどのビットが故障しているのか判別するために、半導体メモリの全端子を半導体チップの外部端子に割り当てる必要がなくなり、テスト時間の増大を抑制しつつ、半導体メモリの故障ビットを特定することが可能となる。
また、本発明の一態様に係る不良箇所検査装置によれば、前記故障ビット検出回路は、前記自己診断回路にて生成された前記半導体メモリを選択するためのアクティブメモリ選択信号を検出するアクティブメモリ情報検出部をさらに備えることを特徴とする。
これにより、同一の半導体チップに複数のメモリが搭載されている場合においても、どのメモリが検査対象となっているかを容易に特定することができる。
これにより、同一の半導体チップに複数のメモリが搭載されている場合においても、どのメモリが検査対象となっているかを容易に特定することができる。
また、本発明の一態様に係る不良箇所検査装置によれば、前記故障ビット検出回路は、前記フェールビット保持部に保持されているフェールビットをパラレル/シリアル変換して出力するパラレル/シリアル変換部をさらに備えることを特徴とする。
これにより、フェールビット保持部に保持されているフェールビットをシリアルデータとして出力させることができ、半導体メモリの不良箇所をビットごとに出力させる場合においても、半導体チップに割り当てられる端子数の増大を抑制することができる。
これにより、フェールビット保持部に保持されているフェールビットをシリアルデータとして出力させることができ、半導体メモリの不良箇所をビットごとに出力させる場合においても、半導体チップに割り当てられる端子数の増大を抑制することができる。
また、本発明の一態様に係る不良箇所検査装置によれば、前記故障ビット検出回路は、前記フェール信号で特定されるフェールビットのリードデータを保持するリードデータ保持部をさらに備えることを特徴とする。
これにより、自己診断回路による自己診断処理を利用することで、期待値に対する良否を判別することが可能となり、テスト時間の増大を抑制しつつ、半導体メモリの故障ビットを特定することが可能となるだけでなく、どのような故障が発生したかも判別することができる。
これにより、自己診断回路による自己診断処理を利用することで、期待値に対する良否を判別することが可能となり、テスト時間の増大を抑制しつつ、半導体メモリの故障ビットを特定することが可能となるだけでなく、どのような故障が発生したかも判別することができる。
また、本発明の一態様に係る不良箇所検査方法によれば、自己診断回路にて半導体メモリの不良箇所の有無を検出させるステップと、前記自己診断回路にて検出された不良箇所をビットごとに故障ビット検出回路に記憶させるステップと、前記故障ビット検出回路に記憶された不良箇所を、前記自己診断回路による前記半導体メモリのテスト終了後にビットごとに出力させるステップとを備えることを特徴とする。
これにより、自己診断回路による半導体メモリのテスト終了後に不良箇所をビットごとに出力することが可能となり、テスト時間の増大を抑制しつつ、半導体メモリの故障ビットを特定することが可能となるとともに、故障ビット検出回路を半導体メモリが形成された半導体チップに組み込んだ場合においても、チップサイズの増大を抑制することができる。
また、本発明の一態様に係る不良箇所検査方法によれば、前記自己診断回路は、前記半導体メモリに含まれるメモリセルを選択するアドレスを生成するステップと、前記アドレスにて指定されたメモリセルにライトデータを書き込むステップと、前記アドレスにて指定されたメモリセルからリードデータを読み出すステップと、前記メモリセルに書き込まれたライトデータと前記メモリセルから読み出されたリードデータの比較結果に基づいてフェール信号を生成するステップとを実行し、前記故障ビット検出回路は、前記フェール信号で特定されるフェールアドレスを保持するステップと、前記フェール信号で特定されるフェールビットを保持するステップとを実行することを特徴とする。
これにより、自己診断回路による自己診断処理を利用することで、半導体メモリの不良箇所をビットごとに出力させることが可能となり、テスト時間の増大を抑制しつつ、半導体メモリの故障ビットを特定することが可能となる。
また、本発明の一態様に係る不良箇所検査方法によれば、前記故障ビット検出回路は、前記自己診断回路にて生成された前記半導体メモリを選択するためのアクティブメモリ選択信号を検出するステップをさらに実行することを特徴とする。
また、本発明の一態様に係る不良箇所検査方法によれば、前記故障ビット検出回路は、前記自己診断回路にて生成された前記半導体メモリを選択するためのアクティブメモリ選択信号を検出するステップをさらに実行することを特徴とする。
これにより、同一の半導体チップに複数のメモリが搭載されている場合においても、どのメモリが検査対象となっているかを容易に特定することができる。
また、本発明の一態様に係る不良箇所検査方法によれば、前記故障ビット検出回路は、前記自己診断回路による前記半導体メモリのテスト終了後に、前記保持しているフェールビットをパラレル/シリアル変換して出力するステップをさらに実行することを特徴とする。
また、本発明の一態様に係る不良箇所検査方法によれば、前記故障ビット検出回路は、前記自己診断回路による前記半導体メモリのテスト終了後に、前記保持しているフェールビットをパラレル/シリアル変換して出力するステップをさらに実行することを特徴とする。
これにより、フェールビット保持部に保持されているフェールビットをシリアルデータとして出力させることができ、半導体メモリの不良箇所をビットごとに出力させる場合においても、半導体チップに割り当てられる端子数の増大を抑制することができる。
以下、本発明の実施形態に係る不良箇所検査装置について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る不良箇所検査装置の概略構成を示すブロック図である。
図1において、半導体チップには複数のRAM0、1、・・・が形成されるとともに、RAM0、1、・・・の不良箇所の有無を検出する自己診断回路11および自己診断回路11にて検出された不良箇所をビットごとに出力する故障ビット検出回路21が組み込まれている。ここで、自己診断回路11には、RAM0、1、・・・のライトデータを生成するライトデータ生成部12、RAM0、1、・・・の読み書きのタイミングを制御するタイミングコントロール部13、自己診断回路11によるテスト結果などを記憶するメモリ14およびRAM0、1、・・・に書き込まれたライトデータとRAM0、1、・・・から読み出されたリードデータを比較するデータコンペア部15が設けられている。
図1は、本発明の第1実施形態に係る不良箇所検査装置の概略構成を示すブロック図である。
図1において、半導体チップには複数のRAM0、1、・・・が形成されるとともに、RAM0、1、・・・の不良箇所の有無を検出する自己診断回路11および自己診断回路11にて検出された不良箇所をビットごとに出力する故障ビット検出回路21が組み込まれている。ここで、自己診断回路11には、RAM0、1、・・・のライトデータを生成するライトデータ生成部12、RAM0、1、・・・の読み書きのタイミングを制御するタイミングコントロール部13、自己診断回路11によるテスト結果などを記憶するメモリ14およびRAM0、1、・・・に書き込まれたライトデータとRAM0、1、・・・から読み出されたリードデータを比較するデータコンペア部15が設けられている。
そして、自己診断回路11は、ライトデータDw0、Dw1、・・・およびアドレスDa0、Da1、・・・をRAM0、1、・・・にそれぞれ出力し、アドレスDa0、Da1、・・・で指定されるRAM0、1、・・・のメモリセルにライトデータDw0、Dw1、・・・をそれぞれ書き込むことができる。そして、アドレスDa0、Da1、・・・でそれぞれ指定されるRAM0、1、・・・のメモリセルにライトデータDw0、Dw1、・・・をそれぞれ書き込むと、アドレスDa0、Da1、・・・でそれぞれ指定されるRAM0、1、・・・のメモリセルからリードデータDr0、Dr1、・・・をそれぞれ読み出すことができる。
そして、アドレスDa0、Da1、・・・でそれぞれ指定されるRAM0、1、・・・のメモリセルからリードデータDr0、Dr1、・・・がそれぞれ読み出されると、データコンペア部15は、RAM0、1、・・・にそれぞれ書き込まれたライトデータDw0、Dw1、・・・とRAM0、1、・・・からそれぞれ読み出されたリードデータDr0、Dr1、・・・を比較する。そして、自己診断回路11は、データコンペア部15による比較結果に基づいてRAM0、1、・・・の良否を判定し、その判定結果を示すテスト判定ビットTbを出力することができる。
また、自己診断回路11は、RAM0、1、・・・の故障ビットを特定するフェール信号Fs、故障ビットが含まれるアドレス(ワードライン)を示すフェールアドレス信号Fa、故障ビットが含まれるビット位置(ビットライン)を示すフェールビット信号Fb、自己診断回路11にて選択されたRAM0、1、・・・を示すアクティブRAM信号Arおよび自己診断回路11によるテストの終了を示すテスト終了信号Tsを故障ビット検出回路21に出力することができる。
また、故障ビット検出回路21には、自己診断回路11から出力されたフェール信号Fsとフェールアドレス信号Faとの論理積をとるAND回路22、自己診断回路11から出力されたフェール信号Fsとフェールビット信号Fbとの論理積をとるAND回路23、AND回路22から出力されたフェールアドレス信号Faを記憶し、フェールアドレス検出信号Saとして出力するアドレス保持部24、AND回路23から出力されたフェールビット信号Fbを記憶するフェールビット保持部25、自己診断回路11から出力されたアクティブRAM信号Arを検出して、RAM選択信号Scを出力するアクティブRAM情報検出部26、各モジュールのタイミングを制御するタイミングコントロール部27、フェールビット保持部25に記憶されているフェールビット信号Fbをパラレル/シリアル変換し、フェールビット検出信号Sbとして出力するシリアル変換回路29が設けられている。
図2は、図1の故障ビット検出回路21のデータ取得動作を示すタイミングチャートである。
図2において、自己診断回路11からテスト終了信号Tsが出力されると、故障ビット検出回路21は、アクティブRAM信号Ar、フェール信号Fs、フェールアドレス信号Faおよびフェールビット信号Fbを自己診断回路11から取得する。そして、アクティブRAM情報検出部26は、アクティブRAM信号Arに基づいてRAM0、1、・・・を特定する。また、故障ビット検出回路21は、フェール信号Fsおよびフェールアドレス信号Faを取得すると、フェール信号Fsとフェールアドレス信号Faとの論理積をAND回路22にてとり、フェール信号Fsで特定されるフェールアドレス信号Faをアドレス保持部24に記憶する。また、故障ビット検出回路21は、フェール信号Fsおよびフェールビット信号Fbを取得すると、フェール信号Fsとフェールビット信号Fbとの論理積をAND回路23にてとり、フェール信号Fsで特定されるフェールビット信号Fbをフェールビット保持部25に記憶する。
図2において、自己診断回路11からテスト終了信号Tsが出力されると、故障ビット検出回路21は、アクティブRAM信号Ar、フェール信号Fs、フェールアドレス信号Faおよびフェールビット信号Fbを自己診断回路11から取得する。そして、アクティブRAM情報検出部26は、アクティブRAM信号Arに基づいてRAM0、1、・・・を特定する。また、故障ビット検出回路21は、フェール信号Fsおよびフェールアドレス信号Faを取得すると、フェール信号Fsとフェールアドレス信号Faとの論理積をAND回路22にてとり、フェール信号Fsで特定されるフェールアドレス信号Faをアドレス保持部24に記憶する。また、故障ビット検出回路21は、フェール信号Fsおよびフェールビット信号Fbを取得すると、フェール信号Fsとフェールビット信号Fbとの論理積をAND回路23にてとり、フェール信号Fsで特定されるフェールビット信号Fbをフェールビット保持部25に記憶する。
図3は、図1の故障ビット検出回路21のデータ出力動作を示すタイミングチャートである。
図3において、故障ビット検出回路21がデータ出力を行う場合、タイミングコントロール部27はデータイネーブル信号Sdを出力する。そして、データイネーブル信号Sdが出力されると、アクティブRAM情報検出部26は、テストされたRAM0、1、・・・を特定するRAM選択信号Scを出力する。また、アドレス保持部24は、アドレス保持部24に記憶されているフェールアドレス検出信号Saを出力する。また、フェールビット保持部25は、フェールビット保持部25に記憶されているフェールビット検出信号Sbをシリアル変換回路29を介して出力する。ここで、例えば、1アドレス分が128ビットから構成される場合、1アドレス分のフェールアドレス検出信号Saを出力するために128サイクルかかる。また、1ビット分のフェールビット検出信号Sbを出力するために1サイクルかかる。
図3において、故障ビット検出回路21がデータ出力を行う場合、タイミングコントロール部27はデータイネーブル信号Sdを出力する。そして、データイネーブル信号Sdが出力されると、アクティブRAM情報検出部26は、テストされたRAM0、1、・・・を特定するRAM選択信号Scを出力する。また、アドレス保持部24は、アドレス保持部24に記憶されているフェールアドレス検出信号Saを出力する。また、フェールビット保持部25は、フェールビット保持部25に記憶されているフェールビット検出信号Sbをシリアル変換回路29を介して出力する。ここで、例えば、1アドレス分が128ビットから構成される場合、1アドレス分のフェールアドレス検出信号Saを出力するために128サイクルかかる。また、1ビット分のフェールビット検出信号Sbを出力するために1サイクルかかる。
これにより、自己診断回路11にて検出された不良箇所をビットごとに出力させることが可能となり、RAM0、1、・・・の全端子を半導体チップの外部端子に割り当てることなく、どのアドレスのどのビットが故障しているのか判別すること可能となる。また、自己診断回路11にて検出された不良箇所をビットごとに保持することで、自己診断回路11によるRAM0、1、・・・のテスト終了後に不良箇所をビットごとに出力することが可能となる。さらに、自己診断回路11にて検出された不良箇所のみをビットごとに記憶することで、RAM0、1、・・・が大規模化した場合においても、ビットごとに不良箇所を記憶するために必要な容量の増大を抑制することができる。
このため、自己診断回路11によるRAM0、1、・・・のテストを中断させることなく、自己診断回路11の不良箇所をビットごとに出力させることが可能となり、自己診断回路11によるテスト時間の増大を抑制しつつ、RAM0、1、・・・の故障ビットを特定することが可能となるとともに、故障ビット検出回路21を半導体チップに組み込んだ場合においても、チップサイズの増大を抑制することができる。
なお、フェールビット保持部25に記憶されるフェールビットの個数は、例えば、1アドレスに対して最大5ビット分に制限するようにしてもよい。また、フェールビット検出信号Sbには、RAM0、1、・・・ごとにフェールしたビット数の合計を表すデータ(図3(f)のALL)を含めるようにしてもよく、各RAM0、1、・・・のフェールアドレス検出信号Saの先頭に出力するようにしてもよい。
図4は、本発明の第2実施形態に係る不良箇所検査装置の概略構成を示すブロック図、図5は、図3の故障ビット検出回路31のデータ出力動作を示すタイミングチャートである。
図4において、自己診断回路11からは、フェール信号Fs、フェールアドレス信号Fa、フェールビット信号FbおよびアクティブRAM信号Arに加えて、RAM0、1、・・・から読み出されたフェールリード信号Rdが故障ビット検出回路31に出力される。また、故障ビット検出回路31には、図1の構成に加え、自己診断回路11から出力されたフェール信号Fsとフェールリード信号Rdとの論理積をとるAND回路32、AND回路32から出力されたフェールリード信号Fbを記憶するリード保持部33およびリード保持部33に記憶されているフェールリード信号Rdをパラレル/シリアル変換し、フェールリード検出信号Seとして出力するシパラレル/シリアル変換回路34が設けられている。
図4において、自己診断回路11からは、フェール信号Fs、フェールアドレス信号Fa、フェールビット信号FbおよびアクティブRAM信号Arに加えて、RAM0、1、・・・から読み出されたフェールリード信号Rdが故障ビット検出回路31に出力される。また、故障ビット検出回路31には、図1の構成に加え、自己診断回路11から出力されたフェール信号Fsとフェールリード信号Rdとの論理積をとるAND回路32、AND回路32から出力されたフェールリード信号Fbを記憶するリード保持部33およびリード保持部33に記憶されているフェールリード信号Rdをパラレル/シリアル変換し、フェールリード検出信号Seとして出力するシパラレル/シリアル変換回路34が設けられている。
そして、図5に示すように、タイミングコントロール部27からデータイネーブル信号Sdが出力されると、アクティブRAM情報検出部26は、テストされたRAM0、1、・・・を特定するRAM選択信号Scを出力する。また、アドレス保持部24は、アドレス保持部24に記憶されているフェールアドレス検出信号Saを出力する。また、フェールビット保持部25は、フェールビット保持部25に記憶されているフェールビット検出信号Sbをシリアル変換回路29を介して出力する。さらに、リード保持部33は、リード保持部33に記憶されているフェールリード検出信号Seをシリアル変換回路34を介して出力する。
これにより、自己診断回路11による自己診断処理を利用することで、期待値に対する良否を判別することが可能となり、例えば、期待値が1に対して1か0のどちらのデータが読み出されたかを判別することができる。このため、自己診断回路11によるテスト時間の増大を抑制しつつ、RAM0、1、・・・の故障ビットを特定することが可能となるだけでなく、どのような故障が発生したかも判別することができる。
0、1 RAM、11 自己診断回路、12 ライトデータ生成部、13 タイミングコントロール部、14 メモリ、15 データコンペア部、21、31 故障ビット検出回路、22、23、32 AND回路、24 アドレス保持部、25 フェールビット保持部、26 アクティブRAM情報検出部、27 タイミングコントロール部、29、34 パラレル/シリアル変換回路、33 リード保持部
Claims (9)
- 半導体メモリと、
前記半導体メモリの不良箇所の有無を検出する自己診断回路と、
前記自己診断回路にて検出された不良箇所をビットごとに記憶し、前記自己診断回路による前記半導体メモリのテスト終了後に前記不良箇所をビットごとに出力する故障ビット検出回路とを備えることを特徴とする不良箇所検査装置。 - 前記自己診断回路は、
前記半導体メモリに含まれるメモリセルを選択するアドレスを生成するアドレス生成部と、
前記アドレスにて指定されたメモリセルにライトデータを書き込むライトデータ書き込み部と、
前記アドレスにて指定されたメモリセルからリードデータを読み出すリードデータ読み出し部と、
前記メモリセルに書き込まれたライトデータと前記メモリセルから読み出されたリードデータの比較結果に基づいてフェール信号を生成するフェール信号生成部とを備え、
前記故障ビット検出回路は、
前記フェール信号で特定されるフェールアドレスを保持するフェールアドレス保持部と、
前記フェール信号で特定されるフェールビットを保持するフェールビット保持部とを備えることを特徴とする請求項1記載の不良箇所検査装置。 - 前記故障ビット検出回路は、
前記自己診断回路にて生成された前記半導体メモリを選択するためのアクティブメモリ選択信号を検出するアクティブメモリ情報検出部をさらに備えることを特徴とする請求項2記載の不良箇所検査装置。 - 前記故障ビット検出回路は、
前記フェールビット保持部に保持されているフェールビットをパラレル/シリアル変換して出力するパラレル/シリアル変換部をさらに備えることを特徴とする請求項2または3記載の不良箇所検査装置。 - 前記故障ビット検出回路は、
前記フェール信号で特定されるフェールビットのリードデータを保持するリードデータ保持部をさらに備えることを特徴とする請求項2から4のいずれか1項記載の不良箇所検査装置。 - 自己診断回路にて半導体メモリの不良箇所の有無を検出させるステップと、
前記自己診断回路にて検出された不良箇所をビットごとに故障ビット検出回路に記憶させるステップと、
前記故障ビット検出回路に記憶された不良箇所を、前記自己診断回路による前記半導体メモリのテスト終了後にビットごとに出力させるステップとを備えることを特徴とする不良箇所検査方法。 - 前記自己診断回路は、
前記半導体メモリに含まれるメモリセルを選択するアドレスを生成するステップと、
前記アドレスにて指定されたメモリセルにライトデータを書き込むステップと、
前記アドレスにて指定されたメモリセルからリードデータを読み出すステップと、
前記メモリセルに書き込まれたライトデータと前記メモリセルから読み出されたリードデータの比較結果に基づいてフェール信号を生成するステップとを実行し、
前記故障ビット検出回路は、
前記フェール信号で特定されるフェールアドレスを保持するステップと、
前記フェール信号で特定されるフェールビットを保持するステップとを実行することを特徴とする請求項6記載の不良箇所検査方法。 - 前記故障ビット検出回路は、
前記自己診断回路にて生成された前記半導体メモリを選択するためのアクティブメモリ選択信号を検出するステップをさらに実行することを特徴とする請求項7記載の不良箇所検査装置。 - 前記故障ビット検出回路は、
前記自己診断回路による前記半導体メモリのテスト終了後に、前記保持しているフェールビットをパラレル/シリアル変換して出力するステップをさらに実行することを特徴とする請求項7または8記載の不良箇所検査方法。
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2012181891A (ja) * | 2011-03-01 | 2012-09-20 | Rohm Co Ltd | 半導体記憶装置 |
-
2005
- 2005-02-01 JP JP2005024989A patent/JP2006216094A/ja not_active Withdrawn
Cited By (1)
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JP2012181891A (ja) * | 2011-03-01 | 2012-09-20 | Rohm Co Ltd | 半導体記憶装置 |
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