JP2006195462A - プラズマディスプレイ装置及びその駆動方法 - Google Patents

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Abstract

【課題】サステイン期間のサステインパルスを改善して明残像の発生を低減させ、駆動効率を高めるプラズマディスプレイ装置及びその駆動方法を提供するためのものである。
【解決手段】スキャン電極及びサステイン電極を含むプラズマディスプレイパネルと、前記スキャン電極及びサステイン電極を駆動するための駆動部と、前記駆動部を制御して、前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスは互いにオーバーラップ（Overlap）されるようにし、前記スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＹ維持期間の合計Ｗｓは、前記サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＺ維持期間の合計Ｗｃと互いに異なるように調節するサステインパルス制御部をと、含む。
【選択図】図１２

Description

本発明は、プラズマディスプレイ装置及びその駆動方法に関し、より詳しくは、電極を駆動するプラズマディスプレイ装置及びその駆動方法に関する。
一般に、ディスプレイ装置のうち、プラズマディスプレイ装置はプラズマディスプレイパネルとプラズマディスプレイパネルを駆動するための駆動部を含む。
プラズマディスプレイパネルは前面基板と後面基板との間で形成された隔壁が一つの単位セルをなすものであって、各セル内にはネオン（Ｎｅ）、ヘリウム（Ｈｅ）またはネオン及びヘリウムの混合気体（Ｎｅ＋Ｈｅ）のような主放電気体と少量のキセノンを含有する不活性ガスが充填されている。高周波電圧により放電される際、不活性ガスは真空紫外線（Vacuum Ultraviolet rays）を発生し、隔壁間に形成された蛍光体を発光させて画像が具現される。このようなプラズマディスプレイパネルは薄くて、かつ、軽い構成が可能であるので次世代の表示装置として脚光を浴びている。
図１は一般的なプラズマディスプレイパネルの斜視図である。
図１に示すように、プラズマディスプレイパネルは、画像がディスプレイされる表示面である前面ガラス１０１にスキャン電極１０２とサステイン電極１０３が対をなして形成された複数の維持電極対が配列された前面基板１００と、背面をなす後面ガラス１１１上に前述した複数の維持電極対と交差するように複数のアドレス電極１１３とが配列された後面基板１１０が一定距離を置いて平行に結合されて構成される。
前面基板１００は一つの放電セルで相互放電させ、セルの発光を維持するためのスキャン電極１０２及びサステイン電極１０３、即ち透明なＩＴＯ物質で形成された透明電極（ａ）と金属材質で製作されたバス電極（ｂ）で備えられたスキャン電極１０２及びサステイン電極１０３が対をなして含まれる。スキャン電極１０２及びサステイン電極１０３は放電電流を制限し、電極対間を絶縁させる一つ以上の上部誘電体層１０４により覆われ、上部誘電体層１０４の上面には放電条件を容易にするために酸化マグネシウム（ＭｇＯ）を蒸着した保護層１０５が形成される。
後面基板１１０は、複数個の放電空間、即ち、放電セルを形成させるためのストライプタイプ（または、ウェルタイプ）の隔壁１１２が平行を維持して配列される。また、アドレス放電を遂行して真空紫外線を発生させる複数のアドレス電極１１３が隔壁１１２に対して平行するように配置される。後面基板１１０の上側面にはアドレス放電の際、画像表示のための可視光線を放出するＲ、Ｇ、Ｂ蛍光体１１４が塗布される。アドレス電極１１３と蛍光体１１４との間にはアドレス電極１１３を保護するための下部誘電体層１１５が形成される。
このような構造を有するプラズマディスプレイパネルの画像階調を表現する方法を考察すると、次の図２の通りである。
図２は、従来のプラズマディスプレイ装置の画像階調を具現する方法を示す図である。
図２に示すように、従来のプラズマディスプレイパネルの画像階調（Gray Level）表現方法は、１つのフレームを発光回数が異なる種々たるサブフィールドに分け、各サブフィールドはまた全てのセルを初期化させるためのリセット期間（ＲＰＤ）、放電されるセルを選択するためのアドレス期間（ＡＰＤ）及び放電回数によって階調を具現するサステイン期間（ＳＰＤ）に分けられる。例えば、２５６階調で画像を表示しようとする場合に１／６０秒に該当するフレーム期間（１６.６７ｍｓ）は図２のように８個のサブフィールド（ＳＦ１乃至ＳＦ８）で分けられ、 ８個のサブフィールド（ＳＦ１乃至ＳＦ８）の各々は、リセット期間、アドレス期間及びサステイン期間にまた分けられる。
各サブフィールドのリセット期間及びアドレス期間は各サブフィールド毎に同一である。放電されるセルを選択するためのアドレス放電はアドレス電極とスキャン電極である透明電極間の電圧差により起こる。サステイン期間は各サブフィールドで２ｎ（但し、ｎ=０、１、２、３、４、５、６、７）の割合で増加する。このように、各サブフィールドでサステイン期間が変わることになるので、各サブフィールドのサステイン期間、即ち、サステイン放電回数を調節して画像の階調を表現することになる。このようなプラズマディスプレイパネルの駆動方法による駆動波形を考察すると次の図３の通りである。
図３は、従来のプラズマディスプレイ装置の駆動方法による駆動波形を示す図である。
図３に示すように、プラズマディスプレイパネルは全てのセルを初期化させるためのリセット期間、放電するセルを選択するためのアドレス期間、選択されたセルの放電を維持させるためのサステイン期間及び放電されたセル内の壁電荷を消去するための消去期間に分けられて駆動される。
リセット期間において、セットアップ期間には全てのスキャン電極に立ち上がりランプ波形（Ｒａｍｐ-ｕｐ）が同時に印加される。この立ち上がりランプ波形により全画面の放電セル内には弱い暗放電（Dark Discharge）が起こる。このセットアップ放電によりアドレス電極とサステイン電極上には正極性壁電荷が積まれることになり、スキャン電極上には負極性の壁電荷が積まれることになる。
セットダウン期間には立ち上がりランプ波形が供給された後、立ち上がりランプ波形のピーク電圧より低い正極性電圧で落ち始めてグラウンド（ＧＮＤ）レベル電圧の以下の特定電圧レベルまで落ちる立ち下がりランプ波形（Ｒａｍｐ−ｄｏｗｎ）がセル内に微弱な消去放電を起こすことにより、スキャン電極に過度に形成された壁電荷を十分消去させることになる。このセットダウン放電によりアドレス放電が安定するように起こることができる程度の壁電荷がセル内に均一に残留する。
アドレス期間には負極性スキャン信号（Scan）がスキャン電極に順次に印加されると共に、スキャン信号に同期されてアドレス電極に正極性のデータ信号が印加される。このスキャン信号とデータ信号の電圧差とリセット区間に生成された壁電圧が加えられながら、データ信号が印加される放電セル内にはアドレス放電が発生する。アドレス放電により選択されたセル内にはサステイン電圧（Ｖｓ）が印加される際に放電が起こることができるようにする程度の壁電荷が形成される。サステイン電極には、セットダウン期間とアドレス期間間にスキャン電極との電圧差を縮めてスキャン電極との誤放電が起こらないように正極性電圧（Ｖｚ）が供給される。
サステイン期間にはスキャン電極とサステイン電極に交互にサステイン信号（Ｓｕｓ）が印加される。アドレス放電により選択されたセルはセル内の壁電圧とサステイン信号が加えられながら毎サステイン信号が印加される度にスキャン電極とサステイン電極との間にサステイン放電、即ち、表示放電が起こることになる。
サステイン放電が完了した後、消去期間ではパルス幅と電圧レベルが小さな消去ランプ波形（Ｒａｍｐ−ｅｒｓ）の電圧がサステイン電極に供給されて全画面のセル内に残留する壁電荷を消去させることになる。
このように駆動される従来のプラズマディスプレイパネルはパネル表示面に局部的に放電が起こることになれば、一般的に残像、例えば明残像が発生する問題がある。
図４は、従来のプラズマディスプレイ装置から発生する明残像の発生を説明するための図である。
図４に示すように、所定のウィンドウパターンを画面中央部分に表示する場合、ウィンドウパターンはパネル表示面４００の一部分４００ａに集中的に放電を起こす。次に、パネル全体４００ｂに放電を起こせば、パネル表示面４００の一部分４００ａに表示されていたウィンドウパターンが残像４００ｃと表れる。このような残像４００ｃは色々な原因によって表れるが、究極的にはパネル表示面のセル放電の際、蛍光体の発光効率が不安定であって、表れることになる。
特に、最近は、放電効率の特性の向上のために放電セル内のキセノン（Ｘｅ）の含有量を増加させている。このような放電セル内のキセノン（Ｘｅ）の含有量の増加は、前述のような明残像現状をより一層発生させる。このような放電セル内のキセノン（Ｘｅ）の含有量と放電セル内の放電形態との相関関係を考察すると、次の図５の通りである。
図５は、従来のプラズマディスプレイ装置の内部に注入されたキセノンの量が増加することによって表れる放電現状を説明するための図である。
図５に示すように、キセノン（Ｘｅ）の含有量の多い放電セル内での放電がより一層アドレス電極１１３側に引かれる。このような放電を図３に表れた従来の駆動波形においてサステイン期間でのサステインパルスをより詳細に示した図６を参照しつつ考察すると次の通りである。
例えば、アドレス電極１１３とサステイン電極１０３にグラウンドレベルの電圧が印加される状態でスキャン電極１０２にサステイン電圧（Ｖｓ）が印加されれば、スキャン電極１０２によるサステイン放電が発生する。これに反して、アドレス電極１１３とスキャン電極１０２にグラウンドレベルの電圧が印加される状態でサステイン電極１０３にサステイン電圧（Ｖｓ）が印加されれば、サステイン電極１０３によるサステイン放電が発生する。このようなサステイン放電はスキャン電極１０２とサステイン電極１０３との間で発生する面放電に依存するが、プラズマディスプレイパネルの内部のキセノン（Ｘｅ）の量が増加するほど、スキャン電極１０２とサステイン電極１０３との間の面放電の際、アドレス電極１１３との強い相互作用によりスキャン電極１０２とサステイン電極１０３との間の電界を分散させて放電セル内での放電がより一層アドレス電極１１３側に引かれる。即ち、放電セル内にキセノン（Ｘｅ）の含有量が増加するほど放電セル内での放電はアドレス電極１１３側に引かれる。
また、このような図６のサステインパルスではスキャン電極１０２にサステイン電圧（Ｖｓ）が供給されて維持される期間と、サステイン電極１０３にサステイン電圧（Ｖｓ）が供給されて維持される期間が同一である。ここで、スキャン電極１０２にサステイン電圧（Ｖｓ）が供給される間に強放電が発生し、サステイン電極１０３にサステイン電圧（Ｖｓ）が供給される間にも強放電が発生して放電セル内での放電にアドレス電極１１３側により一層引かれることになる。
このように、放電セル内の放電がアドレス電極１１３側に引かれるほど、プラズマディスプレイパネルの蛍光体のうち、下部蛍光体を劣化させてプラズマディスプレイパネルの寿命を短縮させ、明残像をより一層発生させる。ここで、前述の蛍光体はプラズマディスプレイパネルの製造の初期に非常に不安定な状態であって、これを安定させるためにプラズマディスプレイパネルの製造の際、エージング（Aging）を実施することになるが、このような蛍光体エージングに対して考察すれば、次の図７の通りである。
図７は、プラズマディスプレイ装置の蛍光体を安定させるために実施するエージング（Aging）を説明するための図である。
図７に示すように、プラズマディスプレイパネルの蛍光体を安定させるために実施するエージングの際、プラズマディスプレイパネルの蛍光体１１４のうち、下部蛍光体１１４ｂより隔壁１１２側に形成される側壁蛍光体１１４ａが相対的に更に劣化する。したがって、側壁蛍光体１１４ａは下部蛍光体１１４ｂより更に安定する。
結局、プラズマディスプレイパネルのエージングの際、側壁蛍光体１１４ａの絶対輝度を下部蛍光体１１４ｂより顕著に落として側壁蛍光体１１４ａの放電振れ幅が下部蛍光体１１４ｂの放電振れ幅より小さくなる。 このような放電振れを考察すれば次の図８の通りである。
図８は、プラズマディスプレイ装置の蛍光体の放電振れを説明するための図である。
図８に示すように、プラズマディスプレイパネルの蛍光体のうち、下部蛍光体は側壁蛍光体に比べて放電振れ幅が相対的に大きい。即ち、放電した以後に安定した状態への復帰にかかる時間が下部蛍光体が側壁蛍光体に比べて相対的に長い。
これによって、前述のように、キセノン（Ｘｅ）の量が増加したり、または、サステイン期間においてスキャン電極とサステイン電極との間に強放電のみ繰り返して発生する理由により、放電セル内でスキャン電極とサステイン電極との間に発生した面放電がアドレス電極側に引かれれば、プラズマディスプレイパネルのエージング（Aging）の際、相対的に少なく劣化した下部蛍光体が劣化してプラズマディスプレイパネルの寿命が減少し、これと共に、放電後、安定した状態に復帰する復帰時間が相対的に長い下部蛍光体が発光することにより、プラズマディスプレイパネルの表示面の上に明残像が発生するものである。
このような明残像の生成の問題は、面放電の際、スキャン電極及びサステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）タイムを長く持っていけば解決可能である。このようなＥＲ＿Ｕｐタイム（Energy Recovery Time）とは、サステインパルスが０Ｖからサステイン電圧（Ｖｓ）まで立ち上がる時の時間をいう。このように立ち上がり（ＥＲ−Ｕｐ）タイムを長く持っていけば、面放電の際、放電がアドレス電極側に引かれることを減少させる。これによって、明残像が減少する。
しかしながら、このようなサステインパルスのＥＲ＿Ｕｐタイムが長くなると、画面に残像が表れることを改善できるが、反面にロードエフェクト（Load effect）と高温で誤放電発生率が急激に増加し、マージン（Margin）が減少する問題がある。
本発明は、サステイン期間のサステインパルスを改善して明残像の発生を低減させるためのものである。
本発明は、サステイン期間のサステインパルスを改善して駆動効率を高めるためのものである。
本発明の一実施形態に係るプラズマディスプレイ装置は、スキャン電極及びサステイン電極を含むプラズマディスプレイパネルと、前記スキャン電極及びサステイン電極を駆動するための駆動部と、前記駆動部を制御して、前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスは互いにオーバーラップ（Overlap）されるようにし、前記スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＹ維持期間は、前記サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＺ維持期間と互いに異なるように調節するサステインパルス制御部をと、含む。
前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスが互いにオーバーラップされる地点は、サステイン電圧（Ｖｓ）の１／２（Ｖｓ／２）の地点で±５０ｎｓ（ナノ秒）の範囲内の地点であることが好ましい。
前記オーバーラップされる地点でサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間と立ち上がり（ＥＲ−Ｕｐ）期間は互いに異なることが好ましい。
前記オーバーラップされる地点でサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間は立ち上がり（ＥＲ−Ｕｐ）期間以下であることが好ましい。
前記オーバーラップされる地点でサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間と立ち上がり（ＥＲ−Ｕｐ）期間は ４００ｎｓ（ナノ秒）以上であることが好ましい。
前記オーバーラップされる地点は、前記スキャン電極に印加されるサステインパルスが立ち下がり（ＥＲ−Ｄｏｗｎ）、前記サステイン電極に印加されるサステインパルスが立ち上がる（ＥＲ−Ｕｐ）地点であることが好ましい。
本発明の別の一実施形態に係るプラズマディスプレイ装置は、スキャン電極及びサステイン電極を含むプラズマディスプレイパネルと、前記スキャン電極及びサステイン電極を駆動するための駆動部と、前記駆動部を制御して、前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスは互いにオーバーラップ（Overlap）されるようにし、前記スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＹ維持期間は、前記サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＺ維持期間は前記放電セルのセルピッチ（Cell Pitch）によって可変されるように調節するサステインパルス制御部と、を含む。
前記放電セルのセルピッチが減少するほど前記スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＹ維持期間と、前記サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＺ維持期間の差が増加することが好ましい。
前記放電セルのセルピッチがフルＨＤ（Full High Defintion）級である場合に、前記スキャン電極または前記サステイン電極のうち、いずれか一つの電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持する維持期間は前記サステインパルスの一周期の１５％以上２０％以下の長さを有することが好ましい。
前記放電セルのセルピッチがＸＧＡ（Extended Graphics Array）級である場合に、前記スキャン電極または前記サステイン電極のうち、いずれか一つの電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持する維持期間は前記サステインパルスの一周期の１５％以上２０％以下の長さを有することが好ましい。
本発明の又別の一実施形態に係るプラズマディスプレイ装置の駆動方法は、スキャン電極及びサステイン電極を含むプラズマディスプレイパネルの 駆動方法において、前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスは互いにオーバーラップ（Overlap）され、前記スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＹ維持期間は、前記サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＺ維持期間と互いに異なることを特徴とする。
前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスが互いにオーバーラップされる地点は、サステイン電圧（Ｖｓ）の１／２（Ｖｓ／２）の地点で±５０ｎｓ（ナノ秒）の範囲内の地点であることが好ましい。
前記オーバーラップされる地点でサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間と立ち上がり（ＥＲ−Ｕｐ）期間は互いに異なることが好ましい。
前記オーバーラップされる地点でサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間は立ち上がり（ＥＲ−Ｕｐ）期間以下であることが好ましい。
前記オーバーラップされる地点でサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間と立ち上がり（ＥＲ−Ｕｐ）期間は４００ｎｓ（ナノ秒）以上であることが好ましい。
前記オーバーラップされる地点は、前記スキャン電極に印加されるサステインパルスが立ち下がり（ＥＲ−Ｄｏｗｎ）、前記サステイン電極に印加されるサステインパルスが立ち上がる（ＥＲ−Ｕｐ）地点であることが好ましい。
前記スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＹ維持期間と、前記サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＺ維持期間は、前記放電セルのセルピッチ（Cell Pitch）によって可変することが好ましい。
前記放電セルのセルピッチが減少するほど前記スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＹ維持期間と、前記サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＺ維持期間の差が増加することが好ましい。
前記放電セルのセルピッチがフルＨＤ（Full High Defintion）級である場合に、前記スキャン電極または前記サステイン電極のうち、いずれか一つの電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持する維持期間は、前記サステインパルスの一周期の１５％以上２０％以下の長さを有することが好ましい。
前記放電セルのセルピッチがＸＧＡ（Extended Graphics Array）級である場合に、前記スキャン電極または前記サステイン電極のうち、いずれか一つの電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間とサステイン電圧（Ｖｓ）を維持するＹ維持期間との和は前記サステインパルスの一周期の１５％以上２０％以下の長さを有することが好ましい。
本発明は、サステイン期間のサステインパルスを改善して駆動効率を高め、明残像を改善する効果がある。
以下、本発明に係る具体的な実施形態を添付の図面を参照しつつ説明する。
図９は、本発明の一実施形態に係るプラズマディスプレイ装置の構造を説明するための図である。
図９に示すように、本発明の一実施形態に係るプラズマディスプレイ装置は、リセット期間、アドレス期間及びサステイン期間にアドレス電極（Ｘ１乃至Ｘｍ）、スキャン電極（Ｙ１乃至Ｙｎ）及びサステイン電極（Ｚ）に駆動パルスが印加され、少なくとも一つ以上のサブフィールドの組合によりフレームからなる画像を表現するプラズマディスプレイパネル９００と、プラズマディスプレイパネル９００に形成されたアドレス電極（Ｘ１乃至Ｘｍ）にデータを供給するためのデータ駆動部９０２と、スキャン電極（Ｙ１乃至Ｙｎ）を駆動するためのスキャン駆動部９０３と、共通電極であるサステイン電極（Ｚ）を駆動するためのサステイン駆動部９０４と、プラズマディスプレイパネル９００の駆動の際、前述のスキャン駆動部９０３及びサステイン駆動部９０４を制御してリセット期間でのリセットパルスの供給を調節し、アドレス期間でのスキャンパルスの供給を調節し、サステイン期間へのサステインパルスの電圧または幅を調節するパルス制御部８０１及びそれぞれの駆動部９０２、９０３、９０４に必要な駆動電圧を供給するための駆動電圧発生部９０５を含んでなされる。
データ駆動部９０２には図示しない逆ガンマ補正回路、誤差拡散回路などにより逆ガンマ補正及び誤差拡散された後、サブフィールドマッピング回路により各サブフィールドにマッピングされたデータが供給される。 このようなデータ駆動部９０２はタイミングコントロール部（図示していない）からのデータタイミング制御信号（ＣＴＲＸ）に応答してデータをサンプリングしラッチ（latch）した後、そのデータをアドレス電極（Ｘ１乃至Ｘｍ）に供給することになる。また、消去期間の間、消去パルスをアドレス電極（Ｘ１乃至Ｘｍ）に供給する。
スキャン駆動部９０３はパルス制御部９０１の制御下にリセット期間間リセットパルスをスキャン電極（Ｙ１乃至Ｙｎ）に供給し、アドレス期間間スキャンパルスをスキャン電極（Ｙ１乃至Ｙｎ）に供給し、サステインパルス制御部の制御下にサステイン期間間サステインパルスをスキャン電極（Ｙ１乃至Ｙｎ）に供給し、消去期間間消去パルスをスキャン電極（Ｙ１乃至Ｙｎ）に供給する。
サステイン駆動部９０４はパルス制御部９０１の制御下にアドレス期間間所定の大きさのバイアス電圧をサステイン電極（Ｚ）に供給し、サステイン期間間上述したスキャン駆動部９０３と交互に動作してサステインパルス（Ｖｓ）をサステイン電極（Ｚ）に供給し、消去期間間消去パルスをサステイン電極（Ｚ）に供給する。
パルス制御部９０１は、リセット期間、アドレス期間、サステイン期間及び消去期間において、スキャン駆動部９０３、サステイン駆動部９０４及びデータ駆動部９０２の動作タイミングと同期化を制御するための所定の制御信号を前記各駆動部９０２、９０３、９０４に供給する。
特に、従来技術と差別的に本発明の一実施形態に係るパルス制御部９０１はスキャン駆動部９０３とサステイン駆動部９０４を制御して、前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスは互いにオーバーラップ（Overlap）されるようにし、前記スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＹ維持期間は、前記サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＺ維持期間と互いに異なるように調節する。
また、本発明の別の一実施形態に係るパルス制御部９０１は、スキャン駆動部９０３とサステイン駆動部９０４を制御して、前記スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＹ維持期間は、前記サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＺ維持期間は前記放電セルのセルピッチ（Cell Pitch）によって可変されるように調節する。これに対する詳細な内容は後述する。
一方、前述したデータ制御信号（ＣＴＲＸ）にはデータをサンプリングするためのサンプリングクロック、ラッチ制御信号、エネルギー回収回路と駆動スイッチ素子のオン／オフタイムを制御するためのスイッチ制御信号が含まれる。スキャン制御信号（ＣＴＲＹ）にはスキャン駆動部９０３内のエネルギー回収回路（図示していない）と駆動スイッチ素子（図示していない）のオン／オフタイムを制御するためのスイッチ制御信号が含まれ、サステイン制御信号（ＣＴＲＺ）にはサステイン駆動部９０４内のエネルギー 回収回路と駆動スイッチ素子のオン／オフタイムを制御するためのスイッチ制御信号が含まれる。
駆動電圧発生部９０５は、セットアップ電圧（Ｖｓｅｔｕｐ）、スキャン共通電圧（Ｖｓｃａｎ−ｃｏｍ）、スキャン電圧（−Ｖｙ）、 サステイン電圧（Ｖｓ）、データ電圧（Ｖｄ）などを発生する。このような駆動電圧は放電ガスの組成や放電セルの構造によって変わることができる。
図１０は、本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形の一例を示す図である。
図１０に示すように、本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法は、全てのセルを初期化させるためのリセット期間、放電するセルを選択するためのアドレス期間、選択されたセルの放電を維持させるためのサステイン期間及び放電されたセル内の壁電荷を消去するための消去期間に分けられて駆動される。
リセット期間において、セットアップ期間には全てのスキャン電極に立ち上がりランプ波形（Ｒａｍｐーｕｐ）が同時に印加される。この立ち上がりランプ波形により全画面の放電セル内には弱い暗放電（Dark Discharge）が起こる。このセットアップ放電によりアドレス電極とサステイン電極上には正極性壁電荷が積まれることになり、スキャン電極上には負極性の壁電荷が積まれることになる。
セットダウン期間には立ち上がりランプ波形が供給された後、立ち上がりランプ波形のピーク電圧より低い正極性電圧で落ち始めてグラウンド（ＧＮＤ）レベル電圧の以下の特定電圧レベルまで落ちる立ち下がりランプ波形（Ｒａｍｐ−ｄｏｗｎ）がセル内に微弱な消去放電を起こすことによって、スキャン電極に過度に形成された壁電荷を十分消去させることになる。このセットダウン放電によりアドレス放電が安定に起こることができる程度の壁電荷がセル内に均一に残留する。
アドレス期間には負極性スキャンパルスがスキャン電極に順次に印加されると共に、スキャンパルスに同期されてアドレス電極に正極性のデータパルスが印加される。このスキャンパルスとデータパルスの電圧差とリセット期間に生成された壁電圧が加えられながら、データパルスが印加される放電セル内にはアドレス放電が発生する。アドレス放電により選択されたセル内には、サステイン電圧（Ｖｓ）が印加される際に放電が起こることができるようにする程度の壁電荷が形成される。サステイン電極には、セットダウン期間またはアドレス期間間のうち、一つ以上の期間でスキャン電極との電圧差を縮めてスキャン電極との誤放電が起こらないように正極性電圧（Ｖｚ）が供給される。
サステイン期間には、スキャン電極とサステイン電極に交互にサステインパルス（Ｖｓ）が印加される。アドレス放電により選択されたセルはセル内の壁電圧とサステインパルスが加えられながら、毎サステインパルスが印加される度にスキャン電極とサステイン電極との間にサステイン放電、即ち、表示放電が起こることになる。
サステイン放電が完了した後、消去期間ではパルス幅と電圧レベルの小さな消去ランプ波形（Ｒａｍｐ−ｅｒｓ）の電圧がサステイン電極に供給されて全画面のセル内に残留する壁電荷を消去させることになる。
特に、従来技術と差別的に本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法は、サステイン期間に特徴があるが、サステイン期間に印加されるサステインパルスをより詳細に考察すれば、次の図１１の通りである。
図１１は、本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形のうち、サステイン期間のサステインパルスを示す図である。
図１１に示すように、本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形は、サステイン期間においてスキャン電極（Ｙ）に印加されるサステインパルスと、サステイン電極（Ｚ）に印加されるサステインパルスは互いにオーバーラップ（Overlap）される。この際、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）、即ちスキャン電極（Ｙ）に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間とサステイン電圧（Ｖｓ）を維持するＹ維持期間との和と、サステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上（０≧）の期間（Ｗｃ）、即ちサステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間とサステイン電圧（Ｖｓ）を維持するＺ維持期間との和は、互いに異なる。
図１１ではスキャン電極（Ｙ）に印加されるサステインパルスが立ち下がり（ＥＲ−Ｄｏｗｎ）、サステイン電極（Ｚ）に印加されるサステインパルスが立ち上がる（ＥＲ−Ｕｐ）期間においてサステインパルスがオーバーラップされることだけを図示したが、本発明はスキャン電極（Ｙ）に印加されるサステインパルスが立ち上がり（ＥＲ−Ｕｐ）、サステイン電極（Ｚ）に印加されるサステインパルスが立ち下がる（ＥＲ−Ｄｏｗｎ）期間においてサステインパルスがオーバーラップされることもでき、または、スキャン電極（Ｙ）に印加されるサステインパルスが立ち上がり（ＥＲ−Ｕｐ）または立ち下がり（ＥＲ−Ｄｏｗｎ）し、これに対応するサステイン電極（Ｚ）に印加されるサステインパルスが立ち下がり（ＥＲ−Ｄｏｗｎ）または立ち上がり（ＥＲ−Ｕｐ）する期間に各々オーバーラップされることもできる。
ここで、本発明の一実施形態に係る駆動波形は、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）、即ちスキャン電極（Ｙ）に印加されるサステインパルスのＹ（立ち上がり（ＥＲ−Ｕｐ））期間からサステイン電圧（Ｖｓ）を維持するＹ維持期間と、サステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上（０≧）の期間（Ｗｃ）、即ちサステイン電極（Ｚ）に印加されるサステインパルスのＺ（立ち上がり（ＥＲ−Ｕｐ））期間からサステイン電圧（Ｖｓ）を維持するＺ維持期間が互いに異なるが、図１１ではスキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）がサステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上（０≧）の期間（Ｗｃ）より短い場合だけを図示し説明した。これと反対の場合は、図１４で後述する。 言い換えれば、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）は、スキャン電極（Ｙ）に印加されるサステインパルスのＹ（立ち上がり（ＥＲ−Ｕｐ））期間と、サステイン電圧（Ｖｓ）を維持するＹ維持期間と、を合わせた期間である。また、サステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上（０≧）の期間（Ｗｃ）は、サステイン電極（Ｚ）に印加されるサステインパルスのＺ（立ち上がり（ＥＲ−Ｕｐ））期間と、サステイン電圧（Ｖｓ）を維持するＺ維持期間と、を合わせた期間である。
ここで、スキャン電極（Ｙ）に印加されるサステインパルスは、立ち上がりまたは立ち下がりの際に所定の傾きを持って漸進的に立ち上がりまたは立ち下がりする。また、サステイン電極（Ｚ）に印加されるサステインパルスも立ち上がりまたは立ち下がりの際に所定の傾きを持って漸進的に立ち上がりまたは立ち下がりする。即ち、図１２のように、所定長さの立ち上がり（ＥＲ−Ｕｐ）タイムまたは立ち下がり（ＥＲ−Ｄｏｗｎ）タイムを有する。
これはサステイン放電の際、瞬間的なポテンシャル（Potential）電位差を減らしてアドレス電極との相互作用を最小化するためのものである。したがって、サステイン放電の際、放電がアドレス電極側に引かれる現状が低減して各蛍光体放電効率を安定的に維持し、残像、即ち明残像の生成を低減させることができることになる。
また、このように、スキャン電極（Ｙ）に印加されるサステインパルスとサステイン電極（Ｚ）に印加されるサステインパルスが互いにオーバーラップされることによって、スキャン電極（Ｙ）またはサステイン電極（Ｚ）に印加されるサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間または立ち上がり（ＥＲ−Ｕｐ）期間が長くなることにつれて発生するサステインマージンの低下を防止する。
例えば、前述のように、スキャン電極（Ｙ）に印加されるサステインパルスまたはサステイン電極（Ｚ）に印加されるサステインパルスが立ち上がりまたは立ち下がりの際に、所定の傾きを持って漸進的に立ち上がりまたは立ち下がりすることになれば、明残像の生成は抑制されるが、一つのサステインパルスが印加される時間が長くなってサステインマージンが悪化するのに、前述のように、スキャン電極（Ｙ）に印加されるサステインパルスとサステイン電極（Ｚ）に印加されるサステインパルスが互いにオーバーラップされることによって、このようなサステインマージンが悪化することを防止するものである。
また、ここで、スキャン電極（Ｙ）に印加されるサステインパルスとサステイン電極（Ｚ）に印加されるサステインパルスを互いにオーバーラップさせる他の理由は、スキャン電極（Ｙ）に印加されたサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）タイムの際に誘発する自家放電のプライミング（Priming）粒子を利用して、以後、低い電圧でサステイン電極（Ｚ）にサステインパルスを印加するためであることを明らかにする。
また、前述のように、スキャン電極（Ｙ）に印加されるサステインパルスのサステイン電圧（Ｖｓ）を維持する維持期間、即ちＹ維持期間とサステイン電極（Ｚ）に印加されるサステインパルスのサステイン電圧（Ｖｓ）を維持する期間、即ちＺ維持期間が互いに異なる。このようなサステインパルスを図１２を参照しつつより詳細に考察すれば次の通りである。
図１２は、本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形をより詳細に示す図である。
図１２に示すように、前述のサステイン期間においてスキャン電極（Ｙ）に印加されるサステインパルスとサステイン電極（Ｚ）に印加されるサステインパルスが互いにオーバーラップ（overlap）される地点は、サステイン電圧（Ｖｓ）の１／２（Ｖｓ／２）の地点から±５０ｎｓ（ナノ秒）以内の範囲の地点であることが好ましい。
例えば、スキャン電極（Ｙ）またはサステイン電極（Ｚ）に印加されるサステインパルスがサステイン電圧（Ｖｓ）の１／２（Ｖｓ／２）になる時点が２００ｎｓ（ナノ秒）と仮定すれば、前述したサステイン期間においてスキャン電極（Ｙ）に印加されるサステインパルスとサステイン電極（Ｚ）に印加されるサステインパルスが互いにオーバーラップ（Overlap）される地点は、サステイン電圧（Ｖｓ）の１／２（Ｖｓ／２）の地点の５０ｎｓ（ナノ秒）以前、即ち１５０ｎｓ（ナノ秒）の時点から、サステイン電圧（Ｖｓ）の１／２（Ｖｓ／２）の地点の５０ｎｓ（ナノ秒）以後、即ち２５０ｎｓ（ナノ秒）の時点までの範囲内の地点である。
これによって、サステイン放電が更に安定する。また、スキャン電極（Ｙ）でサステインパルスの立ち上がり（ＥＲ−Ｕｐ）タイムが長くなることにつれて発生する放電電圧の立ち上がりは、以後、サステイン電極に低い電圧でもサステイン放電が起こるので、全体的には放電電圧の立ち上がりが起こらない。勿論、スキャン電極（Ｙ）とサステイン電極（Ｚ）の立ち上がり（ＥＲ−Ｕｐ）タイムが変わることにつれてオーバーラップされても放電電圧の立ち上がりが起こらない。
本発明の一実施形態に係る駆動波形は、また前述のように、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）と、サステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上（０≧）の期間（Ｗｃ）は互いに異なる。
即ち、スキャン電極（Ｙ）に印加されるサステインパルスが立ち上がり始めてからサステイン電圧（Ｖｓ）を維持する期間と、サステイン電極（Ｚ）に印加されるサステインパルスが立ち上がり始めてからサステイン電圧（Ｖｓ）を維持する期間とは互いに異なる。これによって、サステインパルスの一周期間弱放電と強放電が交互に発生する。
言い換えると、サステインパルスの一周期内でスキャン電極（Ｙ）に印加されるサステインパルスの傾きが０以上（０≧）の期間、即ちスキャン電極（Ｙ）に印加されるサステインパルスが立ち上がり（ＥＲ−Ｕｐ）始めてからサステイン電圧（Ｖｓ）を維持するＹ維持期間がサステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上（０≧）の期間より相対的に長いと仮定すれば、この期間での放電が相対的により強い。ここでは、スキャン電極（Ｙ）がサステイン電圧（Ｖｓ）を維持し、サステイン電極（Ｚ）がグラウンドレベル（ＧＮＤ）を維持することによって放電が発生するものである。
これによって、サステインパルスの一周期内でサステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上（０≧）の期間、即ちサステイン電極（Ｚ）に印加されるサステインパルスが立ち上がり（ＥＲ−Ｕｐ）始めてからサステイン電圧（Ｖｓ）を維持する期間での放電は相対的に更に弱くなる。結局、前述のように、強放電と弱放電が交互に発生して、放電の際、放電がアドレス電極側に引かれる現状を低減させて残像を改善するものである。
ここで、このようなスキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）と、サステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上（０≧）の期間（Ｗｃ）を互いに異なるようにする場合に、その期間間の長さの差は放電セルの大きさ、即ちセルピッチ（Cell Pitch）により可変されることができる。
即ち、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間とサステイン電圧（Ｖｓ）を維持するＹ維持期間の和）と、サステイン電極（Ｚ）に印加されるパルスの傾きが０以上（０≧）の期間（サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間とサステイン電圧（Ｖｓ）を維持するＺ維持期間の和）は放電セルのセルピッチにより可変する。
ここで、放電セルのセルピッチが減少するほど、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）と、サステイン電極に印加されるパルスの傾きが０以上（０≧）の期間（Ｗｃ）の差が増加することがより好ましい。
その理由は、放電セルのセルピッチが小さいほど、一つの放電セル内の壁電荷（Wall Charge）の量が少ないので、放電セル内に放電に必要な十分な量の壁電荷を生成する時間が短くても関係ない。また、放電セルの大きさが小さくなって電極間の距離が短くなるために、相対的に小さな大きさの電圧でも充分な放電を発生させることができるためである。
また、相対的に強い放電と相対的に弱い放電が交互に発生する際、交互に発生する放電の強さの差がより大きくなるほど、放電の際、放電がアドレス電極側に引かれる現状を低減させる理由により、放電セルのセルピッチの大きさが小さいほどスキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）と、サステイン電極（Ｚ）に印加されるパルスの傾きが０以上（０≧）の期間（Ｗｃ）の差を大きくすることが残像の改善に更に有利であるためである。
例えば、放電セルのセルピッチがＶＧＡ（Video Graphics Array）級である場合に、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）がサステイン電極（Ｚ）に印加されるパルスの傾きが０以上（０≧）の期間（Ｗｃ）より短く設定する場合に、スキャン電極（Ｙ）に印加されるサステインパルスの傾きが０以上の期間（Ｗｓ）はサステインパルスの一周期の２０％以上２５％以下の長さを有する。この際、サステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上の期間（Ｗｃ）は、前記サステインパルスの一周期の７５％以上８０％以下を有するように設定することがより好ましい。
ここで、前述したＶＧＡは解像度を表現する標準の一つであって、放電セルのセルピッチによって決定される。このようなＶＧＡは既に広く公知された事実であるので、これ以上の詳細な説明は省略する。
また、放電セルのセルピッチがＸＧＡ（Extended Graphics Array）級である場合には、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）がサステイン電極（Ｚ）に印加されるパルスの傾きが０以上（０≧）の期間（Ｗｃ）より短く設定する場合に、スキャン電極（Ｙ）に印加されるサステインパルスの傾きが０以上の期間（Ｗｓ）はサステインパルスの一周期の１５％以上２０％以下を有する。この際、サステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上の期間（Ｗｃ）は前記サステインパルスの一周期の８０％以上８５％以下を有するように設定することがより好ましい。
ここで、前述したＸＧＡも解像度を表現する標準の一つであって、放電セルのセルピッチにより決定される。このようなＸＧＡも前述したＶＧＡの場合のように既に広く公知された事実であるので、これ以上の詳細な説明は省略する。
また、放電セルのセルピッチがフルＨＤ（Full High Defintion）級である場合には、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）はサステイン電極（Ｚ）に印加されるパルスの傾きが０以上（０≧）の期間（Ｗｃ）より短く設定する場合に、スキャン電極（Ｙ）に印加されるサステインパルスの傾きが０以上の期間（Ｗｓ）はサステインパルスの一周期の１５％以上２０％以下の長さを有する。この際、サステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上の期間（Ｗｃ）は前記サステインパルスの一周期の８０％以上８５％以下を有するように設定することがより好ましい。
ここで、前述したフルＨＤも解像度を表現する標準の一つであって、放電セルのセルピッチにより決定される。このようなフルＨＤも前述したＶＧＡの場合のように、既に広く公知された事実であるので、これ以上の詳細な説明は省略する。
また、本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形は、スキャン電極（Ｙ）に印加されるサステインパルスとサステイン電極（Ｚ）に印加されるサステインパルスがオーバーラップされる地点で立ち下がるサステインパルス、即ち立ち下がる（ＥＲ−Ｄｏｗｎ）サステインパルスの立ち下がり期間、即ち立ち下がり（ＥＲ−Ｄｏｗｎ）期間と立ち上がるサステインパルス、即ち立ち上がる（ＥＲ−Ｕｐ）サステインパルスの立ち上がり期間、即ち立ち上がり（ＥＲ−Ｕｐ）期間は互いに異なるように設定されるが、このような駆動波形を図１３を参照しつつ考察すれば、次の通りである。
図１３は、スキャン電極とサステイン電極のサステインパルスがオーバーラップされる部分をより詳細に説明するための図である。
図１３に示すように、本発明の一実施形態に係る駆動波形はスキャン電極（Ｙ）に印加されるサステインパルスとサステイン電極（Ｚ）に印加されるサステインパルスがオーバーラップされる地点で立ち下がる（ＥＲ−Ｄｏｗｎ）サステインパルスの立ち下がり期間、即ち立ち下がり（ＥＲ−Ｄｏｗｎ）期間と立ち上がる（ＥＲ−Ｕｐ）サステインパルスの立ち上がり期間、 即ち立ち上がり（ＥＲ−Ｕｐ）期間は互いに異なるように設定される。
ここで、好ましくは、前述したスキャン電極（Ｙ）に印加されるサステインパルスとサステイン電極（Ｚ）に印加されるサステインパルスがオーバーラップされる地点で立ち下がる（ＥＲ−Ｄｏｗｎ）サステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間は、立ち上がる（ＥＲ−Ｕｐ）サステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間以下である。
ここで、前述したオーバーラップされる地点で立ち下がる（ＥＲ−Ｄｏｗｎ）サステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間は４００ｎｓ（ナノ秒）以上に設定され、立ち上がる（ＥＲ−Ｕｐ）サステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間は４００ｎｓ（ナノ秒）以上に設定される。
ここで、立ち下がる（ＥＲ−Ｄｏｗｎ）サステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間と、立ち上がる（ＥＲ−Ｕｐ）サステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間を全て４００ｎｓ（ナノ秒）以上に設定したが、このような範囲の限定は前述のようにオーバーラップされる地点で立ち下がる（ＥＲ−Ｄｏｗｎ）サステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間は、立ち上がる（ＥＲ−Ｕｐ）サステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間以下の条件下での数値であることを明らかにする。
例えば、図１３の場合のように、一週期（１Period）内において、スキャン電極（Ｙ）に印加されるサステインパルスの傾きが０以上の期間（Ｗｓ）が、サステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上の期間（Ｗｃ）より短い場合に、スキャン電極（Ｙ）に印加されるサステインパルスの傾きが０未満の期間、即ちスキャン電極（Ｙ）に印加されるサステインパルスの立ち下がり期間Ｙ（立ち下がり（ＥＲ−Ｄｏｗｎ））が、サステイン電極（Ｚ）に印加されるサステインパルスの立ち上がり期間Ｚ（立ち上がり（ＥＲ−Ｕｐ））より小さい。
ここで、好ましくは、スキャン電極（Ｙ）に印加されるサステインパルスの傾きが０未満の期間、即ちスキャン電極（Ｙ）に印加されるサステインパルスの立ち下がり期間Ｙ（立ち下がり（ＥＲ−Ｄｏｗｎ））は少なくとも４００ｎｓ（ナノ秒）以上の長さを有する。この際、サステイン電極（Ｚ）に印加されるサステインパルスの立ち上がり期間Ｚ（立ち上がり（ＥＲ−Ｕｐ））の長さは４００ｎｓ（ナノ秒）以上の長さを有する。
このように、スキャン電極（Ｙ）に印加されるサステインパルスとサステイン電極（Ｚ）に印加されるサステインパルスがオーバーラップされる地点で立ち下がる（ＥＲ−Ｄｏｗｎ）サステインパルスの立ち下がり期間、即ち、立ち下がり（ＥＲ−Ｄｏｗｎ）期間と、立ち上がる（ＥＲ−Ｕｐ）サステインパルスの立ち上がり期間、即ち立ち上がり（ＥＲ−Ｕｐ）期間を互いに異なるように設定する理由は、充分のサステイン放電のマージンを確保し、これと共にノイズの発生を低減させるためである。
以上、説明した本発明の一実施形態に係る駆動波形は、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）がサステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上（０≧）の期間（Ｗｃ）より短い場合だけを図示し説明したが、これとは異に、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）がサステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上（０≧）の期間（Ｗｃ）より長く設定することができる。このような駆動波形を考察すれば、次の図１４の通りである。
図１４は、本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法による又別の駆動波形を示す図である。
図１４に示すように、本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形は、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）がサステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上（０≧）の期間（Ｗｃ）より長い。また、図１４の駆動波形は図１１の駆動波形と実質的に同一であるので、これ以上の説明は省略する。
図１４の駆動波形は、図１１の場合のように、スキャン電極（Ｙ）に印加されるサステインパルスは立ち上がりまたは立ち下がりの際に、所定の傾きを有するように設定される。また、サステイン電極（Ｚ）に印加されるサステインパルスも立ち上がりまたは立ち下がりの際に、所定の傾きを有する状態で立上る。これによって、サステイン放電の際、瞬間的なポテンシャル（Potential） 電位差を減らして、アドレス電極との相互作用を最小化する。
したがって、サステイン放電の際、放電にアドレス電極側に引かれる現状が低減して、各蛍光体放電の効率を安定的に維持し、残像、即ち明残像の生成を低減させる。
また、図１４の駆動波形は、図１１の駆動波形と同様に、スキャン電極（Ｙ）に印加されるサステインパルスとサステイン電極（Ｚ）に印加されるサステインパルスと互いにオーバーラップされ、また、サステイン電圧（Ｖｓ）を維持する維持期間が互いに異なる。このようなサステインパルスを図１５を参照しつつより詳細に考察すれば、次の通りである。
図１５は、本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形をより詳細に示す図である。
図１５に示すように、サステイン期間にスキャン電極（Ｙ）に印加されるサステインパルスの傾きが０未満、即ちスキャン電極（Ｙ）に印加されるサステインパルスが立下る（Ｙ（立ち下がり（ＥＲ−Ｄｏｗｎ）））と共に、サステイン電極（Ｚ）に印加されるサステインパルスの傾きが０超過、 即ちサステイン電極（Ｚ）に印加されるサステインパルスが立ち上がる（Ｚ（立ち上がり（ＥＲ−Ｕｐ）））地点でスキャン電極（Ｙ）に印加されるサステインパルスとサステイン電極（Ｚ）に印加されるサステインパルスが互いにオーバーラップされる。
また、図１４の駆動波形は前述のように、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）がサステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上（０≧）の期間（Ｗｃ）より長い。
即ち、スキャン電極（Ｙ）に印加されるサステインパルスが立ち上がり始めてからサステイン電圧（Ｖｓ）を維持する期間がサステイン電極（Ｚ）に印加されるサステインパルスが立ち上がり始めてからサステイン電圧（Ｖｓ）を維持する期間より長い。
これによって、サステインパルスの一周期の間、弱放電と強放電が交互に発生する。結局、図９の駆動波形の場合と同様に、強放電と弱放電が交互に発生して、放電の際、放電がアドレス電極側に引かれる現状を低減させて残像を改善するものである。
図１４の駆動波形は、図１１の場合のように、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）と、サステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上（０≧）の期間（Ｗｃ）の差は放電セルの大きさ、即ちセルピッチ（Cell Pitch）によって決定されることができる。
即ち、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間と、サステイン電極（Ｚ）に印加されるパルスの傾きが０以上（０≧）の期間は放電セルのセルピッチによって可変される。
例えば、放電セルのセルピッチがＶＧＡ（Video Graphics Array）級である場合に、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）がサステイン電極（Ｚ）に印加されるパルスの傾きが０以上（０≧）の期間（Ｗｃ）より長く設定する場合に、スキャン電極（Ｙ）に印加されるサステインパルスの傾きが０以上の期間（Ｗｓ）はサステインパルスの一周期の７５％以上８０％以下を有する。
この際、サステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上の期間（Ｗｃ）は前記サステインパルスの一周期の２０％以上２５％以下を有するように設定することがより好ましい。
また、放電セルのセルピッチがＸＧＡ（Extended Graphics Array）級である場合には、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）がサステイン電極（Ｚ）に印加されるパルスの傾きが０以上（０≧）の期間（Ｗｃ）より長く設定する場合に、スキャン電極（Ｙ）に印加されるサステインパルスの傾きが０以上の期間（Ｗｓ）はサステインパルスの一周期の８０％以上５％以下を有する。
この際、サステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上の期間（Ｗｃ）は前記サステインパルスの一周期の１５％以上２０％以下を有するように設定することがより好ましい。
また、放電セルのセルピッチがフルＨＤ（Full High Defintion）級である場合には、スキャン電極（Ｙ）に印加されるサステインパルスの傾き（Slope）が０以上（０≧）の期間（Ｗｓ）がサステイン電極（Ｚ）に印加されるパルスの傾きが０以上（０≧）の期間（Ｗｃ）より長く設定する場合に、スキャン電極（Ｙ）に印加されるサステインパルスの傾きが０以上の期間（Ｗｓ）はサステインパルスの一周期の８０％以上８５％以下を有する。
この際、サステイン電極（Ｚ）に印加されるサステインパルスの傾きが０以上の期間（Ｗｃ）は前記サステインパルスの一周期の１５％以上２０％以下を有するように設定することがより好ましい。
また、本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形も図１１の場合のように、スキャン電極（Ｙ）に印加されるサステインパルスとサステイン電極（Ｚ）に印加されるサステインパルスがオーバーラップされる地点で立下るサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間と、立上るサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間は互いに異なるように設定されることができるが、このような駆動波形を図１６を参照しつつ考察すれば、次の通りである。
図１６は、スキャン電極とサステイン電極のサステインパルスがオーバーラップされる部分をより詳細に説明するための図である。
図１６に示すように、本発明の一実施形態に係る駆動波形は一周期（１Period）内でスキャン電極（Ｙ）に印加されるサステインパルスとサステイン電極（Ｚ）に印加されるサステインパルスがオーバーラップされる地点でサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間とサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間は互いに異なるように設定される。
ここで、好ましくは、前述したスキャン電極（Ｙ）に印加されるサステインパルスとサステイン電極（Ｚ）に印加されるサステインパルスがオーバーラップされる地点でサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間は、サステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間以下である。このような図１６の駆動波形は基本的に図１３の駆動波形と同一であるので、重複する説明は省略する。
これによって、スキャン電極に印加されるサステインパルスとサステイン電極に印加されるサステインパルスを改善して駆動効率を高め、明残像を改善する効果がある。
以上、説明した内容を通じて当業者であれば本発明の技術事象を外れない範囲で変更が可能であり、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限るのではなく、特許請求範囲により定めるはずである。
一般的なプラズマディスプレイパネルの斜視図である。 従来のプラズマディスプレイ装置の画像階調を具現する方法を示す図である。 従来のプラズマディスプレイ装置の駆動方法に係る駆動波形を示す図である。 従来のプラズマディスプレイ装置で発生する残像の発生を説明するための図である。 従来のプラズマディスプレイ装置の内部に注入されたキセノンの量が増加することにつれて表れる放電現状を説明するための図である。 従来のプラズマディスプレイ装置の駆動方法に係る駆動波形でサステイン期間でのサステイン波形を示す図である。 プラズマディスプレイ装置の蛍光体を安定させるために実施するエージング（Aging）を説明するための図である。 プラズマディスプレイ装置の蛍光体の放電の振れを説明するための図である。 本発明の一実施形態に係るプラズマディスプレイ装置の構造を説明するための図である。 本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形の一例を示す図である。 本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形のうち、サステイン期間のサステインパルスを示す図である。 本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形をより詳細に示す図である。 スキャン電極とサステイン電極のサステインパルスがオーバーラップされる部分をより詳細に説明するための図である。 本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法による又別の駆動波形を示す図である。 本発明の一実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形をより詳細に示す図である。 スキャン電極とサステイン電極のサステインパルスがオーバーラップされる部分をより詳細に説明するための図である。
符号の説明
１００ 前面基板
１０１ 前面ガラス
１０２ スキャン電極
１０３ サステイン電極
１０４ 上部誘電体層
１０５ 保護層
１１０ 後面基板
１１２ 隔壁
１１３ アドレス電極
１１４ 蛍光体
１１５ 下部誘電体層
９００ プラズマディスプレイパネル
９０２ データ駆動部
９０３ スキャン駆動部
９０４ サステイン駆動部
８０１ パルス制御部
９０５ 駆動電圧発生部

Claims (20)

  1. スキャン電極及びサステイン電極を含むプラズマディスプレイパネルと、
    前記スキャン電極及びサステイン電極を駆動するための駆動部と、
    前記駆動部を制御して、前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスは互いにオーバーラップ（Overlap）されるようにし、
    前記スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＹ維持期間を合わせた期間は、前記サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＺ維持期間を合わせた期間と互いに異なるように調節するサステインパルス制御部と、
    含むことを特徴とする、プラズマディスプレイ装置。
  2. 前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスが互いにオーバーラップされる地点は、サステイン電圧（Ｖｓ）の１／２（Ｖｓ／２）の地点から±５０ｎｓ（ナノ秒）の範囲内の地点であることを特徴とする、請求項１に記載のプラズマディスプレイ装置。
  3. 前記オーバーラップされる地点でサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間と立ち上がり（ＥＲ−Ｕｐ）期間とは互いに異なることを特徴とする、請求項１に記載のプラズマディスプレイ装置。
  4. 前記オーバーラップされる地点でサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間は、立ち上がり（ＥＲ−Ｕｐ）期間以下であることを特徴とする、請求項３に記載のプラズマディスプレイ装置。
  5. 前記オーバーラップされる地点でサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間と立ち上がり（ＥＲ−Ｕｐ）期間は４００ｎｓ（ナノ秒）以上であることを特徴とする、請求項４に記載のプラズマディスプレイ装置。
  6. 前記オーバーラップされる地点は、前記スキャン電極に印加されるサステインパルスが立ち下がり（ＥＲ−Ｄｏｗｎ）、前記サステイン電極に印加されるサステインパルスが立ち上がる（ＥＲ−Ｕｐ）地点であることを特徴とする、請求項５に記載のプラズマディスプレイ装置。
  7. スキャン電極及びサステイン電極を含むプラズマディスプレイパネルと、
    前記スキャン電極及びサステイン電極を駆動するための駆動部と、
    前記駆動部を制御して、前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスは互いにオーバーラップ（Overlap）されるようにし、
    前記スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＹ維持期間、並びに、前記サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＺ維持期間が、前記放電セルのセルピッチ（Cell Pitch）によって可変されるように調節するサステインパルス制御部と、
    を含むことを特徴とするプラズマディスプレイ装置。
  8. 前記放電セルのセルピッチが減少するほど前記スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＹ維持期間を合わせた期間と、前記サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＺ維持期間を合わせた期間との差が増加することを特徴とする、請求項７に記載のプラズマディスプレイ装置。
  9. 前記放電セルのセルピッチがフルＨＤ（Full High Defintion）級である場合に、前記スキャン電極または前記サステイン電極のうち、いずれか一つの電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持する維持期間は、前記サステインパルスの一周期の１５％以上２０％以下の長さを有することを特徴とする、請求項８に記載のプラズマディスプレイ装置。
  10. 前記放電セルのセルピッチがＸＧＡ（Extended Graphics Array）級である場合に、前記スキャン電極または前記サステイン電極のうち、いずれか一つの電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持する維持期間は、前記サステインパルスの一周期の１５％以上２０％以下の長さを有することを特徴とする、請求項８に記載のプラズマディスプレイ装置。
  11. スキャン電極及びサステイン電極を含むプラズマディスプレイパネルの駆動方法において、
    前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスは互いにオーバーラップ（Overlap）され、
    前記スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＹ維持期間は、前記サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＺ維持期間と互いに異なることを特徴とする、プラズマディスプレイ装置の駆動方法。
  12. 前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスが互いにオーバーラップされる地点は、サステイン電圧（Ｖｓ）の１／２（Ｖｓ／２）の地点から±５０ｎｓ（ナノ秒）の範囲内の地点であることを特徴とする、請求項１１に記載のプラズマディスプレイ装置の駆動方法。
  13. 前記オーバーラップされる地点でサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間と立ち上がり（ＥＲ−Ｕｐ）期間とは互いに異なることを特徴とする、請求項１１に記載のプラズマディスプレイ装置の駆動方法。
  14. 前記オーバーラップされる地点でサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間は、立ち上がり（ＥＲ−Ｕｐ）期間以下であることを特徴とする、請求項１３に記載のプラズマディスプレイ装置の駆動方法。
  15. 前記オーバーラップされる地点でサステインパルスの立ち下がり（ＥＲ−Ｄｏｗｎ）期間と立ち上がり（ＥＲ−Ｕｐ）期間は４００ｎｓ（ナノ秒）以上であることを特徴とする、請求項１４に記載のプラズマディスプレイ装置の駆動方法。
  16. 前記オーバーラップされる地点は、前記スキャン電極に印加されるサステインパルスが立ち下がり（ＥＲ−Ｄｏｗｎ）、前記サステイン電極に印加されるサステインパルスが立ち上がる（ＥＲ−Ｕｐ）地点であることを特徴とする、請求項１５に記載のプラズマディスプレイ装置の駆動方法。
  17. 前記スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＹ維持期間、並びに、前記サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＺ維持期間が、前記放電セルのセルピッチ（Cell Pitch）によって可変されるように調節することを特徴とする、請求項１１に記載のプラズマディスプレイ装置の駆動方法。
  18. 前記放電セルのセルピッチが減少するほど、前記スキャン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＹ維持期間を合わせた期間と、前記サステイン電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持するＺ維持期間を合わせた期間との差が増加することを特徴とする、請求項１７に記載のプラズマディスプレイ装置の駆動方法。
  19. 前記放電セルのセルピッチがフルＨＤ（Full High Defintion）級である場合に、前記スキャン電極または前記サステイン電極のうち、いずれか一つの電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間及びサステイン電圧（Ｖｓ）を維持する維持期間は、前記サステインパルスの一周期の１５％以上２０％以下の長さを有することを特徴とする、請求項１８に記載のプラズマディスプレイ装置の駆動方法。
  20. 前記放電セルのセルピッチがＸＧＡ（Extended Graphics Array）級である場合に、前記スキャン電極または前記サステイン電極のうち、いずれか一つの電極に印加されるサステインパルスの立ち上がり（ＥＲ−Ｕｐ）期間とサステイン電圧（Ｖｓ）を維持するＹ維持期間との和は前記サステインパルスの一周期の１５％以上２０％以下の長さを有することを特徴とする、請求項１８に記載のプラズマディスプレイ装置の駆動方法。
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