JP2006186862A - 画像読取装置 - Google Patents
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Abstract
【課題】 撮像素子で生成された画像データの転送処理を効率化することにより、読取対象物に対する処理の精度を向上させること。
【解決手段】 この画像読取装置1は、硬貨20で反射された照明光を結像させる結像レンズ36と、硬貨到来センサ41と、結像された像を露光して画像データを生成すると共に、垂直同期信号VDの発生に応じてクロック信号CLに同期させてMビットずつ画像データを出力するCMOSイメージセンサ37と、クロック信号CLと垂直同期信号VDとを生成するCMOSイメージセンサ制御回路42と、画像データを2N×Mビットずつの合成画像データに変換して出力する画像データ取込制御回路44とを備え、画像データ取込制御回路44は、クロック信号CLを2N回繰り返しカウントすると共に、クロック信号CLのカウント数が2Nである場合に合成画像データを出力する。
【選択図】 図3
【解決手段】 この画像読取装置1は、硬貨20で反射された照明光を結像させる結像レンズ36と、硬貨到来センサ41と、結像された像を露光して画像データを生成すると共に、垂直同期信号VDの発生に応じてクロック信号CLに同期させてMビットずつ画像データを出力するCMOSイメージセンサ37と、クロック信号CLと垂直同期信号VDとを生成するCMOSイメージセンサ制御回路42と、画像データを2N×Mビットずつの合成画像データに変換して出力する画像データ取込制御回路44とを備え、画像データ取込制御回路44は、クロック信号CLを2N回繰り返しカウントすると共に、クロック信号CLのカウント数が2Nである場合に合成画像データを出力する。
【選択図】 図3
Description
本発明は、硬貨、メダル等の読取対象物の画像を読み取る画像読取装置に関するものである。
従来、このような分野の技術として、2000−341592号公報に記載された画像入力装置がある。この公報に記載された装置は、電子カメラ内に組み込まれ、固体撮像素子によって撮像された画像を取り込む画像入力装置である。この画像入力装置には、固体撮像素子であるCMOSイメージセンサとCMOSイメージセンサからの出力画像データを一次記憶するためのフレームメモリとが内蔵されている。
特開2000−341592号公報
ところで、このような画像入力装置においては、CMOSイメージセンサにおいて撮像された画像データをDMA(Direct Memory Access)等の手法を用いて内部のフレームメモリに転送した後に、その画像データを基に画面出力を行ったり、硬貨の真偽判定や判別等の処理を行う。CMOSイメージセンサからメモリへの画像データの転送は、メモリに接続されたデータバスを介して行われるが、CMOSイメージセンサから出力される画像データのバス幅(出力するデータ量の単位)と、CMOSイメージセンサとメモリとの間のデータバスのバス幅とが一致しない場合がある。このような場合は、データバスが効率的に利用されないので画像データの転送時間が増大する結果、メモリに格納される画像データの欠落やビットエラーの原因となる。
そこで、本発明は、かかる課題に鑑みて為されたものであり、撮像素子で生成された画像データの転送処理を効率化することにより、読取対象物に対する処理の精度を向上させることが可能な画像読取装置を提供することを目的とする。
上記課題を解決するため、本発明の画像読取装置は、所定の搬送路を搬送される読取対象物の表面の画像を読み取る画像読取装置において、撮像位置において読取対象物で反射された照明光を結像させる結像レンズと、読取対象物が撮像位置に到来したことを検出して検出信号を出力する検出部と、検出信号の発生に応じて結像レンズによって結像された像を露光して画像データを生成すると共に、垂直同期信号の発生に応じて、所定のクロック信号に同期させてMビット(Mは1以上の整数)ずつ画像データを出力するCMOSイメージセンサと、クロック信号と垂直同期信号とを生成するCMOSイメージセンサ制御回路と、CMOSイメージセンサから出力された画像データを2N×Mビット(Nは1以上の整数)ずつの合成画像データに変換して出力する画像データ取込制御回路とを備え、画像データ取込制御回路は、クロック信号を2N回繰り返しカウントすると共に、クロック信号のカウント数が2Nである場合に、合成画像データを出力することを特徴とする。
このような画像読取装置によれば、結像レンズによって結像された読取対象物の画像が、読取対象物の到来を契機に露光開始されることにより、読取対象物の画像データが生成される。生成された画像データは、垂直同期信号の発生後にクロック信号に同期させてMビットずつCMOSイメージセンサから出力された後、画像データ取込制御回路においてクロック信号がカウントされることによって2N×Mビットに合成して出力される。これにより、CMOSイメージセンサから出力される画像データのバス幅を、出力先のデータバスのバス幅に合わせて出力することができると同時に、CMOSイメージセンサからの画像データの転送速度に合わせて、データバス側に合成画像データを出力することができる。その結果、撮像素子で生成された画像データの転送処理を効率的に行うことができる。
また、画像データ取込制御回路は、クロック信号をNビットまで繰り返しカウントするNビットカウンタと、クロック信号のカウント数に応じて、第1〜第2Nのデータ取込制御信号を発生させるNビットカウンタデコーダと、CMOSイメージセンサに並列に接続され、第1〜第2Nのデータ取込制御信号の発生に応じて、画像データの第1〜第2N番目のMビットを保持して出力する第1〜第2Nの入力データラッチ部と、第1〜第2N−1の入力データラッチ部から出力されたMビットを、第2Nのデータ取込制御信号の発生に応じて保持して出力する第1〜第2N−1の出力データラッチ部とを有することが好ましい。
このような構成とすれば、画像データとして2N個で直列的に出力されるMビットを、順次クロック信号に合わせて入力データラッチ部に保持させた後、クロックカウントが2Nになったタイミングで出力データラッチ部において同時に出力させることで、CMOSイメージセンサからのデータ転送速度に合わせて2N×Mビット単位の合成画像データを出力させることができる。また、画像データ取込制御回路による合成画像データの出力を、簡易な構成で実現することができる。
本発明の画像読取装置によれば、撮像素子で生成された画像データの転送を効率化することにより、読取対象物に対する処理の精度を向上させることができる。
以下、図面を参照しつつ本発明に係る画像読取装置の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。
本実施形態の画像読取装置は、硬貨の真偽判定や判別を行うために硬貨表面の図柄を読み取る装置であり、例えば、ATM等に組み込まれて用いられるものである。図1及び図2に示すように、画像読取装置1は、樹脂からなる直方体形状の筺体10を有しており、この筺体10の上面に円形状の開口窓11が設けられている。また、この開口窓11にはサファイアガラス等で形成された透明板12が嵌め込まれ、500円硬貨(読取対象物)20は、この透明板12の上面と一致させた読取面12b上の撮像位置12cに配置されて撮像される。そして、筺体10の上方には、透明板12上まで硬貨20を搬送させるための搬送装置30が設けられている。
この搬送装置30は、硬貨20の搬送方向Aに延在する無端ベルト31と、この無端ベルト31を循環駆動させるための一対のプーリ32,33と、画像読取装置1の上面に隣接して設けられ、搬送方向Aに延びる搬送テーブル34とを有している。従って、図示しないモータでプーリ33を回転させることによって、無端ベルト31を駆動させ、硬貨20を、画像読取装置1の搬送テーブル34と無端ベルト31との間に形成される搬送路B上で搬送することができる。
また、筺体10の内部において、透明板12の下面と近接した位置には照明部14が設けられている。この照明部14は、透明板12の撮像位置12cの周囲に環状に配置させて外方に向けて照明光を出射する複数の光源15(例えば面実装タイプのLED又はリードタイプのLED)と、各光源15の周囲に配置させて各光源15からの照射光を撮像位置12cの硬貨20に向けて反射させる環状の反射鏡16とを有している。このような照明部14によって間接照明を達成させている。すなわち、光源15から出た光は、反射鏡16で一旦反射させた後、硬貨20を裏面側から照らし出すことになる。また、照明部14は、後述するCMOSイメージセンサ制御回路42から送られる点灯制御信号によって照射光を出射するように構成されている。
さらに、筺体10の内部には、硬貨20の表面の画像を撮像するためのCMOSイメージセンサ37が設けられ、CMOSイメージセンサ37と照明部14との間には、硬貨20で反射された反射光をCMOSイメージセンサ37に結像させるための結像レンズ36が設けられている。従って、硬貨20で反射した光は、結像レンズ36によってCMOSイメージセンサ37に集められ、CMOSイメージセンサ37に硬貨20の画像を結像することができる。
CMOSイメージセンサ37は、結像レンズ36により結像された硬貨20の画像に応じて受光面の画素に電荷を蓄積し、蓄積された電荷を画像データに変換して、後述する画像データ取込制御回路44へ出力する装置である。このCMOSイメージセンサ37の受光面においては、水平方向に複数の画素を有する画素ラインが複数本(例えば、512本)垂直方向に並べられている。CMOSイメージセンサ37によって撮像される硬貨20の表面の画像データは、各画素ラインに対応する複数の走査線で構成されることになる。CMOSイメージセンサ37は、CMOSイメージセンサ制御回路42から送られる各種信号によってその動作が制御され、その結果生成された画像データが画像データ取込制御回路44に出力される(詳細は後述する)。
更に、透明板12の下方には、透明板12に向けて光を出射させる発光素子(例えばLED)38が設けられており、透明板12の上方において、透明板12を介して発光素子38と対向する位置には、発光素子38から出射した光を受光する受光素子(例えばフォトダイオード)39が設けられている。この発光素子38と受光素子39との協働によって、搬送路B上に硬貨20が存在するか否かを判断する。硬貨到来位置40に硬貨20が存在しない場合には、受光素子39が発光素子38からの光を受け、後述する硬貨検出回路に受光信号が送られる。一方、硬貨到来位置40に硬貨20が存在する場合には、発光素子38からの光が遮られ受光信号が途切れることになる。この硬貨到来位置40は、搬送路B上における透明板12の上流側に設定されており、搬送される硬貨20が、この硬貨到来位置40を通過した瞬間に、硬貨20が撮像位置12cに位置するように設定されている。そして、このような発光素子38と受光素子39とを用いることで、硬貨20の硬貨到来位置40への到来と、硬貨20の硬貨到来位置40の通過とを検知することができる。
次に、図3を参照して、画像読取装置1の内部構成について、さらに詳細に説明する。
同図に示すように、受光素子39には硬貨検出回路43が接続されている。この硬貨検出回路43と発光素子38と受光素子39とで、硬貨の到来を検出する硬貨到来センサ(検出部)41が構成される。硬貨検出回路43は、受光素子39から受信した受光信号に応じて硬貨20の対象物検知トリガ信号(検出信号)TRを生成する。硬貨検出回路43は、受光素子39から受光信号が送られている場合には、オン状態の対象物検知トリガ信号TRを生成して出力する。すなわち、硬貨到来位置40に硬貨20が存在していれば、対象物検知トリガ信号TRがローレベル(オン状態)とされ、硬貨到来位置40に硬貨20が存在していなければ、対象物検知トリガ信号TRがハイレベル(オフ状態)とされる。従って、硬貨20の硬貨到来位置40を通過した時点において、対象物検知トリガ信号TRのパルス信号がオフ状態からオン状態に遷移し、硬貨20が撮像位置12c(図1参照)に到達した時点において、対象物検知トリガ信号TRのパルス信号がオン状態からオフ状態に遷移する。
CMOSイメージセンサ37は、硬貨20の画像を撮像して各画素ライン毎に電荷信号を生成するCMOS撮像素子37aと、CMOS撮像素子37aから出力された電荷信号をアナログ−デジタル変換して画像データを生成するADコンバータ37bとから構成されている。また、CMOS撮像素子37aには、CMOSイメージセンサ制御回路42が接続されており、CMOS撮像素子37aは、CMOSイメージセンサ制御回路42から送出されるクロック信号CL、露光制御信号AE、垂直同期信号VD、及び水平同期信号HDによってその動作が制御される。これらのクロック信号CL、露光制御信号AE、垂直同期信号VD、及び水平同期信号HDは、オン状態及びオフ状態の2つのレベルを有するパルス信号である。
詳細には、CMOS撮像素子37aは、垂直同期信号VDがオンされたことに応じて、各画素ラインにおいて蓄積された電荷を順番にADコンバータ37bに出力し、ADコンバータ37bは、各画素ラインの電荷を画像データに変換して出力する。このとき、CMOSイメージセンサ37は、水平同期信号HDの1周期に同期させて1つの画素ラインの画像データを出力する。つまり、水平同期信号HDは画素ライン毎の画像データの出力期間を規定する。また、クロック信号CLは、CMOSイメージセンサ37の各画素の画像データの吐き出しタイミングを規定するための信号であり、ADコンバータ37bは、クロック信号CLに同期して、画素ライン毎の画像データをMビット(Mは1以上の整数であり、例えば、8ビット)ずつに分離して出力する。
また、CMOS撮像素子37aは、露光制御信号AEがオンされたことに同期して、各画素ラインにおける硬貨20の画像の露光を順次開始することによって1フレーム分の電荷信号を生成する。生成された電荷信号は、上述したように、垂直同期信号VDの発生後にADコンバータ37bによって画像データに変換される。すなわち、CMOS撮像素子37aは、露光制御信号AEがオンされたタイミングで第1画素ラインの電荷の蓄積を開始し、次に一定時間(例えば、水平同期信号HDの1周期)を空けて第2画素ラインの電荷の蓄積を開始する。このようにして、CMOS撮像素子37aは、最終画素ラインまでの露光を一定間隔で開始する。また、CMOS撮像素子37aは、上記のようにして開始された第1画素ラインの露光動作を、垂直同期信号VDが発生するタイミングで終了させ、その後一定時間(例えば、水平同期信号HDの1周期)をおいて、順次各画素ラインの露光動作を終了する。
CMOSイメージセンサ制御回路42は、既に概説したように、CMOSイメージセンサ37の動作を制御する回路である。すなわち、CMOSイメージセンサ制御回路42は、水晶発振器等の発振器からのクロックを基に特定の発振周波数を有するクロック信号CLを発生させる。また、CMOSイメージセンサ制御回路42は、クロック信号CLの周期の所定倍のタイミングで水平同期信号HDを発生させる。このようにして、CMOSイメージセンサ制御回路42は、一定周期でクロック信号CL及び水平同期信号HDを生成する。
さらに、CMOSイメージセンサ制御回路42は、一定周期T1で(例えば、水平同期信号の513周期)垂直同期信号VD及び露光制御信号AEを発生させる。このとき、CMOSイメージセンサ制御回路42は、対象物検知トリガ信号TRが発生したことを契機に露光制御信号AEをオンし、その後は上記の一定周期T1で露光制御信号AEをオンする。同時に、CMOSイメージセンサ制御回路42は、対象物検知トリガ信号TRが発生した後であって、特定の回数(例えば、512回)水平同期信号HDがオンされた直後に、垂直同期信号VDをオンし、その後は上記の一定周期T1で垂直同期信号VDをオンする。従って、露光制御信号AEは対象物検知トリガ信号TRが発生したことを契機にオンされるので、硬貨20の到来に合わせてCMOSイメージセンサ37における露光を開始させることができる。
また、CMOSイメージセンサ制御回路42は、対象物検知トリガ信号TRが発生して最初に露光制御信号AEがオンされた後、最終の画素ラインの露光が開始されるタイミングと、その後に最初に垂直同期信号VDがオンされるタイミングとの間に点灯制御信号LDを発生させる。最終の画素ラインの露光が開始されるタイミングは、例えば、各画素ラインの露光開始タイミングが水平同期信号HDの1周期分ずれている場合は、露光制御信号AEがオンされた時点から下記式:
ΔT=THD×(NL−1)
(上記式中、THDは水平同期信号HDの周期、NLは最終の画素ラインまでの画素ライン数を表す)
で表される時間ΔT経過後のタイミングである。
ΔT=THD×(NL−1)
(上記式中、THDは水平同期信号HDの周期、NLは最終の画素ラインまでの画素ライン数を表す)
で表される時間ΔT経過後のタイミングである。
CMOSイメージセンサ37のADコンバータ37bには、画像データ取込制御回路44が接続されている。また、この画像データ取込制御回路44には、CMOSイメージセンサ制御回路42からクロック信号CL及び垂直同期信号VDが引き込まれると共に、硬貨検出回路43から対象物検知トリガ信号TRが引き込まれている。画像データ取込制御回路44は、ADコンバータ37bから画像データをMビットずつ受信し、その画像データを2N×Mビット(Nは1以上の整数)ずつの合成画像データに変換した後、硬貨20の判別や真偽判定を行う画像処理部45のデータ記憶部45bに、データバスBUを経由して合成画像データを書き込む。このデータバスBUは、画像処理部45の外部デバイスと画像処理部45内部のCPU45a及びデータ記憶部45bとの間で相互にデータを転送するためのデータバスである。画像データ取込制御回路44は、対象物検知トリガ信号TRがオン状態になったことを契機に、データバスBU上でバスマスタとして動作するCPU45aに、バス開放要求信号SB1を送る。また、画像データ取込制御回路44は、CPU45aからバス開放許可信号SB2を受け取ると、データ記憶部45bに書込制御信号SB3を送ると同時に、データバスBUを介してデータ記憶部45bに合成画像データを2N×Mビットずつ出力する。その結果、画像データ取込制御回路44からデータ記憶部45bに画像データが書き込まれる。
以下、図4を参照して、画像データ取込制御回路44の構成について説明する。
同図に示すように、画像データ取込制御回路44は、Nビットカウンタ51、Nビットカウンタデコーダ52、及びビット変換部53で構成される同期変換手段54と、スリーステートバッファ55と、VD受付制御部56と、画像出力制御部57とを備えている。
Nビットカウンタ51は、CMOSイメージセンサ制御回路42から出力されたクロック信号CLを0からNビットまで繰り返しカウントして、カウント数を表すクロックカウント信号CCをNビットカウンタデコーダ52に出力する。Nビットカウンタデコーダ52は、クロックカウント信号CCの示すカウント数に応じて、第1〜第2Nのデータ取込制御信号DT1〜DT2N(DT)を発生させる。例えば、Nビットカウンタデコーダ52は、カウント数が「0…00」の場合は、第1のデータ取込制御信号DT1を、「0…01」の場合は、第2のデータ取込制御信号DT2を発生させ、その後は、カウント数の増加に応じて、第3のデータ取込制御信号DT3〜第2Nのデータ取込制御信号DT2Nまでを順番に発生させる。なお、Nビットカウンタ45は、垂直同期信号VDをクロック信号CLのカウント数をリセットするための信号として用いることによって、Nビットカウンタデコーダ52とADコンバータ37bから出力される画像データとの同期をとっている。
ビット変換部53は、Nビットカウンタデコーダ52からデータ取込制御信号DT1〜DT2Nを受信したタイミングで、ADコンバータ37bから出力された画像データの第1〜第2N番目のMビットを保持する。また、ビット変換部53は、第2Nのデータ取込制御信号DT2Nの発生に応じて、保持している第1〜第2N番目のMビットを合成してスリーステートバッファ55に出力する。このようにして、ビット変換部53は、画像データの第1〜第2N番目のMビットを受信するタイミングに合わせて、それぞれのMビットを保持した後に、最後のMビットを受信するタイミングで2N×Mビットの合成画像データを同時に出力する。
VD受付制御部56は、硬貨検出回路43からの対象物検知トリガ信号TRの受付を制御する部分である。すなわち、VD受付制御部56は、対象物検知トリガ信号TRをオン状態で受信すると、画像出力制御部57にVD受付信号をオン状態で出力し続ける。また、VD受付制御部56は、画像出力制御部57からトリガ受付信号を受信すると共に、受信するトリガ受付信号がオン状態の場合は、対象物検知トリガ信号TRを受け付けるように動作し、トリガ受付信号がオフ状態の場合は、対象物検知トリガ信号TRの受け付けを中断する。
画像出力制御部57は、CMOSイメージセンサ制御回路42から垂直同期信号VDを引き込むことによって、合成画像データを特定のフレーム数分だけデータバスBU側に出力するようにスリーステートバッファ55を制御する。具体的には、画像出力制御部57は、VD受付制御部56からのVD受付信号がオン状態の場合に、垂直同期信号VDの発生をカウントする。そこで、画像出力制御部57は、垂直同期信号VDが上記フレーム数+1回カウントされる間、つまり、上記特定のフレーム数分の合成画像データが出力されるまでの間は、VD受付制御部56に対してトリガ受付信号をオフ状態で出力すると同時に、CPU45a(図3参照)にバス開放要求信号SB1をオン状態で送出し続ける。このとき、画像出力制御部57は、CPU45aからバス開放許可信号SB2をオン状態で受信した後に、スリーステートバッファ55にデータイネーブル信号をオン状態で出力することによって、スリーステートバッファ55からデータバスBUに向けて合成画像データを出力する。
さらに、画像出力制御部57は、CPU45aからのバス開放許可信号SB2をオン状態に変更された後、垂直同期信号VDのカウント数が上記フレーム数+1回を超えた時点で、バス開放要求信号SB1をオフ状態に変更すると同時に、VD受付制御部56に対してトリガ受付信号をオン状態で出力する。このとき、画像出力制御部57は、スリーステートバッファ55にデータイネーブル信号をオフ状態で出力することによって、スリーステートバッファ55をハイインピーダンス状態に変更して合成画像データの出力を停止する。
以上のような画像出力制御部57の動作により、合成画像データを特定フレーム分出力することができると共に、合成画像データ出力中における対象物検知トリガ信号TRの受け付けを中断することができる。
図5は、図4の同期変換手段54の構成を示す図である。同図に示すように、同期変換手段54のビット変換部53は、入力データラッチ回路53a及び出力データラッチ回路53bとを有している。入力データラッチ回路53aは、データをMビット分ラッチ(保持)して出力する2N個の入力データラッチ部53a1〜53a2Nから構成され、出力データラッチ回路53bは、入力データラッチ回路53aから出力されたデータをMビット分ラッチして出力する2N−1個の出力データラッチ部53b1〜53b2N−1から構成されている。この第1〜第2Nの入力データラッチ部53a1〜53a2Nは、ADコンバータ37bの出力に並列に接続されると共に、それぞれ、Nビットカウンタデコーダ52からのデータ取込制御信号DT1〜DT2Nが独立に引き込まれている。さらに、第1〜第2N−1の出力データラッチ部53b1〜53b2N−1には、それぞれ、第1〜第2N−1の入力データラッチ部53a1〜53a2N−1が接続されると共に、Nビットカウンタデコーダ52からのデータ取込制御信号DT2Nが引き込まれている。
上記のような構成により、第1〜第2Nの入力データラッチ部53a1〜53a2Nは、それぞれ、データ取込制御信号DT1〜DT2Nが発生したタイミングで、ADコンバータ37bから出力された画像データをMビット保持した後、保持したMビットを出力データラッチ回路53b側へ出力し続ける。また、第1〜第2N−1の出力データラッチ部53b1〜53b2N−1は、それぞれ、データ取込制御信号DT2Nが発生したタイミングで、第1〜第2N−1の入力データラッチ部53a1〜53a2N−1から出力されたMビットを保持した後、保持したMビットをデータバスBU側へ出力する。すなわち、ビット変換部53は、第1〜第2Nの入力データラッチ部53a1〜53a2Nにおいて、画像データの第1〜第2N番目のMビットをラッチさせる。そして、ビット変換部53は、ADコンバータ37bから最後のMビットが出力されたタイミングで、第1〜第2N−1の出力データラッチ部53b1〜53b2N−1、及び第2Nの入力データラッチ部53a2Nから、画像データの第1〜第2N番目のMビットを同時に出力させる。
図6には、CMOSイメージセンサからの画像データを8ビットから16ビットに変換する場合の、図5の同期変換手段54の構成を示す。同図に示すように、1ビットカウンタ51は、クロック信号CLを1ビット分繰り返しカウントし、1ビットカウンタデコーダ52は、クロック信号CLのカウント数が“0”と“1”とで繰り返される度に、交互に2つのデータ取込制御信号DT1,DT2を発生させる。入力データラッチ回路53aは、2つの入力データラッチ部53a1,53a2とで構成され、第1の入力データラッチ部53a1は第1のデータ取込制御信号DT1が発生したタイミングで画像データの第1番目の8ビットをラッチし、第2の入力データラッチ部53a2は第2のデータ取込制御信号DT2が発生したタイミングで画像データの第2番目の8ビットをラッチする。また、出力データラッチ回路53bは、出力データラッチ部53b1を有し、出力データラッチ部53b1は第2のデータ取込制御信号DT2が発生したタイミングで、入力データラッチ部53a1から出力された画像データの第1番目の8ビットをラッチする。
図7には、図6に示す同期変換手段54を備えた画像データ取込制御回路44において処理されるデータのタイミングチャートを示す。同図(a)及び(b)に示すようにクロック信号CLがオンされる毎に、Nビットカウンタ51からクロックカウント信号CCが、“0”及び“1”の状態で繰り返し出力される。一方、クロック信号CLの発生に同期した画像データが8ビットずつビット変換部53に入力される(同図(C)参照)。この場合、画像データは、“D0”、“D1”、“D2”、“D3”、…の順で8ビット単位で入力されていることを示している。また、1ビットカウンタデコーダ52は、クロックカウント信号CCが“0”の場合は、データ取込制御信号DT1を発生させることによって、第1の入力データラッチ部53a1にデータをラッチさせ、クロックカウント信号CCが“1”の場合は、データ取込制御信号DT2を発生させることによって、第2の入力データラッチ部53a2及び出力データラッチ部53b1にデータをラッチさせる。そうすると、同図(d)〜(f)に示すように、クロックカウントが“0”から“1”に変更される間に、画像データの偶数番目の8ビット“D0”,“D2”,…が、第1の入力データラッチ部53a1から出力データラッチ部53b1に向けて移動しながらラッチされると同時に、入力データラッチ部53a2において画像データの奇数番目の8ビット“D1”,“D3”,…がラッチされる。その結果、クロックカウントが“0”となるタイミングで、出力データラッチ部53b1と入力データラッチ部53a2とから、16バイトの合成画像データがスリーステートバッファ55に出力される。これに対して、垂直同期信号VDの発生後にクロックカウントが“0”となるタイミングで、書込制御信号SB3が繰り返しオンされると同時に、16バイトの合成画像データがスリーステートバッファ55からデータバスBUに送り出される。
以上説明した画像読取装置1の作用効果について説明する。
結像レンズ36によって結像された硬貨20の画像が、硬貨20の到来を契機に露光開始されることにより、硬貨20の画像データが生成される。生成された画像データは、垂直同期信号VDの発生後にクロック信号CLに同期させてMビットずつCMOSイメージセンサ37から出力された後、画像データ取込制御回路44においてクロック信号CLがカウントされることによって2N×Mビットに合成して出力される。これにより、CMOSイメージセンサ37から出力される画像データのバス幅を、出力先のデータバスBUのバス幅に合わせて出力することができると同時に、CMOSイメージセンサ37からの画像データの転送速度に合わせて、データバスBU側に合成画像データを出力することができる。一般に、コンピュータ装置においては、メモリ等へのデータ書込時にはDMA(Direct Memory Access)転送方式が用いられるが、外部からのデータのバス幅と装置内部のデータバスのバス幅とが異なる場合は、DMA転送方式の一種であるシングルアドレスモードを使用することができず、データ転送速度において劣るデュアルアドレスモードを用いる必要がある。これに対して、画像読取装置1においては、データバスBUを介してデータ記憶部45bに画像データを書き込む際に、ビット変換を行うことによりシングルアドレスモードのようにデータ転送を行うことが可能になるので、撮像素子で生成された画像データの転送処理を効率的に行うことができる。
また、画像データ取込制御回路44は、Nビットカウンタ51と、Nビットカウンタデコーダ52と、入力データラッチ回路53aと、出力データラッチ回路53bとを有する構成とすることで、画像データとして2N個で直列的に出力されるMビットを、順次クロック信号CLに合わせて保持させた後、クロックカウントが2Nになったタイミングで保持させたMビットを同時に出力させている。これにより、CMOSイメージセンサ37からのデータ転送速度に合わせて2N×Mビット単位の合成画像データを出力させることができる。また、画像データ取込制御回路44による合成画像データの出力を、簡易な構成で実現することができる。
1…画像読取装置、20…硬貨(読取対象物)、A…搬送路、12c…撮像位置、36…結像レンズ、37…CMOSイメージセンサ、37b…ADコンバータ、37a…CMOS撮像素子、38…発光素子、39…受光素子、43…硬貨検出回路、41…硬貨到来センサ(検出部)、42…CMOSイメージセンサ制御回路、44…画像データ取込制御回路、51…Nビットカウンタ、52…Nビットカウンタデコーダ、53a1〜53a2N…入力データラッチ部、53b1〜53b2N−1…出力データラッチ部、CL…クロック信号、DT1〜DT2N…データ取込制御信号、TR…対象物検知トリガ信号(検出信号)、VD…垂直同期信号。
Claims (2)
- 所定の搬送路を搬送される読取対象物の表面の画像を読み取る画像読取装置において、
前記撮像位置において前記読取対象物で反射された照明光を結像させる結像レンズと、
前記読取対象物が前記撮像位置に到来したことを検出して検出信号を出力する検出部と、
前記検出信号の発生に応じて前記結像レンズによって結像された像を露光して画像データを生成すると共に、垂直同期信号の発生に応じて、所定のクロック信号に同期させてMビット(Mは1以上の整数)ずつ前記画像データを出力するCMOSイメージセンサと、
前記クロック信号と前記垂直同期信号とを生成するCMOSイメージセンサ制御回路と、
前記CMOSイメージセンサから出力された画像データを2N×Mビット(Nは1以上の整数)ずつの合成画像データに変換して出力する画像データ取込制御回路とを備え、
前記画像データ取込制御回路は、前記クロック信号を2N回繰り返しカウントすると共に、前記クロック信号のカウント数が2Nである場合に、前記合成画像データを出力する、
ことを特徴とする画像読取装置。 - 前記画像データ取込制御回路は、
前記クロック信号をNビットまで繰り返しカウントするNビットカウンタと、
前記クロック信号のカウント数に応じて、第1〜第2Nのデータ取込制御信号を発生させるNビットカウンタデコーダと、
前記CMOSイメージセンサに並列に接続され、前記第1〜第2Nのデータ取込制御信号の発生に応じて、前記画像データの第1〜第2N番目のMビットを保持して出力する第1〜第2Nの入力データラッチ部と、
前記第1〜第2N−1の入力データラッチ部から出力されたMビットを、前記第2Nのデータ取込制御信号の発生に応じて保持して出力する第1〜第2N−1の出力データラッチ部と、
を有することを特徴とする請求項1記載の画像読取装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004380463A JP2006186862A (ja) | 2004-12-28 | 2004-12-28 | 画像読取装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004380463A JP2006186862A (ja) | 2004-12-28 | 2004-12-28 | 画像読取装置 |
Publications (1)
Publication Number | Publication Date |
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Family
ID=36739602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004380463A Pending JP2006186862A (ja) | 2004-12-28 | 2004-12-28 | 画像読取装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006186862A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008134875A (ja) * | 2006-11-29 | 2008-06-12 | Juki Corp | コイン選別機 |
WO2017163774A1 (ja) * | 2016-03-24 | 2017-09-28 | 株式会社ニコン | 撮像素子および撮像装置 |
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2004
- 2004-12-28 JP JP2004380463A patent/JP2006186862A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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