JP2006172678A5 - - Google Patents

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ＳＲＡＭデバイスであって、
ＳＲＡＭアレーは、複数の個々のＳＲＡＭセルを有し、各セルは、ワードラインによってローの周辺回路に接続され、ビットラインによってカラムの周辺回路に接続され、且つ、低動作電圧ノードに接続され、前記ＳＲＡＭアレーは、高動作電圧ノードに接続されており、及び
前記ＳＲＡＭセルのＲＥＡＤ動作またはＷＲＩＴＥ動作の少なくとも一部の間、前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノードに増強された低動作電圧ＶESSを与えるアレーの低電圧制御回路を有し、前記増強された低動作電圧ＶESSは、デバイスファクタに従って異なった値に選択的に調整され、且つ低動作電圧ＶSSより高い値を有することを特徴とするＳＲＡＭデバイス。 An SRAM device,
The SRAM array has a plurality of individual SRAM cells, each cell connected to a low peripheral circuit by a word line, connected to a column peripheral circuit by a bit line, and connected to a low operating voltage node, The SRAM array is connected to a high operating voltage node, and is enhanced to the low operating voltage node of the SRAM cell of the SRAM array during at least a portion of a READ or WRITE operation of the SRAM cell. An array low voltage control circuit for providing an operating voltage V ESS , wherein the enhanced low operating voltage V ESS is selectively adjusted to a different value according to a device factor and is higher than the low operating voltage V SS An SRAM device comprising: 前記アレーの低電圧制御回路は、
プロセスコーナ、
トランジスタのパラメータ、
動作のモード、及び
高い供給電圧の値
から成るグループから選択されたファクタに基づいて、前記増強された低動作電圧ＶESSを与えることを特徴とする請求項１に記載のＳＲＡＭデバイス。 The array low voltage control circuit is:
Process corners,
Transistor parameters,
Mode of operation, and higher supply based on the value factor selected from the group consisting of voltage, SRAM device according to claim 1, characterized in that providing a low operating voltage V ESS said enhanced. 前記アレーの低電圧制御回路は、能動素子を用いて前記増強された低動作電圧ＶESSを与えることを特徴とする請求項１に記載のＳＲＡＭデバイス。 The low voltage control circuit of the array, SRAM device according to claim 1, characterized in that providing a low operating voltage V ESS that is the enhanced using active elements. 前記アレーの低電圧制御回路は、
ダイオード、
トランジスタ、
フューズ、
ＲＯＭ、
電圧レギュレータ、及び
論理回路
から成るグループから選択された素子を用いて、前記増強された低動作電圧ＶESSを与えることを特徴とする請求項１に記載のＳＲＡＭデバイス。 The array low voltage control circuit is:
diode,
Transistor,
Fuse,
ROM,
The SRAM device of claim 1, wherein the enhanced low operating voltage V ESS is provided using a voltage regulator and an element selected from the group consisting of logic circuits. ＶESSの値は、アクティブモード、スタンバイモード及びスリープモードの少なくとも２つを含む動作のモードに基づいていることを特徴とする請求項２に記載のＳＲＡＭデバイス。 The value of V ESS is, SRAM device of claim 2, wherein the active mode, which is based on the mode of operation, including at least two standby mode and a sleep mode. 前記ＳＲＡＭアレーは、マイクロプロセッサの集積回路に設けられていることを特徴とする請求項１に記載のＳＲＡＭデバイス。   The SRAM device according to claim 1, wherein the SRAM array is provided in an integrated circuit of a microprocessor. 前記アレーの低電圧制御回路は、前記ＷＲＩＴＥ動作中よりＲＥＡＤ動作中の低い値で、前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノードに前記増強された低動作電圧ＶESSを与えることを特徴とする請求項１に記載のＳＲＡＭデバイス。 The array low voltage control circuit applies the enhanced low operating voltage V ESS to the low operating voltage node of the SRAM cell of the SRAM array at a lower value during the READ operation than during the WRITE operation. The SRAM device according to claim 1. 前記アレーの低電圧制御回路は、前記ＲＥＡＤ動作の間前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノードに前記増強された低動作電圧ＶESSを与え、且つ、前記ＲＥＡＤ動作の間前記ＳＲＡＭアレーのカラムにおけるアドレスされたＳＲＡＭセルの前記低動作電圧ノードに与えられた前記増強された低動作電圧ＶESSは、前記ＲＥＡＤ動作の間他のアドレスされないＳＲＡＭセルに与えられた前記増強された低動作電圧より低い値にあることを特徴とする請求項１に記載のＳＲＡＭデバイス。 The array low voltage control circuit provides the enhanced low operating voltage V ESS to the low operating voltage node of the SRAM cell of the SRAM array during the READ operation, and the SRAM array during the READ operation. The enhanced low operating voltage V ESS applied to the low operating voltage node of the addressed SRAM cell in the other column is the enhanced low operating applied to other unaddressed SRAM cells during the READ operation. The SRAM device of claim 1, wherein the SRAM device is at a value lower than the voltage. ＳＲＡＭデバイスを動作する方法であって、
集積回路においてＳＲＡＭアレーを用いるステップ；前記ＳＲＡＭアレーは、複数の個々のＳＲＡＭセルを有し、各セルは、ワードラインによってローの周辺回路に接続され、ビットラインによってカラムの周辺回路に接続され、且つ、低動作電圧ノードに接続され、前記ＳＲＡＭアレーは、高動作電圧ノードに接続されており、及び
アクティブモードの少なくとも一部の間、前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノードに増強された低動作電圧ＶESSを与えるステップ；
を有し、前記増強された低動作電圧ＶESSは、デバイスファクタに従って異なった値に選択的に調整され、且つ低動作電圧ＶSSより高い値を有することを特徴とする方法。 A method of operating an SRAM device, comprising:
Using an SRAM array in an integrated circuit; said SRAM array having a plurality of individual SRAM cells, each cell connected to a row peripheral circuit by a word line and connected to a column peripheral circuit by a bit line; And the SRAM array is connected to a high operating voltage node and is augmented to the low operating voltage node of the SRAM cell of the SRAM array during at least a portion of an active mode. the step of providing a low operating voltage V ESS that is;
The enhanced low operating voltage V ESS is selectively adjusted to a different value according to a device factor and has a value higher than the low operating voltage V SS . ＷＲＩＴＥ動作の間、前記与えるステップのみが生じることを特徴とする請求項９に記載の方法。   The method of claim 9, wherein only the providing step occurs during a WRITE operation. 前記アクティブモードの全ての間、前記与えるステップが生じることを特徴とする請求項９に記載の方法。   The method of claim 9, wherein the providing step occurs during all of the active modes. 全てのモードの間、前記与えるステップが生じることを特徴とする請求項９に記載の方法。   10. The method of claim 9, wherein the providing step occurs during all modes. 前記与えるステップは、
プロセスコーナ、
トランジスタのパラメータ、
動作のモード、及び
高い供給電圧の値
から成るグループから選択されたファクタに基づいていることを特徴とする請求項９に記載の方法。 The giving step includes
Process corners,
Transistor parameters,
The method according to claim 9, characterized in that it is based on a mode selected from the group consisting of the mode of operation and the value of the high supply voltage. 前記与えるステップは、
ダイオード、
トランジスタ、
フューズ、
ＲＯＭ、
電圧レギュレータ、及び
論理回路
から成るグループから選択された素子を用いるステップを含むことを特徴とする請求項９に記載の方法。 The giving step includes
diode,
Transistor,
Fuse,
ROM,
The method of claim 9, comprising using a voltage regulator and an element selected from the group consisting of logic circuits. 前記与えるステップは、アクティブモード、スタンバイモード及びスリープモードの少なくとも２つを含む動作のモードに基づいていることを特徴とする請求項１４に記載の方法。   The method of claim 14, wherein the providing step is based on a mode of operation including at least two of an active mode, a standby mode, and a sleep mode. 前記増強された低動作電圧ＶESSは、前記ＷＲＩＴＥ動作中よりＲＥＡＤ動作中の低い値で与えられることを特徴とする請求項９に記載の方法。 The method of claim 9, wherein the enhanced low operating voltage V ESS is provided at a lower value during a READ operation than during the WRITE operation. 前記増強された低動作電圧ＶESSは、ＲＥＡＤ動作の間他のアドレスされないＳＲＡＭセルに与えられた前記増強された低動作電圧より低い電圧で前記ＲＥＡＤ動作の間前記ＳＲＡＭアレーのカラムにおけるアドレスされたＳＲＡＭセルの前記低動作電圧ノードに与えられることを特徴とする請求項９に記載の方法。 The enhanced low operating voltage V ESS is addressed in the column of the SRAM array during the READ operation with a voltage lower than the enhanced low operating voltage applied to other unaddressed SRAM cells during the READ operation. The method of claim 9, wherein the method is applied to the low operating voltage node of an SRAM cell. ＳＲＡＭデバイスを有する集積回路であって、
前記ＳＲＡＭデバイスは、複数の個々のＳＲＡＭセルを有するＳＲＡＭアレー；各セルは、ワードラインによってローの周辺回路に接続され、ビットラインによってカラムの周辺回路に接続され、且つ、低動作電圧ノードに接続され、前記ＳＲＡＭアレーは、高動作電圧ノードに接続されており、及び
増強された低動作電圧ＶESSが動作の少なくとも１つのモードの間前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノード上に発生されることを選択的に可能にするアレーの低電圧制御回路；
を有し、
前記増強された低動作電圧ＶESSは、低動作電圧ＶSSより高い電圧値を有し、且つ、前記動作の少なくとも１つのモードと異なる動作の他のモードの間、前記低動作電圧ＶSSは、前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノードに与えられることを特徴とする集積回路。 An integrated circuit having an SRAM device comprising:
The SRAM device has an SRAM array having a plurality of individual SRAM cells; each cell is connected to a peripheral circuit of a row by a word line, to a peripheral circuit of a column by a bit line, and to a low operating voltage node is, the SRAM array is connected to a high operating voltage node, and the of the SRAM cell between said SRAM array of enhanced low operating voltage V ESS at least one mode of operation to the low operating voltage on node An array low voltage control circuit that selectively enables generation;
Have
The enhanced low operating voltage V ESS has a voltage value higher than the low operating voltage V SS , and during other modes of operation different from at least one mode of the operation, the low operating voltage V SS is An integrated circuit being applied to the low operating voltage node of the SRAM cell of the SRAM array. 前記動作の少なくとも１つのモードは、アクティブモードであり、且つ、前記動作の他のモードは、動作のスタンバイモードとスリーブモードの一方であることを特徴とする請求項１８に記載の集積回路。   19. The integrated circuit of claim 18, wherein at least one mode of operation is an active mode and the other mode of operation is one of a standby mode of operation and a sleeve mode. 前記動作の少なくとも１つのモードは、動作のスタンバイモードとスリーブモードの一方であることを特徴とする請求項１８に記載の集積回路。   19. The integrated circuit of claim 18, wherein at least one mode of operation is one of a standby mode of operation and a sleeve mode. 前記アレーの低電圧制御回路は、アクティブ素子を用いて、前記増強された低動作電圧ＶESSを与えることを特徴とする請求項１８に記載の集積回路。 19. The integrated circuit of claim 18, wherein the array low voltage control circuit provides the enhanced low operating voltage V ESS using active elements. 前記ＳＲＡＭアレーは、マイクロプロセッサの集積回路に設けられていることを特徴とする請求項１８に記載の集積回路。   The integrated circuit according to claim 18, wherein the SRAM array is provided in an integrated circuit of a microprocessor. 前記高動作電圧ノードに与えられる高動作電圧ＶDDを有し、且つ、前記高動作電圧より低い減少された高動作電圧が、動作の他のモードの間、前記高動作電圧ノードに与えられることを特徴とする請求項１８に記載の集積回路。 A reduced high operating voltage having a high operating voltage V DD applied to the high operating voltage node and lower than the high operating voltage is applied to the high operating voltage node during other modes of operation. The integrated circuit according to claim 18. 前記高動作電圧ノードに与えられる高動作電圧ＶDDを有し、且つ、前記高動作電圧より低い減少された高動作電圧が、動作の他のモードの間、前記高動作電圧ノードに加えられることを特徴とする請求項１９に記載の集積回路。 A reduced high operating voltage having a high operating voltage V DD applied to the high operating voltage node and lower than the high operating voltage is applied to the high operating voltage node during other modes of operation. The integrated circuit according to claim 19. 前記アレーの低電圧制御回路は、前記ＲＥＡＤ動作の間前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノードに前記増強された低動作電圧ＶESSを与え、且つ、前記ＲＥＡＤ動作の間前記ＳＲＡＭアレーのカラムにおけるアドレスされたＳＲＡＭセルの前記低動作電圧ノードに与えられた前記増強された低動作電圧ＶESSは、前記ＲＥＡＤ動作の間他のアドレスされないＳＲＡＭセルに与えられた前記増強された低動作電圧より低い値にあることを特徴とする請求項１９に記載の集積回路。 Low voltage control circuit of said array, said given low operating voltage V ESS that is the enhanced low operating voltage node of the SRAM cell between said SRAM array READ operation, and the SRAM array during said READ operation The enhanced low operating voltage V ESS applied to the low operating voltage node of the addressed SRAM cell in the other column is the enhanced low operating applied to other unaddressed SRAM cells during the READ operation. 20. The integrated circuit of claim 19, wherein the integrated circuit is at a value lower than the voltage.
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