JP2006165237A - 強誘電体メモリとその製造方法、強誘電体メモリ装置とその製造方法、及び電子機器 - Google Patents

Abstract

【課題】 下部電極の側面からの電界に起因する強誘電体キャパシタの特性低下を防止した、強誘電体メモリとその製造方法、強誘電体メモリ装置とその製造方法、及び電子機器を提供する。
【解決手段】 基体１０上に形成された下部電極１２と、下部電極１２を覆って形成された強誘電体層１４と、強誘電体層１４上に形成された上部電極１６と、からなる強誘電体キャパシタを有する強誘電体メモリ１５である。基体１０と強誘電体層１４との間で、下部電極１２を覆わない位置に、非晶質で、強誘電体層１４を形成するための強誘電体材料と反応しない材料からなる結晶化抑制層１１ａが、強誘電体層１４に接して設けられている。強誘電体層１４の、結晶化抑制層１１ａに接している部位１４ａが、非晶質あるいはパイロクロア型になっており、下部電極１２上を覆う部位１４ｂが、ペロブスカイト型に結晶化されている。
【選択図】 図２

Description

本発明は、強誘電体キャパシタを有する強誘電体メモリとその製造方法、強誘電体メモリ装置とその製造方法、及び電子機器に関する。

セルトランジスタを備えず、強誘電体キャパシタのみを用いた強誘電体メモリからなる単純マトリクス型のメモリセルアレイは、非常に簡単な構造を有し、高い集積度を得ることができることから、その開発が期待されている。そのようなメモリセルアレイの一例として、強誘電体キャパシタが、第１信号電極（下部電極）と、該第１信号電極と交差する方向に配列された第２信号電極（上部電極）と、少なくとも前記第１信号電極と前記第２電極との交差領域に配置されたＰＺＴ等の強誘電体層と、を含んで構成されたものが知られている。（例えば、特許文献１参照）。
特開２００２−６４１８７号公報

しかしながら、前記のメモリセルアレイを構成する強誘電体メモリでは、図７に示すように、強誘電体キャパシタ１に電圧が印加されると、下部電極２の側壁面２ｂからも強誘電体層３に電界がかかるため、強誘電体キャパシタ１の特性が低下してしまう。すなわち、図７中の矢印Ａで示すような下部電極２の上面２ａからの電界のみであれば、強誘電体キャパシタ１はそのヒステリシスループの角型性が良好になる。しかし、図７中の矢印Ｂで示すような下部電極２の側壁面２ｂからの電界が加わると、この部位でのヒステリシスループの角型性が良好でないため、強誘電体キャパシタ１全体でのヒステリシスループの角型性が損なわれてしまうからである。

また、メモリセルアレイを構成するものでなく、１Ｔ１Ｃ型の強誘電体メモリ装置のように、独立したキャパシタを有するものも知られている。しかしながら、このような独立したキャパシタを形成するものでは、このキャパシタの形成時に、通常はドライエッチングで強誘電体層についてもパターニングすることから、特に形成したキャパシタの側壁面でのダメージが大きくなり、得られたキャパシタは、その電気特性として、初期特性が低下し、さらには疲労特性等の信頼性が低下するといった課題があった。

本発明は前記事情に鑑みてなされたもので、その目的とするところは、下部電極の側面からの電界に起因する強誘電体キャパシタの特性低下を防止し、信頼性を向上した、強誘電体メモリとその製造方法、さらにはこの強誘電体メモリを備えた強誘電体メモリ装置とその製造方法、及び電子機器を提供することにある。

本発明の強誘電体メモリは、基体上に形成された下部電極と、該下部電極を覆って形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリであって、
前記基体と前記強誘電体層との間で、前記下部電極を覆わない位置に、非晶質で、前記強誘電体層を形成するための強誘電体材料と反応しない材料からなる結晶化抑制層が、少なくも一部が前記強誘電体層に接して設けられ、
前記強誘電体層の、前記結晶化抑制層に接している部位が、非晶質あるいはパイロクロア型になっており、前記下部電極上を覆う部位が、ペロブスカイト型に結晶化されていることを特徴としている。

この強誘電体メモリによれば、結晶化抑制層が下部電極を覆わない位置、すなわち下部電極間で、強誘電体層に接して設けられているので、強誘電体層の形成時に、この結晶化抑制層に接している部位はペロブスカイト型に結晶化することなく、非晶質あるいはパイロクロア型になり、下部電極上を覆う部位のみが、選択的に結晶化されてペロブスカイト型となる。このようにして形成された強誘電体層において、非晶質あるいはパイロクロア型になった部位は、ペロブスカイト型に結晶化された部位に比較して誘電率が例えば１／１０となるため、隣り合うキャパシタ間にて電場をシールドする機能を発揮する。したがって、下部電極の側壁面からの電界が、非晶質あるいはパイロクロア型になった部位にかかることで、下部電極の側壁面からの電界の影響が抑えられることから、強誘電体キャパシタのヒステリシスループの角型性が向上し、さらにはクロストークも防止されることなどにより、その特性向上が図られ、信頼性が向上したものとなる。

また、前記強誘電体メモリにおいては、前記強誘電体層が、
ＡＢ_１−ｘ Ｎｂ_ｘ Ｏ_３の一般式で示され、
Ａ元素は、少なくともＰｂからなり、
Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなり、
０．０５≦ｘ＜４の範囲でＮｂを含んでいるのが好ましい。
このようにすれば、強誘電体層が、例えばＰｂ（Ｚｒ、Ｔｉ）Ｏ_３（ＰＺＴ）である場合に比べ、より良好な強誘電体特性を有するものとなる。

また、前記強誘電体メモリにおいては、前記結晶化抑制層が、前記基体と前記強誘電体層との間で、直上に前記下部電極が配されていない部位に選択的に設けられているのが好ましい。
このようにすれば、例えば結晶化抑制層が絶縁体となる酸化物によって形成され、さらに下部電極の直下にコンタクトホールが形成され、このコンタクトホール内にタングステンなどのプラグが埋め込まれている場合に、プラグと接触する部位は結晶化抑制層となっていないため、プラグが結晶化抑制層によって酸化され配線抵抗が増大するのを防止できる。

なお、前記結晶化抑制層は酸化アルミニウムからなっているのが好ましく、このようにすることにより、この結晶化抑制層上の強誘電体層がより確実に非晶質あるいはパイロクロア型になる。

本発明の強誘電体メモリ装置は、前記の強誘電体メモリがマトリクス状に配列されてなることを特徴としている。
この強誘電体メモリ装置によれば、セルトランジスタを形成することなく、強誘電体キャパシタのみを用いた強誘電体メモリからなる単純マトリクス型のメモリ装置となることから、非常に簡単な構造で高い集積度が得られる。

本発明の強誘電体メモリの製造方法は、基体上に形成された下部電極と、該下部電極を覆って形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリの製造方法であって、
基体上に、非晶質で、前記強誘電体層を形成するための強誘電体材料と反応しない材料からなる結晶化抑制層を形成する工程と、
前記基体上に下部電極を形成する工程と、
前記下部電極を覆った状態で、かつ、前記下部電極間にて前記結晶化抑制層に接するようにして、強誘電体材料を配する工程と、
前記強誘電体材料を熱処理することで、前記結晶化抑制層に接している部位が、非晶質あるいはパイロクロア型になっており、前記下部電極上を覆う部位が、ペロブスカイト型に結晶化されてなる強誘電体層を形成する工程と、を備えたことを特徴としている。

この強誘電体メモリの製造方法によれば、強誘電体材料を熱処理することで、結晶化抑制層に接している部位を非晶質あるいはパイロクロア型にし、前記下部電極上を覆う部位をペロブスカイト型に結晶化して、強誘電体層を形成するので、この強誘電体層において、非晶質あるいはパイロクロア型になった部位は、ペロブスカイト型に結晶化された部位に比較して誘電率が例えば１／１０となるため、隣り合うキャパシタ間にて電界をシールドする機能を発揮する。したがって、下部電極の側壁面からの電界が、非晶質あるいはパイロクロア型になった部位にかかることで、下部電極の側壁面からの電界の影響が抑えられることから、得られる強誘電体メモリはその強誘電体キャパシタのヒステリシスループの角型性が向上し、さらにはクロストークも防止されることにより、その特性向上が図られ、信頼性が向上したものとなる。

また、前記強誘電体メモリの製造方法においては、前記強誘電体層が、
ＡＢ_１−ｘ Ｎｂ_ｘ Ｏ_３の一般式で示され、
Ａ元素は、少なくともＰｂからなり、
Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなり、
０．０５≦ｘ＜４の範囲でＮｂを含んでいるのが好ましい。
このようにすれば、強誘電体層が、例えばＰｂ（Ｚｒ、Ｔｉ）Ｏ_３（ＰＺＴ）である場合に比べ、より良好な強誘電体特性を有するものとなる。

また、前記強誘電体メモリの製造方法においては、前記結晶化抑制層を形成する工程は、下部電極の形成前に、基体上に前記強誘電体層を形成するための強誘電体材料と反応しない材料を配して前駆体層を形成する処理と、下部電極を形成する工程において、該下部電極をドライエッチングでパターニングする際にオーバーエッチングを行い、前記前駆体層の表層部を非晶質化する処理とを備えてなるのが好ましい。また、その場合に、前記の下部電極をドライエッチングでパターニングする際のエッチングガスとして、塩素ガスを含んだガスを用いるのが好ましい。

このようにすれば、下部電極のパターニングによって結晶化抑制層を選択的に形成することができ、したがって工程を簡略化することができる。また、結晶化しやすい材料であっても選択的に非晶質とすることができるので、結晶化抑制層の成膜プロセスにおけるプロセスマージンを大きくすることができる。
また、パターニングする際のエッチングガスとして、塩素ガスを含んだガスを用いれば、オーバーエッチングの際に打ち込まれた塩素が形成された結晶化抑制層中に存在し続けることにより、この結晶化抑制層の結晶化が抑えられる。

なお、前記結晶化抑制層は酸化アルミニウムからなっているのが好ましく、このようにすることにより、この結晶化抑制層上の強誘電体層がより確実に非晶質あるいはパイロクロア型になる。

本発明の強誘電体メモリ装置の製造方法は、前記の製造方法によって得られた強誘電体メモリがマトリクス状に配列されてなることを特徴としている。
この強誘電体メモリ装置の製造方法によれば、セルトランジスタを形成することなく、強誘電体キャパシタのみを用いた強誘電体メモリからなる単純マトリクス型のメモリ装置が得られることから、得られる強誘電体メモリ装置は非常に簡単な構造で高い集積度を有するものとなる。

本発明の電子機器は、前記の強誘電体メモリ、あるいは前記の強誘電体メモリ装置を備えたことを特徴としている。
この電子機器によれば、前述したように強誘電体キャパシタのヒステリシスループの角型性が向上し、さらにはクロストークも防止されることなどにより、その特性向上が図られ、信頼性が向上した強誘電体メモリ、あるいはこれを有する強誘電体メモリ装置を備えているので、メモリ特性等に優れたものとなる。

以下、本発明を詳しく説明する。
図１は、本発明の強誘電体メモリ装置の一実施形態を示す図であり、図１中符号１０００は強誘電体メモリ装置である。強誘電体メモリ装置１０００は、本発明の強誘電体メモリをマトリクス状に配列したメモリセルアレイ１００と、周辺回路部２００とを備えて構成されたものである。周辺回路部２００は、後述する本発明の強誘電体メモリ（メモリセル）に対し、選択的に情報の書き込みもしくは読み出しを行うための各種回路を有したもので、例えば、下部電極１２を選択的に制御するための第１駆動回路５０と、上部電極１６を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路（図示せず）とを有したものである。このような周辺回路部２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを上げることができる。

次に、本発明の強誘電体メモリの一実施形態について、図２を用いて説明する。図２は、図１のＡ−Ａ線に沿ってメモリセルアレイ１００の一部を模式的に示した断面図であり、図２中符号１５は強誘電体メモリである。図１に示したメモリセルアレイ１００では、行選択のための複数の下部電極（ワード線）１２と、列選択のための複数の上部電極（ビット線）１６とが互いに直交するように形成されている。なお、下部電極１２をビット線、上部電極１６をワード線とすることもできる。

図２に示した強誘電体メモリ１５において、基体１０上には、金属酸化物層１１が例えば厚さ６０ｎｍ程度に形成されており、この金属酸化物層１１上には、下部電極１２が並列した状態に形成されている。金属酸化物層１１は、後述する、強誘電体層を形成するための強誘電体材料と反応しない材料によって形成されたもので、具体的には、Ａｌ、Ｔｉ、Ｚｒ、Ｎｂ、Ｈｆ、Ｔａのうちの一種あるいは複数種の酸化物、または、Ｂｉ層状ペロブスカイト化合物によって形成されたものである。ここで、Ｂｉ層状ペロブスカイト化合物は、例えば一般式Ｂｉ_２Ａ_ｍ−１Ｂ_ｍＯ_３ｍ＋３（但し、ｍ＝２，３，４、ＡはＢａ，Ｃａ，Ｓｒ，Ｌａ，Ｂｉから選ばれる金属元素、ＢはＦｅ，Ｇａ，Ｔｉ，Ｔａ，Ｎｂ，Ｖ，Ｍｏ，Ｗ，Ｚｒ，Ｈｆから選ばれる金属元素）で示されるものである。なお、本実施形態では、金属酸化物層１１はＡｌ_２Ｏ_３からなっているものとする。

また、この金属酸化物層１１には、前記下部電極１２を覆わない位置に、すなわち、並列して配置された下部電極１２間に露出する位置の表層部に、結晶化抑制層１１ａが厚さ１０〜２０ｎｍ程度に形成されている。この結晶化抑制層１１ａは、後述するようにドライエッチングによるパターニングによって下部電極１２を形成した際、オーバーエッチングされたことで、下部電極１２間に露出した金属酸化物層１１の表層部が非晶質化されて形成されたものである。

また、前記下部電極１２は、Ｐｔ、Ｉｒ、Ｒｕ等の金属の単体、またはこれら金属を主体とした複合材料によって形成されたものである。なお、この下部電極１２や前記上部電極１６に、後述する強誘電体層中の強誘電体元素が拡散すると、電極と強誘電体層との界面部に組成ずれが生じ、ヒステリシスループの角型性が低下する。したがって、下部電極１２や上部電極１６には強誘電体元素が拡散しない緻密性が要求される。そこで、これら下部電極１２や上部電極１６の緻密性を上げるため、例えば、製造時に質量の重いガスでスパッタ成膜したり、Ｙ、Ｌａ等の酸化物を貴金属電極中に分散させるなどの手法を採用してもよい。なお、本実施形態では下部電極１２は白金（Ｐｔ）からなっており、その側壁面１２ａが、基体１０側に行くに連れて漸次幅が広くなるよう、４０〜７５°程度、本実施形態では約５０°のテーパ角を有するテーパ形状に形成されている。

そして、この下部電極１２を覆って基体１０上に強誘電体層１４が形成されている。強誘電体層１４は、下部電極１２間において前記結晶化抑制層１１ａに接している部位１４ａが、結晶化されることなく非晶質になっていたり、あるいは、結晶化されていてもその結晶構造がペロブスカイト型ではなくパイロクロア型となっている。また、前記下部電極１２上を覆ってこれに接する部位１４ｂは、ペロブスカイト型の結晶構造に結晶化されて形成されている。
この強誘電体層１４は、鉛を含有する強誘電体材料によって形成されたもので、具体的には、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３（ＰＺＴ）や（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ_３（ＰＬＺＴ）、さらに、これら材料にニオブ（Ｎｂ）等の金属が加えられたものなどによって形成されている。

ここで、特にニオブが加えられてなる強誘電体材料については、以下の一般式で示すことができる。
ＡＢ_１−ｘ Ｎｂ_ｘ Ｏ_３
この一般式において、Ａ元素は、少なくともＰｂを有してなり、Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなっている。そして、ニオブ（Ｎｂ）については、前記ｘが（０．０５≦ｘ＜４）の範囲となるように配合されている。
ここで、一般式中のＡ元素については、Ｐｂのみでなく、（Ｐｂ_１−ｙＬｎ_ｙ）としてもよい。ただし、Ｌｎは、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ 、Ｙｂ及びＬｕのうちから選択された一あるいは複数の元素であり、前記ｙは、０＜ｙ≦０．２ の範囲とするのが好ましい。
なお、本実施形態では、強誘電体層１４を形成する強誘電体材料として、Ｐｂ、Ｚｒ、Ｔｉを構成元素として含む酸化物からなるＰＺＴ系材料に、ＮｂをドーピングしたＰｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ_３ （ＰＺＴＮ）を用いている。

このようなＰＺＴＮでは、ＮｂがＴｉとほぼ同じサイズ（イオン半径が近く、原子半径は同一である。）で、重さが２倍あり、格子振動による原子間の衝突によっても格子から原子が抜けにくくなっている。また、原子価は、＋５価で安定であり、たとえＰｂが抜けても、Ｎｂ^５＋ によりＰｂ抜けの価数を補うことができる。また結晶化時に、Ｐｂ抜けが発生したとしても、サイズの大きなＯが抜けるより、サイズの小さなＮｂが入る方が容易である。

また、Ｎｂは＋４価も存在するため、Ｔｉ^４＋の代わりに十分機能するものとなる。さらに、実際にはＮｂは共有結合性が非常に強く、Ｐｂも抜け難くなっていると考えられる（Ｈ．Ｍｉｙａｚａｗａ，Ｅ．Ｎａｔｏｒｉ，Ｓ．Ｍｉｙａｓｈｉｔａ；Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３９（２０００）５６７９）。

これまでも、ＰＺＴへのＮｂドーピングは、主にＺｒリッチの稜面体晶領域で行われてきたが、その量は、０．２〜０．０２５ｍｏｌ％（Ｊ．Ａｍ．Ｃｅｒａｍ．Ｓｏｃ，８４（２００１）９０２；Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔ，８３（１９９９）１３４７）程度と、極僅かなものである。このようにＮｂを多量にドーピングすることができなかった要因は、Ｎｂを例えば１０モル％添加すると、結晶化温度が８００℃以上に上昇してしまうことによるものであったと考えられる。

そこで、強誘電体層１４を形成する際には、さらにＰｂＳｉＯ_３シリケートを、例えば１〜５モル％の割合で添加するのが好ましい。これにより、ＰＺＴＮの結晶化エネルギーを軽減させることができる。すなわち、強誘電体層１４の材料としてＰＺＴＮを用いる場合には、後述するようにＰＺＴの材料中にＮｂを添加するとともに、ＰｂＳｉＯ_３等のシリケートを添加することで、ＰＺＴＮの結晶化温度を低下させるのが好ましい。

ここで、このような鉛含有の強誘電体材料で形成された強誘電体層１４において、特に前記下部電極１２上を覆ってこれに接する、ペロブスカイト型の結晶構造に結晶化された部位１４ｂは、高い誘電率を有したものとなっている。一方、前記結晶化抑制層１１ａに接していることで、結晶化されることなく非晶質になっていたり、あるいは、結晶化されていてもその結晶構造がパイロクロア型となっている部位１４ａは、前記の部位１４ｂに比較して、誘電率が例えば１／１０程度と低くなっている。

そして、前記強誘電体層１４上には、図１に示したように下部電極１２に直交して上部電極１６が形成されている。上部電極１６は、下部電極１２と同様、Ｐｔ、Ｉｒ、Ｒｕ等の金属の単体、またはこれら金属を主体とした複合材料によって形成されたものである。そして、このような下部電極１２、強誘電体層１４、上部電極１６によって強誘電体キャパシタが形成されており、さらに、この強誘電体キャパシタを備えることにより、本発明の強誘電体メモリ１５が構成されている。

次に、このような構成からなる強誘電体メモリ１５を備えた強誘電体メモリ装置１０００の製造方法を説明する。
まず、図３（ａ）に示すように、Ｓｉ基板からなる基体１０上に金属酸化物層１１を形成する。ここで、基体１０としては、例えばＳｉ基板中にＣＭＯＳトランジスタなどの半導体素子からなる周辺回路を形成した領域を含む構造など、強誘電体メモリ装置１０００の種類によって適宜な構造のものが用いられる。なお、基体１０の表層部には、例えばＳｉＯ_２やＳｉＮなどの絶縁層（図示せず）がＣＶＤ法等によって形成されている。また、本実施形態における金属酸化物層１１は、後述するように本発明における前駆体層となっている。

金属酸化物層１１については、例えばガスとしてＯ_２とＡｒとを用いた反応性スパッタ法により、Ａｌ_２Ｏ_３を例えば厚さ６０ｎｍ程度に成膜する。ただし、この厚さについては特に限定されるものではなく、後述する下部電極１２形成時のオーバーエッチングによって、前記基体１０の絶縁層が露出しない厚さであればよい。また、Ａｌ_２Ｏ_３の成膜法については、前記の反応性スパッタ法に代えて、例えばトリメチルアルミニウムを原料としたＡＬＣＶＤ（Atomic Layered CVD法）を使用することもできる。このような成膜法で成膜することにより、非晶質のＡｌ_２Ｏ_３からなる金属酸化物層１１を形成することができる。なお、この金属酸化物層１１については、非晶質でなく結晶化したものであってもよい。

次に、図３（ｂ）に示すように、金属酸化物層１１上に下部電極１２形成用の第１導電層１７を形成する。この第１導電層１７は、Ｐｔを２００ｎｍの厚さに成膜することで得られる。ここで、金属酸化物層１１としてＡｌ_２Ｏ_３を用いた場合は、Ｐｔと基体１０の表層部に形成されたＳｉＯ_２などからなる絶縁層上にＰｔ層１７を良好に密着させるための密着層としても機能する。このように金属酸化物層１１は、後述する結晶化抑制層として機能するだけでなく、他の機能を有していても良い。

なお、第１導電層１７の材質としては、前述したように強誘電体キャパシタの電極となり得るものであれば、Ｐｔ以外のものを用いることもできる。具体的には、前述したように、Ｉｒ，ＩｒＯｘ，ＲｕＯｘ，ＳｒＲｕＯｘや、ＬａＳｒＣｏＯｘ等を用いることもできる。また、第１導電層１７は、単層であってもよい。このような第１導電層１７の形成方法としては、スパッタ法が好適に用いられるが、真空蒸着やＣＶＤ等の成膜法を採用することもできる。

次に、第１導電層１７の上面に、レジストマスク（図示せず）をその全面に形成し、さらにリソグラフィによってラインパターンのマスク６０を形成する。また、レジスト以外のマスクとして、いわゆるハードマスクを用いることもできる。このハードマスク６０の材質としては、第１導電層１７をパターニングする際にマスクとして機能し得る材質であれば、特に限定されることなく、例えば、窒化シリコン、酸化シリコン、窒化チタンを挙げることができる。

前記マスクとして酸化シリコンを用いた場合の形成方法としては、例えばＣＶＤ法が用いられる。マスクの膜厚としては、下部電極１２の膜厚の１．０〜２倍程度が好ましく、例えば４００ｎｍとされる。マスクのエッチング方法としては、公知の技術を用いることができ、例えばＲＩＥ（反応性イオンエッチング）が用いられる。その場合に、エッチングガスとしてはＣＨＦ_３とＡｒとの混合ガスを用いることができる。

次に、前記マスク６０を用いて第１導電層１７をパターニングし、さらにオーバーエッチングすることにより、図３（ｃ）に示すように下部電極１２を形成するとともに、下部電極１２、１２間に露出する前記金属酸化物層１１の表層部を非晶質状態の結晶化抑制層１１ａとし、さらに、酸素プラズマなどでレジストマスクを除去する。このエッチング方法としては、例えばＩＣＰ（誘導結合プラズマ）等の高密度プラズマを用いた、高密度プラズマドライエッチングが用いられる。その場合に、エッチングガスとしては、特に塩素（Ｃｌ_２）ガスを含んだガスを用いるのが好ましく、具体的には、Ｃｌ_２とＡｒとの混合ガスを用いることができる。そして、１．０Ｐａ以下の低圧力下、２００Ｗ以上のバイアス電力で、特にイオン性を強くして行うのが好ましい。

このようなエッチングによって下部電極１２を形成すると、マスクとしてレジストマスクを使用した場合、得られた下部電極１２は、その側壁面１２ａが約５０°のテーパ角となるテーパ形状に形成される。
また、下部電極１２形成後もオーバエッチングすることで、下部電極１２、１２間に露出した前記金属酸化物層１１は、その表層部がオーバエッチング時にプラズマに晒される。これにより、プラズマに晒された部位がアモルファス状（非晶質状）となり、前駆体であった金属酸化物層１１は、前記結晶化抑制層１１ａとなる。このように結晶化抑制層１１ａが形成されるのは、高エネルギー（数１００ｅＶ）を有するイオンで表面がたたかれるためである。すなわち、仮に金属酸化物層１１が結晶層であったとしても、このように高エネルギーのイオンで表面がたたかれることにより、その結晶構造が破壊され、非晶質となるのである。

この結晶化抑制層１１ａとしては、厚さ（深さ）が例えば１０〜２０ｎｍ程度あればよく、したがって、このような厚さ（深さ）が確保できるように、予め実験やシミュレーション等によってエッチング時間等の条件を決定しておき、下部電極１２の形成とオーバーエッチングによる結晶化抑制層１１ａの形成を行うのが好ましい。

ここで、エッチングガスとして塩素ガスを含んだガスを用いているので、結晶化抑制層１１ａ中には、オーバーエッチングの際に打ち込まれた塩素がそのまま存在し続けることになる。すると、このような塩素によって結晶化抑制層１１ａは、例えば後工程である強誘電体層の結晶化工程の際にも、結晶化が抑えられるようになる。すなわち、前記金属酸化層１１が例えば結晶化しており、前記のオーバーエッチングによって部分的に非晶質化され、結晶化抑制層１１ａとなっている場合には、強誘電体層の結晶化工程の際にその温度条件等によって結晶化抑制層１１ａが再結晶化してしまうおそれがある。また、金属酸化層１１が非晶質であっても、強誘電体層の結晶化工程の際の条件によっては、やはり結晶化してしまうおそれがある。しかし、塩素が存在していることにより、このような再結晶化や結晶化が防止されるのである。

次いで、図４（ａ）に示すように、前記の下部電極１２及びこれら下部電極１２間に露出した結晶化抑制層１１ａを覆った状態に、前記の強誘電体材料を例えば厚さ１５０ｎｍ程度に配する。強誘電体材料を配するにあたっては、特にゾルゲル法が好適に用いられる。すなわち、強誘電体層１４として前記のＰＺＴＮ層を形成する場合、例えばＰｂＺｒＯ_３用ゾルゲル溶液、ＰｂＴｉＯ_３用ゾルゲル溶液、およびＰｂＮｂＯ_３用ゾルゲル溶液を混合したものに、さらにＰｂＳｉＯ_３用ゾルゲル溶液を添加したものを用いる。ＰＺＴＮ膜は、構成元素にＮｂを含むため、結晶化温度が高い。したがって、前述したように結晶化温度を低減させるため、ＰｂＳｉＯ_３用ゾルゲル溶液をさらに添加しているのである。本実施形態では、前記のゾルゲル混合溶液を、下部電極１２及び結晶化抑制層１１ａを覆った状態にスピンコート法で塗布する。具体的には、２５００ｒｐｍで３層塗布することにより、およそ１５０ｎｍの膜厚のゾルゲル層１４ｃを形成する。
なお、強誘電体材料を配する方法としては、前記のゾルゲル材料を用いたスピンコート法に限定されることなく、ディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法等を用いることもできる。また、その場合に、ゾルゲル材料に代えてＭＯＤ材料を用いることもできる。

次いで、酸素雰囲気にて５５０℃〜６５０℃の温度範囲で熱処理（ＲＴＡ処理）を５〜６０分程度行い、ゾルゲル層１４ｃを部分的に（選択的に）結晶化し、強誘電体層１４とする。ここで、強誘電体層１４の結晶化温度は、膜厚、組成などに依存する。本実施形態では、前記熱処理の温度を６００℃とし、熱処理時間を１０分とした。この熱処理によってゾルゲル層１４ｃは、図４（ｂ）に示すように下部電極１２に接する部位１４ｂがペロブスカイト型の結晶構造に結晶化する。すなわち、下部電極１２を形成するＰｔ表面が（１１１）配向となっていることから、これに接する部位１４ｂではＰｔの結晶構造を引きずるかたちで、ＰＺＴＮは（１１１）配向してペロブスカイト型に結晶化するのである。一方、下部電極１２間において前記結晶化抑制層１１ａに接している部位１４ａでは、結晶化抑制層１１ａが非晶質であるため、この部位１４ａも結晶化されることなく非晶質になり、あるいは、結晶化されていてもその結晶構造がペロブスカイト型ではなくパイロクロア型となる。

このようにして形成されることにより、下部電極１２上を覆う部位１４ｂとこれらの間に位置する部位１４ａとは、前述したようにそれぞれの誘電率の比が、例えば１０：１程度となり、下部電極１２上を覆う部位１４ｂの方が一桁大きな値となる。したがって、結晶化抑制層１１ａに接している部位１４ａは、下部電極１２上を覆う部位１４ｂに比べ、強誘電体膜としての特性が格段に劣るものとなるのである。

その後、前記強誘電体層１４上にＰｔからなる第２導電層（図示せず）を２００ｎｍの厚さに成膜し、続いて前記下部電極１２を形成した手法と同様にして、該下部電極１２と交差するようにライン状にパターニングし、図２に示したように上部電極１６を形成する。なお、このようにして上部電極１６を形成した後、必要に応じて、前記各工程での上部電極成膜プロセスやエッチングによるダメージを回復するため、アニール処理を行ってもよい。このアニール処理としては、例えば、酸素雰囲気中にて６５０℃で１０分の条件で行う、ＲＴＡを採用することができる。

このような工程により、本発明に係る強誘電体キャパシタを形成し、強誘電体メモリ１５を得る。また、このように強誘電体メモリ１５を形成した後、水素バリア層や各種配線を公知の手法で形成し、さらに周辺回路部２００を形成することにより、図１に示したようなクロスポイント型のメモリセルアレイ１００を備えた強誘電体メモリ装置１０００を得る。

このようにして得られた強誘電体メモリ１５にあっては、下部電極１２間に位置する結晶化抑制層１１ａに接している部位１４ａが、下部電極１２上を覆う部位１４ｂに比べ、誘電率が例えば１／１０となるので、この部位１４ａが隣り合うキャパシタ間にて電場をシールドする機能を発揮する。したがって、下部電極１２の側壁面からの電界がこの誘電率が低い部位１４ａにかかることにより、下部電極１２の側壁面からの電界の影響が抑えられることから、強誘電体キャパシタのヒステリシスループの角型性が向上し、さらにはクロストークも防止される。よって、この強誘電体メモリ１５はその特性向上が図られ、信頼性が向上したものとなる。

また、特に強誘電体材料としてＮｂを含んでなるＰＺＴＮを用いているので、得られた強誘電体層１４における部位１４ｂは、例えばＰｂ（Ｚｒ、Ｔｉ）Ｏ_３（ＰＺＴ）に比べ、より良好な強誘電体特性を有するものとなり、したがって強誘電体メモリ１５自体がより良好なものとなる。

また、このような強誘電体メモリ１５をマトリクス状に配列してなる強誘電体メモリ装置１０００にあっては、セルトランジスタを形成することなく、強誘電体キャパシタのみを用いた強誘電体メモリからなる単純マトリクス型のメモリ装置となることから、非常に簡単な構造で高い集積度が得られる。

なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない限り、種々の変更が可能である。例えば、前記実施形態では、金属酸化層１１の表層部をオーバエッチングすることで、下部電極１２間に選択的に結晶化抑制層１１ａを形成したが、本発明の結晶化抑制層はこれに限定されることなく、金属酸化層１１が非晶質である場合には、この金属酸化物層１１をそのまま結晶化抑制層として機能させることができる。

また、前記実施形態では、本発明の強誘電体メモリ装置として、本発明の強誘電体メモリをマトリクス状に配列したメモリセルアレイ１００を備えてなる構成としたが、本発明はこれに限定されることなく、従来公知の１Ｔ１Ｃ型や２Ｔ２Ｃ型などの強誘電体メモリ装置にも適用可能である。

特に、本発明の強誘電体メモリ装置を、例えば１Ｔ１Ｃ型に適用した場合に、結晶化抑制層として機能させる金属酸化物層１１を、図５に示すように下部電極１２の形成に先立ってパターニングしておき、下部電極１２間に露出する位置に選択的に配置しておくのが好ましい。このように下部電極１２間にのみ金属酸化物層１１からなる結晶化抑制層を形成することにより、例えば基体１０に形成したＴＦＴ（薄膜トランジスタ）（図示せず）と下部電極１２との間にコンタクトホール１９を形成した場合に、このコンタクトホール１９内のプラグ２０は前記金属酸化物層１１に直接接することがなく、したがって金属酸化物層１１に接することにより酸化することが防止される。

次に、前記の強誘電体メモリ、あるいは前記の強誘電体メモリ装置を構成要素として備えた電子機器の一例を説明する。
図６は、このような電子機器の一例としての携帯電話を示す斜視図であり、図６中符号１００１は携帯電話である。
この携帯電話１００１（電子機器）は、前記の強誘電体メモリあるいは強誘電体メモリ装置を備えているので、特にメモリ特性について良好なものとなり、その信頼性が高いものとなる。

また、他の電子機器の例として、パーソナルコンピュータ、液晶装置、電子手帳、ページャ、ＰＯＳ端末、ＩＣカード、ミニディスクプレーヤ、液晶プロジェクタ、およびエンジニアリング・ワークステーション（ＥＷＳ）、ワードプロセッサ、テレビ、ビューファイダ型またはモニタ直視型のビデオテープレコーダ、電子卓上計算機、カーナビゲーション装置、タッチパネルを備えた装置、時計、ゲーム機器、電気泳動装置など、様々なものに適用することができる。

本発明の強誘電体メモリ装置の一実施形態を示す図である。 本発明の強誘電体メモリの一実施形態の概略構成を示す側断面図である。 （ａ）〜（ｃ）は強誘電体メモリの製造工程を説明するための図である。 （ａ）、（ｂ）は強誘電体メモリの製造工程を説明するための図である。 本発明の強誘電体メモリの別の実施形態の概略構成を示す側断面図である。 電子機器の一例を示す斜視図である。 従来の強誘電体メモリにおける課題を説明するための模式図である。

符号の説明

１０…基体、１１…金属酸化物層、１１ａ…結晶化抑制層、１２…下部電極、
１４（１４ａ、１４ｂ）…強誘電体層、１４ｃ…ゾルゲル層、
１５…強誘電体メモリ、１６…上部電極、
１００…メモリセル、１０００…強誘電体メモリ装置

Claims (12)

1. 基体上に形成された下部電極と、該下部電極を覆って形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリであって、
   前記基体と前記強誘電体層との間で、前記下部電極を覆わない位置に、非晶質で、前記強誘電体層を形成するための強誘電体材料と反応しない材料からなる結晶化抑制層が、少なくも一部が前記強誘電体層に接して設けられ、
   前記強誘電体層の、前記結晶化抑制層に接している部位が、非晶質あるいはパイロクロア型になっており、前記下部電極上を覆う部位が、ペロブスカイト型に結晶化されていることを特徴とする強誘電体メモリ。
2. 前記強誘電体層が、
   ＡＢ_１−ｘ Ｎｂ_ｘ Ｏ_３の一般式で示され、
   Ａ元素は、少なくともＰｂからなり、
   Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなり、
   ０．０５≦ｘ＜４の範囲でＮｂを含むことを特徴とする請求項１記載の強誘電体メモリ。
3. 前記結晶化抑制層が、前記基体と前記強誘電体層との間で、直上に前記下部電極が配されていない部位に選択的に設けられていることを特徴とする請求項１又は２記載の強誘電体メモリ。
4. 前記結晶化抑制層が酸化アルミニウムからなることを特徴とする請求項１〜３のいずれか一項に記載の強誘電体メモリ。
5. 請求項１〜４のいずれか一項に記載の強誘電体メモリがマトリクス状に配列されてなることを特徴とする強誘電体メモリ装置。
6. 基体上に形成された下部電極と、該下部電極を覆って形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリの製造方法であって、
   基体上に、非晶質で、前記強誘電体層を形成するための強誘電体材料と反応しない材料からなる結晶化抑制層を形成する工程と、
   前記基体上に下部電極を形成する工程と、
   前記下部電極を覆った状態で、かつ、前記下部電極間にて前記結晶化抑制層に接するようにして、強誘電体材料を配する工程と、
   前記強誘電体材料を熱処理することで、前記結晶化抑制層に接している部位が、非晶質あるいはパイロクロア型になっており、前記下部電極上を覆う部位が、ペロブスカイト型に結晶化されてなる強誘電体層を形成する工程と、を備えたことを特徴とする強誘電体メモリの製造方法。
7. 前記強誘電体層が、
   ＡＢ_１−ｘ Ｎｂ_ｘ Ｏ_３の一般式で示され、
   Ａ元素は、少なくともＰｂからなり、
   Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなり、
   ０．０５≦ｘ＜４の範囲でＮｂを含むことを特徴とする請求項６記載の強誘電体メモリの製造方法。
8. 前記結晶化抑制層を形成する工程は、下部電極の形成前に、基体上に前記強誘電体層を形成するための強誘電体材料と反応しない材料を配して前駆体層を形成する処理と、下部電極を形成する工程において、該下部電極をドライエッチングでパターニングする際にオーバーエッチングを行い、前記前駆体層の表層部を非晶質化する処理とを備えてなることを特徴とする請求項６又は７記載の強誘電体メモリの製造方法。
9. 前記の下部電極をドライエッチングでパターニングする際のエッチングガスとして、塩素ガスを含んだガスを用いることを特徴とする請求項８記載の強誘電体メモリの製造方法。
10. 前記結晶化抑制層が酸化アルミニウムからなることを特徴とする請求項６〜９のいずれか一項に記載の強誘電体メモリの製造方法。
11. 請求項６〜１０記載の製造方法によって得られた強誘電体メモリをマトリクス状に配列することを特徴とする強誘電体メモリ装置の製造方法。
12. 請求項１〜４のいずれか一項に記載の強誘電体メモリ、あるいは請求項５記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
    

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