JP2006156884A

JP2006156884A - 小型半導体パッケージ

Info

Publication number: JP2006156884A
Application number: JP2004348628A
Authority: JP
Inventors: Harumi Watabe; 晴美渡部
Original assignee: Citizen Electronics Co Ltd
Current assignee: Citizen Electronics Co Ltd
Priority date: 2004-12-01
Filing date: 2004-12-01
Publication date: 2006-06-15

Abstract

【課題】
平面の面積を最小面積にまで減少させることができる半導体素子を搭載した小型半導体パッケージを提供することにある。
【解決手段】
この小型半導体パッケージにおけるレジスト膜１４は、基板１２の表面を覆っている。このレジスト膜１４は、基板１２に設けられたスルーホール電極１２ａの基板表面側開口部を塞ぐように形成されている。半導体素子１６は、スルーホール電極１２ａの基板表面側開口部に重なるように配置され、窓部１４ｃから基板１２上の電極パターン１２ｃに接続されている。半導体素子１６とスルーホール電極１２ａとが重なるように配置しているので、基板１２の外形を小さくして、半導体パッケージ全体を小型化することができる。
【選択図】図１

Description

本発明は、フォトダイオード等の半導体素子を搭載した表面実装型の小型半導体パッケージに関するものであり、特に、平面の面積を小さくすることができるものに関する。

一般に、表面実装型の半導体パッケージは、スルーホール電極が設けられた基板の表面に半導体素子を実装し、その半導体素子を樹脂でモールドしたものとなっている。このような半導体パッケージにおいては、樹脂で半導体素子を封止するときに、樹脂がスルーホール電極内に流れ込んで電気的接続に不具合を生じさせることがあった。このため、スルーホール電極をドライフィルムで被覆して塞ぎ、樹脂が流れ込まないようにすることが行われていた（特許文献１参照）。

図３及び４は、上記のようにドライフィルムを用いてスルーホール電極を塞いだ半導体パッケージを示している。基板２は、その表面に半導体素子４とＩＣ６に接続する接続用パターン２ａ，２ｂを有し、また、側面に表裏面方向に貫通するスルーホール電極２ｃを有している。この基板２には、その接続用パターン２ａ，２ｂの上にそれぞれ半導体素子４とＩＣ６がダイボンドされている。また、基板２の表面には、スルーホール電極２ｃの表面側の開口部分を塞ぐようにドライフィルム８が設けられている。また、半導体素子４とＩＣ６は、樹脂１０により被覆されて封止されている。

上記半導体パッケージにおいては、半導体素子４やＩＣ６の取付位置のずれ等に対処するため、接続用パターン２ａ，２ｂを半導体素子４やＩＣ６の底面よりも一回り大きく形成していた。また、この接続用パターン２ａ，２ｂは、スルーホール電極２ｃに接触しないように、スルーホール電極２ｃとの間隔を広くあけるように設計されていた。このように接続用パターン２ａ，２ｂを大きくしたりスルーホール電極２ｃとの間隔を広くすることで、基板２の表面は、必要とされる最小面積（例えば半導体素子４やＩＣ６の平面面積とスルーホール電極２ｃを設ける領域の面積との和）に比べてかなり大きく設定されることになっていた。
特開２０００−８２８２７号公報

本発明が解決しようとする課題は、平面の面積を最小面積にまで減少させることができる半導体素子を搭載した小型半導体パッケージを提供することにある。

本発明の小型半導体パッケージは、表面に接続用パターンとスルーホール電極を有する基板と、該基板の表面を覆って前記スルーホール電極を塞ぐと共に前記接続用パターンの接続部に対応する位置に窓部を有するレジスト膜と、前記スルーホール電極に重なる位置に配置されると共に前記レジスト膜の上に載置され、前記窓部から前記接続用パターンの接続部に表面が接続される半導体素子と、を備えている。この小型半導体パッケージにおける前記レジスト膜は、ドライフィルムからなる。また、前記接続用パターンは、前記半導体素子の底面より小さい範囲に形成されている。また、前記半導体素子と前記接続用パターンは、前記窓部内に塗着される導電性ペーストにより接続されている。

本発明によれば、スルーホール電極をレジスト膜で塞ぎ、スルーホール電極に重なるようにレジスト膜上に半導体素子を配置しているので、外径寸法を小さくして平面の面積を削減し、より小型化することができる。

また、上記のようにパッケージを小型化することができるので、より高密度な実装を可能とすることができる。

本発明の小型半導体パッケージにおけるレジスト膜は、基板の表面を覆って基板に設けられたスルーホール電極の基板表面側開口部を塞ぐように形成されている。また、半導体素子は、スルーホール電極の基板表面側開口部に重なるように配置され、レジスト膜に設けられた窓部から基板上の接続部に接続されている。このように半導体素子とスルーホール電極とが重なるように配置しているので、基板の外形を小さくして、半導体パッケージ全体を小型化することができる。

図１は本発明の実施例に係る小型半導体パッケージを示す平面図、図２はそのＡ−Ａ断面図である。１２はガラスエポキシ基板、フレキシブル基板等の基板である。この基板１２には、その表裏方向に貫通する複数のスルーホール電極１２ａが設けられている。このスルーホール電極１２ａの内側面と基板１２の表面側の縁には導電パターン１２ｂが形成されている。また、基板１２の表面には、電気的な接続を図るための接続パターンが設けられており、本実施例では、フォトダイオード１６を接続・固定するための電極パターン１２ｃとＩＣ１８を接続・固定するための電極パターン１２ｄと、スルーホール電極１２ａ等に連設されている複数の端子パターン１２ｅが設けられている。電極パターン１２ｃは、その端部がスルーホール電極１２ａに沿って凹状に窪むように形成されている。これにより、電極パターン１２ｃの中にスルーホール電極１２ａが平面的に食い込むように配置されている。尚、電極パターン１２ｃとスルーホール電極１２ａとの間には、短絡しない最小限の間隔が設けられている。また、この電極パターン１２ｃ，１２ｄは、その縦横の最大寸法がそれぞれフォトダイオード１６、ＩＣ１８の平面寸法とほぼ同じになるように設定されている。

１４はドライフィルム等からなる絶縁性を有するレジスト膜である。このレジスト膜１４は、基板１２の表面を覆うように形成されており、スルーホール電極１２ａの基板表面側の開口部を塞いでいる。また、レジスト膜１４には、電極パターン１２ｃ，１２ｄ及び端子パターン１２ｅに対応する部分にそれぞれ窓部１４ｃ，１４ｄ，１４ｅが設けられている。この窓部１４ｃ，１４ｄの開口面積は、電極パターン１２ｃ，１２ｄの面積より小さくなるように設定されており、これにより窓部１４ｃ，１４ｄからは電極パターン１２ｃ，１２ｄのみがそれぞれ露出するように構成されている。一方、窓部１４ｅは、端子パターン１２ｅよりもわずかに大きい開口面積に設定されている。

フォトダイオード１６は平面形状が矩形をなし、その縦横の寸法に合わせて電極パターン１２ｃの縦横寸法がほぼ同一となるように設定されている。このため、電極パターン１２ｃ上にフォトダイオード１６を載置すると、電極パターン１２ｃだけでなく、電極パターン１２ｃ内に張り出しているスルーホール電極１２ａの上にもフォトダイオード１６が重なることになる。ここで、レジスト膜１４の窓部１４ｃを通して対向するフォトダイオード１６の裏面側の電極と電極パターン１２ｃとの間には、銀、金ペースト等からなる導電性ペースト２０が塗布されており、この導電性ペースト２０によってフォトダイオード１６と電極パターン１２ｃは電気的に接続されると共にフォトダイオード１６が電極パターン１２ｃに固着される。

また、ＩＣ１８もフォトダイオード１６と同様に、その縦横の寸法とほぼ同じ縦横寸法に設定された電極パターン１２ｄに、レジスト膜１４の窓部１４ｄを通して導電性ペーストによって接続・固着される。

上記構成からなる本実施例の小型半導体パッケージにおいて、フォトダイオード１６は、電極パターン１２ｃに重なると共にスルーホール電極１２ａの一部にも重なるように配置される。本実施例においては、電極パターン１２ｃ内に４つのスルーホール電極１２ａが張り出しているため、この４つのスルーホール電極１２ａのそれぞれ一部分にフォトダイオード１６の端部が重なる。スルーホール電極１２ａは、前述したようにレジスト膜１４によって覆われているので、フォトダイオード１６がスルーホール電極１２ａの上に重なって配置されても、フォトダイオード１６とスルーホール電極１２ａとの間にはレジスト膜１４が介在し、これによりフォトダイオード１６とスルーホール電極１２ａが導通することを防いでいる。上記のように、電極パターン１２ｃ上に固着されたフォトダイオード１６は必要に応じて金、アルミ等のワイヤー２２により端子パターン１２ｅにワイヤーボンディングされる。

尚、本実施例における基板１２には、中央左端に小径のスルーホール電極１２ｆが設けられており、このスルーホール電極１２ｆがＩＣ１８用の電極パターン１２ｄ内に張り出すように配設されている。また、レジスト膜１４は、このスルーホール電極１２ｆも覆って塞いでおり、窓部１４ｄはこのスルーホール電極１２ｆを避けるように変形した矩形をなしている。このため、ＩＣ１８も前述したフォトダイオード１６と同様に、電極パターン１２ｄに重なると共にレジスト膜１４を介してスルーホール電極１２ｆに重なるように配置される。

上記のように、スルーホール電極１２ａ，１２ｆを電極パターン１２ｃ，１２ｄ内に食い込むように位置付け、更にフォトダイオード１６及びＩＣ１８をスルーホール電極１２ａ，１２ｆに重なるように配置すると、小型半導体パッケージの平面面積を図３に示す従来のものの約３分の２まで縮小することができる。

尚、基板１２の表面にフォトダイオード１６、ＩＣ１８を実装した後、図２に示すように透明な樹脂等の封止部材２４により、それらを封止している。

また、上記実施例では、レジスト膜１４としてドライフィルムを使用しているが、ドライフィルムと液レジストを併用することもできる。即ち、スルーホール部分をドライフィルムで塞ぎ、スルーホールを含む他の部分を液レジストで覆うようにしてレジスト膜を形成する。

また、レジスト膜１４の窓部１４ｃ，１４ｄの形状は、図１に示すような電極パターン１２ｃ，１２ｄの外形に沿った形状に形成するだけでなく、電極パターン１２ｃ，１２ｄとフォトダイオード１６、ＩＣ１８の電極との接続が可能な形状であればどのような形状であっても良い。例えば、その形状は、円、複数の小円、星形、線等であっても良い。また、窓部１４ｃのように、図中上下に位置する凸部と図中左右に位置する凸部の形状を明確に異なるものにすれば、上下左右等の位置出しを容易にすることができる。

また、フォトダイオード１６、ＩＣ１８に限らず、底面に接続用端子があるものであればどのような半導体素子でも搭載することができる。

本発明は、半導体素子を搭載したパッケージに用いられているが、機器内の回路基板に素子を実装する場合、あるいは本発明のような小型半導体パッケージを回路基板に実装する場合にも同様の構造を利用することが可能である。

本発明の実施例に係る小型半導体パッケージを示す平面図である。図１のＡ−Ａ断面図である。従来の小型半導体パッケージを示す平面図である。図３の中央縦断面図である。

符号の説明

２基板
２ａ，２ｂ接続用パターン
２ｃスルーホール電極
４フォトダイオード
６ＩＣ
８ドライフィルム
１０樹脂
１２基板
１２ａスルーホール電極
１２ｂ導電パターン
１２ｃ，１２ｄ電極パターン
１２ｅ端子パターン
１２ｆスルーホール電極
１４レジスト膜
１４ｃ，１４ｄ，１４ｅ窓部
１６フォトダイオード
１８ＩＣ
２０導電性ペースト
２２ワイヤー
２４封止部材

Claims

表面に接続用パターンとスルーホール電極を有する基板と、
該基板の表面を覆って前記スルーホール電極を塞ぐと共に前記接続用パターンの接続部に対応する位置に窓部を有するレジスト膜と、
前記スルーホール電極に重なる位置に配置されると共に前記レジスト膜の上に載置され、前記窓部から前記接続用パターンの接続部に表面が接続される半導体素子と、
を備えることを特徴とする小型半導体パッケージ。
前記レジスト膜はドライフィルムからなることを特徴とする請求項１記載の小型半導体パッケージ。
前記接続用パターンは前記半導体素子の底面より小さい範囲に形成されていることを特徴とする請求項１又は２記載の小型半導体パッケージ。
前記半導体素子と前記接続用パターンは、前記窓部内に塗着される導電性ペーストにより接続されることを特徴とする請求項１又は２記載の小型半導体パッケージ。