JP2006139390A - 制御装置及びこの制御装置に制御される制御対象 - Google Patents

Abstract

【課題】 制御装置とこの制御装置から離れた位置にある制御対象、或いはシミュレーシタとの間のデータ通信を制御装置に備えられたコンピュータの既存のソフトウエアと最小限のワイヤを用いて行って、制御装置のコストを低減する。
【解決手段】 ソフトウエアが予め組み込まれた記憶部１５とレジスタ１６とを備えた演算装置１と周辺装置７とを含み、インタフェース６を備えた制御対象５を、１本の通信ケーブル８を介して制御する制御装置１０である。周辺装置７には、ソフトウエアによってレジスタ１６がアクセスされて制御データが入力されると、この入力された制御データを時分割して１本のケーブル８に送出し、制御対象５側から１本のケーブル８を介してデータが入力されると、これを通常時間のデータに復元する変換インタフェース１７を内蔵して制御装置１０を構成する。
【選択図】 図３

Description

本発明は制御装置に関し、特に、実際の制御対象のインタフェース、或いはシミュレータとの間のデータ通信を最小限の通信線を用いて行うことができる制御装置に関する。

従来、制御装置が制御装置から離れた位置にある制御対象を制御する場合、例えば、具体的な例を挙げて説明すると、自動車に搭載されたエンジンの制御装置、変速制御装置、ブレーキ制御装置等がセンサやアクチュエータ、或いはソレノイド等の制御対象を制御する場合、各制御装置で演算した制御値をハーネスと呼ばれるワイヤを通信線として使用してセンサやアクチュエータ、或いはソレノイド等のインタフェース（物理的な回路）に送って制御を行っていた。このハーネスは通常１００本程度のワイヤから構成されている。

このように、制御装置と制御対象とが離れて設置され、その間をハーネスで結合する理由は、例えば、自動車の場合、熱を発生するエンジンの近傍にはアクチュエータ等のハードウエアとそのインタフェースを設置し、制御値を演算する部分はエンジンで発生する熱の影響の少ないエンジンから離れた場所に設置する方が良いからである。ところで、ハーネスはこれを構成するワイヤの数が多いのでスペース効率が悪い。

そこで、制御装置とインタフェースとの間を無線で結ぶ方式も実用段階にあり、この場合は、制御装置内の既存のソフトウエアを通信用のソフトウエアに変更してデータの通信速度を変えている。即ち、制御装置にある既存のソフトウエアのＩ／Ｏ（入出力）レジスタへのアクセスを、通信レジスタへのアクセスに変更していた。

ところが、制御装置と制御対象のインタフェースとの間を無線で結ぶ方式で制御対象を制御する開発を行った後に、設計変更によりこの無線通信方式の採用を止めてワイヤハーネスに戻す場合があり、この場合は制御装置内の通信用のソフトウエアを元に戻す必要があった。また、このような無線通信方式を車載用の制御装置に採用した場合は、インタフェース側に高機能な処理回路が必要となるため、高温多湿環境やノイズ環境への設置が難しく、制御装置のコストアップとなっている。

本発明の目的は、前記従来の制御装置における制御対象との無線通信方式の有する問題を解消し、制御装置とこの制御装置から離れた位置にある制御対象、或いはシミュレーシタとの間のデータ通信を、制御装置に備えられたコンピュータの既存のソフトウエアと最小限の通信手段を用いて行い、制御装置のコストを低減することである。また、本発明は、この制御装置によって効率良く制御される制御対象を提供することも目的としている。

前記目的を達成する本発明の制御装置の第１の形態は、演算装置と周辺装置とを含み、インタフェースを備えた制御対象を、１本の通信ケーブルを介して制御する制御装置であって、演算装置には、ソフトウエアが予め組み込まれた記憶部とレジスタとが備えられ、周辺装置には、ソフトウエアによってレジスタがアクセスされて制御データが入力されると、このアクセスを解釈して、入力された制御データを時分割して１本のケーブルに送出し、制御対象側から１本のケーブルを介してデータが入力されると、これを通常時間のデータに復元する変換インタフェースが内蔵されていることを特徴とするものである。

第２の形態は、第１の形態の制御装置において、１本のケーブルが光ファイバであり、周辺装置と１本のケーブルとの間には電気信号と光信号との変換装置が組み込まれていることを特徴とするものである。

第３の形態は、第１又は第２の形態において、１本のケーブルに並列に少なくとも１本のフェイルセーフ用のケーブルが接続され、このフェイルセーフ用のケーブルには１本のケーブルと同じ信号が流されることを特徴とするものである。

第４の形態は、第１から第３の形態の何れかにおいて、制御装置と同じ構成を備えた制御装置に対して、変換インタフェースが、相手の制御装置の変換インタフェースとデータの送受信を行えるように構成されていることを特徴とするものである。

第５の形態は、第１から第３の形態の何れかにおいて、制御装置が、変換インタフェースと同じ機能を有するインタフェースを備えたシミュレータに対して、変換インタフェースを通じてデータの送受信を行えるように構成されていることを特徴とするものである。

第６の形態は、演算装置と周辺装置と無線装置とを含み、インタフェースを備えた制御対象を、ワイヤレスで制御する制御装置であって、演算装置には、ソフトウエアが予め組み込まれた記憶部とレジスタとが備えられ、周辺装置には、ソフトウエアによってレジスタがアクセスされて制御データが入力されると、このアクセスを解釈して、入力された制御データを時分割して１つのシリアルデータに変換して無線装置に送出し、制御対象側から前記無線装置を介してデータが入力されると、これを通常時間のデータに復元する変換インタフェースが内蔵されていることを特徴とするものである。

第７の形態は、第１から第６の形態の何れかにおいて、変換インタフェースが、ソフトウエアのレジスタへのアクセスを解釈するＩ／Ｏレジスタ解釈部と、このＩ／Ｏレジスタ解釈部のパラレルデータをシリアルデータに変換するパラレル／シリアル変換部とから構成されることを特徴とするものである。

一方、本発明の制御対象の第１の形態は、第１から第７の何れかの形態の制御装置に制御される制御対象であって、アナログデータを制御装置に出力するように構成されているものにおいて、この制御対象にアナログデータを周期可変のパルス信号に変換する変換装置が設けたことを特徴とするものである。

また、制御対象の第２の形態は、第１から第７の何れかの形態の制御装置に制御される制御対象であって、アナログデータを制御装置に出力するように構成されているものにおいて、この制御対象にアナログデータをデューティ比可変のパルス信号に変換する変換装置を設けたことを特徴とするものである。

更に、制御対象の第３の形態は、第１から第７の何れかの形態の制御装置に制御される制御対象であって、インタフェースの代わりに、制御装置から送られてくる制御データを解釈する回路を実装したことを特徴とするものである。この本体は、例えば、センサ本体、アクチュエータ本体、及びソレノイド本体の何れかである。

本発明の制御装置によれば、制御装置とこの制御装置から離れた位置にある制御対象、或いはシミュレーシタとの間のデータ通信を、制御装置に備えられたコンピュータの既存のソフトウエアと最小限のワイヤ、或いは無線を用いて行うことができるので、制御装置のコストを低減することができるという効果がある。

本発明の具体的な実施例を説明する前に、従来の制御装置における問題点について図１（ａ），（ｂ）を用いて具体的に説明する。
図１（ａ）は従来の制御装置９の構成、及びこの制御装置９に制御される複数組の制御対象５の構成を示すものである。この制御対象５は、センサ、アクチュエータや、ソレノイド等である。制御装置９にはＣＰＵ１とインタフェース２があり、ＣＰＵ１の中には既存のソフトウエア１１とＩ／Ｏレジスタ１２がある。Ｉ／Ｏレジスタ１２とインタフェース２とは複数の回路３で接続されている。また、各制御対象５はインタフェース６を介して制御装置９に制御されるようになっており、このインタフェース６と制御装置９のインタフェース２との間は、１００本程度のワイヤからなるハーネス４によって接続されている。

この例では、各制御対象５のインタフェース６に対して、制御装置９のインタフェース２から１００本程度のワイヤからなるハーネス４が接続されているので、ハーネス４によるスペースの占有率が大きいという問題点がある。そこで、図１（ｂ）に示すように、ハーネス４の代わりに通信線１本で制御装置９のインタフェース２と各制御対象５のインタフェース６とを接続することが行われている。通信線１本の代わりに無線が用いられることもある。このように、制御装置９から離れた場所にあるインタフェース６を通信で制御する場合は、既存ソフトウエア１１のＩ／Ｏレジスタ１２へのアクセスを通信レジスタへのアクセスに変更する必要があった。このため、ＣＰＵ１の既存ソフトウエア１１に追加ソフトウエア１３を設けると共に、Ｉ／Ｏレジスタ１２に通信Ｉ／Ｏレジスタ１４を設けていたので、コストがアップしていた。

また、このような制御対象５のインタフェース６を制御装置９によって通信で制御するものを車載にする場合、インタフェース６側に高機能な処理回路が必要となるため、高温多湿環境やノイズ環境への設置が難しく、コストアップの要因となっていた。本発明の制御装置は、このような従来の制御装置９の問題点を解消するものであり、以下に本発明の制御装置の実施の形態を説明する。なお、従来の制御装置９と同じ構成部材については同じ符号を付して説明する。

図２は、本発明の制御装置１０を適用する環境を、自動車のパワートレインを制御する場合を例にとって説明するものであり、本発明の制御装置１０は、統合制御装置１０Ｍ、統合制御装置１０Ｍに監視されるエンジン制御装置１０Ｅ、変速制御装置１０Ｓ、及びブレーキ制御装置１０Ｂを含むような制御装置１０である。エンジン制御装置１０Ｅには、例えば、エンジン４０に設けられた水温センサ４１、エンジン回転数センサ４２、スロットル開度センサ４３等のセンサからの検出信号が入力され、エンジン制御装置１０Ｅからは点火時期信号やスロットル弁開度の制御信号等のソレノイドやアクチュエータへの制御信号が出力される。また、変速制御装置１０Ｓには、例えば、入力軸回転数センサ４４や油温センサ４５からの検出信号が入力され、変速制御装置１０Ｓからはリニアソレノイド４６やシフトソレノイド等への制御信号が出力される。更に、ブレーキ制御装置１０Ｂには、例えば、車輪速センサ４７からの検出信号が入力され、ブレーキ制御装置１０Ｂからはソレノイドをブレーキアクチュエータ５０を介してホイールシリンダ４８への制御信号等が出力される。４９はブレーキマスタシリンダである。

図３は本発明の制御装置１０の一実施例の構成を示すものである。制御装置１０には、演算装置であるＣＰＵ１と周辺装置であるＦＰＧＡ（Field Programmable Gate Array)７とがある。ＣＰＵ１には、既存のソフトウエアが予め組み込まれた記憶部１５とＩ／Ｏレジスタ１６とが備えられている。既存のソフトウエアには、図２に示した統合制御装置１０Ｍ、エンジン制御装置１０Ｅ、変速制御装置１０Ｓ、及びブレーキ制御装置１０Ｂのそれぞれの制御ソフトウエアが含まれる。ＣＰＵ１とＦＰＧＡ７とは複数の回路３で接続されている。この発明のＦＰＧＡ７には、記憶部１５に記憶されているソフトウエアによってＩ／Ｏレジスタ１６がアクセスされ、ＣＰＵ１から回路３を通じて制御データが入力されると、この入力された制御データを時分割して１本のケーブル８に送出するデータの変換インタフェース（図には変換インタフェースと記載）１７が内蔵されている。この変換インタフェース１７は一般にロジック回路で構成されるので、記憶部１５に新たにソフトウエアを追加する必要はない。

この変換インタフェース１７には、Ｉ／Ｏレジスタ解釈ブロック１７Ａとパラレル／シリアル変換ブロック１７Ｂとがある。Ｉ／Ｏレジスタ解釈ブロック１７Ａは、ソフトウエアによってＩ／Ｏレジスタ１６がアクセスされると、Ｉ／Ｏレジスタ１６のアクセスの種類に対する動作は予め決まっているので、その動作に応じた必要な信号をパラレル／シリアル変換ブロック１７Ｂに出力する。パラレル／シリアル変換ブロック１７Ｂは、入力された信号をパラレル／シリアル変換して出力する。また、変換インタフェース１７は、インタフェース６を備えた制御対象５（センサ、アクチュエータ、ソレノイド）側から１本のケーブル８を介してデータが入力されると、これを通常時間のデータに復元する機能を備えている。

よって、この実施例の制御装置１０は、記憶部１５に新たなソフトウエアを追加することなく、１本のケーブル８によって、複数のインタフェース６を介して、これに接続する制御対象５に制御信号を送ることができる。このため、従来の制御装置のように多数のワイヤからなるハーネスが必要でなくなり、装置のスペース効率が良くなる。また、この実施例では、変換インタフェース１７と各制御対象５のインタフェース６とを、１本のケーブル８で接続しているが、この１本のケーブル８に並列に少なくとも１本のフェイルセーフ用のケーブル８Ｆを接続し、このフェイルセーフ用のケーブル８Ｆには１本のケーブル８と同じ信号を流すように構成することができる。

図４は、図３に示した本発明の制御装置１０のハードウエアの構成の一例を示すものである。制御装置１０はマイクロコンピュータを用いて構成され、入力されたアナログデータをデジタルデータに変換するＡ／Ｄ変換器１０１、入出力インタフェース（Ｉ／Ｏ）１０２、演算装置であるＣＰＵ１０３（図３のＣＰＵ１）、既存のソフトウエアを記憶するＲＯＭ１０４（図３の記憶部１５）、演算したデータを一時的に記憶するＲＡＭ１０５、及び電源のオフ後もデータの保持を行うバックアップＲＡＭ（図にはＢ−ＲＡＭと記載）１１１等があり、これらはバス１１２で相互に接続されている。符号１１３はクロック回路である。

アナログ信号は、水温センサからの温度検出信号や吸気温センサからの吸気温度の検出信号等である。デジタル信号は、スタータスイッチ信号、シフト位置スイッチ信号、エアコン信号等であり、これらはＩ／Ｏ１０２の中の入力ポート、或いはラッチポートに入力されて処理される。また、パルス信号は、エンジン回転数信号や車速信号等であり、これらはＩ／Ｏ１０２の中のパルス信号を扱うキャプチャで処理される。

一方、Ｉ／Ｏ１０２から出力される制御信号には、シフト制御ソレノイドや可変バルブ開閉タイミングソレノイド等へのアナログ出力、点火信号や噴射信号等への第１のパルス出力、アイドル制御回路への第２のパルス出力、及びチェックエンジンランプ、メインリレー、エアコンカット信号等のデジタル出力等がある。アナログ出力はＩ／Ｏ１０２内のシリアルポートから出力され、第１のパルス出力はＩ／Ｏ１０２のコンペアポートから出力され、第２のパルス出力はＩ／Ｏ１０２のＰＷＭポートから出力され、デジタル出力はＩ／Ｏ１０２の出力ポートから出力される。

図５は本発明の制御装置１０とこの制御装置１０によって制御される制御対象の具体的な実施例の構成を示すものである。この実施例の制御装置１０は、図２で説明した統合制御装置１０Ｍ、エンジン制御装置１０Ｍ、変速制御装置１０Ｓ、及びブレーキ制御装置１０Ｂを全て含むものである。制御装置１０の構成は図３で説明した制御装置１０と同じであり、記憶部１５とＩ／Ｏレジスタ１６とが備えられたＣＰＵ１と変換インタフェース１７が内蔵されたＦＰＧＡ７とがある。変換インタフェース１７の内部の構成は図３で説明したので、ここではその説明及び図示を省略する。ＣＰＵ１とＦＰＧＡ７とは複数の回路３で接続されている。この実施例では、１本のケーブル８に光ファイバ８Ｌが使用されている。従って、ＦＰＧＡ７の変換インタフェース１７と光ファイバ８Ｌとの間には、電気を光に変換する、或いは光を電気に変換する光電変換装置１８が設けられている。また、この実施例の制御装置１０は、図３で説明した制御装置１０と同様に、複数の制御対象を制御できる多機能の制御装置である。

一方、制御装置１０に光ファイバ８Ｌで接続されるこの実施例のインタフェース６Ｍは多機能のインタフェースであり、このインタフェース６Ｍの中に、エンジン制御部１０ｅ、変速制御部１０ｓ、及びブレーキ制御部１０ｂが設けられている。エンジン制御部１０ｅ、変速制御部１０ｓ、及びブレーキ制御部１０ｂにはソフトウエアは組み込まれておらず、これらはＦＰＧＡ２０に内蔵された変換インタフェース２１に接続している。そして、ＦＰＧＡ２０は光電変換装置１９を介して光ファイバ８Ｌに接続している。エンジン制御部１０ｅには制御対象として噴射回路３１、スロットル弁駆動回路３２や点火回路３３等が接続されている。また、変速制御部１０ｓには制御対象としてシフトソレノイド回路３４、リニアソレノイド回路３５、ロックアップ回路３６等が接続されている。更に、ブレーキ制御部１０ｂには制御対象として車輪速センサ３７、ホイールシリンダ３８、圧力センサ３９等が接続されている。

図６は、図５で説明した本発明の制御装置１０の変形例の制御装置１０の構成を示すものである。この変形例における制御装置１０が図５で説明した制御装置１０と異なる点は、制御装置１０とインタフェース６ｍとの接続を、光ファイバの代わりに無線で行った点のみである。よって、図５の構成部材と同じ構成部材については同じ符号を付してその説明を省略する。

図６に示す実施例では、制御装置１０に設けられたＦＰＧＡ７の変換インタフェース１７と、インタフェース６ｍに設けられたＦＰＧＡ２０の変換インタフェース２１とが、無線で接続されている。このため、制御装置１０に設けられたＦＰＧＡ７にはアンテナ２３を備えた無線通信装置２２が接続されており、同様に、インタフェース６ｍに設けられたＦＰＧＡ２０にはアンテナ２４を備えた無線通信装置２５が接続されている。この実施例でも、無線通信装置２２，２５におけるデータ変換は、ＦＰＧＡ７，２０の変換インタフェース１７，２１がそれぞれ行うので、ＣＰＵ１の記憶部１５のソフトウエアを変更したり、追加したりする必要はない。

図７は、図５で説明した本発明の制御装置１０とシミュレータ６０との接続を示す実施例のブロック図である。制御装置１０の構成は、図５で説明したので、ここでは同じ構成部材には同じ符号を付してその説明を省略する。図５で説明した本発明の制御装置１０にシミュレータ６０を接続する場合は、制御装置１０にインタフェース６Ｍを接続するのと同様に、１本の光ファイバ８Ｌを用いれば良い。シミュレータ６０には、光電変換装置６１や、変換インタフェース６７を内蔵したＦＰＧＡ６２があり、光ファイバ８Ｌを通じてシミュレータ６０に入力されたデータは、ＦＰＧＡ６２の変換インタフェース６７によってデータ変換されてシミュレーション演算部６３に入力される。そして、シミュレーション演算部６３で演算されたシミュレーション結果は、ＦＰＧＡ６２、光電変換装置６１によってシリアルデータに変換され、光ファイバ８Ｌを通じて制御装置１０側に戻される。

よって、本発明の制御装置１０を使用すれば、シミュレーション演算を行う場合に、１本の光ファイバ８Ｌでシミュレータ６０とデータ交換することができる。なお、このシミュレータ６０には他のＦＰＧＡ６４や、ＦＰＧＡ６２に接続するハードウエアインタフェース６５がある。ハードウエアインタフェース６５は内部回路６８でコネクタ６６に接続されており、図１（ａ）で説明した従来の制御装置９を用いる場合は、制御装置９に接続するハーネス４をこのコネクタ６６に接続する必要があり、スペース効率が悪かったのである。

図８は、本発明の制御装置、例えば、図３で説明した制御装置１０と同じ第１の制御装置１０Ａで、第１インタフェース６Ａを備えた制御対象５Ａを制御し、同様の第２の制御装置１０Ｂで第２インタフェース６Ｂを備えた制御対象５Ｂを制御する場合の実施例を示すものである。第１の制御装置１０Ａと第２の制御装置１０Ｂには、それぞれＣＰＵ１Ａ，１Ｂ、ＦＰＧＡ７Ａ，７Ｂが備えられているものとする。ＣＰＵ１Ａ，１Ｂに記憶部１５Ａ、１５Ｂと、Ｉ／Ｏレジスタ１６Ａ，１６Ｂが設けられていることも同様である。そして、この実施例では、ＦＰＧＡ７ＡとＦＰＧＡ７Ｂとがケーブル７Ｌで接続されている。このケーブル７Ｌは、図３で説明したＦＰＧＡ７とインタフェース６とを接続するケーブル８と同じ機能を備えている。この構成により、第１の制御装置１０Ａと第２の制御装置１０Ｂとはケーブル７Ｌを通じてデータの遣り取りを行うことができるので、メモリ領域を共有することができるという利点がある。

図９は、本発明の制御装置１０とこの制御装置１０によって制御される制御対象の別の具体的な実施例の構成を示すものである。これまでに説明した実施例では、例えば、図２で説明した制御装置１０は多機能であり、この制御装置１０にある統合制御装置１０Ｍ、エンジン制御装置１０Ｅ、変速制御装置１０Ｓ、及びブレーキ制御装置１０Ｂを制御できた。一方、図９に示す実施例の制御装置１０は単機能であり、図２のエンジン制御装置１０Ｅのみの制御機能を備えている。制御装置１０の構成は図５で説明した制御装置１０の構成と同じであるので、同じ構成部材には同じ符号を付してその説明を省略する。

この実施例のインタフェース６ｓ側の構成も、インタフェース６ｓ内に変速制御部とブレーキ制御部はなく、エンジン制御部１０ｅのみしか設けられていない点が図５で説明したインタフェース６Ｍと異なるだけで、他の構成は同じであるので、図５で説明したインタフェース６Ｍと同じ構成部材には同じ符号を付してその説明を省略する。

図１０は、図５で説明した本発明の制御装置１０とこの制御装置１０によって制御される制御対象の変形例の構成を示すものである。図５で説明した実施例では、インタフェース６Ｍの中にエンジン制御部１０ｅ、変速制御部１０ｓ、及びブレーキ制御部１０ｂが含まれていたが、この実施例では、これらの制御装置がインタフェース６Ｎの外部に設けられている点が異なる。その他の構成は図５で説明した構成と同じであるので、同じ構成部材には同じ符号を付してその説明を省略する。

図１１（ａ）はアナログ信号を発生するセンサを接続する場合のＦＧＰＡ２７の構成を示すものである。例えば、検出した温度をアナログ信号として出力する温度センサ２６をＦＰＧＡ２７に接続する場合は、ＦＰＧＡ２７側にアナログ信号をパルス信号に変換するアナログ信号／パルス信号変換回路２８を内蔵させておく。このアナログ信号／パルス信号変換回路２８は、例えば、図１１（ｂ）に示すように、温度センサ２６から入力される温度をパルス信号の周期として出力するようになっている。即ち、図１１（ｂ），（ｃ）に示すように、検出温度がｔ１℃の時にはアナログ信号／パルス信号変換回路からは周期Ｔ１の信号が出力され、検出温度がｔ１℃よりも温度の高いｔ２℃の時には、アナログ信号／パルス信号変換回路２８からは周期Ｔ１より周期の長い周期Ｔ２の信号が出力される。このようにして、温度センサ２６が検出した温度のアナログ信号がＦＰＧＡ２７内で温度を表すパルス信号に変換される。

一方、このアナログ信号／パルス信号変換回路は、例えば、図１２（ａ）に示すように、温度センサから入力される温度を周期が同じパルス信号のデューティ比として出力することもできる。即ち、図１２（ｂ）に示すように、検出温度がｄ１℃の時にはアナログ信号／パルス信号変換回路２８からはデューティ比Ｄ１（％）の信号が出力され、検出温度がｄ１℃よりも温度の高いｄ２℃の時には、アナログ信号／パルス信号変換回路２８からはデューティ比Ｄ１（％）より大きいデューティ比を持つ、デューティ比Ｄ２（％）の信号が出力される。このようにして、温度センサ２６が検出した温度のアナログ信号がＦＰＧＡ２７内で温度を表すパルス信号に変換される。

以上の実施例では、温度センサ２６から出力されたアナログ信号が、ＦＰＧＡ２７内で温度に応じた周期を持つパルス信号、或いは同じ周期でデューティ比が異なるパルス信号に変換されていた。しかしながら、温度センサ２６が検出した信号をその場でデジタル信号に変換する構成も考えられる。図１３（ａ）は温度センサ２６のセンサ本体にＡ／Ｄ変換器２９を組み込んだ構成を示すものである。この結果、温度センサ２６からはデジタル信号が出力される。

図１３（ｂ）はアクチュエータ５１の本体にＤ／Ａ変換器５２を組み込んだ構成を示すものである。アクチュエータ５１に供給されたデジタル信号は、アクチュエータ５１の本体内に設けられたＤ／Ａ変換器５２によってアナログ信号に変換され、このアナログ信号に基づいてアクチュエータ５１が動作する。図１３（ｃ）はソレノイド５３の本体にＤ／Ａ変換器５２を組み込んだ構成を示すものである。ソレノイド５３に供給されたデジタル信号は、ソレノイド５３の本体内に設けられたＤ／Ａ変換器５２によってアナログ信号に変換され、このアナログ信号に基づいてソレノイド５３が動作する。

このように本発明の制御装置は、制御対象側にデジタル信号を発生する回路（Ａ／Ｄ変換器）、及び制御対象側に入力されたデジタル信号を、アナログ信号に変換する回路（Ｄ／Ａ変換器）を備えることにより、アナログ信号にも対応することができる。

（ａ）は従来の制御装置の構成の一例を示すブロック図、（ｂ）は従来の制御装置の構成の別の例を示すブロック図である。 本発明を適用する環境の一例を示す説明図である。 本発明の制御装置の一実施例の構成を示すブロック図である。 本発明の制御装置のハードウエアの構成の一例を示すブロック図である。 本発明の制御装置と、この制御装置によって制御される制御対象の具体的な実施例の構成を示すブロック図である。 本発明の制御装置と、この制御装置によって制御される制御対象の別の具体的な実施例の構成を示すブロック図である。 本発明の制御装置の、シミュレータとの接続を示す実施例のブロック図である。 本発明の制御装置の、他の制御装置との接続を示す実施例のブロック図である。 本発明の制御装置と、この制御装置によって制御される制御対象の別の具体的な実施例の構成を示すブロック図である。 図５に示した本発明の制御装置と、この制御装置によって制御される制御対象の変形例の構成を示すブロック図である。 （ａ）はアナログ信号を発生するセンサを接続する場合のＦＧＰＡの構成を示す図、（ｂ）は温度とこれに対するパルスの周期との関係を示す線図、（ｃ）は温度が変化した場合のパルス信号の変化を説明する波形図である。 （ａ）は温度とこれに対するパルスのデューティ比との関係を示す線図、（ｂ）は温度が変化した場合のパルス信号の変化を説明する波形図である。 （ａ）はセンサ本体にＡ／Ｄ変換器を組み込んだ構成を示す図、（ｂ）ははアクチュエータ本体にＤ／Ａ変換器を組み込んだ構成を示す図、（ｃ）はソレノイド本体にＤ／Ａ変換器を組み込んだ構成を示す図である。

符号の説明

１ ＣＰＵ
５ 制御対象
６ インタフェース
８ ケーブル
１０ 本発明の制御装置
１５ 記憶部
１６ Ｉ／Ｏレジスタ
１７ 変換インタフェース
１８，１９ 電気／光変換装置
２０ ＦＰＧＡ
２１ 変換インタフェース
２２，２４ 無線通信装置

Claims (11)

1. 演算装置と周辺装置とを含み、インタフェースを備えた制御対象を、１本の通信ケーブルを介して制御する制御装置であって、
   前記演算装置には、ソフトウエアが予め組み込まれた記憶部とレジスタとが備えられ、
   前記周辺装置には、前記ソフトウエアによって前記レジスタがアクセスされて制御データが入力されると、このアクセスを解釈して、入力された制御データを時分割して前記１本のケーブルに送出し、前記制御対象側から前記１本のケーブルを介してデータが入力されると、これを通常時間のデータに復元する変換インタフェースが内蔵されていることを特徴とする制御装置。
2. 請求項１に記載の制御装置であって、前記１本のケーブルが光ファイバであり、前記周辺装置と前記１本のケーブルとの間には電気信号と光信号との変換装置が組み込まれていることを特徴とする制御装置。
3. 請求項１又は２に記載の制御装置であって、前記１本のケーブルに並列に少なくとも１本のフェイルセーフ用のケーブルが接続され、このフェイルセーフ用のケーブルには前記１本のケーブルと同じ信号が流されることを特徴とする制御装置。
4. 請求項１から３の何れか１項に記載の制御装置であって、前記制御装置と同じ構成を備えた制御装置に対して、前記変換インタフェースが、相手の制御装置の変換インタフェースとデータの送受信を行えるように構成されていることを特徴とする制御装置。
5. 請求項１から３の何れか１項に記載の制御装置であって、前記制御装置が、前記変換インタフェースと同じ機能を有するインタフェースを備えたシミュレータに対して、前記変換インタフェースを通じてデータの送受信を行えるように構成されていることを特徴とする制御装置。
6. 演算装置と周辺装置と無線装置とを含み、インタフェースを備えた制御対象を、ワイヤレスで制御する制御装置であって、
   前記演算装置には、ソフトウエアが予め組み込まれた記憶部とレジスタとが備えられ、
   前記周辺装置には、前記ソフトウエアによって前記レジスタがアクセスされて制御データが入力されると、このアクセスを解釈して、入力された制御データを時分割して１つのシリアルデータに変換して前記無線装置に送出し、前記制御対象側から前記無線装置を介してデータが入力されると、これを通常時間のデータに復元する変換インタフェースが内蔵されていることを特徴とする制御装置。
7. 請求項１から６の何れか１項に記載の制御装置であって、前記変換インタフェースが、前記ソフトウエアの前記レジスタへのアクセスを解釈するＩ／Ｏレジスタ解釈部と、このＩ／Ｏレジスタ解釈部のパラレルデータをシリアルデータに変換するパラレル／シリアル変換部とから構成されることを特徴とする制御装置。
8. 請求項１から７の何れか１項に記載の制御装置に制御される制御対象であって、アナログデータを前記制御装置に出力するように構成されているものにおいて、この制御対象に前記アナログデータを周期可変のパルス信号に変換する変換装置が設けられていることを特徴とする制御対象。
9. 請求項１から７の何れか１項に記載の制御装置に制御される制御対象であって、アナログデータを前記制御装置に出力するように構成されているものにおいて、この制御対象に前記アナログデータをデューティ比可変のパルス信号に変換する変換装置が設けられていることを特徴とする制御対象。
10. 請求項１から７の何れか１項に記載の制御装置に制御される制御対象であって、前記制御対象の本体に、前記インタフェースの代わりに、前記制御装置から送られてくる制御データを解釈する回路が実装されていることを特徴とする制御対象。
11. 請求項１０に記載の制御対象であって、前記本体が、センサ本体、アクチュエータ本体、及びソレノイド本体の何れかであることを特徴とする制御対象。

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