JP2006135993A - 線形補正器及び非線形歪補償方法 - Google Patents

Abstract

【課題】ＡＤＣなどの信号処理システムの入力及び出力を比較することなく、このシステムの出力のみを用いて出力の歪を直接的に低減又は除去する。
【解決手段】 信号処理システムからの信号を１次信号経路（フィルタ１０２）、２次フィルタ乗算回路（フィルタ１０４、１０６、乗算器１２０）、３次フィルタ乗算回路（フィルタ１０８−１１２、乗算器１２２）に供給する。フィルタ乗算回路は、１次信号経路に対して遅延を有する。１次信号経路及びフィルタ乗算回路の出力を加算器１２４に直接供給する。この加算器から歪の低減した出力を発生する。
【選択図】図２

Description

本発明は、一般に線形エラー補正に関し、特に、フィルタ積（複数のフィルタ出力を一緒に乗算した結果）を用いて、アナログ・デジタル変換器（ＡＤＣ）の如き信号処理システムが発生した歪を低減又は除去する線形補正器に関する。なお、本願では、用語「補償」及び「補正」を同様な意味に用いる。

ＡＤＣが生じた歪を低減することにより、スプリアス・フリー・ダイナミック・レンジ（ＳＦＤＲ:spurious-free dynamic range：スプリアスのないダイナミック・レンジ）を広げるので、このことは、ＡＤＣを用いてデータを取り込むスペクトラム・アナライザの如きシステムや、その他の電子測定機器にとって有用である。

最近の高速ＡＤＣ設計では、深いクロック・パイプラインを用いて、一連の正確なステップにより、アナログ入力をサンプル・デジタル値に高精度に変換する。ＡＤＣの設計者は、アナログ処理回路内の非線形性の明らかな原因を取り除くのに多大な努力を払っている。しかし、エラーの総ての原因を取り除くことは一般的には困難である。例えば、ＳＰＩＣＥモデリングなどの計算されたモデリングによりＡＤＣが規格に合っていることがわかるまで、設計者は、回路のほとんどの問題をなくそうとする。非線形デバイスのダイナミック・レンジを減らす技術や、その周囲でのフィードバックを用いることにより、線形性を改善できる。しかし、いくつかの回路トポロジ（接続形態）には、完全には除去できない固有の歪メカニズムがある。

パイプライン処理にも、内部デジタル及びアナログ回路動作により、内部アナログ信号の処理を変更することがある。多くのかかる場合において、入力信号自体の線形機能、又はそれからの誘導による入力信号の自己変調によって、残留非線形歪が生じる。この結果、除去するのが困難ないくらかの低レベル歪が生じる。内部電源歪により、変調（モジュレーション）が生じる。この場合、電源供給線に電圧変調を起こす回路経路の数はかなり多い。これらの影響のシミュレーションは、デバイスのモデリングを面倒にすると共に、コンピュータによるシミュレーションが遅くなる。まず、電源変調への影響が略線形に追加されるので、これらを線形有限インパルス応答（ＦＩＲ）フィルタとしてモデル化できる。

アナログ信号処理における１個以上の点において変調が生じるが、これは、乗算に対応する。パイプライン化されたＡＤＣにおいて、一般的には、変換段の間の高利得アナログ増幅器にて変調が生じる。この状況において、高調波及び相互変調歪は、一般的には、２次及び３次歪の項により特徴付けるが、非常に小さな高次の歪も生じる。

従来の解決方法は、ボルテラ（Volterra）フィルタに基づいていた。ＡＤＣのインパルス応答は、多くのクロック周期、例えば、６４クロック周期にわたる。ボルテラ・フィルタを用いる補正システムは、同様な期間を必要とする。３次歪ボルテラ・システムにおいては、フィルタは（Ｎ³／６）個のオーダのタップを有する。これは、応答期間が６４クロック周期の補正システムにとって、約５万オーダのタップとなる。かかる非常に多くのタップを有するフィルタ・システムを実際にシステムに導入するには、非常の複雑であり、高価である。

提案されている他の解決方法は、ラウド・スピーカの歪補正用であり、ボルテラ・フィルタをある観点から近似するフィルタ構造を用いる。図１は、この解決方法を示すブロック図であり、１次補正と３次補正を行う。１次補正は、フィルタ１２（ｈ₁）により行われる。３次補正を行うには、フィルタ１４の出力とフィルタ１６の出力とを乗算器１８により掛け算し、この乗算器１８の出力をフィルタ２０によりろ波し（フィルタ処理し）、フィルタ２２の出力を乗算器２４によりフィルタ２４の出力と掛け算し、最後に乗算器２４の出力をフィルタ２６によりろ波する。加算器２８が１次補償の出力と３次補償の出力と加算することにより、線形キュービック（立体）補償を行える。図１に示すシステムの３次補償は、次式により実現する。

この式は、一般的な３次非線形フィルタ構造として記載されている。ここでは、乗算器１８の後にフィルタ２０を用い、乗算器２４の後にフィルタ２６を用いている。線形キュービック補償が得られると、補償すべきシステムの未知の出力からこの線形キュービック補償を減算器２９により減算する。（減算器２９のブロック内には「＋」の符号があるが、一方の入力端子に「−」の符号があることに留意されたい。）この減算では、補正器が、システムの入力であるオリジナル信号にアクセスする必要があるが、オリジナル信号がデジタルでないと利用できない。これは、ボルテラ・フィルタの有用なサブケースであるが、良好な線形周波数応答のシステムにとっては適切でないという欠点がある。乗算器の後段のフィルタは、オリジナル成分と、前段の乗算器の非線形の影響により生じた偽（エリアシング）成分とを区別できない。乗算器の後の追加的なろ波動作により、周波数に依存した信号経路の振幅及び位相応答をいくらか補正できるが、ナイキスト帯域のほとんどを用いるアプリケーションに適用した場合、エリアシングによって、フィルタは、オリジナル成分及び偽成分の間の位相及び振幅応答の違いを補正できない。

線形補償システムにおける残りの問題は、校正に関する。これらシステムは、出力に対して非線形であるフィルタ係数の問題を解決する必要がある。さらに多くの係数を解く必要があると、システムに適用できる校正技法に一層多くの補償が必要となる。

特開２０００−２５３４８６号公報 特開２００５−２９５５５６号公報

そこで、これら従来の解決方法を改善した線形補正器及び非線形歪補償方法が望まれている。

本発明の線形補正器（１００）は、１次信号を供給する１次信号経路（１０２）と；この１次信号経路に対して遅延を有する補償信号を発生するｎ次フィルタ乗算回路（１０４／１０６／１２０、１０８／１１０／１１２／１２２）（ｎは１よりも大きい整数）と；１次信号経路に接続されると共に、ｎ次フィルタ乗算回路に直接接続された加算器（１２４）とを具え；ｎ次フィルタ乗算回路の遅延により、補償信号が１次信号内の歪を低減することを特徴とする。なお、括弧内の参照符号は、単に実施例との関係を示すものであり、本発明を限定するものではない。
また、本発明の線形補償回路（１００）は、加算器（１２４）に接続された１次信号経路（１０２）と；加算器に直接接続された出力を有する第１乗算器（１２０）に並列接続された２個のフィルタ（１０４、１０６）を含む２次フィルタ乗算回路（１０４、１０６、１２０）と；加算器に直接接続された出力を有する第２乗算器（１２２）に並列接続された３個のフィルタ（１０８、１１０、１１２）を含む３次フィルタ乗算回路（１０８、１１０、１１２、１２２）とを具えている。
さらに、本発明は、非線形歪を補償する方法であって；歪のある信号を受け；この信号を所定遅延の信号経路（１０２）に通過させて、遅延信号（１０２の出力）を発生し；この遅延信号に対して遅延した信号のフィルタ積（１２０、１２２、１４８、１６６の出力）を求め；これらフィルタ積及び遅延信号の単純加算を計算（１２４）して、フィルタ積により生じた歪成分が遅延信号内に含まれる歪を低減することを特徴とする。

よって、本発明は、フィルタ積（複数のフィルタ出力を一緒に乗算した結果）を用いるＡＤＣ線形補正器である。本発明によるＡＤＣ線形補正器の実施例は、汎用ボルテラ・フィルタ・システムよりも一層少ない数のフィルタ・タップを用いて実現できる。

よって、ＡＤＣ内の等化的な歪発生フィルタの係数を求めることにより歪メカニズムをモデル化できるならば、ＡＤＣの出力をデジタル処理ネットワークに通過させ、このネットワークが略同じ方法で信号に歪を与え、このネットワークによる歪をＡＤＣの出力から減算することにより、ＡＤＣの歪を低減又は除去できる。ＡＤＣの総ての歪を完全に除去することは不可能であるが、この方法により、ＡＤＣのスプリアス・フリー・ダイナミック・レンジ（ＳＦＤＲ）を改善できる。例えば、ＡＤＣの特性に依存するが、ＳＦＤＲが８０ｄＢのＡＤＣを１５ｄＢも改善できる。この改善により従来のトポロジからいくつかのフィルタをなくせるので、比較的平坦な線形周波数応答のシステムに用いる設計を簡略化できる。この簡略化は、補正システムにおけるフィルタの長さとトレード・オフであるので、同じ量の処理では、性能を改善できる。この改善は、ＡＤＣを用いるスペクトラム・アナライザ、オシロスコープなどの測定機器に関連した高精度測定アプリケーションに大きな効果がある。

本発明の線形補正器は、高次の歪を有する１次信号を通過させる１次信号経路と、この１次信号経路に関連した時間だけ遅延した補償信号を発生するｎ次フィルタ乗算回路（ｎは１より大きい整数）と、１次信号経路に接続されると共にｎ次フィルタ乗算回路に直接接続された加算器を具え、補償信号が１次信号における対応歪項を小さくする。なお、フィルタ乗算回路とは、フィルタ積を求めるために、複数のフィルタと、これらフィルタの出力を一緒に掛け算してこれら出力の積を求める乗算器とから構成される。

本発明は、補償方法も提供する。この補償方法によれば、フィルタ積を発生し、このフィルタ積を相対的な遅延をもって１次信号経路の信号に単に加算して、ＡＤＣのオリジナル出力内の歪成分を低減するか、除去する。

上述の如く、従来提案されていた解決方法は、ボルテラ・フィルタに基づいていた。しかし、ボルテラ・フィルタは、非常に大きく、ＡＤＣと関連させて実現することが困難なので、一層扱いやすく、残留した主要な歪を低減できるフィルタ設計に有用な解決方法が望まれていた。出発点としてボルテラ・フィルタを考察する。一般化した非線形フィルタ・システムは、次式（式１）のように数学的に表現できる。なお、Ｎは、フィルタのインパルス応答長であり、ｋは、フィルタの次数である。

例えば、ｎ＝３ならば、ｋ＝１における線形ＦＩＲフィルタ項、ｋ＝２における２次歪フィルタ項、ｋ＝３における３次フィルタ項、ＤＣ（直流）値（ｈ₀）の和が得られる。よって、ｎ＝３において、ボルテラ・フィルタは、次式（式２）のように表現できる。

ボルテラ・フィルタ係数は、出力ｙが線形なので、１組のｈは、理論的に一連のデータとなる。積の項のいくつかは、入力サンプルの同じ組の順列となるので、各次数ｋ用のｈの組におけるフィルタ・タップの数に対応する個別の数値は、正確には次式（式３）となる。

残念なことに、パイプライン化したＡＤＣ（パイプラインＡＤＣ）のインパルス応答は、非常に大きいので、Ｎが大きく、ｋ＝３におけるタップの数が非常に大きくなる。例えば、Ｎ＝６４でパイプラインＡＤＣシステムのインパルス応答が６４クロック周期ならば、必要なタップの数は約４４０００である。他の次数のフィルタでも、必要に応じて追加のタップが必要となる。

本発明のＡＤＣ線形補正器の実施例では、ボルテラ・フィルタ・システムのサブセットを使用できる。このボルテラ・フィルタ・システムのサブセットは、次式（式４）で特徴付けることができる。なお、システム次数ｎは、１＜＝ｋ＜＝ｎにおける１組のプロダクト次数ｋである。

タップの数及び値は未知であるが、歪モデルがこの形式であると仮定する。補正モデルは、次数を除いて同じ形式であり、フィルタ長は、特定のＡＤＣアーキテクチャによる実験に基づき、事前に選択されている。次に、校正は、フィルタ・タップを見つけることも含む。フィルタ・タップは、一般的に、各フィルタ毎に異なる点に留意されたい。システム次数がｎ＝３で、ｈ₀（ＤＣ）項を無視すると、次式（式５）が得られる。フィルタを用いて実現した各線形畳み込みによるＮタップ・フィルタの積が、この構成の実施例の特徴となる。

図２は、式５を実現する本発明による線形補正器１００の実施例を示す。ＡＤＣの如き信号処理システムの出力は、線形補正器１００の入力として供給される。式５に示すように線形畳み込みの各々は、フィルタ１０２〜１１２を用いて実現する。これらフィルタは、ＦＩＲフィルタにより実現できる。１次項は、フィルタ１０２（１次信号経路）に対応する。別の実施例においては、フィルタ１０２を、他のフィルタの長さの約半分に等しい固定遅延に置換することにより、１次項を実現する。さらに他の実施例において、フィルタ１０２を固定遅延及びフィルタの組合せと置換して１次項を実現しているので、固定遅延とフィルタ長の半分との和が、他の次数のフィルタの長さの約半分である。フィルタ１０４及びフィルタ１０６の出力を乗算器１２０により乗算して２次フィルタ積を発生することにより、２次項を実現している。なお、フィルタ積とは、複数のフィルタ出力を一緒に乗算した結果である。また、フィルタ乗算回路とは、フィルタ積を求める回路であり、ここでは、フィルタ１０４及び１０６と、乗算器１２０とで構成される。３次項を実現するには、乗算器１２２を用いて、フィルタ１０８、フィルタ１１０及びフィルタ１１２の出力を乗算して、３次フィルタ積を発生している。これらフィルタ１０８、１１０、１１２及び乗算器１２２もフィルタ乗算回路を構成する。加算器１２４を用いて、フィルタ１０２の出力を乗算器１２０及び乗算器１２２の出力と加算して、これらフィルタ積の単純和を出力として発生する。ここで用いた項の単純和は、乗算器及び加算器１２４の間で追加的なろ波を行うことなく、乗算値を加算する動作となっている。乗算器を加算器に直接接続することにより、この単純和が得られる。ここで用いたように、直接接続する（又は直接接続される）項は、経路内にフィルタや他の処理要素がなく、経路上の信号データのサンプル値を変化させないレジスタや他の要素が経路内にあることを意味する。加算器の出力が補償信号であり、ＡＤＣなどの信号処理システムにより生じた非線形性を低減する。本発明の実施例は、従来の解決方法で用いていた乗算器の後段のフィルタを除去した点に留意されたい。これは、図１に示す従来技術と比較して、追加のタップを有するフィルタが必要になるかもしれないが、このフィルタは、周波数の関数でＡＤＣ内の変数に追従する動作を良好に行える。例えば、図１の従来技術が半クロック周期遅延の全パス出力フィルタ２０（いわゆるsin(x)/x又はsin(x)フィルタ）を用いると、この半クロック遅延を乗算の前にフィルタに組み込むことができる。乗算器の前段のみにフィルタを用いることにより、フィルタ積システム（フィルタ乗算回路）用に、オリジナル成分及びエリアシング成分の間で補正フィルタ応答を確実に区別できる。

いくつかの実施例において異なる長さのフィルタを用いることにより補償量を減らしてもよいが、長いフィルタを用いることにより、変数の数を増加して校正期間中の問題を解決して、校正アルゴリズムを緩やかにできる。ハードウェアを実現するために、長いフィルタには、フィルタ信号遅延と一致させるために追加的な遅延も必要である。しかし、補正器１００の実施例において、フィルタの長さの総てが等しいので、追加的な遅延が不要である。

図３は、２次歪の補正を除いて、１次及び３次歪を補償するように設計した線形補正器１００の実施例を示す。いくつかのアプリケーションにおいて、２次補正を必要とする程、２次歪が重要ではない。図３に示すように、乗算器１２２により、フィルタ１０８、フィルタ１１０及びフィルタ１１２の出力を掛け算して、３次フィルタ積を発生することにより、３次補償を行う。３次フィルタ積及び１次フィルタ積の単純和により、１次及び３次歪を低減したが除去した補償済信号が得られる。

図４は、本発明による１次、２次、３次及び４次の歪用の補償を含み、フィルタ乗算回路に基づく線形補正器のブロック図である。この図４に示すように、４次補償を含んだ補正器１００の実施例を実現できる。システム次数ｎ＝４として式４の一般形式を用い、ｈ₀（ＤＣ）項を無視すると、次式（式６）が得られる。

図４に示すように、乗算器１４８を用いて、フィルタ１４０、フィルタ１４２、フィルタ１４４、フィルタ１４６の出力を一緒に掛け算して、４次項のフィルタ積を求める。これらフィルタ１４０、１４２、１４４、１４６及び乗算器１４８もフィルタ乗算回路を構成する。さらに、乗算器１４８及び加算器１２４の間に如何なるフィルタも介在させることなく、加算器１２４は、このフィルタ積を他の次数の補償と直接加算する。上述の例から明らかなように、本明細書で開示したようにフィルタ積の単純和を用いて、任意の次数用に式５及び式６と同様な形式に式４を解くことは、当業者に可能であろう。

図５は、２個の３次歪を補償するように設計したフィルタ積のシステムを示す。２個の３次フィルタ積を用いることにより、各積の次数（product order）ｋは、単一の自己変調メカニズムを単に補償するので、２個の３次歪を補償できる。よって、乗算器１６６を用いて、フィルタ１６０、フィルタ１６２、フィルタ１６４の出力を掛け算することにより、第２の３次フィルタ積を得る。加算器１２４を用いて、この第２の３次フィルタ積を、乗算器１２２からの第１の３次フィルタ積に加算する。

一般的なボルテラ形式の提案されている分析の有効性と、対応するフィルタ積の構成との根拠は、この方法において、単一の自己変調メカニズムが各積の次数ｋに対して存在し、任意のランダムなボルテラ・フィルタ・システムを分析できそうにないという前提に基づいている。

線形補正器１００の種々の実施例は、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）又はＡＳＩＣ（特定用途向け集積回路）などの専用ハードウェアを用いるか、又は、汎用プロセッサで動作するソフトウェアを用いることにより実現できる。現在では、ＦＰＧＡ又はＡＳＩＣは、実時間で補正するのに有用であり、一方、汎用プロセッサ上で動作するソフトウェアは、取り込み後の補正に有用である。将来的には、実時間補正に対しても、汎用プロセッサ上で動作するソフトウェアが利用できるようになるであろう。

いくつかの実施例において、線形補正器１００を用いてＡＤＣからの信号出力を補償したが、別の実施例においては、線形補正器１００の構成は、同じパッケージ内に集積してもよいし、補償済みＡＤＣを形成するために、ＡＤＣと同じチップ上に集積してもよい。補償済みＡＤＣ１９０を図６に示す。このＡＤＣ１９０は、アナログ信号をデジタル信号に変換する種々の回路を含んだＡＤＣモジュール１９２を具えている。ＡＤＣモジュール１９２のデジタル出力を線形補正器１００に入力する。なお、この線形補正器１００は、図２〜図５を参照して上述のように実現できる。線形補正器の出力は、高調波及び相互変調歪が低減されている。この組合せ構成は、補正されたＡＤＣを提供する。

上述の線形補正器を適切に最適化するために、この線形補正器を校正して、フィルタの各々のフィルタ係数を適切に決める必要がある。汎用ボルテラ・フィルタと異なり、図２〜４に示す補正器のフィルタ積出力は、その係数に関連して線形ではないので、フィルタ係数の計算は、一般の場合の非線形最適化の課題となる。

本発明の要旨を逸脱することなく、本発明の上述の実施例において種々の変形変更を可能なことが当業者には理解できよう。本発明の要旨は、特許請求の範囲に記載されている。

ラウド・スピーカを補償する従来の線形補正器の構成を示すブロック図である。 本発明により１次、２次及び３次の歪を補償するフィルタ積ベースの線形補正器のブロック図である。 本発明により１次及び３次の歪を補償するフィルタ積ベースの線形補正器のブロック図である。 本発明により１次、２次、３次及び４次の歪を補償するフィルタ積ベースの線形補正器のブロック図である。 本発明により１次、２次及び３次の歪を補償するフィルタ積ベースの線形補正器のブロック図である。 本発明により補償されたＡＤＣのブロック図である。

符号の説明

１２、１４、１６、２０、２２、２６ フィルタ
１８、２４ 乗算器
２８ 加算器
２９ 減算器
１００ 線形補正器
１０２、１０４、１０６、１０８、１１０、１１２、１４０、１４２、１４４、１４６、１６０、１６２、１６４ フィルタ
１２０、１２２、１４８、１６６ 乗算器
１２４ 加算器
１９０ 補償済みＡＤＣ
１９２ ＡＤＣモジュール

Claims (3)

1. １次信号を供給する１次信号経路と、
   該１次信号経路に対して遅延を有する補償信号を発生するｎ次フィルタ乗算回路（ｎは１よりも大きい整数）と、
   上記１次信号経路に接続されると共に、上記ｎ次フィルタ乗算回路に直接接続された加算器とを具え、
   上記遅延により、上記補償信号が上記１次信号内の歪を低減することを特徴とする線形補正器。
2. 加算器に接続された１次信号経路と、
   上記加算器に直接接続された出力を有する第１乗算器に並列接続された２個のフィルタを含む２次フィルタ乗算回路と、
   上記加算器に直接接続された出力を有する第２乗算器に並列接続された３個のフィルタを含む３次フィルタ乗算回路と
   を具えた線形補正器。
3. 非線形歪を補償する方法であって、
   歪のある信号を受け、
   上記信号を所定遅延の信号経路に通過させて、遅延信号を発生し、
   上記遅延信号に対して遅延した上記信号のフィルタ積を求め、
   上記フィルタ積及び上記遅延信号の単純加算を計算して、上記フィルタ積により生じた歪成分が上記遅延信号内に含まれる歪を低減すること
   を特徴とする非線形歪補償方法。
   

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