JP2006134642A

JP2006134642A - 電界電子放出素子の製造方法

Info

Publication number: JP2006134642A
Application number: JP2004320510A
Authority: JP
Inventors: Shigeki Shibagaki; 茂樹柴垣; S Sateianarayaana B; ビー．エス．サティアナラヤーナ; Gishoku Ko; ▲ぎ▼植洪
Original assignee: Sonac KK
Current assignee: Sonac KK
Priority date: 2004-11-04
Filing date: 2004-11-04
Publication date: 2006-05-25

Abstract

【課題】炭素膜をエミッタとして用いたより微小な電界電子放出素子を提供する。
【解決手段】基板４上にカソード電極５、絶縁層６およびゲート電極７を形成し、炭素膜８を全面に形成し、レジスト膜２４を形成し、マスク２５を用いてレジスト膜２４を所定のパターンに露光、現像し、現像後のレジスト膜２４をマスクとして炭素膜８をエッチングし、レジスト膜２４を除去して電界電子放出素子を製造している。
【選択図】図２

Description

本発明は、ＦＥＤ（Field Emission Display）ようなＦＰＤ(Ｆlat Ｐanel Ｄisplay)や照明光源などの電子ビーム源として好適な電界電子放出素子の製造方法に関する。

ＦＥＤは、真空中で電界をかけることでカソードパネルから電子を放出させ、アノードパネルに塗布した蛍光体に衝突させて発光させるものであり、消費電力が小さく、高精細な表示が可能なＦＰＤとして注目されている(例えば、特許文献１参照)。
特開平９−３２０４９７号公報

このようなＦＥＤに用いられる電界電子放出素子では、電子を放出する電子放出部（エミッタ）を備えており、このエミッタには、半導体製造プロセスを用いたスピントタイプ、高温ＣＶＤを用いたカーボンナノチューブなどがあるが、スピントタイプのエミッタは、放電および劣化による素子の破壊などの寿命の問題があり、カーボンナノチューブのエミッタは、高温プロセスが必要であるといった課題がある。

そこで、炭素膜を用いたエミッタが望まれるが、かかる炭素膜のエミッタでは、数百μｍ単位の素子の形成は可能であるが、より微小単位、例えば、３００μｍ程度以下の電界電子放出素子のパターニングは困難である。

本発明は、このような実情に鑑みてなされたものであって、炭素膜をエミッタとして用いたより微小な電界電子放出素子を提供することを目的とする。

本発明は、電子放出部を有する電界電子放出素子の製造方法であって、基板上に電極を形成する工程と、電極を形成した基板上に、炭素膜を形成する工程と、炭素膜を形成した基板上に、レジスト膜を形成する工程と、マスクを用いて前記レジスト膜を所定のパターンに露光、現像する工程と、現像後のレジスト膜をマスクとして前記炭素膜をエッチングする工程と、前記レジスト膜を除去する工程とを含むものである。

ここで、炭素膜の材料としては、ダイヤモンドライクカーボン、アモルファスダイヤモンド、結晶性ダイヤモンド、グラファィト、フラーレン等を挙げることができる。

本発明によると、フォトリソグラフィー技術を用いて電子放出部となる炭素膜の微小なパターニングを行うことが可能となり、従来よりも微小な電界電子放出素子を得ることが可能となる。

本発明の一実施態様においては、基板上に形成される電極が、カソード電極およびゲート電極である。

また、本発明の好ましい実施態様においては、前記炭素膜を形成する工程では、陰極アーク蒸着法を用いて前記炭素膜を形成するものである。

この実施態様によると、陰極アーク蒸着法、いわゆる、カソーディックアーク蒸着法(真空アーク蒸着法)を用いて電子放出部を形成するので、比較的低温で電子放出部を形成することができる。

本発明によれば、フォトリソグラフィー技術を用いて電子放出部となる炭素膜の微小なパターニングを行うことが可能となり、従来よりも微小な電界電子放出素子を得ることが可能となる。

以下、図面によって本発明の実施の形態について詳細に説明する。

図１は、本発明に係る製造方法によって製造された電界電子放出素子を備えるＦＥＤの概略断面図であり、図２(ａ)〜(ｇ)は、本発明に係る電界電子放出素子の製造工程を示す概略断面図であり、図３は、本発明に係る電界電子放出素子の斜視図である。

この実施の形態のＦＥＤ１は、図１に示されるように、カソード基板を構成する本発明に係る電界電子放出素子２と、この電界電子放出素子２に対向するアノード基板３と、これらを真空状態で収納支持する図示しない枠体とを備えている。

カソード基板を構成する電界電子放出素子２は、例えば、ガラスからなる絶縁性の基板４と、この基板４上に形成された、例えば、Ａｌ、Ｃｕ、Ｃｒ、Ｎｉなどからなるカソード電極５と、基板４およびカソード電極５上に形成されたＳｉＯ_２などからなる絶縁層６と、この絶縁層６上に形成されたゲート電極７と、基板４上の所要の領域に形成された電子放出部（エミッタ）としての炭素膜８とを備えている。この炭素膜８は、例えば、ダイヤモンドライクカーボン、アモルファスダイヤモンド、結晶性ダイヤモンド、グラファィト、フラーレン等の炭素系材料からなる。

アノード基板３は、図１に示されるように、基板９と、この基板９上に所定のパターンで形成された蛍光体層１０と、その上に形成されたアノード電極１１とを備えている。

かかるＦＥＤにおいては、カソード電極５には、相対的な負電圧が印加され、ゲート電極７には、相対的な正電圧が印加され、アノード電極１１には、ゲート電極７よりも更に高い正電圧が印加される。これによって、エミッタとしての炭素膜８から電子が放出されてアノード電極１１に引き付けられ、蛍光体層１０に衝突して発光し、所望の画像を表示する。

次に、本発明に係る電界電子放出素子２の製造方法を、図２に基づいて、説明する。

先ず、図２(ａ)に示すように、絶縁性の基板４上に、帯状のカソード電極５、このカソード電極５に交差するように絶縁層６およびゲート電極７を形成する。

これらは、蒸着法、スパッタ法などの一般的真空成膜技術、フォトリソグラフィ技術を用いて形成される。

次に、この実施の形態では、図２（ｂ）に示すように、炭素膜８を、全面に成膜する。

この実施の形態では、図４に示される成膜装置１３を用いて炭素膜８を成膜する。

この成膜装置１３は、陰極アーク放電によって陰極材料を衝撃して基板に成膜する、いわゆるカソーディックアーク成膜装置(真空アーク蒸着装置)である。この成膜装置１３は、垂直型の真空チャンバ１４を備えており、この真空チャン１４内には、カソードアークプラズマを生成するためのアノード１５およびカソード１６が設けられている。

中央部に貫通孔１９を有するカソード１６の外周には、絶縁リング１７を介してイニシエータリング１８が設けられており、貫通孔１９を介して真空チャンバ１４内には、雰囲気制御ガスが供給される。

カソード１７は、蒸着物質であるターゲットで構成されており、このターゲットとしては、例えば、グラファイトターゲットが用いられる。

カソード１６とアノード１５との間には、アーク放電用電源２０によって電圧が印加される一方、カソード１６とイニシエータリング１８との間には、ＤＣパルス電源２１からパルス電圧が印加される。

真空チャンバ１４内の上方には、カソード１６に対向するように、上述の基板４が配置されている。この基板４は、基板ホルダ２２に保持されている。

この実施の形態の成膜装置１３では、図示しない真空排気装置によって、例えば、１０^−７ｔｏｒｒまで真空引きすることができる。

この成膜装置１３では、カソード１６とアノード１５との間に高電圧を印加するとともに、カソード１６とイニシエータリング１８との間にパルス電圧を印加して矢符Ａで示されるようにアーク放電を発生させる。このアーク放電の発生により、陰極材料（ターゲット材料）が蒸発するとともに、イオン化され、ターゲット表面付近にプラズマ２３が生成される。このプラズマ２３中のイオンを、上方の基板４に導いて堆積させて炭素膜８を成膜するものである。この炭素膜８の膜厚としては、好ましくは数ｎｍから数μｍの範囲であり、より好ましくは数ｎｍから数百ｎｍの範囲である。

このようにして図２（ｂ）に示すように、炭素膜８を全面に形成した後、図２（ｃ）に示すように、炭素膜８が形成された基板４の全面に、フォトレジスト膜２４を形成し、図２（ｄ）に示すように、マスク２５を用いてフォトレジスト膜２４を所定のパターンに露光し、図２（ｅ）に示すように、現像する。

次に、図２（ｆ）に示すように、フォトレジスト膜２４をマスクとして、炭素膜８をエッチングし、図２（ｇ）に示すように、フォトレジスト膜２４を除去して所定のパターンの炭素膜８からなる電子放出部（エミッタ）が形成される。

このように、フォトリソグラフィー技術を用いて電子放出部としての炭素膜８を形成するので、炭素膜８の微小なパターニングを行うことが可能となり、従来よりも微小単位の電界電子放出素子を得ることが可能となる。

しかも、カソーディックアーク法を用いて比較的低温で蒸着を行うことができる。

上述の実施の形態では、カソーディックアーク法を用いてエミッタを形成したけれども、カソーディックアーク法に限らず、プラズマＣＶＤ法やスパッタ法などの他の方法を用いてもよい。

本発明に係る電界電子放出素子の製造方法によって製造した電界電子放出素子を備えるＦＥＤの概略断面図である。本発明の各製造工程の説明に供する概略断面図である。図１の電界電子放出素子の斜視図である。成膜装置の概略構成図である。

符号の説明

１ＦＥＤ２電界電子放出素子
４基板５カソード電極
６絶縁層７ゲート電極
８炭素膜(電子放出部)

Claims

電子放出部を有する電界電子放出素子の製造方法であって、
基板上に電極を形成する工程と、
電極を形成した基板上に、炭素膜を形成する工程と、
炭素膜を形成した基板上に、レジスト膜を形成する工程と、
マスクを用いて前記レジスト膜を所定のパターンに露光、現像する工程と、
現像後のレジスト膜をマスクとして前記炭素膜をエッチングする工程と、
前記レジスト膜を除去する工程と、
を含むことを特徴とする電界電子放出素子の製造方法。
前記電極が、カソード電極およびゲート電極である請求項１記載の電界電子放出素子の製造方法。
前記炭素膜を形成する工程では、陰極アーク蒸着法を用いて前記炭素膜を形成する請求項１または２記載の電界電子放出素子の製造方法。