JP2006121121A - 半導体集積回路装置の製造方法 - Google Patents
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Abstract
【解決手段】メモリセル形成領域(SRAM)の一対のnチャネル型MISFET上の酸化シリコン膜21中にプラグP1を形成し、酸化シリコン膜21およびプラグP1の上部に、一対のnチャネル型MISFETのそれぞれのゲート電極とドレインとを接続する局所配線LIc(M0c)を形成した後、さらに、この上部に、容量絶縁膜23および上部電極24を形成し、また、アナログ容量形成領域(Analog Capacitor)の酸化シリコン膜21およびこの膜中のプラグP1上に、メモリセル形成領域に形成される前記局所配線、容量絶縁膜および上部電極と同一工程で、局所配線LIc(M0c)、容量絶縁膜23および上部電極24を形成する。
【選択図】図35
Description
IEDM 1988 P205
図1は、実施の形態1であるSRAMのメモリセルを示す等価回路図である。図示のように、このメモリセルMCは、一対の相補性データ線(データ線DL、データ線/(バー)DL)とワード線WLとの交差部に配置され、一対の駆動用MISFETQd1,Qd2 、一対の負荷用MISFETQp1,Qp2 および一対の転送用MISFETQt1,Qt2 により構成されている。駆動用MISFETQd1,Qd2 および転送用MISFETQt1,Qt2 はnチャネル型MISFETで構成され、負荷用MISFETQp1,Qp2 はpチャネル型MISFETで構成されている。
次に、本実施の形態の半導体集積回路装置をその製造工程に従って説明する。図41〜図44は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図もしくは平面図である。なお、図2〜図26を用いて説明した局所配線LI(M0)、LIc(M0c)の形成工程までは、実施の形態1の場合と同様であるためその説明を省略する。
2 素子分離
3 p型ウエル
4 n型ウエル
5 酸化シリコン膜
8 ゲート酸化膜
9 多結晶シリコン膜
13 n−型半導体領域
14 p−型半導体領域
16 酸化シリコン膜
16s サイドウォールスペーサ
17 n+型半導体領域
18 p+型半導体領域
19 金属シリサイド層
20 窒化シリコン膜
21 酸化シリコン膜
22 酸化シリコン膜
23 窒化シリコン膜(容量絶縁膜)
24 上部電極
25 酸化シリコン膜
27 酸化シリコン膜
A 蓄積ノード
B 蓄積ノード
An1 活性領域
An2 活性領域
Ap1 活性領域
Ap2 活性領域
CSR SRAM容量
CAN アナログ容量
C1 コンタクトホール
C2 コンタクトホール
C3 コンタクトホール
C4 コンタクトホール
DL、/DL データ線
G ゲート電極
HM0、HM1 配線溝
INV1 CMOSインバータ
INV2 CMOSインバータ
LI(M0) 局所配線
LIc(M0c) 局所配線
M1 第1層配線
M2 第2層配線
MC メモリセル
OP1 開口部
OP2 開口部
P1 プラグ
P2 プラグ
P3 プラグ
P4 プラグ
Qd1 駆動用MISFET
Qd2 駆動用MISFET
Qp1 負荷用MISFET
Qp2 負荷用MISFET
Qt1 転送用MISFET
Qt2 転送用MISFET
WL ワード線
Vcc 電源電圧
Vss 接地電圧
401 位相比較器
402 低域フィルタ
403 VCO
Qn nチャネル型MISFET
Qp pチャネル型MISFET
SRAM メモリセル形成領域
Logic 論理回路形成領域
Analog Capacitor アナログ容量形成領域
Claims (26)
- それぞれのゲート電極とドレインとが交差接続された一対のnチャネル型MISFETを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、
前記一対のnチャネル型MISFET上に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に配線溝を形成し、前記配線溝内を含む前記層間絶縁膜上に導電性膜を堆積する工程と、
前記導電性膜を前記層間絶縁膜の表面が露出するまでエッチバックもしくは研磨することにより前記一対のnチャネル型MISFETのそれぞれのゲート電極とドレインとを電気的に接続する一対の導電層を形成する工程と、
前記一対の導電層の上部に、容量絶縁膜を形成する工程と、
前記一対の導電層のうちいずれかの導電層上の容量絶縁膜を選択的に除去することによって開口部を形成する工程と、
前記開口部内を含む前記容量絶縁膜上に導電性膜を堆積し、エッチングすることによって上部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - それぞれのゲート電極とドレインとが交差接続された一対のnチャネル型MISFETを含んで成るメモリセルを有する半導体集積回路装置の製造方法であって、
一対の第1導電型MISFET上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜中に接続孔を形成し、前記接続孔内を含む前記第1の絶縁膜上に第1の導電性膜を堆積する工程と、
前記第1の導電性膜を前記第1の絶縁膜の表面が露出するまでエッチバックもしくは研磨することにより前記一対の第1導電型MISFETのそれぞれのゲート電極およびドレイン上に接続部を形成する工程と、
前記接続部上を含む前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜中であって、前記接続部上に配線溝を形成し、前記配線溝内を含む前記第2の絶縁膜上に第2の導電性膜を堆積する工程と、
前記第2の導電性膜を前記第2の絶縁膜の表面が露出するまでエッチバックもしくは研磨することにより前記一対の第1導電型MISFETのそれぞれのゲート電極とドレインとを前記接続部を介して電気的に接続する一対の導電層を形成する工程と、
前記一対の導電層の上部に、容量絶縁膜を形成する工程と、
前記一対の導電層のうちいずれかの導電層上の容量絶縁膜を選択的に除去することによって開口部を形成する工程と、
前記開口部内を含む前記容量絶縁膜上に第3の導電性膜を堆積し、前記上部電極であって、前記開口部を介して前記第1および第2の導電性膜の一方と電気的に接続され、前記上部電極と、前記第1および第2の導電性膜の他方と、前記容量絶縁膜とを含んで構成される容量素子を形成するように、前記第1および第2の導電性膜のいずれかの上に延在する前記上部電極をエッチングすることによって上部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 請求項2において、
前記導電層の端部は、前記接続部の上部に形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項1乃至3のいずれかにおいて、
前記上部電極の形成領域は、前記導電層の形成領域より広く、前記導電層の形成領域を包含していることを特徴とする半導体集積回路装置の製造方法。 - 請求項1乃至4のいずれかにおいて、
前記上部電極および前記導電層は、金属膜もしくは導電性を有する金属の化合物膜であることを特徴とする半導体集積回路装置の製造方法。 - 請求項1乃至5のいずれかにおいて、
前記導電層は、窒化チタンもしくはタングステンであり、前記容量絶縁膜は、窒化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。 - 請求項1乃至6のいずれかにおいて、
前記容量絶縁膜の膜厚は、2.6nm以上であることを特徴とする半導体集積回路装置の製造方法。 - 請求項1乃至7のいずれかにおいて、
前記導電性膜を前記層間絶縁膜もしくは第2の絶縁膜の表面が露出するまでエッチバックもしくは研磨した後、さらに、前記層間絶縁膜もしくは第2の絶縁膜の表面をエッチングすることにより、前記一対の導電層の側壁を露出させる工程を有し、
前記一対の導電層の側壁上にも容量絶縁膜を形成することを特徴とする半導体集積回路装置の製造方法。 - 請求項1乃至8のいずれかにおいて、
前記半導体集積回路装置は、第1領域と第2領域を有し、前記一対の導電層、容量絶縁膜および上部電極は、前記第1領域に形成され、
前記第2領域には、前記第1領域に形成される前記一対の導電層、容量絶縁膜および上部電極の形成工程と同一工程で形成される容量が形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項1乃至9のいずれかにおいて、
前記メモリセルはSRAMであることを特徴とする半導体集積回路装置の製造方法。 - SRAMの蓄積ノード容量とアナログ容量とを同層の導電層で形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
- 半導体集積回路装置の製造方法であって、
第1の溝および第2の溝を有する第1の層間絶縁膜を形成する工程と、
前記第1および第2の溝に導電性膜を埋め込み、前記第1の溝において第1の導電性パターンと、前記第2の溝において第2の導電性パターンとを形成する工程と、
第3の溝および第4の溝を有する第2の層間絶縁膜を形成する工程と、
前記第3および第4の溝に導電性膜を埋め込み、前記第3の溝において第3の導電性パターンと、前記第4の溝において第4の導電性パターンを形成する工程と、
を含んで成り、
第1導電型の第1のMISFETと、第1導電型の第2のMISFET、第2導電型の第1のMISFETと、第2導電型の第2のMISFETとが半導体基板上に形成され、メモリセルを構成し、
前記第1および第2の層間絶縁膜は、前記第1導電型の第1のMISFETと、前記第1導電型の第2のMISFETと、前記第2導電型の第1のMISFETと、前記第2導電型の第2のMISFETとを覆うように形成され、
前記第1の導電性パターンは、前記第2導電型の第1のMISFETのドレイン領域と、前記第2導電型の第2のMISFETのゲート電極とに電気的に接続され、
前記第2の導電性パターンは、前記第2導電型の第2のMISFETのドレイン領域と、前記第2導電型の第1のMISFETのゲート電極とに電気的に接続され、
前記第3の導電性パターンは、前記第1導電型の第1のMISFETのドレイン領域と、前記第1導電型の第2のMISFETのゲート電極と、前記第1の導電性パターンとに電気的に接続され、
前記第4の導電性パターンは、前記第1導電型の第2のMISFETのドレイン領域と、前記第1導電型の第1のMISFETのゲート電極と、前記第2の導電性パターンとに電気的に接続され、
前記第3および第4の導電性パターン上に絶縁膜を形成する工程と、
前記第3の導電性パターン上に開口部を形成する工程と、
前記開口部を介して前記第3の導電性パターンに電気的に接続し、前記第4の導電性パターン上まで延在する第5の導電性パターンを前記第3および第4の導電性パターン上に形成する工程と、
を含んで成り、
前記第5の導電性パターンと、前記第4の導電性パターンと、前記絶縁膜とで容量を形成することを特徴とする半導体集積回路装置の製造方法。 - 半導体集積回路装置の製造方法であって、
層間絶縁膜において、第1の溝と、第2の溝と、第3の溝とを形成する工程と、
前記第1、第2および第3の溝に導電性膜を埋め込み、前記第1の溝において第1の導電性パターンと、前記第2の溝において第2の導電性パターンと、前記第3の溝において第3の導電性パターンとを形成する工程と、
第1のMISFETおよび第2のMISFETはメモリセルを構成し、
前記層間絶縁膜は前記第1のMISFETと、前記第2のMISFETと、容量形成領域とを覆うように形成され、
前記第1の導電性パターンは前記第1のMISFETのドレイン領域と、前記第2のMISFETのゲート電極とに電気的に接続され、
前記第2の導電性パターンは前記第2のMISFETのドレイン領域と、前記第1のMISFETのゲート電極とに電気的に接続され、
前記第3の導電性パターンは第1容量の電極として働き、
前記第1、第2および第3の導電性パターンの上に絶縁膜を形成する工程と、
前記第1の導電性パターンの上に開口部を形成する工程と、
前記開口部を介して前記第1の導電性パターンに電気的に接続され、前記第2の導電性パターン上まで延在する、前記第1の導電性パターン上の第4の導電性パターンと、第5の導電性パターンとを形成する工程と、
を含んで成り、
前記第5の導電性パターンは前記絶縁膜を介した前記第3の導電性パターン上まで延在し、前記第1の容量の電極の他端として働き、
前記第4の導電性パターンと、前記第2の導電性パターンと、前記絶縁膜とで第2容量を形成することを特徴とする半導体集積回路装置の製造方法。 - 請求項13において、
前記第1および第2のMISFETは、pチャネル型MISFETであることを特徴とする半導体集積回路装置の製造方法。 - 半導体集積回路内の製造方法であって、
層間絶縁膜において、第1の溝と、第2の溝と、第3の溝とを形成する工程と、
前記第1、第2および第3の溝に導電性膜を埋め込み、前記第1の溝において第1の導電性パターンと、前記第2の溝において第2の導電性パターンと、前記第3の溝において第3の導電性パターンとを形成する工程、
を含んで成り、
第1のnチャネル型MISFETと、第2のnチャネル型MISFETと、第1のpチャネル型MISFETと、第2のpチャネル型MISFETとが半導体基板上に形成され、メモリセルを形成し、
前記層間絶縁膜は前記第1のnチャネル型MISFETと、前記第2のnチャネル型MISFETと、第1のpチャネル型MISFETと、前記第2のpチャネル型MISFETと、容量絶縁膜とを覆うように形成され、
前記第1の導電性パターンは前記第1のnチャネル型MISFETのドレイン領域と、前記第1のpチャネル型MISFETのドレイン領域と、前記第2のnチャネル型MISFETのゲート電極と、前記第2のpチャネル型MISFETのゲート電極とに電気的に接続され、
前記第2の導電性パターンは前記第2のnチャネル型MISFETのドレイン領域と、前記第2のpチャネル型MISFETのドレイン領域と、前記第1のnチャネル型MISFETのゲート電極と、前記第1のpチャネル型MISFETのゲート電極とに電気的に接続され、
前記第3の導電性パターンは第1容量の電極の一端として働き、
前記第1および第2の導電性パターンの上に絶縁膜を形成する工程と、
前記第1の導電性パターンの上に開口部を形成する工程と、
前記開口部を介して前記第1の導電性パターンに電気的に接続され、前記第2の導電性パターン上まで延在する、前記第1の導電性パターン上の第4の導電性パターンと、第5の導電性パターンとを形成する工程と、
を含んで成り、
前記第5の導電性パターンは前記絶縁膜を介した前記第3の導電性パターン上まで延在し、前記第1容量の電極の他端として働き、
前記第4の導電性パターンと、前記第2の導電性パターンと、前記絶縁膜とで第2容量を形成することを特徴とする半導体集積回路装置の製造方法。 - 請求項13乃至15のいずれかにおいて、
前記第4の導電性パターンの形成される領域は、前記第1および第2の導電性パターンの両方が形成される領域より広いことを特徴とする半導体集積回路装置の製造方法。 - 半導体集積回路装置の製造方法であって、
第1の溝および第2の溝を有する第1の層間絶縁膜を形成する工程と、
前記第1および第2の溝に導電性膜を埋め込み、前記第1の溝において第1の導電性パターンと、前記第2の溝に第2の導電性パターンとを形成する工程と、
第3の溝と、第4の溝と、第5の溝とを有する第2の層間絶縁膜を形成する工程と、
前記第3、第4および第5の溝に導電性膜を埋め込み、前記第3の溝において第3の導電性パターンと、前記第4の溝において第4の導電性パターンと、前記第5の溝において第5の導電性パターンとを形成する工程と、
を含んで成り、
第1導電型の第1のMISFETと、第1導電型の第2のMISFETと、第2導電型の第1のMISFETと、第2導電型の第2のMISFETとが半導体基板上に形成され、メモリセルを構成し、
前記第1および第2の層間絶縁膜は、前記第1導電型の第1のMISFETと、前記第1導電型の第2のMISFETと、前記第2導電型の第1のMISFETと、前記第2導電型の第2のMISFETと、第1の容量形成領域とを覆うように形成され、
前記第1の導電性パターンは、前記第2導電型の第1のMISFETのドレイン領域と、前記第2導電型の第2のMISFETのゲート電極とに電気的に接続され、
前記第2の導電性パターンは、前記第2導電型の第2のMISFETのドレイン領域と、前記第2導電型の第1のMISFETのゲート電極とに電気的に接続され、
前記第3の導電性パターンは、前記第1導電型の第1のMISFETのドレイン領域と、前記第1導電型の第2のMISFETのゲート電極と、前記第1の導電性パターンとに電気的に接続され、
前記第4の導電性パターンは、前記第1導電型の第2のMISFETのドレイン領域と、前記第1導電型の第1のMISFETのゲート電極と、前記第2の導電性パターンとに電気的に接続され、
前記第5の導電性パターンは、第1容量の第1電極として働き、
前記第3、第4および第5の導電性パターン上に絶縁性膜を形成する工程と、
前記第3の導電性パターン上に開口部を形成する工程と、
前記開口部を介して前記第3の導電性パターンに電気的に接続され、前記第4の導電性パターン上まで延在する、第6の導電性パターンを前記第3の導電性パターンの上に形成する工程と、
前記絶縁膜を介した前記第5導電性パターン上まで延在し、前記第1容量の第2電極として働く第7の導電性パターン形成する工程と、
を含んで成り、
前記第6の導電性パターンと、前記第4の導電性パターンと、前記絶縁膜とで第2容量を形成することを特徴とする半導体集積回路装置の製造方法。 - 請求項17において、
前記第6の導電性パターンの形成される領域は、前記第3および第4の導電性パターンの両方が形成される領域よりも広いことを特徴とする半導体集積回路装置の製造方法。 - 請求項13乃至18のいずれかにおいて、
前記第1容量はアナログ容量であることを特徴とする半導体集積回路装置の製造方法。 - 半導体集積回路装置の製造方法であって、
第1のコンタクトホールと、第2のコンタクトホールと、第3のコンタクトホールと、第4のコンタクトホールと、第5のコンタクトホールとを有する第1の層間絶縁膜を形成する工程と、
前記第1、第2、第3、第4および第5のコンタクトホールに導電性膜を埋め込み、前記第1のコンタクトホールにおいて第1の導電性パターンと、前記第2のコンタクトホールにおいて第2の導電性パターンと、前記第3のコンタクトホールにおいて第3の導電性パターンと、前記第4のコンタクトホールにおいて第4の導電性パターンと、前記第5のコンタクトホールにおいて第5の導電性パターンとを形成する工程と、
第1の配線溝と、第2の配線溝と、第3の配線溝とを有する第2の層間絶縁膜を形成する工程と、
前記第1、第2および第3の配線溝に導電性膜を埋め込み、前記第1の配線溝において第1の局所配線と、前記第2の配線溝において第2の局所配線と、前記第3の配線溝において第3の局所配線とを形成する工程と、
を含んで成り、
第1導電型の第1のMISFETと、第1導電型の第2のMISFETと、第2導電型の第1のMISFETと、第2導電型の第2のMISFETとが半導体基板上に形成され、メモリセルを構成し、
前記半導体基板の論理回路形成領域において第5のMISFETが形成され、
前記第1および第2の層間絶縁膜は、前記第1導電型の第1のMISFETと、前記第1導電型の第2のMISFETと、前記第2導電型の第1のMISFETと、前記第2導電型の第2のMISFETと、第5のMISFETを覆うように形成され、
前記第1の導電性パターンは、前記第1導電型の第1のMISFETのドレイン領域と電気的に接続され、
前記第2の導電性パターンは、前記第2導電型の第1のMISFETのドレイン領域と電気的に接続され、
前記第3の導電性パターンは、前記第1導電型の第2のMISFETのドレイン領域と電気的に接続され、
前記第4の導電性パターンは、前記第2導電型の第2のMISFETのドレイン領域と電気的に接続され、
前記第5の導電性パターンは、前記第5のMISFETのドレイン領域あるいはソース領域の一方に電気的に接続され、
前記第1の局所配線は、前記第1の導電性パターンと、前記第2の導電性パターンと、前記第1導電型の第2のMISFETのゲート電極と、前記第2導電型の第2のMISFETのゲート電極と電気的に接続され、
前記第2の局所配線は、前記第3の導電性パターンと、前記第4の導電性パターンと、前記第1導電型の第1のMISFETのゲート電極と、前記第2導電型の第1のMISFETのゲート電極と電気的に接続され、
前記第3の局所配線は、前記第3の導電性パターンに電気的に接続され、
前記第1、第2および第3の局所配線上に絶縁膜を形成する工程と、
前記第1の局所配線上に開口部を形成する工程と、
前記開口部を介して前記第1の局所配線に電気的に接続され、前記第2の局所配線上まで延在する、第5の導電性パターンを前記第1の局所配線の上に形成する工程と、
を含んで成り、
前記第5の導電性パターンと、前記第2の導電性パターンと、前記絶縁膜とで容量を形成することを特徴とする半導体集積回路装置の製造方法。 - 請求項20において、
前記第5の導電性パターンの形成される領域は、前記第1および第2の局所配線の両方が形成される領域より広いことを特徴とする半導体集積回路装置の製造方法。 - 請求項17乃至21のいずれかにおいて、
前記第1導電型はnチャネル型であり、前記第2導電型はpチャネル型であることを特徴とする半導体集積回路装置の製造方法。 - 半導体集積回路装置の製造方法であって、
層間絶縁膜において、第1の溝と、第2の溝と、第3の溝とを形成する工程と、
前記第1、第2および第3の溝に導電性膜を埋め込み、前記第1の溝において第1の導電性パターンと、前記第2の溝において第2の導電性パターンと、前記第3の溝において第3の導電性パターンとを形成する工程と、
を含んで成り、
第1のMISFETと第2のMISFETとがメモリセルを構成し、
前記層間絶縁膜は前記第1のMISFETと、前記第2のMISFETと、容量形成領域とを覆うように形成され、
前記第1の導電性パターンは前記第1のMISFETのドレイン領域と、前記第2のMISFETのゲート電極とに電気的に接続され、
前記第2の導電性パターンは前記第2のMISFETのドレイン領域と、前記第1のMISFETのゲート電極とに電気的に接続され、
前記第3の導電性パターンは第1容量の電極の一端として働き、
前記第3の導電性パターンの上に絶縁膜を形成する工程と、
前記第3の導電性パターンの上に前記絶縁膜を介して第4の導電性パターンを形成する工程と、
を含んで成り、
前記第4の導電性パターンは前記第1容量の電極の他端として働くことを特徴とする半導体集積回路装置の製造方法。 - 請求項23において、
前記第1容量はアナログ容量であることを特徴とする半導体集積回路装置の製造方法。 - 請求項23または24のいずれかにおいて、
前記第1および第2のMISFETはpチャネル型MISFETであることを特徴とする半導体集積回路装置の製造方法。 - 請求項13乃至25のいずれかにおいて、
前記メモリセルはSRAMであることを特徴とする半導体集積回路装置の製造方法。
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JP2008311457A (ja) * | 2007-06-15 | 2008-12-25 | Renesas Technology Corp | 半導体装置の製造方法 |
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