JP2006113251A - パワーモジュールおよびそれを用いたpdp回路 - Google Patents
パワーモジュールおよびそれを用いたpdp回路 Download PDFInfo
- Publication number
- JP2006113251A JP2006113251A JP2004299898A JP2004299898A JP2006113251A JP 2006113251 A JP2006113251 A JP 2006113251A JP 2004299898 A JP2004299898 A JP 2004299898A JP 2004299898 A JP2004299898 A JP 2004299898A JP 2006113251 A JP2006113251 A JP 2006113251A
- Authority
- JP
- Japan
- Prior art keywords
- driver
- input terminal
- circuit
- power
- power module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
【課題】ハイサイド、ローサイド出力を有するパワーモジュールにおいて、各デバイスの特性ばらつきに起因する各出力信号の遅延時間ばらつきを簡便に低減できるパワーモジュールを提供する。
【解決手段】ハイサイド出力OUTHとローサイド出力OUTLとを備えたパワートランジスタ部3と、パワートランジスタ部3へ駆動信号を出力するためのドライバモジュール2とを備え、ドライバモジュール2は、ハイサイド用入力端子IN1とローサイド用入力端子IN2、入力端子IN1、IN2からの信号を受けてパワートランジスタ部3へ駆動信号を出力するドライバIC1とを備えており、入力端子IN1とドライバICの入力端子Hinとの間、および入力端子IN2とドライバICの入力端子Linとの間にはコンデンサとトリミング調整可能な抵抗とからなるCR回路がそれぞれ設けられている。
【選択図】図1
【解決手段】ハイサイド出力OUTHとローサイド出力OUTLとを備えたパワートランジスタ部3と、パワートランジスタ部3へ駆動信号を出力するためのドライバモジュール2とを備え、ドライバモジュール2は、ハイサイド用入力端子IN1とローサイド用入力端子IN2、入力端子IN1、IN2からの信号を受けてパワートランジスタ部3へ駆動信号を出力するドライバIC1とを備えており、入力端子IN1とドライバICの入力端子Hinとの間、および入力端子IN2とドライバICの入力端子Linとの間にはコンデンサとトリミング調整可能な抵抗とからなるCR回路がそれぞれ設けられている。
【選択図】図1
Description
本発明は、トーテムポール接続されたパワーデバイスと、そのハイサイドとローサイドに接続され、ドライブ信号を出力するドライバとを備えたパワーモジュールおよびそれを用いたPDP回路等に関し、特にドライバをセラミック基板上に配置した構成に関するものである。
モータ、照明などの商品のインバータ化、またはプラズマディスプレイパネル(以下PDPとする)などの普及により、高電圧でスイッチング動作を行うことのできるドライバICを使用して回路が構成されている。
図5は従来のPDP装置の概略を示すブロック図である(例えば、特許文献1参照)。
表示パネル21と、そのデータ電極を駆動する電圧印加用のアドレスドライバ22、表示パネルのX、Y電極を駆動する電圧印加用の走査ドライバ23、維持放電のための電圧を生成するドライバ回路24および制御回路等でPDPが構成され、アドレスドライバおよび走査ドライバによりX電極とデータ電極間に電圧が印加されて選択放電が行われ、ドライバ回路によりX、Y電極間に電圧が印加されて維持放電が行われることによって表示パネル21での発光表示が実行される。
ドライバ回路24のサステインブロックは図6に示すような回路で、デジタル信号処理制御回路からHIN端子、LIN端子に入力される小振幅のデジタル表示データ信号を高電圧パルスに変換し表示パネル21に信号を出力するもので、ドライバIC101が外付け電子部品とともに、プリント配線を有する基板上に搭載される。
50V以上の高電源電圧が印加される主電源端子VSS1と出力端子OUTH1との間に並列に接続された一対のプルアップ用パワートランジスタTr101、Tr102と、出力端子OUTL1と接地電位が印加される電源端子GNDとの間に並列に接続された一対のプルダウン用パワートランジスタTr103、Tr104から構成されており、パワートランジスタTr101〜Tr104のゲート端子にはそれぞれ抵抗R101〜R104が接続されている。
一方、パワートランジスタTr101〜Tr104のゲート端子を駆動するドライバIC101、ドライバIC101の電源電圧端子VDD−VSS間に接続された電源安定化用の外付けコンデンサC101と、ドライバIC101の出力段の電源電圧端子VB−VS間に接続された電源安定化用の外付けコンデンサC102および電源電圧端子VCC−COM間に接続された電源安定化用の外付けコンデンサC105と、モジュール基板の電源電圧端子VDDとドライバIC101の出力段の電源電圧端子VBとの間に接続された外付けダイオードD101と、モジュール基板の接地端子GNDとドライバIC1の出力段の電源電圧端子VSとの間に接続された外付けダイオードD102などから構成されている。
そして、ドライバIC101のハイサイド出力端子HOにパワー出力部のパワートランジスタTr101、Tr102のゲート端子が接続され、ドライバIC1のローサイド出力端子LOにパワー出力部のパワートランジスタTr103、Tr104のゲート端子が接続されている。
特開2001−318647号公報(7頁、第2図)
しかしながら、上記従来のドライバ回路はドライバIC101と個々のデバイスを用いてPDPの駆動回路を構成しているために、パワートランジスタのハイサイド出力、ローサイド出力のスイッチング時間の遅ればらつきは、個々のデバイスのばらつきに影響されてしまい、その遅れによってPDPの画像品質が低下する問題が生じる。
また、各デバイス間を接続する配線長も長くなることで配線の影響が大きくなり、特性の劣化を引き起こす要因となる。
さらに、サステインブロックにおいて、各デバイスを個別に調整する等して、ハイサイドとローサイドの出力信号の遅れ時間を調整することは可能であるが、一度、基板に装着した個別デバイスを別の個別デバイスに取替え、遅れ時間の調整を行うことは実際上不可能であり、当初に搭載した個々のデバイスの実力で遅れ時間のばらつきは決まってしまう。
本発明は上記課題に鑑み、ドライバモジュールの入力端子にCR回路を接続し、セラミック基板に実装された後に、CR回路内の抵抗をトリミング調整することで、出力信号のオン、オフ遅れ時間を調整可能なパワーモジュールおよびそれを用いたPDP回路を提供する。
上記課題を解決するため、本発明のパワーモジュールは、ハイサイド出力とローサイド出力とを備えたパワートランジスタ部と、前記パワートランジスタ部へ駆動信号を出力するためのドライバモジュールとを備えたパワーモジュールであって、前記ドライバモジュールは、ハイサイド用入力端子とローサイド用入力端子、および前記ハイサイド用入力端子および前記ローサイド用入力端子からの信号を受けて前記パワートランジスタ部へ駆動信号を出力するドライバICとを備え、前記ハイサイド用入力端子および前記ローサイド用入力端子と、これらに対応する前記ドライバICの2つの入力端子との間にはそれぞれCR回路が設けられていることを特徴とする。
前記ドライバモジュールはセラミック基板上に形成されており、前記CR回路における抵抗は、前記セラミック基板上に印刷形成されていることが好ましい。
前記セラミック基板は表面側と裏面側とで2つのシールド層に分離されており、裏面側の前記シールド層にはスリットが形成されていることが好ましい。
本発明のPDP回路は、表示パネルと、そのデータ電極を駆動する電圧印加用のアドレスドライバと、表示パネルのX、Y電極を駆動する電圧印加用の走査ドライバと、維持放電のための電圧を生成するドライバ回路と、を少なくとも備えたPDP回路であって、前記ドライバ回路のサステインブロックが上記本発明のパワーモジュールで構成されることを特徴とする。
本発明によれば、ドライバモジュールを実装した後に、出力信号をモニタしながら出力信号の遅延時間を調整することができ、モジュールの製造歩留まりを大幅に向上することができる。また、モジュールを構成する各デバイス特性のばらつき許容度を拡げられるため、歩留まり向上とともに信頼性の向上も図れる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
図1は本発明の実施の形態におけるPDPサステインドライバブロックの等価回路図であり、パワートランジスタ部3とそれを駆動するドライバモジュール2とで構成されている。
ドライバIC1は、パワートランジスタTr5、Tr6にローサイド出力(LO)と、ハイサイド出力(HO)の2種類の信号を伝達する。
ドライバIC1には、ドライバIC1の電源電圧端子VCC−GND間の電源安定化用コンデンサC1、ドライバIC1の出力信号を増幅するためのNPN、PNPバイポーラトランジスタで構成された増幅回路A1、A2が接続されている。また、増幅回路A1とA2のバイポーラトランジスタのベースにはそれぞれ抵抗R1と抵抗R3が接続され、パワートランジスタTr5、Tr6の制御端子にはそれぞれ抵抗R7と抵抗R10が、パワートランジスタTr5、Tr6のゲート端子にはそれぞれ保護用抵抗として抵抗R2と抵抗R4が接続されている。
また、ドライバIC1の入力端子Hinには抵抗R5とコンデンサC3が並列に接続され、同じくドライバIC1の入力端子Linには抵抗R6とコンデンサC4が並列に接続されている。これらの抵抗とコンデンサで構成されるCR回路は、外部コントローラ(図示せず)より出力されるHin、Linへの入力信号を遅延させてノイズによる誤動作を防止するとともに、信号の伝達タイミングを調整する機能を有する。
また、ドライバIC1のVCC−VB間にはブートストラップ回路用ダイオードD1が接続され、ドライバIC1のVB−VS間には電源安定化用コンデンサC2が接続されている。
以下に、本実施の形態のPDPサステインドライバブロックの動作について説明する。
ドライバIC1に入力信号が入ると、そのドライバICからの出力信号が、抵抗R1、抵抗R3を介して、増幅回路A1、A2にそれぞれ伝達される。増幅回路A1はNPNバイポーラトランジスタTr1とPNPバイポーラトランジスタTr2とで、増幅回路A2はNPNバイポーラトランジスタTr3とPNPバイポーラトランジスタTr4とで構成され、各トランジスタの電流増幅率が3〜200程度である。増幅回路A1、A2により増幅された信号は抵抗R7、R10を通り、回路基板の外部に設けられたパワートランジスタTr5、Tr6を駆動する。
図2はドライバモジュール2の実装配置図であり、各素子はセラミック基板14上に実装されている。
セラミック基板14上にはドライバIC1の外部電源と接続するための金属電極と、セラミック基板の外部に配置されたパワートランジスタTr5、Tr6と接続するための電極とが設けられており、パワートランジスタとの接続電極はセラミック基板の外周部に金属配線を行って形成される。また、セラミック基板14は表面側と裏面側とで2つのシールド層に分離されており、裏面シールド層にはスリットを持たせることで、応力が緩和され、ドライバモジュールの信頼性、特に機械的衝撃、熱的衝撃に関して高い信頼性が得られる。
セラミック基板14上には配線パターンが形成されており、その上にトランジスタチップや抵抗等が実装され、チップ−配線パターン間、チップ−チップ間を金属ワイヤー11で結線している。なお、本実施の形態においてセラミック基板14は2層構造であり、1層目にパターン12と2層目にパターン13が形成されている。各層のパターンはコンタクト(図示せず)を用いることで接続される。
セラミック基板14上の全ての抵抗は厚膜パターンを印刷して作製され、レーザートリミングを行うことで抵抗値を変更させられる。
ドライバIC1はある一定の入力しきい値を持っており、入力信号がVth(on)に達すると動作し始め、入力信号がVth(off)を下回ると動作を停止する。
本実施の形態のようにドライバIC1の入力端子にCR回路が接続された構成で、抵抗R5、R6に対してトリミングを行うと、入力信号が0VからVth(on)へ上昇する時間を変化させることが容易となる。
具体的には、各部品の実装後、製品に電圧を印加し、入力信号と出力信号の波形をモニタリングしながら、抵抗R5ないしは抵抗R6をトリミングして抵抗値を上昇させていき、ハイサイド、ローサイドの出力信号のオン、オフ遅延時間の差を小さくするよう合わせ込んでいくことで、PDPの画像調整が行われる。
以上のように本実施の形態によれば、個々のデバイスが実装された後であっても、パワートランジスタのハイサイド出力、ローサイド出力のスイッチング時間の遅れを調整することが容易であり、PDP装置において高品質の画像を提供することが可能となる。
また、図3に本実施の形態における別のPDPサステインドライバブロックの等価回路図を、図4に本発明の実施の形態における別のドライバモジュールの実装配置図をそれぞれ示す。図3、図4に示すように、ハイサイド、ローサイドの出力端子OUTH、OUTLに複数の抵抗をパラレルに接続することで、複数の出力端子に接続されたパワートランジスタを駆動することもできる。また、ここで示すようにパワートランジスタを複数段にすることで、図1に示した増幅回路A1、A2を不要とすることも可能である。
なお、セラミック基板14のパワートランジスタの制御端子と接続するためのパッドはパワートランジスタ数に合せて変更することができる。
また、本実施の形態では、セラミック基板14の配線パターンは2層配線として示したが、1層配線で行うこともできる。
またセラミック基板14上に形成される金属配線部には樹脂封止を行うことで耐湿性を向上させることができる。
なお、本実施の形態では、ハイサイド出力端子とローサイド出力端子を持つドライバICを用いる例を示したが、ハイサイド出力のみ持つドライバICにも本発明は適応できる。
さらに、PDPサステインブロックに限定せずに、外部パワーデバイスの高耐圧側に印加される主電源電圧が数十V以上であるモータや照明などのインバータ回路等にも本発明は適用し得る。
本発明によれば、ドライバモジュールを実装した後に、出力信号をモニタしながら出力信号の遅延時間を調整することができ、モジュールの製造歩留まりを大幅に向上することができる。また、モジュールを構成する各デバイス特性のばらつき許容度を拡げられるため、歩留まり向上とともに信頼性の向上も図れる。
1 ドライバIC
2 ドライバモジュール
3 パワートランジスタ部
11 金属ワイヤー
12 1層目配線パターン
13 2層目配線パターン
14 セラミック基板
21 表示パネル
22 アドレスドライバ
23 走査ドライバ
24 ドライバ回路
101 ドライバIC
2 ドライバモジュール
3 パワートランジスタ部
11 金属ワイヤー
12 1層目配線パターン
13 2層目配線パターン
14 セラミック基板
21 表示パネル
22 アドレスドライバ
23 走査ドライバ
24 ドライバ回路
101 ドライバIC
Claims (4)
- ハイサイド出力とローサイド出力とを備えたパワートランジスタ部と、前記パワートランジスタ部へ駆動信号を出力するためのドライバモジュールとを備えたパワーモジュールであって、
前記ドライバモジュールは、ハイサイド用入力端子とローサイド用入力端子、および前記ハイサイド用入力端子および前記ローサイド用入力端子からの信号を受けて前記パワートランジスタ部へ駆動信号を出力するドライバICとを備え、
前記ハイサイド用入力端子および前記ローサイド用入力端子と、これらに対応する前記ドライバICの2つの入力端子との間にはそれぞれCR回路が設けられていることを特徴とするパワーモジュール。 - 前記ドライバモジュールはセラミック基板上に形成されており、
前記CR回路における抵抗は、前記セラミック基板上に印刷形成されていることを特徴とする請求項1記載のパワーモジュール。 - 前記セラミック基板は表面側と裏面側とで2つのシールド層に分離されており、裏面側の前記シールド層にはスリットが形成されていることを特徴とする請求項2記載のパワーモジュール。
- 表示パネルと、そのデータ電極を駆動する電圧印加用のアドレスドライバと、表示パネルのX、Y電極を駆動する電圧印加用の走査ドライバと、維持放電のための電圧を生成するドライバ回路と、を少なくとも備えたPDP回路であって、
前記ドライバ回路のサステインブロックが請求項1ないし3のいずれかに記載のパワーモジュールで構成されることを特徴とするPDP回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004299898A JP2006113251A (ja) | 2004-10-14 | 2004-10-14 | パワーモジュールおよびそれを用いたpdp回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004299898A JP2006113251A (ja) | 2004-10-14 | 2004-10-14 | パワーモジュールおよびそれを用いたpdp回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006113251A true JP2006113251A (ja) | 2006-04-27 |
Family
ID=36381827
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004299898A Pending JP2006113251A (ja) | 2004-10-14 | 2004-10-14 | パワーモジュールおよびそれを用いたpdp回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006113251A (ja) |
-
2004
- 2004-10-14 JP JP2004299898A patent/JP2006113251A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100636060B1 (ko) | 표시 장치의 구동 회로 및 플라즈마 디스플레이 장치 | |
JP2004274719A (ja) | プリドライブ回路、容量性負荷駆動回路及びプラズマディスプレイ装置 | |
US8035418B2 (en) | Output driver | |
JP2003273715A (ja) | パワーデバイスの駆動回路 | |
JP2009514436A (ja) | 高電圧耐性ポートドライバ | |
JP2005093762A (ja) | 半導体装置 | |
JP2006113251A (ja) | パワーモジュールおよびそれを用いたpdp回路 | |
JP3319879B2 (ja) | 半導体装置 | |
JP2007081009A (ja) | 駆動回路およびデータ線ドライバ | |
JP2009089349A (ja) | 負荷駆動回路、遅延回路、および半導体装置 | |
JP2007258990A (ja) | 半導体集積回路 | |
KR100805119B1 (ko) | 플라즈마 표시 장치 및 그 구동 장치 | |
KR101037560B1 (ko) | 고전압 전원의 그라운드와 저전압 전원의 그라운드가 분리된 소스 드라이버 집적회로 | |
JP2004188981A (ja) | インクジェットプリンタのヘッド駆動装置及びその制御方法 | |
KR100803778B1 (ko) | 반도체 장치 및 플라즈마 디스플레이 모듈 | |
CN113035116B (zh) | 驱动电路和显示装置 | |
JPH07212197A (ja) | クロック発生器及びこのクロック発生器を用いた液晶駆動装置 | |
JP4529519B2 (ja) | 表示パネル用駆動装置 | |
US7498857B2 (en) | Circuit arrangement and method for generating a square wave signal | |
JP2008041902A (ja) | Ldドライブ回路 | |
CN111192548A (zh) | 驱动电路 | |
US20080278219A1 (en) | Bias switching circuit | |
JPH08139581A (ja) | 電源制御回路 | |
JPH0832421A (ja) | 遅延論理回路素子 | |
KR100462382B1 (ko) | 액정 표시 장치의 딜레이 발생회로 |