JP2006108836A - 反射形アナログ移相器および電圧制御型発振器 - Google Patents
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Abstract
【課題】 反射形アナログ移相器の制御電圧に対する周波数可変幅の直線性を確保しつつ、部品点数の削減を図る。
【解決手段】 第2ポートP2にそれぞれ接続される付加制御部4bのキャパシタC5と3dB90°ハイブリッドカプラ4aのキャパシタC4とを共有化するとともに、第3ポートP3にそれぞれ接続される付加制御部4bのキャパシタC7と3dB90°ハイブリッドカプラ4aのキャパシタC2とを共有化することにより、3dB90°ハイブリッドカプラ4aの第2ポートP2および第3ポートP3にそれぞれ接続される付加制御部4bのキャパシタC5、C7を除去し、付加制御部4bのキャパシタC5、C7を除去した時の3dB90°ハイブリッドカプラのキャパシタC4、C2の容量は、付加制御部4bのキャパシタC5、C7を除去する前の容量の1.4倍とする。
【選択図】 図1
【解決手段】 第2ポートP2にそれぞれ接続される付加制御部4bのキャパシタC5と3dB90°ハイブリッドカプラ4aのキャパシタC4とを共有化するとともに、第3ポートP3にそれぞれ接続される付加制御部4bのキャパシタC7と3dB90°ハイブリッドカプラ4aのキャパシタC2とを共有化することにより、3dB90°ハイブリッドカプラ4aの第2ポートP2および第3ポートP3にそれぞれ接続される付加制御部4bのキャパシタC5、C7を除去し、付加制御部4bのキャパシタC5、C7を除去した時の3dB90°ハイブリッドカプラのキャパシタC4、C2の容量は、付加制御部4bのキャパシタC5、C7を除去する前の容量の1.4倍とする。
【選択図】 図1
Description
本発明は反射形アナログ移相器および電圧制御型発振器に関し、特に、反射形アナログ移相器の部品点数を減らしながら、制御電圧に対する周波数可変幅の直線性を向上させる方法に適用して好適なものである。
従来の電圧制御型発振器では、弾性表面波素子を共振子として用いたものがある。この弾性表面波素子を共振子として用いた電圧制御型発振器では、高安定・高品質な特性を得ることができ、数Gbit/sの伝送速度を上回る通信ネットワーク系の基準発振器として有望視されている。また、電圧制御型発振器の発振周波数を変化させるために、外部から制御電圧を入力して発振ループの位相を可変させる付加制御部を備えた3dB90°ハイブリッドカプラを直列に介挿する方法がある。
また、特許文献1には、位相を変化させても損失変動の小さなマイクロ波移相器を得るために、マイクロ波移相器を構成する可変容量素子にそれぞれ誘導性素子を直列に接続するとともに、90°ハイブリッドの通過素子と接地間および結合端子と接地間にそれぞれ抵抗を接続する方法が開示されている。
また、特許文献2には、反射形アナログ移相器において、接合容量の変化比の小さな可変容量素子を用いて大きな位相量が得られるようにするために、ハイブリッド回路出力端子と地導体との間に接続される容量成分と、可変容量素子の容量成分とを合成した可変容量素子を設ける方法が開示されている。
特開2003−264403号公報
特開平5315804号公報
また、特許文献2には、反射形アナログ移相器において、接合容量の変化比の小さな可変容量素子を用いて大きな位相量が得られるようにするために、ハイブリッド回路出力端子と地導体との間に接続される容量成分と、可変容量素子の容量成分とを合成した可変容量素子を設ける方法が開示されている。
しかしながら、特許文献1に開示された方法では、部品点数が多くなるために、コストアップを招くとともに、電圧制御型発振器の小型化の支障になるという問題があった。また、特許文献2に開示された方法では、大きな位相量が得られるようにすると、制御電圧に対する周波数可変幅の直線性が劣化するという問題があった。
そこで、本発明の目的は、制御電圧に対する周波数可変幅の直線性を確保しつつ、部品点数の削減を図ることが可能な反射形アナログ移相器および電圧制御型発振器を提供することである。
そこで、本発明の目的は、制御電圧に対する周波数可変幅の直線性を確保しつつ、部品点数の削減を図ることが可能な反射形アナログ移相器および電圧制御型発振器を提供することである。
上述した課題を解決するために、本発明の一態様に係る反射形アナログ移相器によれば、第1ポートから入力された電力を互いに90°の位相差で等分配して第2ポートおよび第3ポートから出力する3dB90°ハイブリッドカプラと、前記第2ポートおよび前記第3ポートを終端し、前記第2ポートおよび前記第3ポートにおける反射係数の位相を変化させる付加制御部とを備え、前記第2ポートにそれぞれ接続される前記付加制御部のキャパシタと前記3dB90°ハイブリッドカプラのキャパシタとが共有化されるとともに、前記第3ポートにそれぞれ接続される前記付加制御部のキャパシタと前記3dB90°ハイブリッドカプラのキャパシタとが共有化されていることを特徴とする。
これにより、第2ポートおよび第3ポートに互いに並列接続されているキャパシタをそれぞれ1個にまとめることが可能となる。このため、反射形アナログ移相器の特性を劣化させることなく、部品点数を削減することができ、反射形アナログ移相器の小型化および低価格化を図りつつ、低挿入損失および低リターンロスで大きな位相変化をもたらすことができる。
また、本発明の一態様に係る反射形アナログ移相器によれば、前記付加制御部のキャパシタと前記3dB90°ハイブリッドカプラのキャパシタとを共有化した時のキャパシタの容量は、前記付加制御部のキャパシタの容量と前記3dB90°ハイブリッドカプラのキャパシタの容量との合計の70〜85%の範囲であることを特徴とする。
これにより、電圧制御型発振器の周波数可変幅を大きく取ることが可能となるとともに、制御電圧に対する周波数可変幅の直線性を向上させることができ、制御電圧に対して良好な周波数可変特性を得ることが可能になる。
これにより、電圧制御型発振器の周波数可変幅を大きく取ることが可能となるとともに、制御電圧に対する周波数可変幅の直線性を向上させることができ、制御電圧に対して良好な周波数可変特性を得ることが可能になる。
また、本発明の一態様に係る反射形アナログ移相器によれば、前記3dB90°ハイブリッドカプラは、ループ状に接続された第1、第2、第3および第4のインダクタと、前記第1および第2のインダクタの接続点に接続された第1のキャパシタと、前記第2および第3のインダクタの接続点に接続された第2のキャパシタと、前記第3および第4のインダクタの接続点に接続された第3のキャパシタと、前記第1および第4のインダクタの接続点に接続された第4のキャパシタとを備え、前記付加制御部は、前記第3および第4のインダクタの接続点に接続された第5のインダクタと、前記第5のインダクタに直列接続された第5のキャパシタと、前記第5のキャパシタに直列接続された第1のバリキャップと、前記第1および第4のインダクタの接続点に接続された第6のインダクタと、前記第6のインダクタに直列接続された第6のキャパシタと、前記第6のキャパシタに直列接続された第2のバリキャップとを備えることを特徴とする。
これにより、反射形アナログ移相器の特性を劣化させることなく、3dB90°ハイブリッドカプラの第2ポートおよび第3ポートにそれぞれ接続される付加制御部のキャパシタを除去することができ、反射形アナログ移相器の部品点数を削減することができる。
また、本発明の一態様に係る反射形アナログ移相器によれば、前記3dB90°ハイブリッドカプラは、ループ状に接続された第1、第2、第3および第4のインダクタと、前記第1および第2のインダクタの接続点に接続された第1のキャパシタと、前記第2および第3のインダクタの接続点に接続された第2のキャパシタとを備え、前記付加制御部は、前記第3および第4のインダクタの接続点に接続された第3のキャパシタと、前記第1および第4のインダクタの接続点に接続された第4のキャパシタと、前記第3および第4のインダクタの接続点に接続された第5のインダクタと、前記第5のインダクタに直列接続された第5のキャパシタと、前記第5のキャパシタに直列接続された第1のバリキャップと、前記第1および第4のインダクタの接続点に接続された第6のインダクタと、前記第6のインダクタに直列接続された第6のキャパシタと、前記第6のキャパシタに直列接続された第2のバリキャップとを備えることを特徴とする。
また、本発明の一態様に係る反射形アナログ移相器によれば、前記3dB90°ハイブリッドカプラは、ループ状に接続された第1、第2、第3および第4のインダクタと、前記第1および第2のインダクタの接続点に接続された第1のキャパシタと、前記第2および第3のインダクタの接続点に接続された第2のキャパシタとを備え、前記付加制御部は、前記第3および第4のインダクタの接続点に接続された第3のキャパシタと、前記第1および第4のインダクタの接続点に接続された第4のキャパシタと、前記第3および第4のインダクタの接続点に接続された第5のインダクタと、前記第5のインダクタに直列接続された第5のキャパシタと、前記第5のキャパシタに直列接続された第1のバリキャップと、前記第1および第4のインダクタの接続点に接続された第6のインダクタと、前記第6のインダクタに直列接続された第6のキャパシタと、前記第6のキャパシタに直列接続された第2のバリキャップとを備えることを特徴とする。
これにより、反射形アナログ移相器の特性を劣化させることなく、3dB90°ハイブリッドカプラの第2ポートおよび第3ポートにそれぞれ接続される3dB90°ハイブリッドカプラのキャパシタを除去することができ、反射形アナログ移相器の部品点数を削減することができる。
また、本発明の一態様に係る電圧制御型発振器によれば、増幅器と、前記増幅器に対して帰還回路を構成する弾性表面波素子と、外部から制御電圧を入力して発振ループ内の位相を可変させる付加制御部が付加された3dB90°ハイブリッドカプラからなる反射形アナログ移相器と、前記発振ループ内の電力を等分配して、前記発振ループ外に出力する等分配器とを備え、前記3dB90°ハイブリッドカプラに入力された電力を互いに90°の位相差で等分配して出力する一方のポートにそれぞれ接続される前記付加制御部のキャパシタと前記3dB90°ハイブリッドカプラのキャパシタとが共有化されるとともに、前記3dB90°ハイブリッドカプラに入力された電力を互いに90°の位相差で等分配して出力する他方のポートにそれぞれ接続される前記付加制御部のキャパシタと前記3dB90°ハイブリッドカプラのキャパシタとが共有化されていることを特徴とする。
また、本発明の一態様に係る電圧制御型発振器によれば、増幅器と、前記増幅器に対して帰還回路を構成する弾性表面波素子と、外部から制御電圧を入力して発振ループ内の位相を可変させる付加制御部が付加された3dB90°ハイブリッドカプラからなる反射形アナログ移相器と、前記発振ループ内の電力を等分配して、前記発振ループ外に出力する等分配器とを備え、前記3dB90°ハイブリッドカプラに入力された電力を互いに90°の位相差で等分配して出力する一方のポートにそれぞれ接続される前記付加制御部のキャパシタと前記3dB90°ハイブリッドカプラのキャパシタとが共有化されるとともに、前記3dB90°ハイブリッドカプラに入力された電力を互いに90°の位相差で等分配して出力する他方のポートにそれぞれ接続される前記付加制御部のキャパシタと前記3dB90°ハイブリッドカプラのキャパシタとが共有化されていることを特徴とする。
これにより、第2ポートおよび第3ポートに互いに並列接続されているキャパシタをそれぞれ1個にまとめることが可能となり、反射形アナログ移相器の特性を劣化させることなく、部品点数を削減することができる。このため、反射形アナログ移相器の小型化および低価格化を図りつつ、低挿入損失および低リターンロスで大きな位相変化をもたらすことができ、出力変動が少なく、効率のよい電圧制御型発振器を実現することができる。
以下、本発明の実施形態に係る反射形アナログ移相器および電圧制御型発振器について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る電圧制御型発振器の概略構成を示すブロック図である。
図1において、発振用の増幅器2の帰還回路として、弾性表面波素子1と、発振ループ内の電力を等分配して発振ループ外に出力する等分配器3と、外部から制御電圧を入力して発振ループ内の位相を可変させる反射形アナログ移相器4とが直列に介挿され、これら各ブロックは一定の特性インピーダンス、例えば、50ohmに全て整合接続されている。
図1は、本発明の第1実施形態に係る電圧制御型発振器の概略構成を示すブロック図である。
図1において、発振用の増幅器2の帰還回路として、弾性表面波素子1と、発振ループ内の電力を等分配して発振ループ外に出力する等分配器3と、外部から制御電圧を入力して発振ループ内の位相を可変させる反射形アナログ移相器4とが直列に介挿され、これら各ブロックは一定の特性インピーダンス、例えば、50ohmに全て整合接続されている。
これにより、等分配器3によって発振ループ内のインピーダンスを乱すことなく、電力を等分配して発振ループ外に出力することができるため、負荷に対してより安定的な回路動作をさせることができ、大きな出力パワーを得ることができる。また、発振ループ内に反射形アナログ移相器4を組み込むことで、マイクロ波に周波数変調をかけることが可能となるとともに、3dB90°ハイブリッドカプラとそれに付随したリアクタンス可変回路を反射形アナログ移相器4として用いることにより、低挿入損失および低リターンロスで大きな位相変化をもたらすことができる。
図2は、図1の反射形アナログ移相器4の構成を示す回路図である。
図2において、反射形アナログ移相器4には3dB90°ハイブリッドカプラ4aおよび付加制御部4bが設けられている。ここで、3dB90°ハイブリッドカプラ4aには、第1ポートP1、第2ポートP2、第3ポートP3および第4ポートP4が設けられている。そして、第1ポートP1から入力された電力を互いに90°の位相差で等分配して第2ポートP2および第3ポートP3から出力することができる。また、付加制御部4bは、3dB90°ハイブリッドカプラ4aの第2ポートP2および第3ポートP3を終端し、第2ポートP2および第3ポートP3における反射係数の位相を変化させることができる。
図2において、反射形アナログ移相器4には3dB90°ハイブリッドカプラ4aおよび付加制御部4bが設けられている。ここで、3dB90°ハイブリッドカプラ4aには、第1ポートP1、第2ポートP2、第3ポートP3および第4ポートP4が設けられている。そして、第1ポートP1から入力された電力を互いに90°の位相差で等分配して第2ポートP2および第3ポートP3から出力することができる。また、付加制御部4bは、3dB90°ハイブリッドカプラ4aの第2ポートP2および第3ポートP3を終端し、第2ポートP2および第3ポートP3における反射係数の位相を変化させることができる。
ここで、付加制御部4bはリアクタンス可変回路で構成することができ、キャパシタC5〜C8、インダクタL5、L6、抵抗R1、R2およびバリキャップA1、A2が設けられている。そして、キャパシタC5、インダクタL5、キャパシタC6、抵抗R1、抵抗R2、キャパシタC8、インダクタL6およびキャパシタC7が順に直列接続され、キャパシタC5とインダクタL5との間の端子は3dB90°ハイブリッドカプラ4aの第2ポートP2に接続され、キャパシタC7とインダクタL6との間の端子は、3dB90°ハイブリッドカプラ4aの第3ポートP3に接続されている。さらに、キャパシタC6と抵抗R1との間にはバリキャップA1が接続され、キャパシタC8と抵抗R2との間にはバリキャップA2が接続され、抵抗R1と抵抗R2の間には制御電圧源Eが接続されている。
図3は、図2の3dB90°ハイブリッドカプラ4aの構成を示す回路図である。
図3において、3dB90°ハイブリッドカプラ4aには、キャパシタC1〜C4およびインダクタL1〜L4が設けられている。そして、インダクタL1〜L4はループ状に接続され、インダクタL1とインダクタL2との間には、キャパシタC1が接続されるとともに、弾性表面波共振子1が接続され、インダクタL2とインダクタL3との間には、キャパシタC3が接続されるとともに、等分配器3が接続され、インダクタL3とインダクタL4との間には、キャパシタC4が接続され、インダクタL4とインダクタL1との間には、キャパシタC2が接続されている。
図3において、3dB90°ハイブリッドカプラ4aには、キャパシタC1〜C4およびインダクタL1〜L4が設けられている。そして、インダクタL1〜L4はループ状に接続され、インダクタL1とインダクタL2との間には、キャパシタC1が接続されるとともに、弾性表面波共振子1が接続され、インダクタL2とインダクタL3との間には、キャパシタC3が接続されるとともに、等分配器3が接続され、インダクタL3とインダクタL4との間には、キャパシタC4が接続され、インダクタL4とインダクタL1との間には、キャパシタC2が接続されている。
そして、信号を反射形アナログ移相器4の第1ポートP1に入力すると、3dB90°ハイブリッドカプラ4aで信号が分配され、3dB90°ハイブリッドカプラ4aの第2ポートP2および第3ポートP3に出力される。そして、第2ポートP2および第3ポートP3は容量性のインピーダンスを呈するバリキャップA1、A2でそれぞれ終端されているので、第2ポートP2および第3ポートP3に出力された信号は反射され、3dB90°ハイブリッドカプラ4aに再入力される。そして、3dB90°ハイブリッドカプラ4aに再入力された信号は3dB90°ハイブリッドカプラ4aで再合成され、3dB90°ハイブリッドカプラ4aのアイソレーション端子でもある第4ポートP4に出力される。このような構成の反射形アナログ移相器4において、バリキャップA1、A2の容量が等しく、3dB90°ハイブリッドカプラ4aが理想的であるならば、3dB90°ハイブリッドカプラ4aの第1ポートP1に入力した信号は損失を伴うことなく、第2ポートP2および第3ポートP3の反射係数の位相を90度だけ進めた状態で第4ポートP4から出力される。このため、反射形アナログ移相器4の通過位相はバリキャップA1、A2の反射位相に依存し、バリキャップA1、A2の接合容量を制御電圧源Eで変化させれば、信号の位相を変化させることができる。
これにより、電圧制御型発振器の周波数可変幅を大きく取ることができ、制御電圧に対し、良好な周波数可変特性を得ることが可能になる。また、低挿入損失・低リターンロスであることから、回路損失も最小限に抑えることができ、出力変動が少なく、効率のよい電圧制御型発振器を実現することができる。
ここで、3dB90°ハイブリッドカプラ4aの第2ポートP2および第3ポートP3に付加制御部4bを接続すると、第2ポートP2には、キャパシタC4、C5が互いに並列接続されるとともに、第3ポートP3には、キャパシタC2、C7が互いに並列接続される。このため、第2ポートP2にそれぞれ接続される付加制御部4bのキャパシタC5と3dB90°ハイブリッドカプラ4aのキャパシタC4とを共有化するとともに、第3ポートP3にそれぞれ接続される付加制御部4bのキャパシタC7と3dB90°ハイブリッドカプラ4aのキャパシタC2とを共有化することができる。これにより、反射形アナログ移相器4の特性を劣化させることなく、3dB90°ハイブリッドカプラ4aの第2ポートP2および第3ポートP3にそれぞれ接続される付加制御部4bのキャパシタC5、C7を除去することができる。このため、反射形アナログ移相器4の部品点数を削減することができ、反射形アナログ移相器4の小型化および低価格化を図ることができる。
ここで、3dB90°ハイブリッドカプラ4aの第2ポートP2および第3ポートP3に付加制御部4bを接続すると、第2ポートP2には、キャパシタC4、C5が互いに並列接続されるとともに、第3ポートP3には、キャパシタC2、C7が互いに並列接続される。このため、第2ポートP2にそれぞれ接続される付加制御部4bのキャパシタC5と3dB90°ハイブリッドカプラ4aのキャパシタC4とを共有化するとともに、第3ポートP3にそれぞれ接続される付加制御部4bのキャパシタC7と3dB90°ハイブリッドカプラ4aのキャパシタC2とを共有化することができる。これにより、反射形アナログ移相器4の特性を劣化させることなく、3dB90°ハイブリッドカプラ4aの第2ポートP2および第3ポートP3にそれぞれ接続される付加制御部4bのキャパシタC5、C7を除去することができる。このため、反射形アナログ移相器4の部品点数を削減することができ、反射形アナログ移相器4の小型化および低価格化を図ることができる。
なお、3dB90°ハイブリッドカプラ4aの第2ポートP2および第3ポートP3にそれぞれ接続される付加制御部4bのキャパシタC5、C7を除去する代わりに、3dB90°ハイブリッドカプラ4aの第2ポートP2および第3ポートP3にそれぞれ接続されるキャパシタC4、C2を除去するようにしてもよい。
また、付加制御部4bのキャパシタC5、C7を除去した時の3dB90°ハイブリッドカプラのキャパシタC4、C2の容量は、付加制御部4bのキャパシタC5、C7を除去する前の付加制御部のキャパシタC5、C7の容量と3dB90°ハイブリッドカプラのキャパシタC4、C2の容量との合計の70〜85%の範囲とすることが好ましい。
また、付加制御部4bのキャパシタC5、C7を除去した時の3dB90°ハイブリッドカプラのキャパシタC4、C2の容量は、付加制御部4bのキャパシタC5、C7を除去する前の付加制御部のキャパシタC5、C7の容量と3dB90°ハイブリッドカプラのキャパシタC4、C2の容量との合計の70〜85%の範囲とすることが好ましい。
これにより、付加制御部4bのキャパシタC5、C7を除去した場合においても、電圧制御型発振器の周波数可変幅を大きく取ることが可能となるとともに、制御電圧に対する周波数可変幅の直線性を向上させることができ、制御電圧に対して良好な周波数可変特性を得ることが可能になる。
図4は、図1の電圧制御型発振器の制御電圧と周波数可変幅の関係を示す図である。なお、図4(b)は、図4(a)の数値をグラフ化したものである。ここで、図3の構成において、キャパシタC1〜C4は2.2pF、キャパシタC5、C7は1.6pF、インダクタL1、L3は1.3nH、インダクタL2、L4、L5、L6は2.2nHとした。
図4は、図1の電圧制御型発振器の制御電圧と周波数可変幅の関係を示す図である。なお、図4(b)は、図4(a)の数値をグラフ化したものである。ここで、図3の構成において、キャパシタC1〜C4は2.2pF、キャパシタC5、C7は1.6pF、インダクタL1、L3は1.3nH、インダクタL2、L4、L5、L6は2.2nHとした。
図4において、制御電圧0〜3Vにおいて周波数可変幅として0〜1000ppmが得られており、大きな周波数可変幅を取ることができる。また、制御電圧に対する周波数可変幅の直線性も良好である。
図5は、図1の電圧制御型発振器において、付加制御部4bのキャパシタC5、C7を除去した時の制御電圧と周波数可変幅の関係を示す図である。なお、図5(b)は、図5(a)の数値をグラフ化したものである。
図5は、図1の電圧制御型発振器において、付加制御部4bのキャパシタC5、C7を除去した時の制御電圧と周波数可変幅の関係を示す図である。なお、図5(b)は、図5(a)の数値をグラフ化したものである。
図5において、図3の付加制御部4bのキャパシタC5、C7を単に除去した場合、制御電圧0〜3Vにおいて周波数可変幅が0〜500ppmとなり、周波数可変幅が小さくなるとともに、制御電圧に対する周波数可変幅の直線性も劣化する。
図6は、図1の電圧制御型発振器において、付加制御部4bのキャパシタC5、C7を3dB90°ハイブリッドカプラ4aのキャパシタC2、C4で共用した時の制御電圧と周波数可変幅の関係を示す図である。なお、図6(b)は、図6(a)の数値をグラフ化したものである。
図6は、図1の電圧制御型発振器において、付加制御部4bのキャパシタC5、C7を3dB90°ハイブリッドカプラ4aのキャパシタC2、C4で共用した時の制御電圧と周波数可変幅の関係を示す図である。なお、図6(b)は、図6(a)の数値をグラフ化したものである。
図6において、図3の付加制御部4bのキャパシタC5、C7を除去し、3dB90°ハイブリッドカプラのキャパシタC4、C2の容量を1.1倍(2.4pF)、1.3倍(2.7pF)、1.4(3pF)、1.5倍(3.3pF)および1.7倍(3.8pF)とした場合について、制御電圧と周波数可変幅の関係を調べた。この結果、周波数可変幅については、3dB90°ハイブリッドカプラのキャパシタC4、C2の容量を1.7倍とした時が最も周波数可変幅が大きくなった。
図7は、図1の電圧制御型発振器において、付加制御部4bのキャパシタC5、C7を3dB90°ハイブリッドカプラ4aのキャパシタC2、C4で共用した時の制御電圧に対する周波数可変幅の直線性と周波数可変幅との関係を示す図である。
図7において、3dB90°ハイブリッドカプラのキャパシタC4、C2の容量を1.7倍とした時が最も周波数可変幅が大きくなるが、制御電圧に対する周波数可変幅の直線性は良くない。一方、3dB90°ハイブリッドカプラのキャパシタC4、C2の容量を1.4倍とすると、3dB90°ハイブリッドカプラのキャパシタC4、C2の容量を1.7倍とした場合に比べて周波数可変幅が100ppm程度小さくなるが、制御電圧に対する周波数可変幅の直線性は良くなる。この結果、周波数可変幅と直線性の双方を満足させるには、3dB90°ハイブリッドカプラのキャパシタC4、C2の容量を1.4倍とした方が良い。
図7において、3dB90°ハイブリッドカプラのキャパシタC4、C2の容量を1.7倍とした時が最も周波数可変幅が大きくなるが、制御電圧に対する周波数可変幅の直線性は良くない。一方、3dB90°ハイブリッドカプラのキャパシタC4、C2の容量を1.4倍とすると、3dB90°ハイブリッドカプラのキャパシタC4、C2の容量を1.7倍とした場合に比べて周波数可変幅が100ppm程度小さくなるが、制御電圧に対する周波数可変幅の直線性は良くなる。この結果、周波数可変幅と直線性の双方を満足させるには、3dB90°ハイブリッドカプラのキャパシタC4、C2の容量を1.4倍とした方が良い。
理論上は、3dB90°ハイブリッドカプラのキャパシタC4、C2の容量を1.7倍し方が、制御電圧による周波数変化は線形性が見られると考えられる。しかし、3dB90°ハイブリッドカプラのキャパシタC4、C2の容量を1.7倍すると線形性が劣化し、3dB90°ハイブリッドカプラのキャパシタC4、C2の容量を1.4倍した方が線形性が良い。これは、基板とグラウンドとの間に存在する寄生容量の影響であると推測できる。
図8は、図1の電圧制御型発振器において、付加制御部4bのキャパシタC5、C7を3dB90°ハイブリッドカプラ4aのキャパシタC2、C4で共用した時の制御電圧と周波数可変幅との関係を示す図である。
図8において、シミュレーション結果では制御電圧による周波数可変幅は770ppmとなり、付加制御部4bのキャパシタC5、C7を単に除去した場合より約300ppm高くなった。また、制御電圧に対する周波数可変幅も直線性が良いが判る。
図8において、シミュレーション結果では制御電圧による周波数可変幅は770ppmとなり、付加制御部4bのキャパシタC5、C7を単に除去した場合より約300ppm高くなった。また、制御電圧に対する周波数可変幅も直線性が良いが判る。
1 弾性表面波素子、2 増幅器3 等分配器、4 反射形アナログ移相器、4a 3dB90°ハイブリッドカプラ、4b 付加制御部、C1〜C8 キャパシタ、L1〜L6 インダクタ、R1、R2 抵抗、A1、A2 バリキャップ、E 制御電圧源
Claims (5)
- 第1ポートから入力された電力を互いに90°の位相差で等分配して第2ポートおよび第3ポートから出力する3dB90°ハイブリッドカプラと、
前記第2ポートおよび前記第3ポートを終端し、前記第2ポートおよび前記第3ポートにおける反射係数の位相を変化させる付加制御部とを備え、
前記第2ポートにそれぞれ接続される前記付加制御部のキャパシタと前記3dB90°ハイブリッドカプラのキャパシタとが共有化されるとともに、前記第3ポートにそれぞれ接続される前記付加制御部のキャパシタと前記3dB90°ハイブリッドカプラのキャパシタとが共有化されていることを特徴とする反射形アナログ移相器。 - 前記付加制御部のキャパシタと前記3dB90°ハイブリッドカプラのキャパシタとを共有化した時のキャパシタの容量は、前記付加制御部のキャパシタの容量と前記3dB90°ハイブリッドカプラのキャパシタの容量との合計の70〜85%の範囲であることを特徴とする請求項1記載の反射形アナログ移相器。
- 前記3dB90°ハイブリッドカプラは、
ループ状に接続された第1、第2、第3および第4のインダクタと、
前記第1および第2のインダクタの接続点に接続された第1のキャパシタと、
前記第2および第3のインダクタの接続点に接続された第2のキャパシタと、
前記第3および第4のインダクタの接続点に接続された第3のキャパシタと、
前記第1および第4のインダクタの接続点に接続された第4のキャパシタとを備え、
前記付加制御部は、
前記第3および第4のインダクタの接続点に接続された第5のインダクタと、
前記第5のインダクタに直列接続された第5のキャパシタと、
前記第5のキャパシタに直列接続された第1のバリキャップと、
前記第1および第4のインダクタの接続点に接続された第6のインダクタと、
前記第6のインダクタに直列接続された第6のキャパシタと、
前記第6のキャパシタに直列接続された第2のバリキャップとを備えることを特徴とする請求項1または2記載の反射形アナログ移相器。 - 前記3dB90°ハイブリッドカプラは、
ループ状に接続された第1、第2、第3および第4のインダクタと、
前記第1および第2のインダクタの接続点に接続された第1のキャパシタと、
前記第2および第3のインダクタの接続点に接続された第2のキャパシタとを備え、
前記付加制御部は、
前記第3および第4のインダクタの接続点に接続された第3のキャパシタと、
前記第1および第4のインダクタの接続点に接続された第4のキャパシタと、
前記第3および第4のインダクタの接続点に接続された第5のインダクタと、
前記第5のインダクタに直列接続された第5のキャパシタと、
前記第5のキャパシタに直列接続された第1のバリキャップと、
前記第1および第4のインダクタの接続点に接続された第6のインダクタと、
前記第6のインダクタに直列接続された第6のキャパシタと、
前記第6のキャパシタに直列接続された第2のバリキャップとを備えることを特徴とする請求項1または2記載の反射形アナログ移相器。 - 増幅器と、
前記増幅器に対して帰還回路を構成する弾性表面波素子と、
外部から制御電圧を入力して発振ループ内の位相を可変させる付加制御部が付加された3dB90°ハイブリッドカプラからなる反射形アナログ移相器と、
前記発振ループ内の電力を等分配して、前記発振ループ外に出力する等分配器とを備え、
前記3dB90°ハイブリッドカプラに入力された電力を互いに90°の位相差で等分配して出力する一方のポートにそれぞれ接続される前記付加制御部のキャパシタと前記3dB90°ハイブリッドカプラのキャパシタとが共有化されるとともに、前記3dB90°ハイブリッドカプラに入力された電力を互いに90°の位相差で等分配して出力する他方のポートにそれぞれ接続される前記付加制御部のキャパシタと前記3dB90°ハイブリッドカプラのキャパシタとが共有化されていることを特徴とする電圧制御型発振器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004289639A JP2006108836A (ja) | 2004-10-01 | 2004-10-01 | 反射形アナログ移相器および電圧制御型発振器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004289639A JP2006108836A (ja) | 2004-10-01 | 2004-10-01 | 反射形アナログ移相器および電圧制御型発振器 |
Publications (1)
Publication Number | Publication Date |
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JP2006108836A true JP2006108836A (ja) | 2006-04-20 |
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ID=36378080
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2004289639A Withdrawn JP2006108836A (ja) | 2004-10-01 | 2004-10-01 | 反射形アナログ移相器および電圧制御型発振器 |
Country Status (1)
Country | Link |
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JP (1) | JP2006108836A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8078778B2 (en) | 2007-05-22 | 2011-12-13 | Renesas Electronics Corporation | Image processing apparatus for reading compressed data from and writing to memory via data bus and image processing method |
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2004
- 2004-10-01 JP JP2004289639A patent/JP2006108836A/ja not_active Withdrawn
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