JP2006093504A - Semiconductor device and its manufacturing method - Google Patents

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裕康 石田
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Abstract

<P>PROBLEM TO BE SOLVED: To decrease a man-hour and to suppress electric field concentration by forming trenches in the same step as that of an element area when an MOSFET has the element region in trench structure. <P>SOLUTION: Trenches 7 and 8 are provided at ends of a channel layer 4, trench internal walls are coated with insulating film, and polysilicon is charged. Consequently, the need for a guard ring is eliminated and the curvature of a depletion layer at the channel layer end part is reduced to suppress electric field concentration. The trenches 7 and 8 at the channel layer end part are as deep as or deeper than a trench of a cell part for effective suppression of electric field concentration, and the opening width in trench formation is made wider than the element area to form the trenches 7 and 8 deeper than the element area through the same trench forming step. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は半導体装置およびその製造方法に係り、特にガードリングを省き、チャネル層端部の電界集中を緩和する半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device that eliminates a guard ring and alleviates electric field concentration at an end portion of a channel layer and a manufacturing method thereof.

図8に従来の半導体装置の周辺領域付近の断面図を示す。半導体装置は、例えば、トレンチ構造のトランジスタのセル52をチャネル層34に多数設けた素子領域51を有するMOSFETである。   FIG. 8 shows a cross-sectional view of the vicinity of the peripheral region of a conventional semiconductor device. The semiconductor device is, for example, a MOSFET having an element region 51 in which a number of trench-structure transistor cells 52 are provided in a channel layer 34.

チャネル層34はn+型半導体基板31上にn−型半導体層32を設けその表面にp型不純物を拡散して設けられた領域である。チャネル層34端部にはガードリング33が設けられる。   The channel layer 34 is a region in which an n− type semiconductor layer 32 is provided on an n + type semiconductor substrate 31 and p-type impurities are diffused on the surface thereof. A guard ring 33 is provided at the end of the channel layer 34.

ガードリング33は、チャネル層34より深くチャネル層34と同導電型の領域でありチャネル層34端部での電界集中を緩和している(例えば特許文献1参照。)。   The guard ring 33 is a region of the same conductivity type as that of the channel layer 34 deeper than the channel layer 34, and relaxes electric field concentration at the end of the channel layer 34 (see, for example, Patent Document 1).

図9、図10を用いて従来の半導体装置の製造方法を説明する。MOSFETは、n+型のシリコン半導体基板31の上にn−型のエピタキシャル層からなるドレイン領域32を設ける。チャネル層の端部を開口したマスク35sを設けて高濃度のp型不純物をイオン注入・拡散し、ガードリング33を形成する(図9(A))。次にチャネル層の形成領域を開口した新たなマスク35sを設けてp型不純物をイオン注入・拡散してチャネル層34を形成する(図9(B))。その後チャネル層34を貫通し、ドレイン領域32まで到達するトレンチ37を形成する(図9(C))。   A conventional method for manufacturing a semiconductor device will be described with reference to FIGS. The MOSFET includes a drain region 32 made of an n− type epitaxial layer on an n + type silicon semiconductor substrate 31. A mask 35s having an opening at the end of the channel layer is provided, and high-concentration p-type impurities are implanted and diffused to form the guard ring 33 (FIG. 9A). Next, a new mask 35s having an opening in the formation region of the channel layer is provided, and a channel layer 34 is formed by ion implantation and diffusion of p-type impurities (FIG. 9B). Thereafter, a trench 37 that penetrates the channel layer 34 and reaches the drain region 32 is formed (FIG. 9C).

さらにトレンチ37の内壁をゲート酸化膜41で被膜し、トレンチ37に充填されたポリシリコンよりなるゲート電極43を設ける。トレンチ37に隣接したチャネル層34表面にはN型のソース領域45が形成される。隣り合う2つのセルのソース領域45間のチャネル層34表面および素子領域外周にはP型のボディ領域44を設ける(図10(A))。 Further, the inner wall of the trench 37 is covered with a gate oxide film 41, and a gate electrode 43 made of polysilicon filled in the trench 37 is provided. An N + -type source region 45 is formed on the surface of the channel layer 34 adjacent to the trench 37. A P + -type body region 44 is provided on the surface of the channel layer 34 between the source regions 45 of two adjacent cells and on the outer periphery of the element region (FIG. 10A).

ゲート電極43上は層間絶縁膜46で覆い、ソース領域45およびボディ領域44にコンタクトするソース電極47を設け、MOSトランジスタの多数のセル52が配列された素子領域51を形成する。またソース電極47形成時にゲート連結電極48を形成する(図10(B))。
特開2004−31386号公報 (第4図)
The gate electrode 43 is covered with an interlayer insulating film 46, a source electrode 47 that contacts the source region 45 and the body region 44 is provided, and an element region 51 in which a large number of cells 52 of MOS transistors are arranged is formed. Further, the gate connection electrode 48 is formed when the source electrode 47 is formed (FIG. 10B).
JP 2004-31386 A (FIG. 4)

トレンチ構造のMOSFETでは、容量を低減するためトレンチ37は必要最小限の深さに形成される。つまりチャネル層34もトレンチ37に応じた深さに形成される。しかしチャネル層34は拡散領域であるため、その深さが浅いとチャネル層34端部の曲率がきつくなる。そしてそのチャネル層34から広がる空乏層の曲率もきつくなり、電界集中を起こしやすくなる。   In the MOSFET having the trench structure, the trench 37 is formed to the minimum necessary depth in order to reduce the capacitance. That is, the channel layer 34 is also formed to a depth corresponding to the trench 37. However, since the channel layer 34 is a diffusion region, the curvature at the end of the channel layer 34 becomes tight if the depth is small. Further, the curvature of the depletion layer extending from the channel layer 34 becomes tight, and electric field concentration is likely to occur.

そこで図8のごとく、従来のMOSFETでは、チャネル層34端部の電界集中を緩和するため、ガードリング33を形成し、チャネル層34端部の空乏層の曲率を緩和している。しかし、曲率を緩和するためにはガードリング33をチャネル層34より深く形成することが望ましく、上記の如くチャネル層34形成前に深いガードリング33を形成する必要がある。   Therefore, as shown in FIG. 8, in the conventional MOSFET, the guard ring 33 is formed to reduce the curvature of the depletion layer at the end of the channel layer 34 in order to reduce the electric field concentration at the end of the channel layer 34. However, in order to relax the curvature, it is desirable to form the guard ring 33 deeper than the channel layer 34, and it is necessary to form the deep guard ring 33 before forming the channel layer 34 as described above.

このため素子領域51形成前にガードリング33形成工程が必要であり、マスクも別途必要であった。   For this reason, a guard ring 33 forming step is required before the element region 51 is formed, and a mask is also required separately.

本発明はかかる課題に鑑みてなされ、第1に、一導電型半導体基板上に設けられた逆導電型半導体層と、前記逆導電型半導体層に設けられた多数のトランジスタのセルと、前記逆導電型半導体層の端部で該逆導電型半導体層を貫通して設けられたトレンチと、前記トレンチに沿って設けられた絶縁膜と、前記トレンチに埋設された導電材料とを具備し、前記導電材料に電圧を印加することにより解決するものである。   The present invention has been made in view of the above problems. First, a reverse conductivity type semiconductor layer provided on one conductivity type semiconductor substrate, a plurality of transistor cells provided in the reverse conductivity type semiconductor layer, and the reverse polarity A trench provided through the opposite conductivity type semiconductor layer at an end of the conductivity type semiconductor layer, an insulating film provided along the trench, and a conductive material embedded in the trench, The problem is solved by applying a voltage to the conductive material.

第2に、一導電型半導体基板上に設けられた逆導電型のチャネル層と、前記チャネル層に設けられた多数のMOSトランジスタのセルと、前記チャネル層の端部で該チャネル層を貫通して設けられたトレンチと、前記トレンチに沿って設けられた絶縁膜と、前記トレンチに埋設された導電材料とを具備し、前記導電材料に前記MOSトランジスタのゲート電圧を印加することにより解決するものである。   Second, a reverse conductivity type channel layer provided on one conductivity type semiconductor substrate, a number of MOS transistor cells provided in the channel layer, and an end of the channel layer penetrating the channel layer. And solving by applying a gate voltage of the MOS transistor to the conductive material, comprising a trench provided along the trench, an insulating film provided along the trench, and a conductive material embedded in the trench It is.

第3に、一導電型半導体基板上に設けられた逆導電型のチャネル層と、前記チャネル層の端部で該チャネル層を貫通して設けられた第1トレンチと、前記第1トレンチに沿って設けられた絶縁膜と、前記第1トレンチに埋設された導電材料と、前記チャネル層に多数の第2トレンチを設けて構成したMOSトランジスタのセルとを具備し、前記導電材料に前記MOSトランジスタのゲート電圧を印加することにより解決するものである。   Third, a reverse conductivity type channel layer provided on the one conductivity type semiconductor substrate, a first trench provided through the channel layer at an end of the channel layer, and along the first trench An insulating film provided in the first trench, a conductive material embedded in the first trench, and a MOS transistor cell configured by providing a plurality of second trenches in the channel layer. This is solved by applying a gate voltage of

また、前記第1トレンチは前記第2トレンチと同等もしくはそれ以上の深さであることを特徴とするものである。   Further, the first trench has a depth equal to or greater than that of the second trench.

第4に、一導電型半導体基板表面に逆導電型のチャネル層を形成し、該チャネル層に多数のMOSトランジスタのセルを形成する半導体装置の製造方法であって、前記チャネル層の端部に該チャネル層を貫通するトレンチを形成する工程と、前記トレンチ内壁に絶縁膜を形成する工程と、前記トレンチ内に導電材料を埋設する工程と、前記導電材料と前記MOSトランジスタのゲート電極を電気的に接続する工程と、を具備することにより解決するものである。   Fourth, there is provided a method of manufacturing a semiconductor device in which a reverse conductivity type channel layer is formed on the surface of a one conductivity type semiconductor substrate, and a plurality of MOS transistor cells are formed in the channel layer. A step of forming a trench penetrating the channel layer, a step of forming an insulating film on the inner wall of the trench, a step of embedding a conductive material in the trench, and electrically connecting the conductive material and the gate electrode of the MOS transistor And a step of connecting to the device.

第5に、一導電型半導体基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層の端部に第1トレンチを形成し、該第1トレンチに囲まれた前記チャネル層に多数の第2トレンチを形成する工程と、前記第1トレンチおよび第2トレンチ内壁に絶縁膜を形成する工程と、前記第1トレンチおよび第2トレンチ内に導電材料を埋設する工程と、前記第2トレンチ周辺に所定の不純物を拡散してMOSトランジスタのセルを形成する工程と、前記第1トレンチに埋設された前記導電材料と前記MOSトランジスタのゲート電極を電気的に接続する工程とを具備することにより解決するものである。   Fifth, a step of forming a reverse conductivity type channel layer on the surface of the one conductivity type semiconductor substrate, a first trench is formed at an end of the channel layer, and a number of the channel layers surrounded by the first trench are formed. Forming a second trench, forming an insulating film on the inner walls of the first trench and the second trench, burying a conductive material in the first trench and the second trench, and the second trench A step of diffusing predetermined impurities in the periphery to form a MOS transistor cell; and a step of electrically connecting the conductive material embedded in the first trench and the gate electrode of the MOS transistor. It is a solution.

また、前記第1トレンチの開口幅は前記第2トレンチの開口部と同等もしくはそれより広く形成することを特徴とするものである。   The opening width of the first trench may be equal to or wider than the opening of the second trench.

本発明の構造に依れば、チャネル層端部に設けたトレンチ部によりチャネル層端部での空乏層の曲率を緩和し電界集中を抑制できる。従って、幅の広い拡散領域であるガードリングが不要となるので、動作面積の拡大に寄与し、オン抵抗を低減できる。またガードリングのマスクが不要となりコストを低減できる。   According to the structure of the present invention, the curvature of the depletion layer at the channel layer end can be relaxed and the electric field concentration can be suppressed by the trench provided at the channel layer end. Therefore, since the guard ring which is a wide diffusion region is not necessary, it contributes to the expansion of the operation area and the on-resistance can be reduced. In addition, a guard ring mask is not required, and costs can be reduced.

また、本発明の製造方法によれば、ガードリングの形成工程が不要となる。深い拡散領域であるガードリングの形成工程を不要とすることでスループットが向上する。また、特に素子領域がトレンチ構造のMOSFETの場合、素子領域と同一工程で形成できる。従って工程数を削減し、電界集中を抑制する半導体装置の製造方法を提供できる。   Moreover, according to the manufacturing method of the present invention, the guard ring forming step is not required. By eliminating the step of forming a guard ring that is a deep diffusion region, throughput is improved. In particular, when the element region is a MOSFET having a trench structure, it can be formed in the same process as the element region. Therefore, it is possible to provide a method for manufacturing a semiconductor device that reduces the number of processes and suppresses electric field concentration.

更に、トレンチ部を素子領域のMOSトランジスタのセルより深くすることでより電界集中を緩和することができる。この場合トレンチ部を構成する第1トレンチを形成するマスク開口幅をMOSトランジスタを構成する第2トレンチを形成するマスク開口幅より広くすることで、同一工程にて第2トレンチより深い第1トレンチを形成することができる。   Furthermore, electric field concentration can be further reduced by making the trench part deeper than the MOS transistor cell in the element region. In this case, by making the mask opening width for forming the first trench constituting the trench portion wider than the mask opening width for forming the second trench constituting the MOS transistor, the first trench deeper than the second trench is formed in the same process. Can be formed.

本発明の実施の形態を、nチャネルのトレンチ型MOSFETを素子領域に形成する場合を例に詳細に説明する。   The embodiment of the present invention will be described in detail by taking as an example the case where an n-channel trench MOSFET is formed in an element region.

図1には、本発明の半導体装置の構造を示す。図1(A)はチップの平面図であり、図1(B)はA−A線の断面図である。なお、図1(B)の上方は対応箇所の平面図である。   FIG. 1 shows a structure of a semiconductor device of the present invention. 1A is a plan view of the chip, and FIG. 1B is a cross-sectional view taken along the line AA. 1B is a plan view of the corresponding portion.

素子領域21には、多数のMOSトランジスタのセル25が配列されている。ソース電極17は、素子領域21上の各セル25のソース領域と接続して設けられる。ゲート連結電極18はゲート電極13bと接続され且つ素子領域21の周囲に配置されている。ゲート連結電極18は、ゲートパッド電極18pに接続する。   A large number of MOS transistor cells 25 are arranged in the element region 21. The source electrode 17 is provided in connection with the source region of each cell 25 on the element region 21. The gate connection electrode 18 is connected to the gate electrode 13 b and is disposed around the element region 21. The gate connection electrode 18 is connected to the gate pad electrode 18p.

図1(B)の断面図のごとく、MOSFETのセル25は、n+シリコン半導体基板1上にドレイン領域となるn−型エピタキシャル層2を設けその表面に設けたp型のチャネル層4に形成される。チャネル層4の端部には素子領域21の外周を囲むトレンチ部23が設けられる(詳細は詳述する)。各セル25のゲート電極13bは連結部13cにより素子領域21外に引き出されゲート連結電極18と接続する。ゲート連結電極18はゲートパッド電極18pに接続し、各セル25にゲート電圧を印加する。   As shown in the cross-sectional view of FIG. 1B, the MOSFET cell 25 is formed in the p-type channel layer 4 provided on the surface of the n + type silicon layer 1 provided with the n− type epitaxial layer 2 serving as the drain region. The A trench portion 23 surrounding the outer periphery of the element region 21 is provided at the end of the channel layer 4 (details will be described in detail). The gate electrode 13 b of each cell 25 is drawn out of the element region 21 by the connecting portion 13 c and connected to the gate connecting electrode 18. The gate connection electrode 18 is connected to the gate pad electrode 18p and applies a gate voltage to each cell 25.

MOSFETの各セル25は、半導体基板1、2と、チャネル層4と、第2トレンチ8と、ゲート絶縁膜11bと、ゲート電極13bと、ソース領域15と、ボディ領域14とから構成される。   Each MOSFET cell 25 includes semiconductor substrates 1 and 2, a channel layer 4, a second trench 8, a gate insulating film 11 b, a gate electrode 13 b, a source region 15, and a body region 14.

半導体基板は、n+型のシリコン半導体基板1の上にドレイン領域2となるn−型のエピタキシャル層を積層したものである。チャネル層4は、ドレイン領域2の表面に選択的にp型のボロン等を注入した拡散領域である。   The semiconductor substrate is obtained by laminating an n− type epitaxial layer that becomes the drain region 2 on an n + type silicon semiconductor substrate 1. The channel layer 4 is a diffusion region in which p-type boron or the like is selectively implanted into the surface of the drain region 2.

第2トレンチ8は、チャネル層4を貫通してドレイン領域2まで到達させる。一般的には半導体基板上に格子状またはストライプ状にパターニングする。   The second trench 8 passes through the channel layer 4 and reaches the drain region 2. Generally, patterning is performed on a semiconductor substrate in a lattice shape or a stripe shape.

ゲート酸化膜11bは、少なくともチャネル層4と接する第2トレンチ8内壁に、駆動電圧に応じて数百Åの厚みに設ける。ゲート酸化膜11bは絶縁膜であるので、第2トレンチ8内に設けられたゲート電極13bと半導体基板に挟まれてMOS構造となっている。   The gate oxide film 11b is provided at least on the inner wall of the second trench 8 in contact with the channel layer 4 to a thickness of several hundreds of inches according to the driving voltage. Since the gate oxide film 11b is an insulating film, it has a MOS structure sandwiched between the gate electrode 13b provided in the second trench 8 and the semiconductor substrate.

ゲート電極13bは、第2トレンチ8に導電材料を埋設してなる。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばn型不純物が導入されている。このゲート電極13は、連結部13cにより基板上に引き出されて半導体基板の周囲を取り巻くゲート連結電極18まで延在され、半導体基板上に設けられたゲートパッド電極18p(図1(A)参照)に連結される。また、導電材料で有れば、不純物を導入したポリシリコンに限らず金属等であってもよい。   The gate electrode 13 b is formed by burying a conductive material in the second trench 8. The conductive material is, for example, polysilicon, and n-type impurities, for example, are introduced into the polysilicon in order to reduce the resistance. The gate electrode 13 is drawn out onto the substrate by the connecting portion 13c and extends to the gate connecting electrode 18 surrounding the periphery of the semiconductor substrate, and the gate pad electrode 18p provided on the semiconductor substrate (see FIG. 1A). Connected to Moreover, as long as it is a conductive material, it is not limited to polysilicon into which impurities are introduced, but may be metal or the like.

ソース領域15は、第2トレンチ8に隣接したチャネル層4表面にn+型不純物を注入した拡散領域であり、素子領域21を覆う金属のソース電極17とコンタクトする。また、隣接するソース領域15間のチャネル層4表面および素子領域21外周のチャネル層4表面には、p+型不純物の拡散領域であるボディ領域14を設け、基板の電位を安定化させる。これにより隣接する第2トレンチ8で囲まれた部分がMOSFETの1つのセル25となり、これが多数個集まって素子領域21を構成している。   The source region 15 is a diffusion region in which an n + type impurity is implanted into the surface of the channel layer 4 adjacent to the second trench 8, and is in contact with a metal source electrode 17 covering the element region 21. Further, a body region 14 that is a diffusion region of p + -type impurities is provided on the surface of the channel layer 4 between the adjacent source regions 15 and the surface of the channel layer 4 on the outer periphery of the element region 21 to stabilize the substrate potential. As a result, a portion surrounded by the adjacent second trenches 8 becomes one cell 25 of the MOSFET, and a large number of them constitute a device region 21.

ソース電極17は、層間絶縁膜16を介してアルミニウム等をスパッタして所望の形状にパターニングした金属電極であり、素子領域21上を覆い、ソース領域15およびボディ領域14とコンタクトする。   The source electrode 17 is a metal electrode that is patterned into a desired shape by sputtering aluminum or the like through the interlayer insulating film 16, covers the element region 21, and contacts the source region 15 and the body region 14.

トレンチ部23は、第1トレンチ7と絶縁膜11a、導電材料13aよりなる。第1トレンチ7はチャネル層4を貫通しドレイン領域2に達して形成し、第1トレンチ7内を酸化膜11aで被覆する。内部の酸化膜11aは、300Åから700Å程度の薄い膜とする。第1トレンチ7内部には、不純物をドープしたポリシリコン13aが埋設され、ポリシリコン13aは、その上部に延在する連結部13cと接続する。すなわちチャネル層4端部にMISあるいはMOS構造を構成している。また後述するが、このトレンチ部23は素子領域21のMOSトランジスタと同一工程で形成される。すなわち、トレンチ部23のポリシリコン13a、酸化膜11aはMOSトランジスタのゲート電極13bおよびゲート酸化膜11bと同じ膜である。   The trench portion 23 includes the first trench 7, the insulating film 11a, and the conductive material 13a. The first trench 7 is formed so as to penetrate the channel layer 4 and reach the drain region 2, and the inside of the first trench 7 is covered with an oxide film 11a. The internal oxide film 11a is a thin film of about 300 to 700 mm. A polysilicon 13a doped with an impurity is embedded in the first trench 7, and the polysilicon 13a is connected to a connecting portion 13c extending above the polysilicon 13a. That is, an MIS or MOS structure is formed at the end of the channel layer 4. As will be described later, the trench portion 23 is formed in the same process as the MOS transistor in the element region 21. That is, the polysilicon 13a and the oxide film 11a in the trench portion 23 are the same films as the gate electrode 13b and the gate oxide film 11b of the MOS transistor.

ポリシリコン13aは連結部13cに接続することによりMOSトランジスタのゲート電極と電気的に接続し同電位となっている。これによりゲート電圧印加時にはトレンチ部23周囲に図の破線のごとく空乏層50が広がる。つまり、トレンチ部23下方では空乏層50が下方に押し下げられ、チャネル層4端部での空乏層50の曲率が緩和される。従ってガードリングを設けることなく電界集中を抑制することができる。   By connecting the polysilicon 13a to the connecting portion 13c, the polysilicon 13a is electrically connected to the gate electrode of the MOS transistor and has the same potential. As a result, when the gate voltage is applied, the depletion layer 50 spreads around the trench portion 23 as shown by the broken line in the figure. That is, the depletion layer 50 is pushed downward below the trench portion 23, and the curvature of the depletion layer 50 at the end of the channel layer 4 is relaxed. Therefore, electric field concentration can be suppressed without providing a guard ring.

ここで、空乏層50の曲率を緩和するためにはトレンチ部23は深い方が好ましい。例えば、セル25の第2トレンチ8が0.5μm程度の場合は、トレンチ部23の第1トレンチは0.7μm程度が好適である。   Here, in order to relieve the curvature of the depletion layer 50, the trench 23 is preferably deeper. For example, when the second trench 8 of the cell 25 is about 0.5 μm, the first trench of the trench portion 23 is preferably about 0.7 μm.

トレンチ部23は、チャネル層4の端部側面から耐圧に応じて所定の距離で離間して設けられる。具体的にはチャネル層4端部側面とエピタキシャル層2との界面からトレンチ部23端部までの距離x1が第1トレンチ7の深さd1より大きくなるような距離で設けられる。これにより、耐圧は従来同様確保できる。   The trench portion 23 is provided away from the side surface of the end portion of the channel layer 4 by a predetermined distance according to the withstand voltage. Specifically, the distance x1 from the interface between the side surface of the channel layer 4 end and the epitaxial layer 2 to the end of the trench 23 is larger than the depth d1 of the first trench 7. As a result, the breakdown voltage can be ensured as in the prior art.

トレンチ部23のポリシリコン13aは、金属などの導電材料であっても良い。さらにMOSFET25とトレンチ部23を同一工程で形成する場合には導電材料は同一材料となるが、別工程で形成するので有れば、異なる導電材料であってもよい。また、酸化膜11aは、他の絶縁膜であってもよい。   The polysilicon 13a of the trench portion 23 may be a conductive material such as metal. Further, when the MOSFET 25 and the trench portion 23 are formed in the same process, the conductive material is the same material, but different conductive materials may be used as long as they are formed in different processes. The oxide film 11a may be another insulating film.

更に、素子領域21は、MOSFET25に限らず、いわゆるディスクリートデバイスであれば同様に実施可能である。特にIGBTの如く絶縁ゲート型のトレンチ構造の素子であれば、後述するが素子領域21と同一工程によりトレンチ部23を形成できるので好適である。また、例えばバイポーラトランジスタであればベース領域の端部にトレンチ部23を設ければよい。   Further, the element region 21 is not limited to the MOSFET 25, and can be similarly implemented if it is a so-called discrete device. In particular, an element having an insulated gate trench structure such as an IGBT is preferable because the trench portion 23 can be formed by the same process as the element region 21 as described later. For example, in the case of a bipolar transistor, the trench portion 23 may be provided at the end of the base region.

次に本発明の半導体装置の製造方法を、nチャネル型のMOSFETを例に図2から図7に示す。   Next, a method for manufacturing a semiconductor device according to the present invention is shown in FIGS. 2 to 7 by taking an n-channel MOSFET as an example.

本発明の半導体装置の製造方法は、一導電型半導体基板表面に逆導電型のチャネル層を形成する工程と、チャネル層の端部に第1トレンチを形成し、第1トレンチに囲まれたチャネル層に多数の第2トレンチを形成する工程と、第1トレンチおよび第2トレンチ内壁に絶縁膜を形成する工程と、第1トレンチおよび第2トレンチ内に導電材料を埋設する工程と、第2トレンチ周辺に所定の不純物を拡散してMOSトランジスタのセルを形成する工程と、第1トレンチに埋設された前記導電材料とMOSトランジスタのゲート電極を電気的に接続する工程とから構成される。   The method of manufacturing a semiconductor device according to the present invention includes a step of forming a reverse conductivity type channel layer on the surface of one conductivity type semiconductor substrate, a first trench formed at an end of the channel layer, and a channel surrounded by the first trench. Forming a plurality of second trenches in the layer; forming an insulating film on the inner walls of the first and second trenches; burying a conductive material in the first and second trenches; The method includes a step of diffusing a predetermined impurity around the periphery to form a cell of the MOS transistor, and a step of electrically connecting the conductive material embedded in the first trench and the gate electrode of the MOS transistor.

第1工程(図2):一導電型半導体基板表面に逆導電型のチャネル層を形成する工程。   First step (FIG. 2): a step of forming a reverse conductivity type channel layer on the surface of one conductivity type semiconductor substrate.

n+型シリコン半導体基板1にn−型のエピタキシャル層を積層してドレイン領域2を形成する。表面に熱酸化膜5sを形成した後、予定のチャネル層4の部分の酸化膜をエッチングする。全面に例えばドーズ量1.0×1013cm-2でボロンを注入した後、拡散してP型のチャネル層4を形成する。本実施形態ではガードリングが不要である。ガードリングは深い拡散領域であるので、熱処理時間も多く必要である。つまりガードリング形成工程が不要であれば全製造工程にかかる時間を短縮でき、スループットの向上が図れる。また、ガードリング用のマスクも不要となるので、コストを削減できる。 A drain region 2 is formed by laminating an n− type epitaxial layer on the n + type silicon semiconductor substrate 1. After the thermal oxide film 5s is formed on the surface, the oxide film in the portion of the planned channel layer 4 is etched. For example, boron is implanted over the entire surface with a dose of 1.0 × 10 13 cm −2 , and then diffused to form a P-type channel layer 4. In this embodiment, a guard ring is not necessary. Since the guard ring is a deep diffusion region, a long heat treatment time is required. In other words, if the guard ring forming process is unnecessary, the time required for the entire manufacturing process can be shortened, and the throughput can be improved. Further, since a guard ring mask is not required, the cost can be reduced.

第2工程(図3):チャネル層の端部に第1トレンチを形成し、第1トレンチに囲まれたチャネル層に多数の第2トレンチを形成する工程。   Second step (FIG. 3): a step of forming a first trench at the end of the channel layer and forming a number of second trenches in the channel layer surrounded by the first trench.

全面にCVD法によりNSG(Non−doped Silicate Glass)のCVD酸化膜5を生成する。その後、レジスト膜によるマスクを、第1および第2トレンチの開口部分を除いてかける。CVD酸化膜5は基板周辺の熱酸化膜5s上も覆って設けられる。CVD酸化膜5をドライエッチングして部分的に除去し、チャネル領域4が露出したトレンチ開口部6b、6aを形成する。このとき、チャネル層4端部のトレンチ開口部6aは、それより内側のトレンチ開口部6bと同等あるいはそれより広く形成する(w1≧w2)(図3(A))。その後、レジストを除去する。   A CVD oxide film 5 of NSG (Non-doped Silicate Glass) is formed on the entire surface by CVD. Thereafter, a resist mask is applied except for the opening portions of the first and second trenches. The CVD oxide film 5 is provided to cover the thermal oxide film 5s around the substrate. The CVD oxide film 5 is partially removed by dry etching to form trench openings 6b and 6a in which the channel region 4 is exposed. At this time, the trench opening 6a at the end of the channel layer 4 is formed to be equal to or wider than the inner trench opening 6b (w1 ≧ w2) (FIG. 3A). Thereafter, the resist is removed.

その後、CVD酸化膜5をマスクとしてトレンチ開口部6a、6bのシリコン半導体基板をCF系およびHBr系ガスによりドライエッチングし、チャネル層4を貫通してドレイン領域2まで達する第1トレンチ7および第2トレンチ8を形成する。トレンチ開口部6aの開口幅w1をトレンチ開口部6bの開口幅w2より大きくすることにより、同一のエッチング工程で第1トレンチ7深さ(d1)を、第2トレンチ8深さ(d2)より深く形成することが可能となる(図3(B))。   Thereafter, using the CVD oxide film 5 as a mask, the silicon semiconductor substrate in the trench openings 6a and 6b is dry-etched with CF-based gas and HBr-based gas to penetrate the channel layer 4 and reach the drain region 2 and the second trenches 7 and 2 A trench 8 is formed. By making the opening width w1 of the trench opening 6a larger than the opening width w2 of the trench opening 6b, the first trench 7 depth (d1) is made deeper than the second trench 8 depth (d2) in the same etching step. It can be formed (FIG. 3B).

第1トレンチ7は、チャネル層4端部に1つ設けられ、トレンチ部23を構成する。また、第2トレンチ8は、素子領域21に多数設けられてMOSFETのセル25を構成する。   One first trench 7 is provided at the end of the channel layer 4 and constitutes a trench portion 23. A large number of second trenches 8 are provided in the element region 21 to constitute a MOSFET cell 25.

また、逆バイアス時に耐圧を確保するため、第1トレンチ7はチャネル層4側面端部から十分離間して設ける。具体的にはチャネル層4端部側面とエピタキシャル層2との界面からトレンチ部23端部までの距離x1が第1トレンチ7の深さd1より大きくなるような距離で設けられる。   The first trench 7 is provided at a sufficient distance from the end of the side surface of the channel layer 4 in order to ensure a breakdown voltage during reverse bias. Specifically, the distance x1 from the interface between the side surface of the channel layer 4 end and the epitaxial layer 2 to the end of the trench 23 is larger than the depth d1 of the first trench 7.

第3工程(図4):第1トレンチおよび第2トレンチ内壁に絶縁膜を形成する工程。   Third step (FIG. 4): a step of forming an insulating film on the inner walls of the first trench and the second trench.

ダミー酸化をして第1トレンチ7および第2トレンチ内壁とチャネル層4表面に酸化膜(図示せず)を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とCVD酸化膜5をエッチングにより除去する。   Dummy oxidation is performed to form an oxide film (not shown) on the inner walls of the first trench 7 and the second trench and the surface of the channel layer 4 to remove etching damage during dry etching. The film 5 is removed by etching.

更に、全面を酸化して第2トレンチ8内壁にゲート酸化膜11bを駆動電圧に応じて例えば厚み約300Å〜700Åに形成する。このとき同時に第1トレンチ7内壁にも酸化膜11aが形成される。尚熱酸化膜5s上も酸化され、熱酸化膜5sと融合する。   Further, the entire surface is oxidized to form a gate oxide film 11b on the inner wall of the second trench 8 with a thickness of about 300 to 700 mm, for example, according to the driving voltage. At the same time, an oxide film 11a is also formed on the inner wall of the first trench 7. The thermal oxide film 5s is also oxidized and fused with the thermal oxide film 5s.

第4工程(図5):第1トレンチおよび第2トレンチ内に導電材料を埋設する工程。   Fourth step (FIG. 5): a step of burying a conductive material in the first trench and the second trench.

全面にポリシリコン層を付着し、所定のパターンのマスクを設けてドライエッチする。ポリシリコン層は不純物を含むポリシリコンを堆積した層でもよいし、ノンドープのポリシリコンを堆積後、不純物を導入した層でもよい。これにより、第2トレンチ8に埋設したゲート電極13bを形成し、同時に第1トレンチ7内にもポリシリコン13aを埋設する。ポリシリコン13aは、その上部に延在する連結部13cとコンタクトする。   A polysilicon layer is attached to the entire surface, a mask having a predetermined pattern is provided, and dry etching is performed. The polysilicon layer may be a layer in which polysilicon containing impurities is deposited, or may be a layer in which impurities are introduced after depositing non-doped polysilicon. As a result, the gate electrode 13 b embedded in the second trench 8 is formed, and at the same time, the polysilicon 13 a is embedded in the first trench 7. The polysilicon 13a is in contact with the connecting portion 13c extending on the upper portion thereof.

チャネル層4端部の第1トレンチ7は、酸化膜11aとポリシリコン13aによりMIS(あるいはMOS)構造のトレンチ部23となる。また、第1トレンチ7、第2トレンチ8内は、ポリシリコンに限らず金属等の導電材料を埋設してもよい。   The first trench 7 at the end of the channel layer 4 becomes a trench portion 23 having a MIS (or MOS) structure by the oxide film 11a and the polysilicon 13a. The first trench 7 and the second trench 8 are not limited to polysilicon, and a conductive material such as metal may be embedded.

第5工程(図6):第2トレンチ周辺に所定の不純物を拡散してMOSトランジスタのセルを形成する工程。   Fifth step (FIG. 6): A step of forming a MOS transistor cell by diffusing a predetermined impurity around the second trench.

まず、基板の電位を安定化させるために、ボディ領域となる部分を露出したレジスト膜(不図示)によるマスクを設けて、選択的にボロンを例えばドーズ量2.0×1015cm-2でイオン注入する。新たなレジスト膜(不図示)によるマスクを設けて予定のソース領域15に、砒素を例えばドーズ量5.0×1015cm-2程度でイオン注入する。 First, in order to stabilize the potential of the substrate, a mask made of a resist film (not shown) that exposes a portion serving as a body region is provided, and boron is selectively applied at a dose of 2.0 × 10 15 cm −2 , for example. Ion implantation. A mask made of a new resist film (not shown) is provided, and arsenic is ion-implanted into the planned source region 15 at a dose of about 5.0 × 10 15 cm −2 , for example.

全面にNSG又はPSG(不図示)及びBPSG(Boron Phosphorus Silicate Glass)層16aをCVD法により付着し、リフローする。   NSG or PSG (not shown) and BPSG (Boron Phosphorus Silicate Glass) layer 16a are deposited on the entire surface by CVD and reflowed.

これにより、N型のソース領域15とソース領域15に隣接するチャネル層4表面にボディ領域14が形成される。そして、第2トレンチ8に囲まれた領域がMOSFETのセル25となり、多数のセル25が配置された素子領域21が形成される。 As a result, the body region 14 is formed on the N + -type source region 15 and the surface of the channel layer 4 adjacent to the source region 15. A region surrounded by the second trench 8 becomes a MOSFET cell 25, and an element region 21 in which a large number of cells 25 are arranged is formed.

尚、ボディ領域14とソース領域15の不純物注入の順序は入れ替えてもよい。   The order of impurity implantation in the body region 14 and the source region 15 may be changed.

第6工程(図7):第1トレンチに埋設された前記導電材料とMOSトランジスタのゲート電極を電気的に接続する工程。   Sixth step (FIG. 7): a step of electrically connecting the conductive material embedded in the first trench and the gate electrode of the MOS transistor.

BPSG層16にレジスト膜によるマスクを設け、MOSトランジスタのゲート電極13b上をマスクし、素子領域21周辺のゲート電極13cの一部が露出するようにマスクを設けてエッチングし、層間絶縁膜16を形成する。   A mask made of a resist film is provided on the BPSG layer 16, the gate electrode 13 b of the MOS transistor is masked, a mask is provided so that a part of the gate electrode 13 c around the element region 21 is exposed, and etching is performed. Form.

その後アルミニウム等をスパッタ装置で全面に付着して、素子領域21全面を覆い、ソース領域15およびボディ領域14にコンタクトするソース電極17を形成する。また、同時にゲート連結電極18を形成する。   Thereafter, aluminum or the like is deposited on the entire surface by a sputtering apparatus to cover the entire surface of the element region 21 and form a source electrode 17 that contacts the source region 15 and the body region 14. At the same time, the gate connection electrode 18 is formed.

これにより、トレンチ部23のポリシリコン13aはゲート連結電極18によりMOSトランジスタのゲート電極と電気的に接続する。素子領域21にゲート電圧が印加されるとトレンチ部23周囲に空乏層50が広がる。空乏層50はトレンチ部23により下方に押し下げられ、これによりチャネル層4端部での空乏層50の曲率が緩和できる(図1(B)参照)。   Thereby, the polysilicon 13a of the trench portion 23 is electrically connected to the gate electrode of the MOS transistor by the gate connection electrode 18. When a gate voltage is applied to the element region 21, the depletion layer 50 spreads around the trench portion 23. The depletion layer 50 is pushed downward by the trench portion 23, whereby the curvature of the depletion layer 50 at the end of the channel layer 4 can be relaxed (see FIG. 1B).

上述の如く、本発明の実施の形態ではnチャネル型MOSFETを例に説明したが、導電型を逆にしたMOSトランジスタに関しても同様に実施できる。   As described above, the embodiment of the present invention has been described by taking the n-channel MOSFET as an example. However, the present invention can be similarly applied to a MOS transistor having a conductivity type reversed.

また、MOSFETに限らず、IGBT等の絶縁ゲート型半導体素子であれば、トレンチ部23と素子領域21とを同時に形成が可能であり、同様の効果が得られる。
In addition, not only MOSFET but also an insulated gate semiconductor element such as IGBT, the trench part 23 and the element region 21 can be formed at the same time, and the same effect can be obtained.

本発明の半導体装置の(A)平面図、(B)断面図である。It is (A) top view and (B) sectional drawing of the semiconductor device of this invention. 本発明の半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device of this invention. 従来の半導体装置を説明する断面図である。It is sectional drawing explaining the conventional semiconductor device. 従来の半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the conventional semiconductor device.

符号の説明Explanation of symbols

1 n+型シリコン半導体基板
2 ドレイン領域
4 チャネル層
5 CVD酸化膜
5s 熱酸化膜
6a、6b トレンチ開口部
7 第1トレンチ
8 第2トレンチ
11a 酸化膜
11b ゲート酸化膜
13a ポリシリコン
13b ゲート電極
13c 連結部
14 ボディ領域
15 ソース領域
16 層間絶縁膜
17 ソース電極
18 ゲート連結電極
21 素子領域
23 トレンチ部
25 セル
31 n+型シリコン半導体基板
32 ドレイン領域
33 ガードリング
34 チャネル層
37 トレンチ
41 ゲート酸化膜
43 ゲート電極
44 ボディ領域
45 ソース領域
46 層間絶縁膜
48 ゲート連結電極
51 素子領域
52 セル

1 n + type silicon semiconductor substrate 2 drain region 4 channel layer 5 CVD oxide film 5s thermal oxide film 6a, 6b trench opening 7 first trench 8 second trench 11a oxide film 11b gate oxide film 13a polysilicon 13b gate electrode 13c connecting part
DESCRIPTION OF SYMBOLS 14 Body region 15 Source region 16 Interlayer insulation film 17 Source electrode 18 Gate connection electrode 21 Element region 23 Trench part 25 Cell 31 N + type silicon semiconductor substrate 32 Drain region 33 Guard ring 34 Channel layer 37 Trench 41 Gate oxide film 43 Gate electrode 44 Body region 45 Source region 46 Interlayer insulating film 48 Gate connection electrode 51 Element region 52 Cell

Claims (7)

一導電型半導体基板上に設けられた逆導電型半導体層と、
前記逆導電型半導体層に設けられた多数のトランジスタのセルと、
前記逆導電型半導体層の端部で該逆導電型半導体層を貫通して設けられたトレンチと、
前記トレンチに沿って設けられた絶縁膜と、
前記トレンチに埋設された導電材料とを具備し、
前記導電材料に電圧を印加することを特徴とする半導体装置。
A reverse conductivity type semiconductor layer provided on the one conductivity type semiconductor substrate;
A plurality of transistor cells provided in the reverse conductivity type semiconductor layer;
A trench provided through the reverse conductivity type semiconductor layer at an end of the reverse conductivity type semiconductor layer;
An insulating film provided along the trench;
A conductive material embedded in the trench,
A semiconductor device, wherein a voltage is applied to the conductive material.
一導電型半導体基板上に設けられた逆導電型のチャネル層と、
前記チャネル層に設けられた多数のMOSトランジスタのセルと、
前記チャネル層の端部で該チャネル層を貫通して設けられたトレンチと、
前記トレンチに沿って設けられた絶縁膜と、
前記トレンチに埋設された導電材料とを具備し、
前記導電材料に前記MOSトランジスタのゲート電圧を印加することを特徴とする半導体装置。
A reverse conductivity type channel layer provided on a one conductivity type semiconductor substrate;
A plurality of MOS transistor cells provided in the channel layer;
A trench provided through the channel layer at an end of the channel layer;
An insulating film provided along the trench;
A conductive material embedded in the trench,
A semiconductor device, wherein a gate voltage of the MOS transistor is applied to the conductive material.
一導電型半導体基板上に設けられた逆導電型のチャネル層と、
前記チャネル層の端部で該チャネル層を貫通して設けられた第1トレンチと、
前記第1トレンチに沿って設けられた絶縁膜と、
前記第1トレンチに埋設された導電材料と、
前記チャネル層に多数の第2トレンチを設けて構成したMOSトランジスタのセルとを具備し、
前記導電材料に前記MOSトランジスタのゲート電圧を印加することを特徴とする半導体装置。
A reverse conductivity type channel layer provided on a one conductivity type semiconductor substrate;
A first trench provided through the channel layer at an end of the channel layer;
An insulating film provided along the first trench;
A conductive material embedded in the first trench;
A MOS transistor cell configured by providing a plurality of second trenches in the channel layer;
A semiconductor device, wherein a gate voltage of the MOS transistor is applied to the conductive material.
前記第1トレンチは前記第2トレンチと同等もしくはそれ以上の深さであることを特徴とする請求項3に記載の半導体装置。   The semiconductor device according to claim 3, wherein the first trench has a depth equal to or greater than that of the second trench. 一導電型半導体基板表面に逆導電型のチャネル層を形成し、該チャネル層に多数のMOSトランジスタのセルを形成する半導体装置の製造方法であって、
前記チャネル層の端部に該チャネル層を貫通するトレンチを形成する工程と、
前記トレンチ内壁に絶縁膜を形成する工程と、
前記トレンチ内に導電材料を埋設する工程と、
前記導電材料と前記MOSトランジスタのゲート電極を電気的に接続する工程と、を具備することを特徴とする半導体装置の製造方法。
A method of manufacturing a semiconductor device, wherein a channel layer of opposite conductivity type is formed on a surface of a semiconductor substrate of one conductivity type, and a plurality of MOS transistor cells are formed in the channel layer,
Forming a trench penetrating the channel layer at an end of the channel layer;
Forming an insulating film on the inner wall of the trench;
Burying a conductive material in the trench;
And a step of electrically connecting the conductive material and the gate electrode of the MOS transistor.
一導電型半導体基板表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層の端部に第1トレンチを形成し、該第1トレンチに囲まれた前記チャネル層に多数の第2トレンチを形成する工程と、
前記第1トレンチおよび第2トレンチ内壁に絶縁膜を形成する工程と、
前記第1トレンチおよび第2トレンチ内に導電材料を埋設する工程と、
前記第2トレンチ周辺に所定の不純物を拡散してMOSトランジスタのセルを形成する工程と、
前記第1トレンチに埋設された前記導電材料と前記MOSトランジスタのゲート電極を電気的に接続する工程とを具備することを特徴とする半導体装置の製造方法。
Forming a reverse conductivity type channel layer on the surface of one conductivity type semiconductor substrate;
Forming a first trench at an end of the channel layer, and forming a plurality of second trenches in the channel layer surrounded by the first trench;
Forming an insulating film on the inner walls of the first trench and the second trench;
Burying a conductive material in the first trench and the second trench;
Diffusing a predetermined impurity around the second trench to form a MOS transistor cell;
A method of manufacturing a semiconductor device, comprising: electrically connecting the conductive material embedded in the first trench and a gate electrode of the MOS transistor.
前記第1トレンチの開口幅は前記第2トレンチの開口部と同等もしくはそれより広く形成することを特徴とする請求項6に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 6, wherein the opening width of the first trench is formed to be equal to or wider than the opening of the second trench.
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