JP2006091437A - Plasma display device - Google Patents
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Abstract
Description
本発明は、プラズマディスプレイパネルを搭載したプラズマディスプレイ装置に関する。 The present invention relates to a plasma display device equipped with a plasma display panel.
現在、薄型で大画面の表示デバイスとして、画素に対応した放電セルがマトリクス状に配列されているプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている。ＰＤＰは、各放電セル内で生起させる放電に伴う発光現象を利用して画像表示を行うものである為、長期間の使用により放電セルの放電電圧が減少してしまい、誤放電が生じ易くなる。そこで、放電セルに印加する放電維持電圧をＰＤＰの使用時間に応じて制御するようにした表示装置が提案されている（例えば、特許文献１参照）。かかる表示装置においては、使用時間に対応した放電維持電圧の予測推移を示す情報（例えば特許文献１の図６参照）を参照することにより、現時点までの使用時間に対応した適切な放電維持電圧値となるように電源回路の出力電圧を制御するようにしている。 At present, as a thin and large-screen display device, a plasma display device equipped with a plasma display panel (hereinafter referred to as PDP) in which discharge cells corresponding to pixels are arranged in a matrix has been commercialized. The PDP displays images by using a light emission phenomenon associated with the discharge generated in each discharge cell, so that the discharge voltage of the discharge cell is reduced by long-term use, and erroneous discharge is likely to occur. . In view of this, a display device has been proposed in which the discharge sustaining voltage applied to the discharge cell is controlled in accordance with the usage time of the PDP (see, for example, Patent Document 1). In such a display device, an appropriate discharge sustaining voltage value corresponding to the use time up to the present time is obtained by referring to information (for example, see FIG. 6 of Patent Document 1) indicating the predicted transition of the discharge sustaining voltage corresponding to the use time. The output voltage of the power supply circuit is controlled so that
しかしながら、このような電源回路の出力電圧制御では、経年変化に伴う画質劣化を十分に抑制させることができなかった。
本発明は、かかる問題を解決すべく為されたものであり、経年変化に伴う画質劣化を抑制させることができるプラズマディスプレイ装置を提供することを目的とする。 The present invention has been made to solve such a problem, and an object of the present invention is to provide a plasma display apparatus capable of suppressing image quality deterioration due to secular change.
請求項１に係るプラズマディスプレイ装置は、画素を担う複数の放電セルが複数の行電極対と、前記行電極対の各々に交叉しその交叉する方向に伸張する複数の列電極との各交叉部に放電空間を有する放電セルが形成されているプラズマディスプレイパネルを搭載したプラズマディスプレイ装置であって、前記放電セル各々内の前記放電空間に接する面において形成され且つ電子線の照射によって励起されて波長２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を含む酸化マグネシウム層と、映像信号における単位表示期間を構成する複数のサブフィールド各々において映像信号に応じて前記行電極対の各々及び前記列電極の各々に駆動パルスを印加することにより前記放電空間内において放電を生起させる駆動部と、前記プラズマディスプレイパネルの累積使用時間に応じて前記駆動パルスのパルス電圧値及び／又はパルス幅を調整する制御部と、を有する。 The plasma display device according to claim 1 is a cross-section of a plurality of discharge cells, each carrying a pixel, intersecting each of a plurality of row electrode pairs and a plurality of column electrodes extending in the intersecting direction. A plasma display apparatus equipped with a plasma display panel in which discharge cells having discharge spaces are formed, wherein the wavelength is formed on a surface in contact with the discharge spaces in each of the discharge cells and excited by irradiation of an electron beam. Each of the row electrode pairs in accordance with the video signal in each of a plurality of subfields constituting a unit display period in the video signal, and a magnesium oxide layer including a magnesium oxide crystal that performs cathodoluminescence emission having a peak within 200 to 300 nm And applying a drive pulse to each of the column electrodes in the discharge space It has a drive unit for rise to electric, and a control unit for adjusting the pulse voltage value and / or pulse width of the drive pulse according to the accumulated usage time of the plasma display panel.
プラズマディスプレイパネルの累積使用時間に応じてプラズマディスプレイパネルに印加する各種駆動パルスのパルス電圧値及び／又はパルス幅を調整する。 The pulse voltage values and / or pulse widths of various driving pulses applied to the plasma display panel are adjusted according to the accumulated usage time of the plasma display panel.
以下、本発明の実施例を図面を参照しつつ詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。 FIG. 1 is a diagram showing a schematic configuration of a plasma display device according to the present invention.
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、行電極Ｘ駆動回路５１、行電極Ｙ駆動回路５３、列電極駆動回路５５、駆動制御回路５６、累積使用時間タイマ５７及び経時変化データメモリ５８から構成される。 As shown in FIG. 1, the plasma display device includes a PDP 50 as a plasma display panel, a row electrode X drive circuit 51, a row electrode Y drive circuit 53, a column electrode drive circuit 55, a drive control circuit 56, an accumulated use time timer 57, and A time-varying data memory 58 is included.
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に夫々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｘ1，Ｙ1）、（Ｘ2，Ｙ2）、（Ｘ3，Ｙ3）、・・・、（Ｘn，Ｙn）の各々が、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する放電セルＰＣ2、1〜ＰＣ2、m、・・・・、第ｎ表示ラインに属する放電セルＰＣn、1〜ＰＣn、mの各々がマトリクス状に配列されているのである。 In the PDP 50, column electrodes D 1 to D m arranged to extend in the vertical direction (vertical direction) of the two-dimensional display screen, and row electrodes X 1 to X m arranged to extend in the horizontal direction (horizontal direction), respectively. X n and row electrodes Y 1 to Y n are formed. In this case, row electrode pairs (X 1 , Y 1 ), (X 2 , Y 2 ), (X 3 , Y 3 ),..., (X n , Y n ) that form pairs between adjacent ones. Are responsible for the first display line to the nth display line in the PDP 50. A discharge cell PC serving as a pixel is formed at each intersection of each display line and each of the column electrodes D 1 to D m (a region surrounded by an alternate long and short dash line in FIG. 1). That is, the PDP 50 includes the discharge cells PC 1,1 to PC 1, m belonging to the first display line, the discharge cells PC 2 , 1 to PC 2 , m ,... Belonging to the second display line, the nth display line. discharge cells PC n, 1~PC n, each of m is what is arranged in a matrix belonging to.
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。 FIG. 2 is a front view schematically showing the internal structure of the PDP 50 as viewed from the display surface side.
図２においては、ＰＤＰ５０の列電極Ｄ1〜Ｄ3各々と、第１表示ライン（Ｙ1，Ｘ1）及び第２表示ライン（Ｙ2，Ｘ2）との各交叉部を抜粋して示すものである。 図３は、図２のＶ３−Ｖ３線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ２−Ｗ２線におけるＰＤＰ５０の断面を示す図である。 In FIG. 2, the crossing portions of each of the column electrodes D 1 to D 3 of the PDP 50 and the first display line (Y 1 , X 1 ) and the second display line (Y 2 , X 2 ) are extracted and shown. Is. 3 is a view showing a cross section of the PDP 50 taken along the line V3-V3 in FIG. 2, and FIG. 4 is a view showing a cross section of the PDP 50 taken along the line W2-W2 in FIG.
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。又、前面透明基板１０の背面側には、１対の行電極対（Ｘ1、Ｙ1）とこの行電極対に隣接する行電極対（Ｘ2、Ｙ2）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。この誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、後述するように、電子線の照射により励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光（以下、ＣＬ発光と称する）を行う酸化マグネシウム（ＭｇＯ）結晶体を含む酸化マグネシウム層１３が形成されている。 As shown in FIG. 2, each row electrode X has a bus electrode Xb extending in the horizontal direction of the two-dimensional display screen and a T provided in contact with a position corresponding to each discharge cell PC on the bus electrode Xb. And a transparent electrode Xa having a letter shape. Each row electrode Y includes a bus electrode Yb extending in the horizontal direction of the two-dimensional display screen, and a T-shaped transparent electrode Ya provided in contact with a position corresponding to each discharge cell PC on the bus electrode Yb. Is composed of. The transparent electrodes Xa and Ya are made of a transparent conductive film such as ITO, and the bus electrodes Xb and Yb are made of a metal film, for example. As shown in FIG. 3, the row electrode X composed of the transparent electrode Xa and the bus electrode Xb and the row electrode Y composed of the transparent electrode Ya and the bus electrode Yb are arranged on the back side of the front transparent substrate 10 whose front side is the display surface of the PDP 50. Is formed. At this time, the transparent electrodes Xa and Ya in each row electrode pair (X, Y) extend to the paired row electrode side, and the top sides of the wide portions pass through the discharge gap g1 having a predetermined width. Facing each other. On the back side of the front transparent substrate 10, there is a two-dimensional space between a pair of row electrodes (X 1 , Y 1 ) and a row electrode pair (X 2 , Y 2 ) adjacent to the row electrode pair. A black or dark light absorbing layer (light shielding layer) 11 extending in the horizontal direction of the display screen is formed. Further, a dielectric layer 12 is formed on the back side of the front transparent substrate 10 so as to cover the row electrode pair (X, Y). As shown in FIG. 3, on the back side of the dielectric layer 12 (the surface opposite to the surface in contact with the row electrode pair), the light absorbing layer 11 and bus electrodes Xb and Yb adjacent to the light absorbing layer 11 are provided. A raised dielectric layer 12A is formed in a portion corresponding to the region where the and are formed. On the surfaces of the dielectric layer 12 and the raised dielectric layer 12A, as will be described later, cathodoluminescence light emission (hereinafter referred to as CL light emission) that is excited by electron beam irradiation and has a peak in the wavelength range of 200 to 300 nm. ) To form a magnesium oxide layer 13 containing a magnesium oxide (MgO) crystal.
一方、前面透明基板１０と平行に配置された背面基板１４上には、列電極Ｄの各々が、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において各々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。尚、ＰＤＰ５０の各表示ライン毎に、図２に示す如き梯子形状の隔壁１６が各々形成されており、互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６によって、各々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、図３に示す如くこれらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。各放電セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。一方、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒ１が存在する。すなわち、２次元表示画面の横方向において互いに隣接する放電セルＰＣ各々の放電空間Ｓは、この隙間ｒ１を介して互いに連通しているのである。 On the other hand, on the rear substrate 14 arranged in parallel with the front transparent substrate 10, each of the column electrodes D is disposed at a position facing the transparent electrodes Xa and Ya in each row electrode pair (X, Y). , Y). On the back substrate 14, a white column electrode protective layer 15 that covers the column electrode D is further formed. A partition wall 16 is formed on the column electrode protective layer 15. The partition wall 16 includes a horizontal wall 16A extending in the horizontal direction of the two-dimensional display screen at a position corresponding to the bus electrodes Xb and Yb of each row electrode pair (X, Y), and intermediate portions between the column electrodes D adjacent to each other. A ladder wall is formed by the vertical wall 16B extending in the vertical direction of the two-dimensional display screen at the position. A ladder-shaped partition wall 16 as shown in FIG. 2 is formed for each display line of the PDP 50, and a gap SL as shown in FIG. 2 exists between the partition walls 16 adjacent to each other. Further, the ladder-shaped partition 16 partitions the discharge cell PC including the independent discharge space S and the transparent electrodes Xa and Ya. In the discharge space S, a discharge gas containing xenon gas is enclosed. A phosphor layer 17 is formed on the side surface of the horizontal wall 16A, the side surface of the vertical wall 16B, and the surface of the column electrode protection layer 15 in each discharge cell PC so as to cover all of these surfaces as shown in FIG. . The phosphor layer 17 is actually composed of three types: a phosphor that emits red light, a phosphor that emits green light, and a phosphor that emits blue light. As shown in FIG. 3, the magnesium oxide layer 13 is closed between the discharge space S and the gap SL of each discharge cell PC by contacting the lateral wall 16A. On the other hand, as shown in FIG. 4, since the vertical wall 16B is not in contact with the magnesium oxide layer 13, a gap r1 exists between them. That is, the discharge spaces S of the discharge cells PC adjacent to each other in the horizontal direction of the two-dimensional display screen communicate with each other through the gap r1.
ここで、上記酸化マグネシウム層１３を形成する酸化マグネシウム結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られる気相法酸化マグネシウム結晶体を含んでいる。この気相法酸化マグネシウム結晶体には、図５ＡのＳＥＭ写真像に示す如き立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは図５ＢのＳＥＭ写真像に示す如き立方体の単結晶構造を有する、２０００オングストローム以上の粒径のマグネシウム単結晶体が含まれている。これらマグネシウム単結晶体は、電子線の照射により励起されて図６に示す如き波長域２００〜３００ｎｍ内（特に、２３０〜２５０ｎｍ内の２３５ｎｍ付近嵌）にピークを有するＣＬ発光を行う。この際、図７に示す如く、気相法酸化マグネシウム結晶体の粒径が大なるほどＣＬ発光のピーク強度が大となる。すなわち、気相酸化マグネシウム結晶体を生成する際に、通常よりも高い温度でマグネシウムを加熱すると、平均粒径５００オングストロームの気相酸化マグネシウム単結晶体と共に、図５Ａ或いは図５Ｂの如き粒径２０００オングストローム以上の比較的大なる単結晶体が形成される。この際、マグネシウムを加熱する際の温度が通常よりも高温であるので、マグネシウムと酸素が反応する火炎の長さも長くなる。従って、かかる火炎と周囲との温度差が大になり、それ故に、粒径が大なる気相酸化マグネシウム単結晶体のグループほど、２００〜３００ｎｍ（特に２３５ｎｍ）に対応したエネルギー準位の高い単結晶体が多く含まれることになると推測される。この気相酸化マグネシウム単結晶体は、他の方法によって生成された酸化マグネシウムと比較すると高純度であると共に微粒子であり、粒子の凝集が少ない等の特徴を備えている。尚、本実施例においては、ＢＥＴ法によって測定した平均粒径が５００オングストローム以上、好ましくは２０００オングストローム以上の気相酸化マグネシウム単結晶体を用いている。そして、このような気相法酸化マグネシウム単結晶体を、スプレー法や静電塗布法等により、図８に示す如く誘電体層１２の表面に付着させることにより酸化マグネシウム層１３を形成させるのである。尚、誘電体層１２及び嵩上げ誘電体層１２Ａの表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上に気相法酸化マグネシウム単結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。 Here, the magnesium oxide crystal forming the magnesium oxide layer 13 includes a vapor phase magnesium oxide crystal obtained by vapor phase oxidation of magnesium vapor generated by heating magnesium. This vapor phase magnesium oxide crystal has a multiple crystal structure in which cubic crystals as shown in the SEM photograph image of FIG. 5A are fitted to each other, or a cubic single crystal structure as shown in the SEM photograph image of FIG. 5B. , A magnesium single crystal having a particle size of 2000 angstroms or more is included. These magnesium single crystals are excited by electron beam irradiation, and emit CL light having a peak in a wavelength range of 200 to 300 nm (particularly, fitting around 235 nm in 230 to 250 nm) as shown in FIG. At this time, as shown in FIG. 7, the peak intensity of CL emission increases as the particle diameter of the vapor-phase-process magnesium oxide crystal increases. That is, when forming a vapor phase magnesium oxide crystal, if the magnesium is heated at a temperature higher than usual, the particle size 2000 as shown in FIG. 5A or FIG. A relatively large single crystal of angstroms or more is formed. At this time, since the temperature at which magnesium is heated is higher than usual, the length of the flame in which magnesium and oxygen react with each other is also increased. Therefore, the temperature difference between the flame and the surroundings becomes large, and therefore, a group of vapor-phase magnesium oxide single crystals having a large particle size has a higher energy level corresponding to 200 to 300 nm (especially 235 nm). It is presumed that a large amount of crystals will be contained. This vapor-phase magnesium oxide single crystal has characteristics such as high purity and fine particles compared with magnesium oxide produced by other methods, and less aggregation of particles. In this example, a vapor phase magnesium oxide single crystal having an average particle size measured by the BET method of 500 angstroms or more, preferably 2000 angstroms or more is used. Then, the magnesium oxide layer 13 is formed by adhering such a vapor phase method magnesium oxide single crystal to the surface of the dielectric layer 12 as shown in FIG. 8 by a spray method or an electrostatic coating method. . A thin film magnesium oxide layer is formed on the surfaces of the dielectric layer 12 and the raised dielectric layer 12A by vapor deposition or sputtering, and a magnesium oxide single crystal is deposited thereon to form a magnesium oxide layer 13. You may do it.
行電極Ｘ駆動回路５１は、リセットパルス発生回路、及びサスティンパルス発生回路からなる。行電極Ｘ駆動回路５１のリセットパルス発生回路は、駆動制御回路５６から供給されたリセットパルス生成信号によって示されるパルス電圧を有するリセットパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｘに印加する。行電極Ｘ駆動回路５１のサスティンパルス発生回路は、駆動制御回路５６から供給されたサスティンパルス生成信号によって示されるパルス電圧を有するサスティンパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｘに印加する。行電極Ｙ駆動回路５３は、リセットパルス発生回路、スキャンパルス発生回路及びサスティンパルス発生回路からなる。行電極Ｙ駆動回路５３のリセットパルス発生回路は、駆動制御回路５６から供給されたリセットパルス生成信号によって示されるパルス電圧を有するリセットパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｙに印加する。行電極Ｙ駆動回路５３のスキャンパルス発生回路は、駆動制御回路５６から供給された走査パルス生成信号によって示されるパルス電圧を有する走査パルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｙ1〜Ｙnに順次印加する。行電極Ｙ駆動回路５３のサスティンパルス発生回路は、駆動制御回路５６から供給されたサスティンパルス生成信号によって示されるパルス電圧を有するサスティンパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｙに印加する。列電極駆動回路５５は、駆動制御回路５６から供給された画素データパルス生成信号に応じてＰＤＰ５０の列電極Ｄに印加すべき画素データパルスを発生する。 The row electrode X drive circuit 51 includes a reset pulse generation circuit and a sustain pulse generation circuit. The reset pulse generation circuit of the row electrode X drive circuit 51 generates a reset pulse (described later) having a pulse voltage indicated by the reset pulse generation signal supplied from the drive control circuit 56, and this is applied to the row electrode X of the PDP 50. Apply. The sustain pulse generation circuit of the row electrode X drive circuit 51 generates a sustain pulse (described later) having a pulse voltage indicated by a sustain pulse generation signal supplied from the drive control circuit 56, and this is applied to the row electrode X of the PDP 50. Apply. The row electrode Y drive circuit 53 includes a reset pulse generation circuit, a scan pulse generation circuit, and a sustain pulse generation circuit. The reset pulse generation circuit of the row electrode Y drive circuit 53 generates a reset pulse (described later) having a pulse voltage indicated by the reset pulse generation signal supplied from the drive control circuit 56, and this is applied to the row electrode Y of the PDP 50. Apply. The scan pulse generation circuit of the row electrode Y drive circuit 53 generates a scan pulse (described later) having a pulse voltage indicated by the scan pulse generation signal supplied from the drive control circuit 56, and this is generated as a row electrode Y 1 of the PDP 50. sequentially applied to the ~Y n. The sustain pulse generation circuit of the row electrode Y drive circuit 53 generates a sustain pulse (described later) having a pulse voltage indicated by a sustain pulse generation signal supplied from the drive control circuit 56, and this is applied to the row electrode Y of the PDP 50. Apply. The column electrode drive circuit 55 generates a pixel data pulse to be applied to the column electrode D of the PDP 50 according to the pixel data pulse generation signal supplied from the drive control circuit 56.
累積使用時間タイマ５７は、このプラズマディスプレイ装置が電源オン状態になっている累積時間を測定し、この累積時間を示す累積使用時間情報を駆動制御回路５６及び経時変化データメモリ５８に供給する。 The accumulated use time timer 57 measures the accumulated time that the plasma display device is in the power-on state, and supplies accumulated use time information indicating the accumulated time to the drive control circuit 56 and the time-change data memory 58.
経時変化データメモリ５８には、例えば図９（ａ）の実線に示す如き累積使用時間に対応したリセットパルスの最適パルス電圧を示す情報、図９（ｂ）の実線に示す如き累積使用時間に対応した走査パルスの最適パルス電圧を示す情報、図９（ｃ）の実線に示す如き累積使用時間に対応したサスティンパルスの最適パルス電圧を示す情報が予め記憶されている。経時変化データメモリ５８は、上記累積使用時間情報によって示される累積使用時間に対応したリセットパルス、走査パルス及びサスティンパルス各々の最適パルス電圧値を示す情報を読み出し、これらを駆動制御回路５６に供給する。尚、図９（ｂ）及び図９（ｃ）中の波線は、サスティンパルス（又は走査パルス）のパルス電圧として取り得る上限の電圧値の推移を示すものであり、図９（ａ）〜図９（ｃ）中の一点鎖線は、リセットパルス（又はサスティンパルス、あるいは走査パルス）のパルス電圧として取り得る下限の電圧値の推移を示すものである。この際、図９（ａ）〜図９（ｃ）に示す如く、累積使用時間が経過するほど、走査パルスの最適パルス電圧値がサスティンパルスの最適パルス電圧値よりも大となり、この走査パルスの最適パルス電圧値よりもリセットパルスの最適パルス電圧値が大となる。 In the time-change data memory 58, for example, information indicating the optimum pulse voltage of the reset pulse corresponding to the cumulative usage time as shown by the solid line in FIG. 9A, and corresponding to the cumulative usage time as shown by the solid line in FIG. 9B. The information indicating the optimum pulse voltage of the scan pulse, and the information indicating the optimum pulse voltage of the sustain pulse corresponding to the accumulated usage time as shown by the solid line in FIG. 9C are stored in advance. The time-varying data memory 58 reads information indicating optimum pulse voltage values of the reset pulse, the scan pulse, and the sustain pulse corresponding to the accumulated use time indicated by the accumulated use time information, and supplies these to the drive control circuit 56. . 9B and 9C show the transition of the upper limit voltage value that can be taken as the pulse voltage of the sustain pulse (or scanning pulse). FIG. 9A to FIG. A one-dot chain line in 9 (c) indicates a transition of a lower limit voltage value that can be taken as a pulse voltage of a reset pulse (or a sustain pulse or a scan pulse). At this time, as shown in FIGS. 9A to 9C, the optimum pulse voltage value of the scan pulse becomes larger than the optimum pulse voltage value of the sustain pulse as the cumulative use time elapses. The optimum pulse voltage value of the reset pulse is larger than the optimum pulse voltage value.
駆動制御回路５６は、上記構造を有するＰＤＰ５０を図１０に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号を行電極Ｘ駆動回路５１、行電極Ｙ駆動回路５３、及び列電極駆動回路５５の各々に供給する。尚、図１０に示す発光駆動シーケンスでは、１フィールド（１フレーム）表示期間内のＮ個のサブフィールドＳＦ１〜ＳＦ（Ｎ）各々において、アドレス行程Ｗ、サスティン行程Ｉ及び消去行程Ｅを順次実行する。ただし、先頭のサブフィールドＳＦ１に限り、アドレス行程Ｗに先立ち、リセット行程Ｒを実行する。 The drive control circuit 56 supplies various control signals to drive the PDP 50 having the above structure in accordance with a light emission drive sequence employing a subfield method (subframe method) as shown in FIG. This is supplied to each of the circuit 53 and the column electrode drive circuit 55. In the light emission drive sequence shown in FIG. 10, the address process W, the sustain process I, and the erase process E are sequentially executed in each of the N subfields SF1 to SF (N) within one field (one frame) display period. . However, the reset process R is executed prior to the address process W only in the first subfield SF1.
図１１は、サブフィールドＳＦ１〜ＳＦ（Ｎ）の内からＳＦ１を抜粋して、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加される各種駆動パルスの印加タイミングを示す図である。 FIG. 11 is a diagram showing application timings of various drive pulses applied to the column electrodes D and the row electrodes X and Y of the PDP 50 by extracting SF1 from the subfields SF1 to SF (N).
先ず、リセット行程Ｒでは、駆動制御回路５６が、経時変化データメモリ５８から読み出されたリセットパルスの最適パルス電圧値（図９（ａ）の実線にて示す）を示すリセットパルス生成信号を、行電極Ｙ駆動回路５３及び行電極Ｘ駆動回路５１各々に供給する。これにより、行電極Ｙ駆動回路５３は、図１１に示す如く、行電極Ｙ上の電圧が時間経過に伴い緩やかに上昇して正極性のピーク電圧Ｖryに到る前縁部と、その後、緩やかに電圧値が下降して負極性の電圧に到る後縁部とを有するリセットパルスＲＰYを発生して行電極Ｙ1〜Ｙnに一斉に印加する。一方、行電極Ｘ駆動回路５１は、このリセットパルスＲＰYにおける電圧値の上昇区間に亘り、図１１に示す如き負極性の電圧Ｖrxを有するリセットパルスＲＰXを発生して行電極Ｘ1〜Ｘnに夫々印加する。この際、行電極Ｙ駆動回路５３及び行電極Ｘ駆動回路５１各々は、上記電圧Ｖryの絶対値と電圧Ｖrxの絶対値との和が、上記リセットパルス生成信号によって示される最適パルス電圧値と等しくなるようなリセットパルスＲＰY及びＲＰXを夫々発生するのである。つまり、リセットパルスＲＰYのパルス電圧Ｖryの絶対値とリセットパルスＲＰXのパルス電圧Ｖrxの絶対値との和が、その時点での累積使用時間に対応した最適パルス電圧値（図９（ａ）の実線にて示す）と等しくなるように、リセットパルスＲＰYのパルス電圧Ｖry及びリセットパルスＲＰXのパルス電圧Ｖrxが調整されるのである。 First, in the reset process R, the drive control circuit 56 generates a reset pulse generation signal indicating the optimum pulse voltage value (indicated by the solid line in FIG. 9A) of the reset pulse read from the time-varying data memory 58. This is supplied to each of the row electrode Y drive circuit 53 and the row electrode X drive circuit 51. Thereby, as shown in FIG. 11, the row electrode Y drive circuit 53 has a leading edge portion where the voltage on the row electrode Y gradually rises with time and reaches the positive peak voltage Vry, and then gradually. simultaneously applies the row electrodes Y 1 to Y n the voltage value and generates a reset pulse RP Y having a rear edge reaching the negative voltage is lowered to the. On the other hand, the row electrode X drive circuit 51 generates a reset pulse RP X having a negative voltage Vrx as shown in FIG. 11 over the rising period of the voltage value in the reset pulse RP Y to generate the row electrodes X 1 to X. Applied to n respectively. At this time, in each of the row electrode Y drive circuit 53 and the row electrode X drive circuit 51, the sum of the absolute value of the voltage Vry and the absolute value of the voltage Vrx is equal to the optimum pulse voltage value indicated by the reset pulse generation signal. Such reset pulses RP Y and RP X are generated respectively. That is, the absolute value and the sum of the absolute value of the pulse voltage Vrx of the reset pulse RP X is, optimum pulse voltage value corresponding to the cumulative operating time at the time of the pulse voltage Vry of the reset pulse RP Y (FIG. 9 (a) to be equal to show) the by the solid line is the pulse voltage Vrx of the pulse voltage Vry and the reset pulse RP X of the reset pulse RP Y are adjusted.
ここで、リセットパルスＲＰY及びＲＰXが印加されている間、全放電セルＰＣ1,1〜ＰＣn,m各々内の行電極Ｘ及びＹ間において微弱な書込リセット放電が生起される。かかる書込リセット放電の終息後、各放電セルＰＣの放電空間Ｓ内における酸化マグネシウム層１３の表面には所定量の壁電荷が形成される。つまり、酸化マグネシウム層１３の表面上における行電極Ｘの近傍には正極性の電荷が形成され、行電極Ｙの近傍には負極性の電荷が形成される、いわゆる壁電荷の形成された状態となる。その後、リセットパルスＲＰYの電圧がＶryから緩やかに低下して行くと、その間、全ての放電セルＰＣ1,1〜ＰＣn,m各々内の行電極Ｘ及びＹ間において微弱な消去リセット放電が生起される。かかる消去リセット放電により、全放電セルＰＣ1,1〜ＰＣn,m各々内に形成されていた壁電荷が消滅する。すなわち、リセット行程Ｒにより、全ての放電セルＰＣ1,1〜ＰＣn,mの各々は、壁電荷の量が所定量に充たない、いわゆる消灯モードの状態に初期化されるのである。 Here, while the reset pulses RP Y and RP X are applied, a weak write reset discharge is generated between the row electrodes X and Y in each of all the discharge cells PC 1,1 to PC n, m . After the end of the write reset discharge, a predetermined amount of wall charges is formed on the surface of the magnesium oxide layer 13 in the discharge space S of each discharge cell PC. That is, a positive charge is formed in the vicinity of the row electrode X on the surface of the magnesium oxide layer 13, and a negative charge is formed in the vicinity of the row electrode Y. Become. Thereafter, when the voltage of the reset pulse RP Y is gradually lowered gradually from Vry, during which all the discharge cells PC 1, 1 to PC n, is weak erasure reset discharge between the row electrodes X and Y in the m each Is born. Due to the erase reset discharge, the wall charges formed in all the discharge cells PC 1,1 to PC n, m disappear. That is, by the reset process R, all of the discharge cells PC 1,1 to PC n, m are initialized to a so-called extinguishing mode in which the amount of wall charges does not reach a predetermined amount.
次に、アドレス行程Ｗでは、駆動制御回路５６が、画素データパルス生成信号を列電極駆動回路５５に供給すると共に、経時変化データメモリ５８から読み出された走査パルスの最適パルス電圧値（図９（ｂ）の実線にて示す）を示す走査パルス生成信号を、行電極Ｙ駆動回路５３に供給する。これにより、先ず、列電極駆動回路５５は、入力映像信号に基づきそのサブフィールドで各放電セルＰＣを発光させるか否かを設定する為の画素データパルスを生成する。例えば、列電極駆動回路５５は、放電セルＰＣを発光させる場合には高電圧、発光させない場合には低電圧の画素データパルスを各放電セルＰＣ毎に生成する。そして、列電極駆動回路５５は、かかる画素データパルスを１表示ライン分（ｍ個）ずつ、画素データパルス群ＤＰ1、ＤＰ2、・・・、ＤＰnとして順次、列電極Ｄ1〜Ｄmに印加して行く。行電極Ｙ駆動回路５３は、上記画素データパルス群ＤＰ1〜ＤＰn各々のタイミングに同期させて負極性の電圧Ｖselを有する走査パルスＳＰを行電極Ｙ1〜Ｙnに順次印加して行く。この際、行電極Ｙ駆動回路５３は、かかる電圧Ｖselが、上記走査パルス生成信号によって示される最適パルス電圧値と等しくなるような走査パルスＳＰを発生するのである。つまり、走査パルスＳＰのパルス電圧Ｖselが、その時点での累積使用時間に対応した最適パルス電圧値（図９（ｂ）の実線にて示す）と等しくなるように調整されるのである。かかる走査パルスＳＰが印加され且つ高電圧の画素データパルスが印加された放電セルＰＣのみに選択的にアドレス放電が生起され、その放電セルＰＣの放電空間Ｓ内における酸化マグネシウム層１３及び蛍光体層１７各々の表面に所定量の壁電荷が形成される。一方、走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルＰＣ内では上記の如きアドレス放電は生起されないので、その直前までの壁電荷の形成状態が維持される。すなわち、アドレス行程Ｗの実行により、各放電セルＰＣは、入力映像信号に基づき、所定量の壁電荷が存在する点灯モードの状態、又は所定量の壁電荷が存在しない消灯モードの状態のいずれか一方に設定されるのである。 Next, in the address process W, the drive control circuit 56 supplies the pixel data pulse generation signal to the column electrode drive circuit 55 and at the same time the optimum pulse voltage value of the scan pulse read from the time-varying data memory 58 (FIG. 9). A scan pulse generation signal indicating (shown by a solid line in (b)) is supplied to the row electrode Y drive circuit 53. Thus, first, the column electrode drive circuit 55 generates a pixel data pulse for setting whether or not each discharge cell PC emits light in the subfield based on the input video signal. For example, the column electrode drive circuit 55 generates a pixel data pulse for each discharge cell PC with a high voltage when the discharge cell PC emits light and a low voltage when the discharge cell PC does not emit light. Then, the column electrode driving circuit 55, one display line such pixel data pulses (m in the number) per time, the pixel data pulse group DP 1, DP 2, · · ·, sequentially as DP n, the column electrodes D 1 to D m Apply to. The row electrode Y drive circuit 53 sequentially applies a scan pulse SP having a negative voltage Vsel to the row electrodes Y 1 to Y n in synchronization with the timing of each of the pixel data pulse groups DP 1 to DP n . At this time, the row electrode Y drive circuit 53 generates a scan pulse SP such that the voltage Vsel becomes equal to the optimum pulse voltage value indicated by the scan pulse generation signal. That is, the pulse voltage Vsel of the scan pulse SP is adjusted to be equal to the optimum pulse voltage value (indicated by the solid line in FIG. 9B) corresponding to the accumulated usage time at that time. An address discharge is selectively generated only in the discharge cell PC to which the scan pulse SP is applied and the high-voltage pixel data pulse is applied, and the magnesium oxide layer 13 and the phosphor layer in the discharge space S of the discharge cell PC. 17 A predetermined amount of wall charge is formed on each surface. On the other hand, since the address discharge as described above is not generated in the discharge cell PC to which the scan pulse SP is applied but the low-voltage pixel data pulse is applied, the wall charge formation state up to immediately before is maintained. That is, by executing the address process W, each discharge cell PC is either in a lighting mode state where a predetermined amount of wall charges are present or a light-off mode state where a predetermined amount of wall charges is not present, based on the input video signal. It is set to one side.
次に、サスティン行程Ｉでは、駆動制御回路５６が、経時変化データメモリ５８から読み出されたサスティンパルスの最適パルス電圧値（図９（ｃ）の実線にて示す）を示すサスティンパルス生成信号を、行電極Ｘ駆動回路５１及び行電極Ｙ駆動回路５３各々に供給する。これにより、行電極Ｘ駆動回路５１及び行電極Ｙ駆動回路５３の各々が、交互に繰り返し正極性の電圧Ｖsusを有するサスティンパルスＩＰX及びＩＰYを発生して行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。この際、行電極Ｙ駆動回路５３及び行電極Ｘ駆動回路５１各々は、上記電圧Ｖsusが、上記サスティンパルス生成信号によって示される最適パルス電圧値と等しくなるようなサスティンパルスＩＰX及びＩＰYを夫々発生するのである。つまり、サスティンパルスＩＰX及びＩＰY各々のパルス電圧Ｖsusが、その時点での累積使用時間に対応した最適パルス電圧値（図９（ｃ）の実線にて示す）と等しくなるように調整されるのである。ここで、サスティンパルスＩＰX及びＩＰYを印加する回数は、各サブフィールドにおける輝度の重み付けに依存する。これらサスティンパルスＩＰX及びＩＰYが印加される度に、所定量の壁電荷が形成されている上記点灯モードの状態に設定されている放電セルＰＣのみがサスティン放電し、この放電に伴い蛍光体層１７が発光してパネル面に画像が形成される。 Next, in the sustain process I, the drive control circuit 56 generates a sustain pulse generation signal indicating the optimum pulse voltage value (indicated by the solid line in FIG. 9C) of the sustain pulse read from the time-varying data memory 58. , Supplied to the row electrode X drive circuit 51 and the row electrode Y drive circuit 53, respectively. Thus, each of the row electrode X drive circuit 51 and the row electrode Y drive circuit 53 alternately generates sustain pulses IP X and IP Y having a positive voltage Vsus to alternately generate the row electrodes X 1 to X n and Y. It applied to the 1 ~Y n. At this time, the row electrode Y drive circuit 53 and the row electrode X drive circuit 51 respectively apply sustain pulses IP X and IP Y such that the voltage Vsus is equal to the optimum pulse voltage value indicated by the sustain pulse generation signal. It occurs. That is, the pulse voltages Vsus of the sustain pulses IP X and IP Y are adjusted to be equal to the optimum pulse voltage value (indicated by the solid line in FIG. 9C) corresponding to the accumulated usage time at that time. It is. Here, the number of times the sustain pulses IP X and IP Y are applied depends on the luminance weighting in each subfield. Each time these sustain pulses IP X and IP Y are applied, only the discharge cells PC set in the above-mentioned lighting mode in which a predetermined amount of wall charges are formed undergo a sustain discharge. The layer 17 emits light and an image is formed on the panel surface.
次に、消去行程Ｅでは、行電極Ｙ駆動回路５３が、正極性の消去パルスＥＰを全ての行電極Ｙ1〜Ｙnに一斉に印加する。かかる消去パルスＥＰの印加により全放電セルＰＣ内において消去放電が生起され、各放電セルＰＣ内に残留している壁電荷が全て消滅する。 Next, in the erasing step E, the row electrode Y drive circuit 53 applies a positive erasing pulse EP to all the row electrodes Y 1 to Y n simultaneously. By applying the erase pulse EP, an erase discharge is generated in all the discharge cells PC, and all wall charges remaining in each discharge cell PC are extinguished.
ここで、前述した如く、各放電セルＰＣ内に形成されている酸化マグネシウム層１３には、図５Ａ又は図５Ｂに示す如き形状の比較的大（２０００オングストローム以上）なる気相酸化マグネシウム単結晶体が含まれている。このような単結晶体は電子線を照射すると、図６に示す如く、波長域３００〜４００ｎｍにピークを有するＣＬ発光と共に、波長域２００〜３００ｎｍ内（特に２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光が生起されることから、２３５ｎｍに対応したエネルギー準位を有するものであると考えられる。よって、この２３５ｎｍに対応したエネルギー準位を有することにより、かかる気相酸化マグネシウム単結晶体は、電子を長時間に亘り（数msec）捕捉し、この電子を選択放電時の電界の印加によって放出させることで、放電に必要な初期電子を迅速に取得していると推測される。従って、このような２００〜３００ｎｍにピークを有するＣＬ発光を為す気相酸化マグネシウム単結晶体が図３に示す如き酸化マグネシウム層１３に含まれていると、放電空間Ｓ内には放電を生起させるのに必要十分な量の電子が常時存在することになるので、放電空間Ｓ内での放電確率が著しく高くなる。 Here, as described above, the magnesium oxide layer 13 formed in each discharge cell PC has a relatively large (2000 angstrom or more) vapor-phase magnesium oxide single crystal having a shape as shown in FIG. 5A or 5B. It is included. When such a single crystal is irradiated with an electron beam, as shown in FIG. 6, it has a peak in the wavelength range of 200 to 300 nm (particularly around 235 nm in the range of 230 to 250 nm) with CL emission having a peak in the wavelength range of 300 to 400 nm. It is considered that the light emission has an energy level corresponding to 235 nm. Therefore, by having the energy level corresponding to 235 nm, such a vapor-phase magnesium oxide single crystal captures electrons for a long time (several milliseconds) and emits these electrons by applying an electric field during selective discharge. By doing so, it is presumed that the initial electrons necessary for the discharge are quickly acquired. Therefore, when such a vapor-phase magnesium oxide single crystal having CL emission having a peak at 200 to 300 nm is included in the magnesium oxide layer 13 as shown in FIG. 3, a discharge is caused in the discharge space S. Since a sufficient amount of electrons necessary for this always exist, the discharge probability in the discharge space S is remarkably increased.
図１２は、放電セルＰＣ内に酸化マグネシウム層を設けなかった場合、従来の蒸着法によって酸化マグネシウム層を形成させた場合、電子線の照射により２００〜３００ｎｍにピークを有するＣＬ発光を生起する多重結晶構造の気相酸化マグネシウム単結晶体を含む酸化マグネシウム層を設けた場合各々での放電確率を示す図である。図１２中において横軸は、放電の休止時間、つまり放電が生起されてから次の放電が生起されるまでの時間間隔を表すものである。このように、各放電セルＰＣの放電空間Ｓに、電子線の照射により２００〜３００ｎｍにピークを有するＣＬ発光を為す気相酸化マグネシウム単結晶体を含む酸化マグネシウム層１３を形成すると、従来の蒸着法によって酸化マグネシウム層を形成させた場合に比して放電確率が高まるのである。尚、図１３に示す如く、上記気相酸化マグネシウム単結晶体としては、電子線を照射した際のＣＬ発光、特に２３５ｎｍにピークを有するＣＬ発光の強度が大なるものほど、放電空間Ｓ内において生起される放電遅れを短縮させることができる。 FIG. 12 shows a case where a magnesium oxide layer is not provided in the discharge cell PC, or when a magnesium oxide layer is formed by a conventional vapor deposition method, multiple emission that causes CL emission having a peak at 200 to 300 nm by irradiation with an electron beam. It is a figure which shows the discharge probability in each when the magnesium oxide layer containing the vapor-phase magnesium oxide single crystal of a crystal structure is provided. In FIG. 12, the horizontal axis represents the discharge pause time, that is, the time interval from when a discharge occurs until the next discharge occurs. As described above, when the magnesium oxide layer 13 including a vapor-phase magnesium oxide single crystal that emits CL light having a peak at 200 to 300 nm by irradiation with an electron beam is formed in the discharge space S of each discharge cell PC, conventional vapor deposition is performed. Compared with the case where the magnesium oxide layer is formed by the method, the discharge probability is increased. As shown in FIG. 13, as the above-mentioned vapor-phase magnesium oxide single crystal, the larger the intensity of CL emission when irradiated with an electron beam, particularly CL emission having a peak at 235 nm, is larger in the discharge space S. It is possible to reduce the discharge delay that occurs.
従って、表示画像には関与しないリセット放電に伴う発光を抑えてコントラスト向上を図るべく、行電極Ｙに印加するリセットパルスＲＰYの電圧推移を図１１に示す如く緩やかにしてリセット放電を微弱化させても、この微弱なリセット放電を短時間に安定して生起させることが可能となる。特に、各放電セルＰＣは、Ｔ字形状の透明電極Ｘａ及びＹａ間の放電ギャップ近傍で局所的に放電を生起させる構造を採用しているので、行電極全体で放電してしまうような強い突発的なリセット放電が抑制されると共に、列電極及び行電極間での強い誤放電も阻止される。又、放電確率が高くなる（放電遅れが少なくなる）ことにより、上記リセット行程Ｒでの書込リセット放電及び消去リセット放電によるプライミング効果が長く持続することになるので、アドレス行程Ｗにおいて生起されるアドレス放電、並びにサスティン行程Ｉにおいて生起されるサスティン放電が高速化する。これにより、アドレス放電を生起させるべく列電極Ｄ及び行電極Ｙに夫々印加される図１１に示す如き画素データパルスＤＰ及び走査パルスＳＰ各々のパルス幅Ｗaを短くすることができるようになり、その分だけ、このアドレス行程Ｗに費やす処理時間を短縮させることが可能となる。更に、サスティン放電を生起させるべく行電極Ｙに印加される図１１に示す如きサスティンパルスＩＰYのパルス幅Ｗbを短くすることができるようになり、その分だけ、このサスティン行程Ｉに費やす処理時間を短縮させることが可能となる。従って、これらアドレス行程Ｗ及びサスティン行程Ｉ各々に費やされる処理時間を短縮した分だけ、１フィールド（又は１フレーム）表示期間内において設けるべきサブフィールドの数を増加させることが可能となり、階調数の増加を図ることができるようになる。 Therefore, in order to achieve improved contrast in the display image by suppressing the light emission accompanying the reset discharge not involved, then gently as shown in FIG. 11 is weakened reset discharge voltage transition of the reset pulse RP Y applied to the row electrodes Y However, this weak reset discharge can be stably generated in a short time. In particular, each discharge cell PC employs a structure in which a discharge is locally generated in the vicinity of the discharge gap between the T-shaped transparent electrodes Xa and Ya. Reset discharge is suppressed and strong erroneous discharge between the column electrode and the row electrode is also prevented. In addition, since the discharge probability is increased (the discharge delay is reduced), the priming effect by the write reset discharge and the erase reset discharge in the reset process R is sustained for a long time, and therefore, it occurs in the address process W. The address discharge and the sustain discharge generated in the sustain process I are accelerated. As a result, the pulse width Wa of each of the pixel data pulse DP and the scanning pulse SP as shown in FIG. 11 applied to the column electrode D and the row electrode Y to cause the address discharge can be shortened. It is possible to reduce the processing time spent in this address process W by the amount. Furthermore, the pulse width Wb of the sustain pulse IP Y applied to the row electrode Y to cause the sustain discharge as shown in FIG. 11 can be shortened, and the processing time spent in the sustain process I is correspondingly reduced. Can be shortened. Accordingly, it is possible to increase the number of subfields to be provided in one field (or one frame) display period by the amount of reduction of the processing time spent in each of the address process W and the sustain process I. Can be increased.
以上の如く、電子線の照射によって２００〜３００ｎｍにピークを有するＣＬ発光を為す気相酸化マグネシウム単結晶体を含む酸化マグネシウム層１３を設けることにより各放電セル内での放電確率を高めることができるようになるが、経年変化により、各放電セル内の放電開始電圧が上昇して誤放電が生じ易くなる。 As described above, the probability of discharge in each discharge cell can be increased by providing the magnesium oxide layer 13 including a vapor-phase magnesium oxide single crystal that emits CL light having a peak at 200 to 300 nm when irradiated with an electron beam. However, due to secular change, the discharge start voltage in each discharge cell rises, and erroneous discharge is likely to occur.
そこで、図１に示されるプラズマディスプレイ装置においては、経年変化に伴う放電開始電圧の推移に対応させて、図９（ａ）〜図９（ｃ）に示す如く、リセット放電、アドレス放電、サスティン放電各々を正しく生起させ得る最適パルス電圧値の予測情報を予め用意しておく。そして、かかる予測情報中から現時点でのＰＤＰ５０の累積使用時間に対応したリセットパルス、走査パルス、サスティンパルス各々の最適パルス電圧値を抽出し、各最適パルス電圧値と等しくなるようにリセットパルス、走査パルス、サスティンパルス各々のパルス電圧値を個別に調整するようにしている。 Therefore, in the plasma display device shown in FIG. 1, as shown in FIGS. 9 (a) to 9 (c), reset discharge, address discharge, and sustain discharge are made corresponding to the transition of the discharge start voltage accompanying the secular change. Predictive information of optimum pulse voltage values that can cause each to occur correctly is prepared in advance. Then, the optimum pulse voltage value of each of the reset pulse, the scan pulse, and the sustain pulse corresponding to the current accumulated usage time of the PDP 50 is extracted from the prediction information, and the reset pulse and the scan are made equal to each optimum pulse voltage value. The pulse voltage values of the pulse and the sustain pulse are individually adjusted.
よって、例え経年変化に伴い放電開始電圧が上昇しても、長期間に亘り誤放電の抑制された良好な表示品質を維持させることが可能になる。 Therefore, even if the discharge start voltage increases with aging, it is possible to maintain good display quality in which erroneous discharge is suppressed over a long period of time.
又、ＰＤＰ５０の累積使用時間が長期に到ると、上述した如き放電開始電圧の上昇と共に、蛍光体層１７の劣化に伴う輝度の低下が生じる。この際、図１４（ａ）に示すように、蛍光体層１７として緑色発光を為す蛍光体が用いられている放電セルＰＣの累積使用時間に対する輝度低下度（実線にて示す）は、赤色発光を為す蛍光体が用いられている放電セルＰＣの輝度低下度（一点鎖線にて示す）に比して大である。又、青色発光を為す蛍光体が用いられている放電セルＰＣの累積使用時間に対する輝度低下度（波線にて示す）は、緑色発光を為す蛍光体が用いられている放電セルＰＣの輝度低下度（一点鎖線にて示す）に比して大である。従って、経年変化に伴い、赤色発光を為す放電セルＰＣ、緑色発光を為す放電セルＰＣ、青色発光を為す放電セルＰＣ各々の輝度レベルにバラツキが生じ、ホワイトバランスが適正値からズレてしまうという問題が生じる。 Further, when the accumulated usage time of the PDP 50 reaches a long time, the luminance starts to decrease due to the deterioration of the phosphor layer 17 as the discharge start voltage increases as described above. At this time, as shown in FIG. 14A, the degree of decrease in luminance (shown by a solid line) with respect to the cumulative usage time of the discharge cell PC in which the phosphor that emits green light as the phosphor layer 17 is used is red light emission. This is larger than the degree of luminance reduction (indicated by the alternate long and short dash line) of the discharge cell PC in which the phosphor for achieving the above is used. In addition, the degree of decrease in luminance with respect to the cumulative usage time of the discharge cell PC using the phosphor that emits blue light (indicated by a wavy line) is the degree of decrease in luminance of the discharge cell PC that uses the phosphor that emits green light. It is larger than (indicated by the alternate long and short dash line). Therefore, with the aging, the luminance levels of the discharge cell PC that emits red light, the discharge cell PC that emits green light, and the discharge cell PC that emits blue light vary, and the white balance deviates from an appropriate value. Occurs.
そこで、このようなホワイトバランスのズレを補正すべく、図１４（ｂ）に示す如き累積使用時間に対応した各色（Ｒ，Ｇ，Ｂ）毎のレベルシフト量を示す情報を、図９（ａ）〜図９（ｃ）に示す如き情報と共に経時変化データメモリ５８に予め記憶しておく。経時変化データメモリ５８は、現時点でのＰＤＰ５０の累積使用時間に対応した図１４（ｂ）に示す如き青色信号成分に対するレベルシフト量（波線にて示す）、緑色信号成分に対するレベルシフト量（実線にて示す）、赤色信号成分に対するレベルシフト量（一点鎖線にて示す）を示す情報を読み出し、駆動制御回路５６に供給する。駆動制御回路５６は、経時変化データメモリ５８から読み出された各色毎のレベルシフト量にて、入力映像信号における赤色信号成分、緑色信号成分、青色信号成分各々のレベルを個別に調整する。この際、図１４（ｂ）に示す如く、ＰＤＰ５０の累積使用時間が長くなるほど、赤色信号成分に対するレベル低下量（一点鎖線にて示す）が、緑色信号成分に対するレベル低下量（実線にて示す）よりも大になる。又、緑色信号成分に対するレベル低下量が青色信号成分に対するレベル低下量（波線にて示す）よりも大になる。 Therefore, in order to correct such a white balance shift, information indicating the level shift amount for each color (R, G, B) corresponding to the cumulative usage time as shown in FIG. ) To information as shown in FIG. 9C are stored in the time-varying data memory 58 in advance. The time-dependent data memory 58 stores a level shift amount (shown by a broken line) for the blue signal component and a level shift amount (shown by a solid line) for the green signal component as shown in FIG. 14B corresponding to the accumulated usage time of the PDP 50 at the present time. Information indicating a level shift amount (indicated by a one-dot chain line) with respect to the red signal component is read and supplied to the drive control circuit 56. The drive control circuit 56 individually adjusts the level of each of the red signal component, the green signal component, and the blue signal component in the input video signal with the level shift amount for each color read from the time-varying data memory 58. At this time, as shown in FIG. 14B, as the accumulated usage time of the PDP 50 becomes longer, the level reduction amount for the red signal component (indicated by the alternate long and short dash line) becomes the level reduction amount for the green signal component (indicated by the solid line). Be bigger than. In addition, the level reduction amount for the green signal component is larger than the level reduction amount (indicated by a broken line) for the blue signal component.
よって、例え経年変化により赤色発光を為す放電セルＰＣ、緑色発光を為す放電セルＰＣ、青色発光を為す放電セルＰＣ各々の輝度レベルにバラツキが生じても、入力映像信号段階での各色毎のレベル調整により、かかるバラツキを相殺した適切なホワイトバランスを長期間に亘り維持させることが可能となる。 Therefore, even if the luminance levels of the discharge cell PC that emits red light, the discharge cell PC that emits green light, and the discharge cell PC that emits blue light vary due to secular change, the level for each color in the input video signal stage. By adjusting, it is possible to maintain an appropriate white balance that offsets the variation over a long period of time.
又、図１５に示す如く、ＰＤＰ５０の累積使用時間が長くなり所定の累積時間ｔ１を経過すると、行電極Ｙ及び列電極Ｄ間で生起されるアドレス放電に放電遅れが生じ始める。 Further, as shown in FIG. 15, when the accumulated use time of the PDP 50 becomes longer and a predetermined accumulated time t1 elapses, a discharge delay starts to occur in the address discharge generated between the row electrode Y and the column electrode D.
そこで、駆動制御回路５６は、現時点でのＰＤＰ５０の累積使用時間が図１５に示す如き所定の累積時間ｔ１を越えるまでは図１６（ａ）、累積時間ｔ１を越えた場合には図１６（ｂ）に示す如き発光駆動シーケンスに従った階調駆動を実行する。尚、図１６（ａ）に示す発光駆動シーケンスは、１フィールド表示期間をＮ個のサブフィールドＳＦ１〜ＳＦ（Ｎ）に分割して階調駆動を行うものであり、図１０に示されるものと同一である。一方、図１６（ｂ）に示す発光駆動シーケンスは、図１０に示される発光駆動シーケンスにおけるサブフィールドの数を１つだけ減らして（Ｎ−１）個にしたものである。尚、各サブフィールドにおいて、アドレス行程Ｗ、サスティン行程Ｉ及び消去行程Ｅを順次実行する点、並びに先頭のサブフィールドＳＦ１に限り、アドレス行程Ｗに先立ち、リセット行程Ｒを実行する点は、図１０に示されるものと同一である。この際、図１６（ｂ）に示す駆動を実行する際には、サブフィールド数を１つ減らした分（時間）だけ、各サブフィールドのアドレス行程Ｗにおいて印加される走査パルスＳＰ（又は画素データパルスＤＰ）のパルス幅Ｗａ、並びに各サブフィールドのサスティン行程Ｉにおいて第１番目に印加される維持パルスＩＰYのパルス幅Ｗｂを夫々広げる。 Therefore, the drive control circuit 56 does not change the current accumulated use time of the PDP 50 until a predetermined accumulated time t1 as shown in FIG. 15 is reached, and if the accumulated time t1 is exceeded, the drive control circuit 56 shows FIG. The gradation drive according to the light emission drive sequence as shown in FIG. Note that the light emission drive sequence shown in FIG. 16A is for performing gradation drive by dividing one field display period into N subfields SF1 to SF (N), and is shown in FIG. Are the same. On the other hand, the light emission drive sequence shown in FIG. 16B is obtained by reducing the number of subfields in the light emission drive sequence shown in FIG. 10 by one to (N−1). Note that in each subfield, the address process W, the sustain process I, and the erase process E are sequentially executed, and the reset process R is executed prior to the address process W only in the first subfield SF1. Is the same as shown in At this time, when the drive shown in FIG. 16B is executed, the scan pulse SP (or pixel data) applied in the address process W of each subfield by the amount (time) obtained by reducing the number of subfields by one. the pulse width Wa of the pulse DP), and the pulse width Wb of the sustain pulse IP Y to the sustain stage I of each subfield is applied to the first respectively widened.
これにより、例え経年変化に伴いアドレス放電に放電遅れが生じても、確実に放電を生起させることが可能になる。 As a result, even if there is a discharge delay in the address discharge due to secular change, it is possible to surely cause the discharge.
尚、上記実施例におけるＰＤＰ５０では、行電極対（Ｘ1，Ｙ1）、（Ｘ2，Ｙ2）、（Ｘ3，Ｙ3）、・・・、（Ｘn，Ｙn）の如き互いに対を為す行電極Ｘと行電極Ｙとの間に放電セルＰＣが形成される構造を採用しているが、互いに隣接する全ての行電極間に放電セルＰＣが形成された構造を採用しても良い。要するに、行電極Ｘ1及びＹ1の間、行電極Ｙ1及びＸ2間、行電極Ｘ2及びＹ2の間、・・・、行電極Ｙn-1及びＸnの間、行電極Ｘn及びＹnの間、に夫々放電セルＰＣが形成された構造を採用しても良いのである。 In the PDP 50 in the above embodiment, the row electrode pairs (X 1 , Y 1 ), (X 2 , Y 2 ), (X 3 , Y 3 ),..., (X n , Y n ) are mutually connected. A structure in which the discharge cell PC is formed between the paired row electrode X and the row electrode Y is adopted, but a structure in which the discharge cell PC is formed between all adjacent row electrodes is adopted. Also good. In short, between the row electrodes X 1 and Y 1 , between the row electrodes Y 1 and X 2, between the row electrodes X 2 and Y 2 ,..., Between the row electrodes Y n−1 and X n , the row electrode X A structure in which a discharge cell PC is formed between n and Y n may be employed.
又、上記実施例におけるＰＤＰ５０では、前面透明基板１０に行電極Ｘ及びＹ、背面基板１４に列電極Ｄ及び蛍光体層１７を夫々形成される構造を採用しているが、前面透明基板１０に列電極Ｄと共に行電極Ｘ及びＹを形成し、背面基板１４に蛍光体層１７を形成させた構造を採用しても良い。 The PDP 50 in the above embodiment employs a structure in which the row electrodes X and Y are formed on the front transparent substrate 10 and the column electrode D and the phosphor layer 17 are formed on the rear substrate 14. A structure in which the row electrodes X and Y are formed together with the column electrode D and the phosphor layer 17 is formed on the back substrate 14 may be adopted.
１３ 酸化マグネシウム層
５０ ＰＤＰ
５１ 行電極Ｘ駆動回路
５３ 行電極Ｙ駆動回路
５５ 列電極駆動回路
５６ 駆動制御回路
13 Magnesium oxide layer 50 PDP
51 row electrode X drive circuit 53 row electrode Y drive circuit 55 column electrode drive circuit 56 drive control circuit
Claims (9)
前記放電セル各々内の前記放電空間に接する面において形成され且つ電子線の照射によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を含む酸化マグネシウム層と、
映像信号における単位表示期間を構成する複数のサブフィールド各々において映像信号に応じて前記行電極対の各々及び前記列電極の各々に駆動パルスを印加することにより前記放電空間内において放電を生起させる駆動部と、
前記プラズマディスプレイパネルの累積使用時間に応じて前記駆動パルスのパルス電圧値及び／又はパルス幅を調整する制御部と、を有することを特徴とするプラズマディスプレイ装置。 A discharge cell having a discharge space is formed at each intersection of a plurality of discharge cells carrying a pixel and a plurality of row electrode pairs and a plurality of column electrodes extending in the crossing direction. A plasma display device equipped with a plasma display panel,
A magnesium oxide layer that includes a magnesium oxide crystal that is formed on a surface in contact with the discharge space in each of the discharge cells and that is excited by electron beam irradiation to emit cathodoluminescence light having a peak in a wavelength range of 200 to 300 nm;
Driving that causes a discharge in the discharge space by applying a driving pulse to each of the row electrode pairs and each of the column electrodes in accordance with the video signal in each of a plurality of subfields constituting a unit display period in the video signal. And
And a control unit that adjusts a pulse voltage value and / or a pulse width of the driving pulse in accordance with an accumulated usage time of the plasma display panel.
前記サブフィールド各々に含まれるサスティン期間において前記行電極対各々にサスティンパルスを印加することにより前記点灯モード状態に設定されている前記放電セルのみをサスティン放電させるサスティン手段と、前記複数のサブフィールド各々の内の少なくとも１のサブフィールドの前記アドレス期間に先立ち全ての前記行電極対にリセットパルスを印加することにより全ての前記放電セル内にリセット放電を生起せしめるリセット手段と、を含み、
前記制御部は、前記累積使用時間を計時する累積使用時間計時手段と、前記累積使用時間に応じて前記リセットパルス、前記スキャンパルス、及び前記サスティンパルスの内の少なくとも１つのパルス電圧値及び／又はパルス幅を調整するパルス調整手段と、を含むことを特徴とする請求項１記載のプラズマディスプレイ装置。 The driving unit applies a scan pulse to one row electrode of the row electrode pair and an image data pulse corresponding to pixel data based on a video signal to the column electrode in an address period included in each of the subfields. Address means for selectively generating an address discharge in each of the discharge cells to set the discharge cell in one of a lighting mode state and a lighting mode state;
Sustain means for sustaining only the discharge cells set in the lighting mode state by applying a sustain pulse to each of the row electrode pairs in a sustain period included in each of the subfields, and each of the plurality of subfields Resetting means for generating reset discharge in all the discharge cells by applying a reset pulse to all the row electrode pairs prior to the address period of at least one subfield of
The control unit includes a cumulative usage time measuring means for measuring the cumulative usage time, and at least one pulse voltage value of the reset pulse, the scan pulse, and the sustain pulse according to the cumulative usage time, and / or The plasma display apparatus according to claim 1, further comprising pulse adjusting means for adjusting a pulse width.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004276976A JP4873844B2 (en) | 2004-09-24 | 2004-09-24 | Plasma display device |
| EP05108738A EP1640946A3 (en) | 2004-09-24 | 2005-09-21 | Plasma display apparatus |
| US11/232,881 US7688287B2 (en) | 2004-09-24 | 2005-09-23 | Plasma display apparatus |
| KR1020050088994A KR100650968B1 (en) | 2004-09-24 | 2005-09-23 | Plasma display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004276976A JP4873844B2 (en) | 2004-09-24 | 2004-09-24 | Plasma display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006091437A true JP2006091437A (en) | 2006-04-06 |
| JP4873844B2 JP4873844B2 (en) | 2012-02-08 |
Family
ID=36232500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004276976A Expired - Fee Related JP4873844B2 (en) | 2004-09-24 | 2004-09-24 | Plasma display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4873844B2 (en) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070803 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20090605 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090703 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091216 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111122 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141202 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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