JP2010014802A

JP2010014802A - Driving method of plasma display panel

Info

Publication number: JP2010014802A
Application number: JP2008172505A
Authority: JP
Inventors: Koji Hashimoto; 晃治橋本
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2008-07-01
Filing date: 2008-07-01
Publication date: 2010-01-21

Abstract

<P>PROBLEM TO BE SOLVED: To provide a driving method of a plasma display panel capable of reducing the time spent in an addressing stage without causing erroneous discharge. <P>SOLUTION: When discharge cells are selectively subjected to address discharge by sequentially applying a scanning pulse to one row electrode in each pair of row electrodes as well as applying a pixel data pulse to a column electrode synchronous with the application timing of the scanning pulse in an addressing stage of each sub-field, the voltage between one row electrode and the other row electrode is made higher in the first half period during the application period of the scanning pulse than in the second half period. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

プラズマディスプレイパネルの駆動方法に関する。 The present invention relates to a method for driving a plasma display panel.

現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネル（以下、ＰＤＰと称する）が製品化されてきている。ＰＤＰ内には、２枚の基板、すなわち前面透明基板及び背面基板が所定間隙を介して対向配置されている。表示面としての上記前面透明基板の内面（背面基板と対向する面）には、互いに対をなして夫々画面左右方向に伸長する行電極対の複数が形成されている。この際、１つの行電極対は、ＰＤＰにおける１つの表示ラインに対応している。又、前面透明基板の内面には、行電極対の各々を被覆する誘電体層が形成されている。一方、背面基板側には、行電極対と交叉するように画面上下方向に伸長する列電極の複数が形成されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した放電セルが形成されている。 At present, an AC type (AC discharge type) plasma display panel (hereinafter referred to as PDP) has been commercialized as a thin display device. In the PDP, two substrates, that is, a front transparent substrate and a rear substrate are arranged to face each other with a predetermined gap. On the inner surface of the front transparent substrate (surface facing the rear substrate) as a display surface, a plurality of row electrode pairs that are paired with each other and extend in the horizontal direction of the screen are formed. At this time, one row electrode pair corresponds to one display line in the PDP. A dielectric layer is formed on the inner surface of the front transparent substrate to cover each row electrode pair. On the other hand, on the back substrate side, a plurality of column electrodes extending in the vertical direction of the screen are formed so as to cross the row electrode pairs. When viewed from the display surface side, discharge cells corresponding to the pixels are formed at the intersections between the row electrode pairs and the column electrodes.

このようなＰＤＰに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。 In order to obtain halftone display luminance corresponding to the input video signal, gradation driving using the subfield method is performed on such a PDP.

サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。 In gradation driving based on the subfield method, display driving is performed on a video signal for one field in each of a plurality of subfields to which the number of times (or periods) of light emission is assigned. In each subfield, an address process and a sustain process are executed sequentially.

アドレス行程では、入力映像信号に基づく各画素毎の画素データパルスを列電極に印加しつつ、この画素データパルスと同一タイミングにて、行電極対における一方の行電極に走査パルスを印加することにより、放電セル各々を選択的に放電させてこの放電セル内に所定量の壁電荷を形成させる。サスティン行程では、所定量の壁電荷が形成されている放電セルのみを繰り返しサスティン放電させてその放電に伴う発光状態を維持させる。この際、１フィールド表示期間内において生起されたサスティン放電の総数に対応した中間輝度が視覚されることになる。 In the addressing process, a pixel data pulse for each pixel based on the input video signal is applied to the column electrode, and a scanning pulse is applied to one row electrode in the row electrode pair at the same timing as this pixel data pulse. Each discharge cell is selectively discharged to form a predetermined amount of wall charges in the discharge cell. In the sustain process, only the discharge cells in which a predetermined amount of wall charges are formed are repeatedly subjected to the sustain discharge, and the light emission state associated with the discharge is maintained. At this time, an intermediate luminance corresponding to the total number of sustain discharges generated in one field display period is visually recognized.

ここで、上記アドレス行程において、行電極対を為す一方の行電極には正極性の電位、他方の行電極には負極性の電位を夫々印加している状態で、この他方の行電極に負極性の走査パルスを重畳して印加すると同時に正極性の画素データパルスを列電極に印加することにより壁電荷形成の為の放電を生起させるようにした駆動方法が提案されている（例えば、特許文献１の図８の参照）。かかる駆動では、サブフィールドＳＦ１の選択書込アドレス行程Ｗ_Wにおいて、行電極対（Ｘ、Ｙ）の一方の行電極Ｘに正極性のベースパルスＢＰ⁺、他方の行電極Ｙに負極性のベースパルスＢＰ^-を印加した状態で、負極性の書込走査パルスＳＰ_Wを行電極Ｙに印加すると同時に正極性の画素データパルスＤＰを列電極Ｄに印加している。尚、ベースパルスＢＰ⁺及びベースパルスＢＰ^-の印加によって行電極Ｘ及びＹ間に生じる電圧は、放電開始電圧よりも低い電圧に設定されている。ところが、負極性の書込走査パルスＳＰ_W及び正極性の画素データパルスＤＰの同時印加に応じて放電セル内の行電極Ｙ及び列電極Ｄ間で放電（選択書込アドレス放電）が生起されると、この選択書込アドレス放電に誘発されて、その直後、ベースパルスＢＰ^-及びベースパルスＢＰ⁺による電圧印加だけで、行電極Ｘ及びＹ間にも放電が生起される。この際、行電極Ｘ及びＹ間で生起された放電、並びに、上記の如く行電極Ｙ及び列電極Ｄ間で生起された選択書込アドレス放電により、放電セル内には所定量の壁電荷が形成される。 Here, in the addressing step, a positive potential is applied to one row electrode forming a row electrode pair, and a negative potential is applied to the other row electrode, and a negative potential is applied to the other row electrode. A drive method has been proposed in which discharge for wall charge formation is generated by applying a positive pixel data pulse to a column electrode while applying a superimposed scan pulse (see, for example, Patent Documents). 1 (see FIG. 8). In such drives, the selective write address process W _W of the sub-field SF1, the row electrode pairs (X, Y) one row electrode X to the positive base pulse BP of ^+, the negative polarity based on the other row electrodes Y In a state where the pulse BP ⁻ is applied, the negative pixel scanning pulse SP _W is applied to the row electrode Y, and simultaneously, the positive pixel data pulse DP is applied to the column electrode D. The voltage generated between the row electrodes X and Y by the application of the base pulse BP ⁺ and the base pulse BP ⁻ is set to a voltage lower than the discharge start voltage. However, discharges (selective write address discharge) is caused between the row electrodes Y and column electrodes D in the discharge cells in accordance with the simultaneous application of the negative polarity writing scan pulse SP _W and the positive polarity of the pixel data pulse DP When, is induced in the selective write address discharge, immediately thereafter, the base pulse BP ^- and only the voltage applied by the base pulse BP ^+, discharge is generated also between the row electrodes X and Y. At this time, due to the discharge generated between the row electrodes X and Y and the selective write address discharge generated between the row electrode Y and the column electrode D as described above, a predetermined amount of wall charge is generated in the discharge cell. It is formed.

よって、１表示ライン上の各放電セルに対して所定量の壁電荷を形成させるには、行電極Ｙ及び列電極Ｄ間で選択書込アドレス放電が生起されてから、この選択書込アドレス放電に誘発されて行電極Ｘ及びＹ間に生起される放電が終息するまでの時間が必要となる、これにより、１フィールド表示期間内の各サブフィールド内において、アドレス行程に費やされる時間が長くなるという問題が生じた。
特開２００８−７０４４３号公報 Therefore, in order to form a predetermined amount of wall charges for each discharge cell on one display line, after the selective write address discharge is generated between the row electrode Y and the column electrode D, this selective write address discharge is generated. Therefore, it takes time for the discharge generated between the row electrodes X and Y to be terminated, and this increases the time spent in the address process in each subfield within one field display period. The problem that occurred.
JP 2008-70443 A

本発明は、アドレス行程に費やされる時間を短くして駆動時間の短縮を図ることが可能なプラズマディスプレイパネルの駆動方法を提供することを目的とするものである。 It is an object of the present invention to provide a plasma display panel driving method capable of shortening the driving time by shortening the time spent in the addressing process.

請求項１記載によるプラズマディスプレイパネルの駆動方法は、一方の行電極と他方の行電極からなる行電極対の複数と複数の列電極を備え、前記行電極対と前記列電極とのの交叉部に放電セルが形成されたプラズマディスプレイパネルを、映像信号の単位表示期間毎に複数のサブフィールドにて駆動するプラズマディスプレイパネルの駆動方法であって、前記サブフィールド各々では、前記行電極対各々における前記一方の行電極に順次、走査パルスを印加しつつ前記走査パルスの印加タイミングに同期させて前記映像信号に基づく画素データパルスを前記列電極に印加することにより前記放電セルを選択的に放電させるアドレス行程を実行し、前記走査パルスの印加期間中における前半部の期間では後半部の期間に比して前記一方の行電極及び前記他方の行電極間の電圧を高くする。 The method for driving a plasma display panel according to claim 1 comprises a plurality of row electrode pairs each composed of one row electrode and the other row electrode and a plurality of column electrodes, and an intersection of the row electrode pair and the column electrode. A plasma display panel driving method for driving a plasma display panel in which discharge cells are formed in a plurality of subfields for each unit display period of a video signal, wherein each of the row electrodes in each of the subfields The discharge cells are selectively discharged by applying a pixel data pulse based on the video signal to the column electrode in synchronization with the application timing of the scan pulse while sequentially applying a scan pulse to the one row electrode. An addressing process is performed, and the first half of the period in the first pulse period during the application period of the scan pulse is compared to the second half period. And increasing the voltage between the other row electrode.

各サブフィールドのアドレス行程において、行電極対各々における一方の行電極に順次、走査パルスを印加しつつ走査パルスの印加タイミングに同期させて画素データパルスを列電極に印加することにより放電セルを選択的にアドレス放電させるにあたり、走査パルスの印加期間中における前半部の期間では、後半部の期間に比して一方の行電極及び他方の行電極間の電圧を高くする。これにより、走査パルスの印加期間中の前半部の期間において、上記アドレス放電が生起される放電セル内では、その行電極対を為す行電極間において上記アドレス放電に誘発されて補助放電が生起される一方、アドレス放電の生起が為されない放電セルではアドレス放電のサポートが無い為、行電極で放電が生起されることはない。この際、アドレス放電の生起が為されない放電セルの中には、アドレス放電のサポートが無くても、走査パルスの印加期間中における後半部の期間において遅れて誤放電が生起されてしまうものが存在するが、この後半部の期間中は行電極間の電圧が低くなるので、このような放電セルに対して誤放電の発生を防止することが可能となる。 In the address process of each subfield, a discharge cell is selected by applying a pixel data pulse to a column electrode in synchronization with the application timing of the scan pulse while sequentially applying a scan pulse to one row electrode of each row electrode pair. In the address discharge, the voltage between one row electrode and the other row electrode is set higher in the first half period during the application period of the scan pulse than in the second half period. As a result, in the first half period of the scan pulse application period, in the discharge cell in which the address discharge is generated, the address discharge is induced between the row electrodes forming the row electrode pair to generate auxiliary discharge. On the other hand, since the discharge cell in which no address discharge is generated does not support the address discharge, no discharge is generated in the row electrode. At this time, some discharge cells in which address discharge does not occur may cause erroneous discharge with a delay in the latter half of the scan pulse application period even without support for address discharge. However, since the voltage between the row electrodes is low during the latter half, it is possible to prevent erroneous discharge from occurring in such a discharge cell.

従って、かかる駆動によれば、誤放電を生じさせることなく、アドレス放電と共に比較的大きな補助放電を生起させることができるようになるので、アドレス行程に費やされる期間の短縮を図ることが可能となる。 Therefore, according to such driving, a relatively large auxiliary discharge can be generated together with the address discharge without causing an erroneous discharge, so that it is possible to shorten the period spent in the address process. .

図１は、本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。 FIG. 1 is a diagram showing a schematic configuration of a plasma display apparatus for driving a plasma display panel according to a driving method according to the present invention.

図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、及び駆動制御部５６から構成される。 As shown in FIG. 1, the plasma display device includes a PDP 50 as a plasma display panel, an X electrode driver 51, a Y electrode driver 53, an address driver 55, and a drive control unit 56.

ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ₁〜Ｄ_m、横方向（水平方向）に夫々伸張して配列された行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ₁，Ｘ₁）、（Ｙ₂，Ｘ₂）、（Ｙ₃，Ｘ₃）、・・・、（Ｙ_n，Ｘ_n）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ₁〜Ｄ_m各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セルＰＣが形成されている。すなわち、図１に示すように、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ_1,1〜ＰＣ_1,m、第２表示ラインに属する放電セルＰＣ_2,1〜ＰＣ_2,m、・・・・、第ｎ表示ラインに属する放電セルＰＣ_n,1〜ＰＣ_n,mの各々がマトリクス状に配列されている。 In the PDP 50, column electrodes D _{1 to} D _m arranged to extend in the vertical direction (vertical direction) of the two-dimensional display screen, and row electrodes X ₁ to X _m arranged to extend in the horizontal direction (horizontal direction), respectively. X _n and row electrodes Y _{1 to} Y _n are formed. In this case, row electrode pairs (Y ₁ , X ₁ ), (Y ₂ , X ₂ ), (Y ₃ , X ₃ ),..., (Y _n , X _n ) that form pairs between adjacent ones. Are responsible for the first display line to the nth display line in the PDP 50, respectively. A discharge cell PC serving as a pixel is formed at each intersection of each display line and each of the column electrodes D _{1 to} D _m (a region surrounded by an alternate long and short dash line in FIG. 1). That is, as shown in FIG. 1, the PDP 50 includes discharge cells PC _{1,1 to} PC _{1, m} belonging to the first display line, discharge cells PC _{2,1 to} PC _{2, m} belonging to the second display line,. ..., the discharge cell PC n belonging to the n display _{lines, 1} to PC n, each of _m are arranged in a matrix.

図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。 FIG. 2 is a front view schematically showing the internal structure of the PDP 50 as viewed from the display surface side.

尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。 In FIG. 2, the crossing portions of three column electrodes D adjacent to each other and two display lines adjacent to each other are extracted and shown. 3 is a view showing a cross section of the PDP 50 taken along the line VV of FIG. 2, and FIG. 4 is a view showing a cross section of the PDP 50 taken along the line WW of FIG.

図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇを介して互いに対向している。又、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。 As shown in FIG. 2, each row electrode X has a bus electrode Xb extending in the horizontal direction of the two-dimensional display screen and a T provided in contact with a position corresponding to each discharge cell PC on the bus electrode Xb. And a transparent electrode Xa having a letter shape. Each row electrode Y includes a bus electrode Yb extending in the horizontal direction of the two-dimensional display screen, and a T-shaped transparent electrode Ya provided in contact with a position corresponding to each discharge cell PC on the bus electrode Yb. Is composed of. The transparent electrodes Xa and Ya are made of a transparent conductive film such as ITO, and the bus electrodes Xb and Yb are made of a metal film, for example. As shown in FIG. 3, the row electrode X composed of the transparent electrode Xa and the bus electrode Xb and the row electrode Y composed of the transparent electrode Ya and the bus electrode Yb are arranged on the back side of the front transparent substrate 10 whose front side is the display surface of the PDP 50. Is formed. At this time, the transparent electrodes Xa and Ya in each row electrode pair (X, Y) extend to the paired row electrode side, and the top sides of the wide portions pass through the discharge gap g having a predetermined width. Facing each other. Further, on the back side of the front transparent substrate 10, a horizontal extension of the two-dimensional display screen extends between the row electrode pair (X, Y) and the row electrode pair (X, Y) adjacent to the row electrode pair. A black or dark light absorbing layer (light shielding layer) 11 is formed. Further, a dielectric layer 12 is formed on the back side of the front transparent substrate 10 so as to cover the row electrode pair (X, Y). As shown in FIG. 3, on the back side of the dielectric layer 12 (the surface opposite to the surface in contact with the row electrode pair), the light absorbing layer 11 and bus electrodes Xb and Yb adjacent to the light absorbing layer 11 are provided. A raised dielectric layer 12A is formed in a portion corresponding to the region where the and are formed.

誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。 A magnesium oxide layer 13 is formed on the surfaces of the dielectric layer 12 and the raised dielectric layer 12A.

酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。尚、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。 The magnesium oxide layer 13 is excited by electron beam irradiation, and is a magnesium oxide crystal (hereinafter referred to as a secondary electron emission material) that emits CL (cathode luminescence) light having a peak within a wavelength of 200 to 300 nm, particularly 230 to 250 nm. , CL emission MgO crystal). This CL light-emitting MgO crystal is obtained by vapor-phase oxidation of magnesium vapor generated by heating magnesium. For example, a multi-crystal structure in which cubic crystals are fitted to each other, or a cubic single crystal structure is obtained. Have. The average particle diameter of the CL luminescent MgO crystal is 2000 angstroms or more (measurement result by BET method). In order to form a vapor phase magnesium oxide single crystal having a large average particle diameter of 2000 angstroms or more, it is necessary to increase the heating temperature for generating magnesium vapor. For this reason, the length of the flame in which magnesium reacts with oxygen becomes longer, and the temperature difference between the flame and the surroundings becomes larger. Many of them having an energy level corresponding to the peak wavelength (for example, around 235 nm and within 230 to 250 nm) are formed. Compared with a general gas phase oxidation method, the amount of magnesium evaporated per unit time is increased to increase the reaction area between magnesium and oxygen, and the gas generated by reacting with more oxygen is generated. The phase method magnesium oxide single crystal has an energy level corresponding to the above-described peak wavelength of CL emission. The magnesium oxide layer 13 is formed by adhering such CL light-emitting MgO crystal to the surface of the dielectric layer 12 by spraying, electrostatic coating, or the like. Note that the magnesium oxide layer 13 may be formed by forming a thin film magnesium oxide layer on the surface of the dielectric layer 12 by vapor deposition or sputtering, and attaching a CL light emitting MgO crystal thereon.

前面透明基板１０と平行に配置された背面基板１４上には、列電極Ｄの各々が、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、各行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において夫々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６により、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。 On the back substrate 14 arranged in parallel with the front transparent substrate 10, each column electrode D is located at each row electrode pair (X, Y) at a position facing the transparent electrodes Xa and Ya in each row electrode pair (X, Y). Y) and extending in a direction perpendicular to Y). On the back substrate 14, a white column electrode protective layer 15 that covers the column electrode D is further formed. A partition wall 16 is formed on the column electrode protective layer 15. The partition wall 16 includes a horizontal wall 16A extending in the horizontal direction of the two-dimensional display screen at a position corresponding to the bus electrodes Xb and Yb of each row electrode pair (X, Y), and intermediate portions between the column electrodes D adjacent to each other. A ladder wall is formed by the vertical wall 16B extending in the vertical direction of the two-dimensional display screen at the position. Further, a ladder-shaped partition wall 16 as shown in FIG. 2 is formed for each display line of the PDP 50. A gap SL as shown in FIG. 2 exists between the partition walls 16 adjacent to each other. Further, the ladder-shaped partition walls 16 define discharge cells PC each including an independent discharge space S and transparent electrodes Xa and Ya. In the discharge space S, a discharge gas containing xenon gas is enclosed. A phosphor layer 17 is formed on the side surface of the horizontal wall 16A, the side surface of the vertical wall 16B, and the surface of the column electrode protection layer 15 in each discharge cell PC so as to cover all of these surfaces. The phosphor layer 17 is actually composed of three types: a phosphor that emits red light, a phosphor that emits green light, and a phosphor that emits blue light.

蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。この際、少なくとも蛍光体層１７の表面上、すなわち放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。 The phosphor layer 17 contains, for example, MgO crystal (including CL light-emitting MgO crystal) as a secondary electron emission material in the form shown in FIG. At this time, the MgO crystal is exposed from the phosphor layer 17 so as to be in contact with the discharge gas at least on the surface of the phosphor layer 17, that is, on the surface in contact with the discharge space S.

各放電セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。又、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する放電セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。 As shown in FIG. 3, the magnesium oxide layer 13 is closed between the discharge space S and the gap SL of each discharge cell PC by contacting the lateral wall 16A. Further, as shown in FIG. 4, since the vertical wall 16B is not in contact with the magnesium oxide layer 13, a gap r exists between them. That is, the discharge spaces S of the discharge cells PC adjacent to each other in the horizontal direction of the two-dimensional display screen communicate with each other through the gap r.

このように、ＰＤＰ５０には、酸化マグネシウム層１３及び蛍光体層１７の双方に上述した如きＣＬ発光ＭｇＯ結晶体が含まれている。かかる構造によれば、放電セルＰＣ各々内での放電確率が飛躍的に向上し、特に、列電極Ｄを陰極、行電極Ｙを正極とした電圧を掛けた際にこれら列電極Ｄ及び行電極Ｙ間で生起される放電（以下、列側陰極放電と称する）が生起され易くなる。 As described above, the PDP 50 includes the CL light-emitting MgO crystal as described above in both the magnesium oxide layer 13 and the phosphor layer 17. According to such a structure, the discharge probability in each of the discharge cells PC is dramatically improved. In particular, when a voltage is applied with the column electrode D as a cathode and the row electrode Y as a positive electrode, the column electrode D and the row electrode are applied. A discharge generated between Y (hereinafter referred to as column side cathode discharge) is likely to be generated.

駆動制御部５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御部５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御部５６は、上記ディザ加算画素データの上位４ビット分をそのまま、図６に示す如く、全輝度範囲を１５段階の中間輝度にて表す第１〜第１５階調の内のいずれの階調に対応した駆動を実施するのかを示す多階調化画素データＰＤ_Sとする。そして、駆動制御部５６は、多階調化画素データＰＤ_Sを図６に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御部５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットの各ビット桁をサブフィールドＳＦ１〜ＳＦ１４（後述する）各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。 First, the drive control unit 56 converts the input video signal into 8-bit pixel data that represents all the luminance levels in 256 gradations for each pixel, and performs error diffusion processing and dither processing on the pixel data. A multi-gradation process consisting of That is, first, in the error diffusion process, the upper 6 bits of the pixel data is set as display data, the remaining lower 2 bits are set as error data, and the error data in the pixel data corresponding to each peripheral pixel is weighted and added. By reflecting it in the display data, 6-bit error diffusion pixel data is obtained. According to such error diffusion processing, the luminance of the lower 2 bits in the original pixel is pseudo-expressed by the peripheral pixels, and therefore, the display data for 6 bits, which is less than 8 bits, and the pixel data for 8 bits. It is possible to express the same luminance gradation. Next, the drive control unit 56 performs dither processing on the 6-bit error diffusion processing pixel data obtained by the error diffusion processing. In the dither processing, a plurality of adjacent pixels are set as one pixel unit, and dither coefficients each having a different coefficient value are allocated and added to the error diffusion processing pixel data corresponding to each pixel in the one pixel unit. As a result, dither-added pixel data is obtained. According to the addition of the dither coefficients, when viewed in units of pixels as described above, it is possible to express the luminance corresponding to 8 bits even with only the upper 4 bits of the dither addition pixel data. Therefore, the drive control unit 56 does not change the upper 4 bits of the dither addition pixel data as they are, and as shown in FIG. 6, any one of the first to fifteenth gradations representing the entire luminance range with 15 intermediate luminance levels. The multi-gradation pixel data PD _S indicating whether or not driving corresponding to the gradation is to be performed. Then, the drive control unit 56 converts the 14-bit pixel drive data GD according to a data conversion table showing a multi-gradation pixel data PD _S in FIG. The drive control unit 56 associates each bit digit of the first to fourteenth bits in the pixel drive data GD with each of the subfields SF1 to SF14 (described later), and sets the bit digit corresponding to the subfield SF to the pixel drive data. The bits are supplied to the address driver 55 as one display line (m) at a time.

更に、駆動制御部５６は、図７に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御部５６は、図７に示す１フィールド又は１フレーム表示期間（以下、単位表示期間と称する）内の先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程Ｗ_W及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ２〜ＳＦ１４各々では、選択消去アドレス行程Ｗ_D及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、単位表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御部５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。 Further, the drive control unit 56 supplies various control signals for driving the PDP 50 according to the light emission drive sequence as shown in FIG. 7 to the panel driver including the X electrode driver 51, the Y electrode driver 53, and the address driver 55. That is, the drive control unit 56 performs the reset process R, the selective write address process _WW, and the sustain process in the first subfield SF1 in one field or one frame display period (hereinafter referred to as a unit display period) shown in FIG. Various control signals to be sequentially executed according to each of the steps I are supplied to the panel driver. Also, In the subfield SF2~SF14 each supplies various control signals for sequentially performing the drive in accordance with the selective erase address process W _D and sustain process I respectively to the panel driver. Note that only in the last subfield SF14 in the unit display period, after the sustain process I is executed, the drive control unit 56 supplies various control signals to be sequentially executed in accordance with the erase process E to the panel driver. .

パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御部５６から供給された各種制御信号に応じて、図８に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。 The panel drivers, that is, the X electrode driver 51, the Y electrode driver 53, and the address driver 55 generate various drive pulses as shown in FIG. 8 in accordance with various control signals supplied from the drive control unit 56, and form a column of the PDP 50. Supply to electrode D and row electrodes X and Y.

図８においては、図７に示されるサブフィールドＳＦ１〜ＳＦ１４の内の先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。 In FIG. 8, only the operations in the first subfield SF1, the subsequent subfield SF2, and the last subfield SF14 in the subfields SF1 to SF14 shown in FIG. 7 are extracted and shown. .

先ず、サブフィールドＳＦ１のリセット行程Ｒの前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して緩やかに電位が上昇して正極性ピーク電位に到る前縁部波形を有する正極性のリセットパルスＲＰ_Y1を全ての行電極Ｙ₁〜Ｙ_nに印加する。又、この間、アドレスドライバ５５は、列電極Ｄ₁〜Ｄ_mを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰ_Y1の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、リセット行程Ｒの前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。尚、リセット行程Ｒの前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰ_Y1と同一の正極性であり、且つ、上記リセットパルスＲＰ_Y1の印加に伴う行電極Ｘ及びＹ間での放電を防止し得るピーク電位を有するリセットパルスＲＰ_Xを全ての行電極Ｘ₁〜Ｘ_n各々に印加する。 First, in the first half of the reset process R of the subfield SF1, the Y electrode driver 53 has a positive polarity having a leading edge waveform that gradually increases in potential compared to a sustain pulse described later and reaches a positive peak potential. Reset pulse RP _Y1 is applied to all the row electrodes Y _{1 to} Y _n . During this time, the address driver 55 sets the column electrodes D ₁ to D _m to a ground potential (0 volt). In response to the application of the reset pulse RP _Y1, a first reset discharge is generated between the row electrode Y and the column electrode D in each of all the discharge cells PC. That is, in the first half of the reset process R, current is applied from the row electrode Y to the column electrode D by applying a voltage between both electrodes so that the row electrode Y is on the anode side and the column electrode D is on the cathode side. The flowing column side cathode discharge is generated as the first reset discharge. In response to the first reset discharge, negative wall charges are formed in the vicinity of the row electrodes Y in all the discharge cells PC, and positive wall charges are formed in the vicinity of the column electrodes D. In the first half of the reset process R, X electrode driver 51, the same positive polarity and the reset pulse RP _Y1, and, a discharge between the row electrodes X and Y due to the application of the reset pulse RP _Y1 A reset pulse RP _X having a peak potential that can be prevented is applied to each of all the row electrodes X _{1 to} X _n .

サブフィールドＳＦ１のリセット行程Ｒの後半部では、Ｙ電極ドライバ５３が、時間経過に伴い徐々に電位が低下して負極性のピーク電位に到る前縁部波形を有する負極性のリセットパルスＲＰ_Y2を発生し、これを全ての行電極Ｙ₁〜Ｙ_nに印加する。リセットパルスＲＰ_Y2が印加されている間に亘り、Ｘ電極ドライバ５１は、接地電位（０ボルト）よりも高電位の正極性電位を全ての行電極Ｘ₁〜Ｘ_n各々に印加する。かかるリセットパルスＲＰ_Y2の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ_Y2における負極性ピーク電位は、後述する負極性の書込走査パルスＳＰ_Wのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ_Y2のピーク電位を書込走査パルスＳＰ_Wのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程Ｗ_Wでのアドレス放電が不安定となるからである。リセット行程Ｒの後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ_Y2の印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する選択書込アドレス行程Ｗ_Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。 In the latter half of the reset process R of the subfield SF1, the Y electrode driver 53 has a negative reset pulse RP _Y2 having a leading edge waveform in which the potential gradually decreases with time and reaches a negative peak potential. Is applied to all the row electrodes Y _{1 to} Y _n . While the reset pulse RP _Y2 is being applied, the X electrode driver 51 applies a positive potential that is higher than the ground potential (0 volts) to all the row electrodes X _{1 to} X _n . In response to the application of the reset pulse RP _Y2, a second reset discharge is generated between the row electrodes X and Y in all the discharge cells PC. The negative peak potential in the reset pulse RP _Y2 is set to a potential higher than the peak potential of a negative write scan pulse SP _W described later, that is, a potential close to 0 volts. That is, when the peak potential of the reset pulse RP _Y2 is made lower than the peak potential of the write scan pulse SP _W , a strong discharge is generated between the row electrode Y and the column electrode D, and is formed in the vicinity of the column electrode D. wall charge erases much, is because the address discharge in the selective write address stage W _W becomes unstable. Due to the second reset discharge generated in the second half of the reset process R, the wall charges formed in the vicinity of the row electrodes X and Y in each discharge cell PC are erased, and all the discharge cells PC are put into the extinguishing mode. It is initialized. Further, in response to the application of the reset pulse RP _Y2, a weak discharge is generated between the row electrode Y and the column electrode D in all the discharge cells PC, and the discharge is formed in the vicinity of the column electrode D. some of the positive wall charges are erased, is adjusted to an amount capable of occur correctly selective write address discharge in the selective write address process W _W to be described later.

次に、サブフィールドＳＦ１の選択書込アドレス行程Ｗ_Wでは、Ｙ電極ドライバ５３が、図８に示す如き負極性ピーク電位を有するベースパルスＢＰ^-を行電極Ｙ₁〜Ｙ_nに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰ_Wを行電極Ｙ₁〜Ｙ_n各々に順次択一的に印加して行く。この間、アドレスドライバ５５は、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰ_Wの印加タイミングに同期して列電極Ｄ₁〜Ｄ_mに印加して行く。更に、この間、Ｘ電極ドライバ５１は、各書込走査パルスＳＰ_Wの印加タイミングに同期させて、図８に示す如き正極性ピーク電位を有する補助パルスＦＰを断続的に行電極Ｘ₁〜Ｘ_nに印加する。尚、補助パルスＦＰ及び書込走査パルスＳＰ_Wの同時印加によって行電極Ｘ及びＹ間に生じる電圧は、放電セルＰＣの放電開始電圧未満である。ここで、上記書込走査パルスＳＰ_Wと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電に誘発されて放電セルＰＣ内の行電極Ｘ及びＹ間にも放電（以下、補助放電と称する）が生起される。かかる補助放電及び上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰ_Wと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にでの放電も生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。 Next, in the selective write address process W _W of the subfield SF1, Y electrode driver 53, the base pulse BP having a negative peak potential as shown in FIG. 8 ^- while applying the row electrodes Y ₁ to Y _n at the same time A write scan pulse SP _W having a negative peak potential is alternately applied to each of the row electrodes Y _{1 to} Y _n sequentially. During this time, the address driver 55 first converts the pixel drive data bit corresponding to the subfield SF1 into a pixel data pulse DP having a pulse voltage corresponding to the logic level. For example, when a pixel driving data bit having a logic level 1 for setting the discharge cell PC in the lighting mode is supplied, the address driver 55 converts the pixel driving pulse into a pixel data pulse DP having a positive peak potential. On the other hand, a pixel drive data bit of logic level 0 that should cause the discharge cell PC to be set to the extinguishing mode is converted into a pixel data pulse DP of low voltage (0 volts). Then, the address driver 55 applies the pixel data pulse DP to the column electrodes D _{1 to} D _m in synchronization with the application timing of each write scanning pulse SP _W by one display line (m). Further, during this time, X electrode driver 51 in synchronism with the application timing of each write scan pulse SP _W, intermittently row electrodes X ₁ to X _n auxiliary pulse FP having a positive polarity peak electric potential as shown in FIG. 8 Apply to. The voltage generated between the row electrodes X and Y by the simultaneous application of the auxiliary pulse FP and the write scan pulse SP _W is less than the discharge start voltage of the discharge cells PC. Here, simultaneously with the write scan pulse SP _W, is between the column electrode D and the row electrodes Y in the discharge cells PC in which the pixel data pulse DP of high voltage is applied to be set to the lighting mode selective write address discharge Is born. Further, immediately after the selective write address discharge, a discharge (hereinafter referred to as an auxiliary discharge) is generated between the row electrodes X and Y in the discharge cell PC by being induced by this discharge. Due to the auxiliary discharge and the selective write address discharge, the discharge cell PC has a positive wall charge in the vicinity of the row electrode Y, a negative wall charge in the vicinity of the row electrode X, and a negative wall in the vicinity of the column electrode D. The state in which charges are respectively formed, that is, the lighting mode is set. On the other hand, simultaneously with the write scan pulse SP _W, is between the column electrode D and the row electrodes Y of the pixel data pulse DP of low voltage to be set to off-mode (0 volts) is applied the discharge cell PC described above Such selective write address discharge does not occur, and therefore no discharge occurs between the row electrodes X and Y. Therefore, this discharge cell PC maintains the state immediately before that, that is, the extinguished mode state initialized in the reset process R.

次に、サブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ₁〜Ｙ_n各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ₁〜Ｘ_nを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ₁〜Ｄ_mを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ₁〜Ｙ_nに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程Ｗ_Dにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。 Next, in the sustain process I of the subfield SF1, the Y electrode driver 53 generates a sustain pulse IP having a positive polarity peak potential for one pulse and applies it simultaneously to each of the row electrodes Y _{1 to} Y _n . During this time, the X electrode driver 51 sets the row electrodes X _{1 to} X _n to the ground potential (0 volt) state, and the address driver 55 sets the column electrodes D _{1 to} D _m to the ground potential (0 volt) state. Set. In response to the application of the sustain pulse IP, a sustain discharge is generated between the row electrodes X and Y in the discharge cell PC set in the lighting mode as described above. The light emitted from the phosphor layer 17 in accordance with the sustain discharge is emitted to the outside through the front transparent substrate 10, whereby one display light emission corresponding to the luminance weight of the subfield SF 1 is performed. . Further, in response to the application of the sustain pulse IP, a discharge is also generated between the row electrode Y and the column electrode D in the discharge cell PC set in the lighting mode. By this discharge and the sustain discharge, negative wall charges are formed in the vicinity of the row electrode Y in the discharge cell PC, and positive wall charges are formed in the vicinity of the row electrode X and the column electrode D, respectively. After the application of the sustain pulse IP, the Y electrode driver 53 applies the wall charge adjustment pulse CP having a negative peak potential with a gentle potential transition at the leading edge with time as shown in FIG. It applied to the Y ₁ to Y _n. In response to the application of the wall charge adjustment pulse CP, a weak erasure discharge is generated in the discharge cell PC in which the sustain discharge is generated as described above, and a part of the wall charge formed in the discharge cell PC is erased. . Thus, the amount of wall charges in the discharge cell PC is adjusted to an amount capable of rise to selective erase address discharge correctly in the next selective erase address process W _D.

次に、サブフィールドＳＦ２〜ＳＦ１４各々の選択消去アドレス行程Ｗ_Oでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ⁺を行電極Ｙ₁〜Ｙ_n各々に印加しつつ、図８に示す如き負極性のピーク電位を有する消去走査パルスＳＰ_Dを行電極Ｙ₁〜Ｙ_n各々に順次択一的に印加して行く。尚、ベースパルスＢＰ⁺のピーク電位は、この選択消去アドレス行程Ｗ_Oの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程Ｗ_Oの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ₁〜Ｘ_n各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程Ｗ_Dにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰ_Dの印加タイミングに同期して列電極Ｄ₁〜Ｄ_mに印加して行く。この際、上記消去走査パルスＳＰ_Dと同時に、高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰ_Dと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。 Next, in subfields SF2~SF14 each selective erase address process W _O, Y electrode driver 53, while applying the base pulse BP ⁺ to the row electrodes Y ₁ to Y _n, each having a predetermined base potential of positive polarity, an erase scan pulse SP _D with a negative peak potential of the as shown in FIG. 8 successively alternatively applied to the row electrodes Y ₁ to Y _n, respectively. The peak potential of the base pulse BP ⁺ is set to a potential that can prevent erroneous discharge between the row electrodes X and Y during the execution period of the selective erasure address process W _O. Further, the X electrode driver 51 sets each of the row electrodes X _{1 to} X _n to the ground potential (0 volt) during the execution period of the selective erasure address process W _O. Further, in the selective erase address process W _D, the address driver 55 first converts a pixel drive data bit corresponding to the subfield SF to the pixel data pulse DP having a pulse voltage corresponding to the logic level. For example, when a logic level 1 pixel drive data bit that should cause the discharge cell PC to transition from the lighting mode to the extinguishing mode is supplied, the address driver 55 converts this into a pixel data pulse DP having a positive peak potential. To do. On the other hand, when a pixel drive data bit having a logic level 0 for maintaining the current state of the discharge cell PC is supplied, it is converted into a pixel data pulse DP having a low voltage (0 volts). The address driver 55 applies the pixel data pulse DP to the column electrodes D _{1 to} D _m in synchronization with the application timing of each erasing scan pulse SP _D by one display line (m). At this time, simultaneously with the erase scanning pulse SP _D, selective erase address discharge between the column electrode D and the row electrodes Y in the discharge cells PC in which the pixel data pulse DP of high voltage is applied is caused. By this selective erasure address discharge, the discharge cell PC is in a state in which positive wall charges are formed in the vicinity of the row electrodes Y and X and negative wall charges are formed in the vicinity of the column electrodes D, that is, the extinction mode. Set to On the other hand, simultaneously with the erase scanning pulse SP _D, as mentioned above selective erase address discharge between the column electrode D and the row electrodes Y in the discharge cells PC in which the pixel data pulse DP is applied a low voltage (0 volts) occurs Not. Therefore, this discharge cell PC maintains the state (lighting mode, extinguishing mode) until just before that.

次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図８に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_n各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ₁〜Ｙ_nに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程Ｗ_Dにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。 Next, in the sustain process I of each of the subfields SF2 to SF14, the number of times corresponding to the luminance weight of the subfield is alternately performed by the X electrode driver 51 and the Y electrode driver 53 as shown in FIG. (even number) fraction by repeatedly applying a sustain pulse IP having a peak potential of positive polarity to the row electrodes X ₁ to X _n and Y ₁ to Y _n, respectively. Each time the sustain pulse IP is applied, a sustain discharge is generated between the row electrodes X and Y in the discharge cell PC set in the lighting mode. The light emitted from the phosphor layer 17 in accordance with the sustain discharge is emitted to the outside through the front transparent substrate 10, so that display light emission is performed for the number of times corresponding to the luminance weight of the subfield SF. . At this time, in the vicinity of the row electrode Y in the discharge cell PC in which the sustain discharge is generated in response to the sustain pulse IP finally applied in the sustain step I of each of the subfields SF2 to SF14, Positive wall charges are formed in the vicinity of X and the column electrode D. After the final sustain pulse IP is applied, the Y electrode driver 53 performs a wall charge adjustment pulse CP having a negative peak potential with a gradual potential transition at the leading edge as time passes as shown in FIG. applied to the electrodes Y ₁ to Y _n. In response to the application of the wall charge adjustment pulse CP, a weak erasure discharge is generated in the discharge cell PC in which the sustain discharge is generated as described above, and a part of the wall charge formed in the discharge cell PC is erased. . Thus, the amount of wall charges in the discharge cell PC is adjusted to an amount capable of rise to selective erase address discharge correctly in the next selective erase address process W _D.

そして、最終のサブフィールドＳＦ１４の最後尾において、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ₁〜Ｙ_nに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。 Then, at the end of the last subfield SF14, the Y electrode driver 53 applies an erasing pulse EP having a negative peak potential to all the row electrodes Y _{1 to} Y _n . In response to the application of the erase pulse EP, an erase discharge is generated only in the discharge cells PC in the lighting mode state. The discharge cells PC that are in the lighting mode state by the erasing discharge are changed to the extinguishing mode state.

以上の如き駆動を、図６に示す如き１５通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図６に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各放電セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この放電セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドの選択消去アドレス行程Ｗ_Oのみで選択消去アドレス放電が生起され（黒丸にて示す）、その後、放電セルＰＣは消灯モードに設定される。つまり、各放電セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）。この際、１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図６に示す如き第１〜第１５階調駆動による１５種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１５階調分の中間輝度が表現される。 The above driving is executed based on 15 types of pixel driving data GD as shown in FIG. According to such driving, as shown in FIG. 6, a write address discharge is first generated in each discharge cell PC in the first subfield SF1 except when the luminance level 0 is expressed (first gradation) ( This discharge cell PC is set to the lighting mode. Thereafter, the selective erasure address discharge is generated only by the selective erasure address process W _{O in} one of the subfields SF2 to SF14 (indicated by a black circle), and then the discharge cell PC is set to the extinguishing mode. . That is, each discharge cell PC is set to the lighting mode in each of the continuous subfields corresponding to the intermediate luminance to be expressed, and the light emission associated with the sustain discharge is repeated for the number of times assigned to each of these subfields. Occurs (indicated by white circles). At this time, a luminance corresponding to the total number of sustain discharges generated in one field (or one frame) display period is visually recognized. Therefore, according to the 15 types of light emission patterns by the 1st to 15th gradation driving as shown in FIG. 6, the intermediate for 15 gradations corresponding to the total number of sustain discharges generated in each of the subfields indicated by white circles. Luminance is expressed.

ここで、図８に示す駆動では、サブフィールドＳＦ１の選択書込アドレス行程Ｗ_Wにおいて、各表示ライン毎の画素データパルスＤＰ群の印加タイミングに同期させて、正極性ピーク電位を有する補助パルスＦＰを全行電極Ｘに同時印加するようにしている。すなわち、選択書込アドレス行程Ｗ_Wでは、図９に示すように、各表示ライン毎に印加される正極性の画素データパルスＤＰの立ち上がりエッジタイミングに同期させて、負極性の書込走査パルスＳＰ_Wを行電極Ｙに印加すると共にこの書込走査パルスＳＰ_Wとは逆極性の補助パルスＦＰを全行電極Ｘに同時印加するのである。この際、図９に示す如く、補助パルスＦＰのパルス幅Ｔ１は、画素データパルスＤＰのパルス幅Ｔ２よりも狭い。すなわち、補助パルスＦＰの印加により、画素データパルスＤＰ及び書込走査パルスＳＰ_Wの印加期間中における前半部の期間では、その後半部の期間に比して互いに対を為す行電極Ｘ及びＹ間の電圧を高くするのである。又、補助パルスＦＰ及び書込走査パルスＳＰ_Wの同時印加によって行電極Ｘ及びＹ間に生じる電圧は、放電セルＰＣの放電開始電圧未満である。よって、これら補助パルスＦＰ及び書込走査パルスＳＰ_Wが印加されただけでは行電極Ｘ及びＹ間に補助放電が生起されることはない。ところが、この間に、列電極Ｄ及び行電極Ｙ間において選択書込アドレス放電が生起されると、かかる放電に誘発されて、補助パルスＦＰ及び書込走査パルスＳＰ_Wの印加だけで行電極Ｘ及びＹ間に補助放電が生起される。かかる補助放電、及び上記選択書込アドレス放電により、放電セルＰＣ内には所定量以上の壁電荷が形成されることになり、この放電セルＰＣは点灯モードの状態に設定される。この際、選択書込アドレス放電が生起されなかった場合でも、補助パルスＦＰ及び書込走査パルスＳＰ_Wの印加により、行電極Ｘ及びＹ間に、本来、生起されるべきではない誤った放電が生起されてしまう場合がある。このような誤放電は上述した如き選択書込アドレス放電のサポートが無いことから、補助放電に比して遅れて生起されることになる。そこで、かかる特性に鑑みて図８に示す駆動では、図９に示すように補助パルスＦＰのパルス幅Ｔ１を画素データパルスＤＰのパルス幅Ｔ２よりも短くすることにより、上記の如き誤放電を防止している。つまり、選択書込アドレス放電が生起された放電セルＰＣ内の行電極Ｘ及びＹ間では上記の如き補助放電が生起されるが、選択書込アドレス放電が生起されなかった放電セルＰＣ内では、上記誤放電が予測される時点の手前で補助パルスＦＰの印加が為されなくなるので、行電極Ｘ及びＹ間の電圧は小となり、誤放電は生起されない。 Here, in the driving shown in FIG. 8, in the selective write address process W _W of the sub-field SF1, in synchronism with the application timing of the pixel data pulse DP groups for each display line, the auxiliary pulse FP having a positive polarity peak potential Are simultaneously applied to all the row electrodes X. That is, in the selective write address stage W _W, as shown in FIG. 9, in synchronization with the rising edge timing of the pixel data pulse DP of positive polarity is applied to each display line, negative write scan pulse SP _W is applied to the row electrode Y, and an auxiliary pulse FP having a polarity opposite to that of the write scan pulse SP _W is simultaneously applied to all the row electrodes X. At this time, as shown in FIG. 9, the pulse width T1 of the auxiliary pulse FP is narrower than the pulse width T2 of the pixel data pulse DP. In other words, aided by the application of the pulse FP, in the period of the first half portion during the application period of the pixel data pulse DP and the write scan pulse SP _W, between the row electrodes X and Y make a pair with each other as compared with the period of the latter half section The voltage is increased. Further, the voltage generated between the row electrodes X and Y by the simultaneous application of the auxiliary pulse FP and the write scan pulse SP _W is less than the discharge start voltage of the discharge cells PC. Therefore, the auxiliary discharge is not generated between the row electrodes X and Y only by applying the auxiliary pulse FP and the write scan pulse SP _W. However, if a selective write address discharge is generated between the column electrode D and the row electrode Y during this period, the discharge is induced and only the application of the auxiliary pulse FP and the write scan pulse SP _W causes the row electrode X and Auxiliary discharge occurs between Y. Due to the auxiliary discharge and the selective write address discharge, a wall charge of a predetermined amount or more is formed in the discharge cell PC, and the discharge cell PC is set in a lighting mode state. At this time, even when the selective write address discharge is not generated, an erroneous discharge that should not be generated originally is generated between the row electrodes X and Y by the application of the auxiliary pulse FP and the write scan pulse SP _W. It may happen. Such an erroneous discharge is caused later than the auxiliary discharge because there is no support for the selective write address discharge as described above. In view of such characteristics, the drive shown in FIG. 8 prevents the erroneous discharge as described above by making the pulse width T1 of the auxiliary pulse FP shorter than the pulse width T2 of the pixel data pulse DP as shown in FIG. is doing. That is, the auxiliary discharge as described above is generated between the row electrodes X and Y in the discharge cell PC in which the selective write address discharge is generated, but in the discharge cell PC in which the selective write address discharge is not generated, Since the application of the auxiliary pulse FP is not performed before the time when the erroneous discharge is predicted, the voltage between the row electrodes X and Y becomes small, and no erroneous discharge occurs.

よって、補助パルスＦＰ及び書込走査パルスＳＰ_Wの同時印加だけでは行電極Ｘ及びＹ間で放電生起させることができないものの、選択書込アドレス放電に誘発されて放電生起させることが可能となる範囲内で、補助パルスＦＰの正極性ピーク電位を高い電位に設定することにより、誤放電を生起させることなく強い補助放電を生起させることが可能となる。この強い補助放電により、上記の如き各種駆動パルス（ＤＰ、ＦＰ、ＳＰ_W）が印加されてから、放電セルＰＣ内に形成される壁電荷の量が所定量に到るまでの期間が短くなる。 Thus, although only the simultaneous application of the auxiliary pulse FP and the write scan pulse SP _W can not be discharged occur between the row electrodes X and Y, it becomes possible to discharge inducing is induced selective write address discharge range Among these, by setting the positive polarity peak potential of the auxiliary pulse FP to a high potential, it is possible to cause a strong auxiliary discharge without causing an erroneous discharge. Due to this strong auxiliary discharge, the period from the application of various drive pulses (DP, FP, SP _W ) as described above to the amount of wall charges formed in the discharge cell PC reaching a predetermined amount is shortened. .

従って、上記の如き駆動によれば、誤放電を生起させることなく、選択書込アドレス行程Ｗ_Wに費やされる駆動時間を短縮することが可能となる。 Therefore, according to the above-described drive, without occurrence of erroneous discharge, it is possible to shorten the driving time spent in the selective write address stage W _W.

尚、書込走査パルスＳＰ_W及び画素データパルスＤＰ各々の印加タイミングが互いにずれてしまうと、その印加タイミングの遅い方の時点にあわせて選択書込アドレス放電が生起されるタイミングが遅れてしまう。この際、その遅れの分だけ画素データパルスＤＰ、補助パルスＦＰ及び書込走査パルスＳＰ_Wのパルス幅を長くしなければならず、駆動時間が長くなってしまう。それ故に、少なくとも書込走査パルスＳＰ_W及び画素データパルスＤＰ各々は、図８又は図９に示す如く互いに同一タイミングで印加するのである。この際、書込走査パルスＳＰ_W及び画素データパルスＤＰ各々のパルスの前縁部の時点では、補助パルスＦＰが印加中であることが好ましい。つまり、書込走査パルスＳＰ_W及び画素データパルスＤＰ各々のパルスの前縁部の時点に対して補助パルスＦＰの印加タイミングが遅れてしまうと、選択書込アドレス放電が生起されるタイミングが遅れてしまうからである。一方、書込走査パルスＳＰ_W及び画素データパルスＤＰにおける前縁部の時点よりも前の時点で補助パルスＦＰが印加開始された場合には、その直前に印加された書込走査パルスＳＰ_Wとの間で誤放電が生起されてしまう虞がある。かかる理由から、図８又は図９に示すように、画素データパルスＤＰ、補助パルスＦＰ及び書込走査パルスＳＰ_W各々の前縁部のタイミングが同一となるように、これら画素データパルスＤＰ、補助パルスＦＰ及び書込走査パルスＳＰ_Wを印加するのが好ましい。 If the application timings of the write scan pulse SP _W and the pixel data pulse DP are shifted from each other, the timing at which the selective write address discharge is generated is delayed in accordance with the later application timing. At this time, an amount corresponding pixel data pulses DP of the delay, it is necessary to lengthen the pulse width of the auxiliary pulse FP and the write scan pulse SP _W, the driving time is long. Therefore, at least the writing scan pulse SP _W and the pixel data pulse DP are applied at the same timing as shown in FIG. 8 or FIG. At this time, it is preferable that the auxiliary pulse FP is being applied at the time of the leading edge of each of the writing scan pulse SP _W and the pixel data pulse DP. That is, when the application timing of the auxiliary pulse FP with respect to the time of the leading edge of the write scan pulse SP _W and the pixel data pulse DP each pulse is delayed, a delay in timing is caused selective write address discharge Because it ends up. On the other hand, if the write scan pulse SP _W a point in time before the leading edge of and the pixel data pulse DP auxiliary pulse FP is started applied, the write scan pulse SP _W applied to the immediately preceding There is a risk of erroneous discharge between the two. For this reason, as shown in FIG. 8 or FIG. 9, the pixel data pulse DP, auxiliary pulse FP, auxiliary pulse FP, and write scan pulse SP _W are supplied with the same pixel data pulse DP, auxiliary pulse so that the timings of the leading edges are the same. It is preferable to apply the pulse FP and the write scan pulse SP _W.

本発明によるプラズマディスプレイ装置の概略構成を示す図である。It is a figure which shows schematic structure of the plasma display apparatus by this invention. 表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。It is a front view which shows typically the internal structure of PDP50 seen from the display surface side. 図２に示されるＶ−Ｖ線上での断面を示す図である。It is a figure which shows the cross section on the VV line | wire shown by FIG. 図２に示されるＷ−Ｗ線上での断面を示す図である。It is a figure which shows the cross section on the WW line shown by FIG. 蛍光体層１７内に含まれるＭｇＯ結晶体を模式的に表す図である。3 is a diagram schematically showing an MgO crystal contained in a phosphor layer 17. FIG. 各階調毎の発光パターンを示す図である。It is a figure which shows the light emission pattern for every gradation. 図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。It is a figure which shows an example of the light emission drive sequence employ | adopted in the plasma display apparatus shown by FIG. 図７に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。It is a figure which shows the various drive pulses applied to PDP50 according to the light emission drive sequence shown by FIG. 図８に示される選択書込アドレス行程Ｗ_Wでの各種駆動パルス（ＤＰ、ＦＰ、ＳＰ_W）の印加シーケンスを抜粋して示す図である。Shows an excerpt of the application sequence of the various drive pulses in the selective write address process _{W W (DP, FP, SP} W) shown in Figure 8.

Explanation of main part codes

５０ＰＤＰ
５１Ｘ電極ドライバ
５３Ｙ電極ドライバ
５５アドレスドライバ
５６駆動制御部 50 PDP
51 X electrode driver 53 Y electrode driver 55 Address driver 56 Drive controller

Claims

A plasma display panel comprising a plurality of row electrode pairs each composed of one row electrode and the other row electrode and a plurality of column electrodes, wherein discharge cells are formed at intersections of the row electrode pairs and the column electrodes. A plasma display panel driving method for driving in a plurality of subfields for each unit display period of a signal,
In each of the subfields, a pixel data pulse based on the video signal is applied to the column electrode in synchronization with the application timing of the scan pulse while sequentially applying a scan pulse to the one row electrode in each of the row electrode pairs. And performing an address process for selectively discharging the discharge cells,
A driving method of a plasma display panel, wherein a voltage between the one row electrode and the other row electrode is increased in a first half period during the application period of the scan pulse as compared with a second half period.

In the addressing process, an auxiliary pulse having a peak potential having a polarity opposite to that of the scan pulse is synchronized with the application timing of the scan pulse in the period of the first half of the first half and the second half. The method for driving a plasma display panel according to claim 1, wherein the method is applied to the row electrodes.

2. The method of driving a plasma display panel according to claim 1, wherein the address process is a write address process in which the discharge cells are changed from a light-off mode to a light-on mode according to the discharge.

3. The method of driving a plasma display panel according to claim 2, wherein in the addressing step, the auxiliary pulse is applied to all the other row electrodes of each row electrode pair at the same timing.

5. The voltage applied between the one row electrode and the other row electrode in the first half period is a voltage lower than a discharge start voltage of the discharge cell. A method for driving a plasma display panel according to claim 1.