JP2008076735A - Plasma display device - Google Patents
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Abstract
Description
本発明は、プラズマディスプレイパネルを用いたプラズマディスプレイ装置に関する。 The present invention relates to a plasma display device using a plasma display panel.
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。プラズマディスプレイパネル内には、２枚の基板、すなわち前面ガラス基板及び背面ガラス基板が所定間隙を介して対向配置されている。表示面としての上記前面ガラス基板の内面（背面ガラス基板と対向する面）には、互いに対をなして平行に伸長する行電極対の複数がサスティン電極対として形成されている。背面ガラス基板には、行電極対と交差するように複数の列電極がアドレス電極として伸長形成され、さらに蛍光体が塗布されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した画素セルが形成されている。このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。 Currently, an AC type (AC discharge type) plasma display panel has been commercialized as a thin display device. In the plasma display panel, two substrates, that is, a front glass substrate and a rear glass substrate are arranged to face each other with a predetermined gap. On the inner surface of the front glass substrate as the display surface (the surface facing the rear glass substrate), a plurality of row electrode pairs extending in parallel with each other are formed as sustain electrode pairs. On the rear glass substrate, a plurality of column electrodes are extended as address electrodes so as to intersect with the row electrode pairs, and further a phosphor is applied. When viewed from the display surface side, pixel cells corresponding to the pixels are formed at the intersections between the row electrode pairs and the column electrodes. In order to obtain halftone display luminance corresponding to the input video signal, gradation driving using a subfield method is performed on such a plasma display panel.
サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、選択的に各画素セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成（又は消去）させる。サスティン行程では、所定量の壁電荷が形成されている画素セルのみを繰り返し放電させてその放電に伴う発光状態を維持する。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、初期化行程を実行する。かかる初期化行程では、全ての画素セル内において、対を為す行電極間にリセット放電を生起させることにより全画素セル内に残留する壁電荷の量を初期化する初期化行程を実行する。 In gradation driving based on the subfield method, display driving is performed on a video signal for one field in each of a plurality of subfields to which the number of times (or periods) of light emission is assigned. In each subfield, an address process and a sustain process are executed sequentially. In the address process, a selective discharge is selectively generated between the row electrode and the column electrode in each pixel cell in accordance with the input video signal to form (or erase) a predetermined amount of wall charges. In the sustain process, only the pixel cells in which a predetermined amount of wall charges are formed are repeatedly discharged, and the light emission state associated with the discharge is maintained. Further, an initialization process is executed prior to the address process in at least the first subfield. In such an initialization process, an initialization process is performed to initialize the amount of wall charges remaining in all the pixel cells by causing a reset discharge between the paired row electrodes in all the pixel cells.
サスティン行程において、多くの画素セルが点灯状態に設定されている場合に、サスティンパルスの印加により放電が多数のセルでほぼ同時に生じると、瞬間的に多量の電流が流れ、サスティンパルスの電圧波形に歪みが生じる。その結果、放電の開始タイミングの微妙なずれに応じて各画素セルにおいて、放電時に印加されている電圧値が異なり、放電強度にバラツキが生じ、輝度ムラにより表示品質が悪化する恐れがあった。 In the sustain process, when many pixel cells are set in the lighting state, if discharge occurs in many cells almost simultaneously due to the application of the sustain pulse, a large amount of current flows instantaneously, resulting in a voltage waveform of the sustain pulse. Distortion occurs. As a result, the voltage value applied at the time of discharge differs in each pixel cell in accordance with a subtle shift in the discharge start timing, resulting in variations in discharge intensity, which may deteriorate display quality due to uneven brightness.
本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、画素セル各々の放電強度のバラツキを防止して表示品質を向上させることができるプラズマディスプレイ装置を提供することが本発明の目的である。 The problem to be solved by the present invention includes the above-mentioned drawbacks as an example, and it is an object of the present invention to provide a plasma display device capable of improving display quality by preventing variation in discharge intensity of each pixel cell. Is the purpose.
請求項１に係る発明のプラズマディスプレイ装置は、表示ラインに対応した複数の行電極対と、前記行電極対に交差して配列され各交差部に画素セルを形成する複数の列電極とを備えたパネルを、入力映像信号の各フィールドをアドレス期間とサスティン期間とを含む複数のサブフィールドで構成して階調表示を行なうプラズマディスプレイ装置であって、前記アドレス期間において、前記映像信号に基づく画素データに応じて前記画素セル各々に選択的にアドレス放電を生じせしめるアドレス手段と、前記サスティン期間において、前記サブフィールドに対応した回数だけ前記行電極対を構成する行電極間に、サスティンパルスを印加するサスティン手段とを備え、前記サスティン手段は、サブフィールド毎に印加されるサスティンパルスの前エッジ期間の長さをサブフィールド毎の負荷量に応じて設定することを特徴としている。 A plasma display device according to a first aspect of the present invention includes a plurality of row electrode pairs corresponding to display lines, and a plurality of column electrodes arranged to intersect the row electrode pairs and form pixel cells at each intersection. A plasma display apparatus that performs gradation display by configuring each field of an input video signal by a plurality of subfields including an address period and a sustain period, and a pixel based on the video signal in the address period A sustain pulse is applied between the address means for selectively generating an address discharge in each of the pixel cells in accordance with data and the row electrodes constituting the row electrode pair for the number of times corresponding to the subfield in the sustain period. A sustain pulse applied to each subfield. It is characterized by setting accordingly the length of the front edge period load of each subfield.
請求項５に係る発明のプラズマディスプレイ装置は、表示ラインに対応した複数の行電極対と、前記行電極対に交差して配列され各交差部に画素セルを形成する複数の列電極とを備えたパネルを、入力映像信号の各フィールドをアドレス期間とサスティン期間とを含む複数のサブフィールドで構成して階調表示を行なうプラズマディスプレイ装置であって、前記アドレス期間において、前記映像信号に基づく画素データに応じて前記画素セル各々に選択的にアドレス放電を生じせしめるアドレス手段と、前記サスティン期間において、前記サブフィールドに対応した回数だけ前記行電極対を構成する行電極間に、サスティンパルスを印加するサスティン手段とを備え、前記サスティン手段は、サブフィールド毎に印加されるサスティンパルスの前エッジ期間の長さをサブフィールド毎の負荷量及びサブフィールド内の表示ライン毎の負荷量に応じて設定することを特徴としている。 According to a fifth aspect of the present invention, there is provided a plasma display device comprising: a plurality of row electrode pairs corresponding to display lines; and a plurality of column electrodes which are arranged to intersect the row electrode pairs and form pixel cells at each intersection. A plasma display apparatus that performs gradation display by configuring each field of an input video signal by a plurality of subfields including an address period and a sustain period, and a pixel based on the video signal in the address period A sustain pulse is applied between the address means for selectively generating an address discharge in each of the pixel cells in accordance with data and the row electrodes constituting the row electrode pair for the number of times corresponding to the subfield in the sustain period. A sustain pulse applied to each subfield. It is characterized by setting accordingly the length of the front edge period load display each line of load and subfield in each subfield.
請求項１に係る発明のプラズマディスプレイ装置においては、サブフィールド毎に印加されるサスティンパルスの前エッジ期間の長さをサブフィールド毎の負荷量に応じて設定するので、多数の画素セルがサスティン放電を行う場合であっても各画素セルにおけるサスティン放電タイミングに若干のバラツキを生じさせることができる。よって、サスティンパルスの波形が大きく歪むことなく、各画素セルの放電強度の低下を抑制することができるので、輝度ムラが改善され、表示品質を向上させることができる。 In the plasma display device according to the first aspect of the invention, the length of the front edge period of the sustain pulse applied for each subfield is set according to the load amount for each subfield, so that a large number of pixel cells are subjected to sustain discharge. Even in the case of performing the above, it is possible to cause a slight variation in the sustain discharge timing in each pixel cell. Therefore, since the sustain pulse waveform is not greatly distorted, a decrease in the discharge intensity of each pixel cell can be suppressed, so that luminance unevenness can be improved and display quality can be improved.
請求項５に係る発明のプラズマディスプレイ装置においては、サブフィールド毎に印加されるサスティンパルスの前エッジ期間の長さをサブフィールド毎の負荷量及びサブフィールド内の表示ライン毎の負荷量に応じて設定するので、サブフィールドにおける負荷量が同一であっても輝度ムラが生じ易い負荷分布の場合には放電強度が適切になるようにサスティンパルスの前エッジ期間が変更されるので、輝度ムラがより改善されることになる。 In the plasma display device according to the fifth aspect, the length of the front edge period of the sustain pulse applied for each subfield is determined according to the load amount for each subfield and the load amount for each display line in the subfield. Therefore, in the case of a load distribution in which uneven luminance is likely to occur even if the load amount in the subfield is the same, the front edge period of the sustain pulse is changed so that the discharge intensity is appropriate, and thus the uneven luminance is further increased. It will be improved.
以下、本発明の実施例を図面を参照しつつ詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図１は、本願の請求項１に係る発明（第１の発明）によるプラズマディスプレイ装置の概略構成を示す図である。 FIG. 1 is a diagram showing a schematic configuration of a plasma display device according to the first aspect of the present invention.
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ行電極駆動回路５１、Ｙ行電極駆動回路５３、列電極駆動回路５５、駆動制御回路５６及び負荷量検出回路５７から構成される。 As shown in FIG. 1, the plasma display device includes a PDP 50 as a plasma display panel, an X row electrode drive circuit 51, a Y row electrode drive circuit 53, a column electrode drive circuit 55, a drive control circuit 56, and a load amount detection circuit 57. Composed.
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に各々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に各々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・・、（Ｙn，Ｘn）が各々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ1、1〜ＰＣ1、m、第２表示ラインに属する画素セルＰＣ2、1〜ＰＣ2、m、・・・・、第ｎ表示ラインに属する画素セルＰＣn、1〜ＰＣn、mの各々がマトリクス状に配列されているのである。 The PDP 50 includes column electrodes D 1 to D m arranged to extend in the vertical direction (vertical direction) of the two-dimensional display screen, and row electrodes X 1 to X m arranged to extend in the horizontal direction (horizontal direction). X n and row electrodes Y 1 to Y n are formed. In this case, row electrode pairs (Y 1 , X 1 ), (Y 2 , X 2 ), (Y 3 , X 3 ),..., (Y n , X n ) that form pairs between adjacent ones. ) Each carry the first display line to the nth display line in the PDP 50. A pixel cell PC serving as a pixel is formed at each crossing portion (a region surrounded by an alternate long and short dash line in FIG. 1) between each display line and each of the column electrodes D 1 to D m . That is, the PDP 50 belongs to the pixel cells PC 1 , 1 to PC 1 , m belonging to the first display line, the pixel cells PC 2, 1 to PC 2, m ,... Belonging to the second display line, to the nth display line. pixel cell PC n, 1~PC n, each of m is what is arranged in a matrix.
ＰＤＰ５０の列電極Ｄ1〜Ｄm各々は列電極駆動回路５５に接続され、行電極Ｘ1〜Ｘn各々はＸ行電極駆動回路５１に接続され、行電極Ｙ1〜Ｙn各々はＹ行電極駆動回路５３に接続されている。 Each of the column electrodes D 1 to D m of the PDP 50 is connected to a column electrode drive circuit 55, each of the row electrodes X 1 to X n is connected to an X row electrode drive circuit 51, and each of the row electrodes Y 1 to Y n is connected to a Y row. It is connected to the electrode drive circuit 53.
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。図２においては、ＰＤＰ５０の列電極Ｄ1〜Ｄ3各々と、第１表示ライン（Ｙ1，Ｘ1）及び第２表示ライン（Ｙ2，Ｘ2）との各交叉部を抜粋して示すものである。図３は、図２のＶ３−Ｖ３線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ２−Ｗ２線におけるＰＤＰ５０の断面を示す図である。 FIG. 2 is a front view schematically showing the internal structure of the PDP 50 as viewed from the display surface side. In FIG. 2, the crossing portions of each of the column electrodes D 1 to D 3 of the PDP 50 and the first display line (Y 1 , X 1 ) and the second display line (Y 2 , X 2 ) are extracted and shown. Is. 3 is a view showing a cross section of the PDP 50 taken along the line V3-V3 in FIG. 2, and FIG. 4 is a view showing a cross section of the PDP 50 taken along the line W2-W2 in FIG.
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各表示セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各表示セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは所定長の放電ギャップｇ１を介して互いに対向している。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、放電ギャップｇ１近傍の幅広部と、この幅広部とバス電極を連結する幅狭部とを有する。その幅広部の頂辺同士が放電ギャップｇ１を介して互いに対向している。前面透明基板１０の背面側には、１対の行電極対（Ｘ1、Ｙ1）とこの行電極対に隣接する行電極対（Ｘ2、Ｙ2）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。この誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、後述するような気相法酸化マグネシウム（ＭｇＯ）単結晶体粉末を含む酸化マグネシウム層１３が形成されている。 As shown in FIG. 2, each row electrode X has a bus electrode Xb extending in the horizontal direction of the two-dimensional display screen and a T provided in contact with a position corresponding to each display cell PC on the bus electrode Xb. And a transparent electrode Xa having a letter shape. Each row electrode Y includes a bus electrode Yb extending in the horizontal direction of the two-dimensional display screen, and a T-shaped transparent electrode Ya provided in contact with a position corresponding to each display cell PC on the bus electrode Yb. Is composed of. The transparent electrodes Xa and Ya are opposed to each other via a discharge gap g1 having a predetermined length. The transparent electrodes Xa and Ya are made of a transparent conductive film such as ITO, and the bus electrodes Xb and Yb are made of a metal film, for example. As shown in FIG. 3, the row electrode X composed of the transparent electrode Xa and the bus electrode Xb and the row electrode Y composed of the transparent electrode Ya and the bus electrode Yb are arranged on the back side of the front transparent substrate 10 whose front side is the display surface of the PDP 50. Is formed. The transparent electrodes Xa and Ya in each row electrode pair (X, Y) extend to the paired row electrode side, a wide portion near the discharge gap g1, and a width connecting the wide portion and the bus electrode. And a narrow portion. The top sides of the wide portion are opposed to each other via the discharge gap g1. On the back side of the front transparent substrate 10, a two-dimensional display screen is provided between a pair of row electrodes (X 1 , Y 1 ) and a row electrode pair (X 2 , Y 2 ) adjacent to the row electrode pair. A black or dark light absorption layer (light shielding layer) 11 extending in the horizontal direction is formed. Further, a dielectric layer 12 is formed on the back side of the front transparent substrate 10 so as to cover the row electrode pair (X, Y). As shown in FIG. 3, on the back side of the dielectric layer 12 (the surface opposite to the surface in contact with the row electrode pair), the light absorbing layer 11 and bus electrodes Xb and Yb adjacent to the light absorbing layer 11 are provided. A raised dielectric layer 12A is formed in a portion corresponding to the region where the and are formed. On the surfaces of the dielectric layer 12 and the raised dielectric layer 12A, a magnesium oxide layer 13 containing a vapor phase magnesium oxide (MgO) single crystal powder as described later is formed.
一方、前面透明基板１０と平行に配置された背面基板１４上には、列電極Ｄの各々が、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において各々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。なお、ＰＤＰ５０の各表示ライン毎に、図２に示す如き梯子形状の隔壁１６が各々形成されており、互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６によって、各々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む画素セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各画素セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、図３に示す如くこれらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。各画素セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。一方、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒ１が存在する。すなわち、２次元表示画面の横方向において互いに隣接する画素セルＰＣ各々の放電空間Ｓは、この隙間ｒ１を介して互いに連通しているのである。 On the other hand, on the rear substrate 14 arranged in parallel with the front transparent substrate 10, each of the column electrodes D is disposed at a position facing the transparent electrodes Xa and Ya in each row electrode pair (X, Y). , Y). On the back substrate 14, a white column electrode protective layer 15 that covers the column electrode D is further formed. A partition wall 16 is formed on the column electrode protective layer 15. The partition wall 16 includes a horizontal wall 16A extending in the horizontal direction of the two-dimensional display screen at a position corresponding to the bus electrodes Xb and Yb of each row electrode pair (X, Y), and intermediate portions between the column electrodes D adjacent to each other. A ladder wall is formed by the vertical wall 16B extending in the vertical direction of the two-dimensional display screen at the position. Note that a ladder-shaped partition wall 16 as shown in FIG. 2 is formed for each display line of the PDP 50, and a gap SL as shown in FIG. 2 exists between the partition walls 16 adjacent to each other. Further, the ladder-shaped partition 16 partitions the pixel cells PC including the independent discharge spaces S and the transparent electrodes Xa and Ya. In the discharge space S, a discharge gas containing xenon gas is enclosed. A phosphor layer 17 is formed on the side surface of the horizontal wall 16A, the side surface of the vertical wall 16B, and the surface of the column electrode protection layer 15 in each pixel cell PC so as to cover all of these surfaces as shown in FIG. . The phosphor layer 17 is actually composed of three types: a phosphor that emits red light, a phosphor that emits green light, and a phosphor that emits blue light. As shown in FIG. 3, the magnesium oxide layer 13 is closed between the discharge space S and the gap SL of each pixel cell PC by contacting the horizontal wall 16A. On the other hand, as shown in FIG. 4, since the vertical wall 16B is not in contact with the magnesium oxide layer 13, there is a gap r1 therebetween. That is, the discharge spaces S of the pixel cells PC adjacent to each other in the horizontal direction of the two-dimensional display screen communicate with each other through the gap r1.
ここで、上記酸化マグネシウム層１３を形成する酸化マグネシウム結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られる単結晶体、例えば電子線の照射により励起されて波長域２００〜３００ｎｍ内（特に、２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う気相法酸化マグネシウム結晶体を含んでいる。この気相法酸化マグネシウム結晶体には、図５のＳＥＭ写真像に示す如き立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは図６のＳＥＭ写真像に示す如き立方体の単結晶構造を有する、２０００オングストローム以上の粒径のマグネシウム単結晶体が含まれている。このようなマグネシウム単結晶体は、他の方法によって生成された酸化マグネシウムと比較すると高純度であると共に微粒子であり、粒子の凝集が少ない等の特徴を備えており、後述するように放電遅れ等の放電特性の改善に寄与する。なお、本実施例においては、ＢＥＴ法によって測定した平均粒径が５００オングストローム以上、好ましくは２０００オングストローム以上の気相酸化マグネシウム単結晶体を用いている。そして、このような酸化マグネシウム単結晶体を、スプレー法や静電塗布法等により、図７に示す如く誘電体層１２の表面に付着させることにより酸化マグネシウム層１３を形成させるのである。なお、誘電体層１２及び嵩上げ誘電体層１２Ａの表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上に気相法酸化マグネシウム単結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。 Here, the magnesium oxide crystal forming the magnesium oxide layer 13 is a single crystal obtained by vapor phase oxidation of magnesium vapor generated by heating magnesium, for example, a wavelength region 200 excited by irradiation with an electron beam. It includes a vapor phase magnesium oxide crystal that performs CL emission having a peak within ˜300 nm (particularly, around 235 nm within 230 to 250 nm). This vapor-phase-processed magnesium oxide crystal has a multiple crystal structure in which cubic crystals as shown in the SEM photographic image of FIG. 5 are fitted to each other, or a cubic single crystal structure as shown in the SEM photographic image of FIG. , A magnesium single crystal having a particle size of 2000 angstroms or more is included. Such a magnesium single crystal is characterized by high purity and fine particles compared to magnesium oxide produced by other methods, and less aggregation of the particles, as will be described later. This contributes to the improvement of the discharge characteristics. In this example, a vapor phase magnesium oxide single crystal having an average particle size measured by the BET method of 500 angstroms or more, preferably 2000 angstroms or more is used. Then, the magnesium oxide layer 13 is formed by adhering such a magnesium oxide single crystal to the surface of the dielectric layer 12 as shown in FIG. 7 by spraying or electrostatic coating. A thin film magnesium oxide layer is formed on the surfaces of the dielectric layer 12 and the raised dielectric layer 12A by vapor deposition or sputtering, and a magnesium oxide single crystal is deposited thereon to form a magnesium oxide layer 13. You may do it.
駆動制御回路５６は、上記構造を有するＰＤＰ５０を図８に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号をＸ行電極駆動回路５１、Ｙ行電極駆動回路５３、及び列電極駆動回路５５の各々に供給する。Ｘ行電極駆動回路５１、Ｙ行電極駆動回路５３、及び列電極駆動回路５５は、図８に示す発光駆動シーケンスに従ってＰＤＰ５０を駆動すべき各種駆動パルスを生成してＰＤＰ５０に供給する。 The drive control circuit 56 supplies various control signals to drive the PDP 50 having the above structure in accordance with a light emission drive sequence employing a subfield method (subframe method) as shown in FIG. This is supplied to each of the circuit 53 and the column electrode drive circuit 55. The X row electrode drive circuit 51, the Y row electrode drive circuit 53, and the column electrode drive circuit 55 generate various drive pulses for driving the PDP 50 according to the light emission drive sequence shown in FIG.
負荷量検出回路５７は映像信号に応じてサブフィールド毎の点灯セルの状態にされる画素セルＰＣの数を検出し、それを検出負荷量とする。後述するように、各画素セルＰＣはサブフィールド各々のアドレス行程Ｗにおいて映像信号に応じて点灯セルの状態と消灯セルの状態とのいずれかに設定されており、点灯セルの状態ではセル内の壁電荷が残留され、消灯セルの状態ではセル内の壁電荷が消去される。点灯セルの状態にされた画素セルＰＣだけがサスティン行程Ｉにおいてサスティン放電して発光することになる。負荷量検出回路５７によって検出された負荷量のデータは駆動制御回路５６に供給され、サスティン期間に生成される正極性のサスティンパルスＩＰX，ＩＰYの立ち上がり期間（前エッジ期間）の長さを調整するためにその立ち上がりの際に最大電位ＶSにクランプされるタイミング（時点）がその負荷量に応じて制御される。負荷量が大であるるほど電位ＶSに達する時点が遅くなる。このサスティンパルスの立ち上がり期間の制御については後述する。 The load amount detection circuit 57 detects the number of pixel cells PC that are brought into the lighted cell state for each subfield in accordance with the video signal, and uses this as the detected load amount. As will be described later, each pixel cell PC is set to either a lighted cell state or a lighted cell state in accordance with the video signal in the address process W of each subfield. The wall charge remains, and the wall charge in the cell is erased in the extinguished cell state. Only the pixel cell PC in the lighted cell state undergoes sustain discharge in the sustain process I and emits light. Load amount data detected by the load amount detection circuit 57 is supplied to the drive control circuit 56, and the length of the rising period (front edge period) of the positive sustain pulses IP X and IP Y generated in the sustain period is set. In order to adjust, the timing (time point) at which the voltage is clamped to the maximum potential V S at the rising edge is controlled according to the load amount. The larger the load amount, the later the point at which the potential V S is reached. Control of the sustain pulse rising period will be described later.
図８に示す発光駆動シーケンスにおいては、１フィールド（１フレーム）の表示期間内のサブフィールドＳＦ１〜ＳＦ１２各々において、アドレス行程Ｗ及びサスティン行程Ｉを各々実行する。また、先頭のサブフィールドＳＦ１に限り、アドレス行程Ｗに先立ちリセット行程Ｒを実行する。サブフィールドＳＦ１〜ＳＦ１２のサスティン行程Ｉの期間はＳＦ１〜ＳＦ１２の順に長くされている。なお、アドレス行程Ｗが実行される期間がアドレス期間であり、サスティン行程Ｉが実行される期間がサスティン期間である。 In the light emission drive sequence shown in FIG. 8, the address process W and the sustain process I are executed in each of the subfields SF1 to SF12 in the display period of one field (one frame). Further, the reset process R is executed prior to the address process W only in the first subfield SF1. The duration of the sustain process I of the subfields SF1 to SF12 is increased in the order of SF1 to SF12. The period during which the address process W is executed is an address period, and the period during which the sustain process I is executed is a sustain period.
図９は、図８に示されるが如き発光駆動シーケンスに基づいて実施される発光駆動の全パターンを示す図である。サブフィールドＳＦ１〜ＳＦ１２の発光駆動シーケンスによりって１３階調が形成される。図９に示されるように、各階調についてサブフィールドＳＦ１〜ＳＦ１２の内の１つのサブフィールドのアドレス行程Ｗにおいて、各画素セルに対して選択消去放電を実施する(黒丸にて示す)。すなわち、リセット行程Ｒの実行によってＰＤＰ５０の全画素セル内に形成された壁電荷は、選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドＳＦ各々でのサスティン行程Ｉにおいて放電発光を促す(白丸にて示す)。各画素セルは、１フィールド期間内において選択消去放電が為されるまでの間、発光状態となり、その発光状態の長さによって１３階調が得られる。 FIG. 9 is a diagram showing all the patterns of light emission driving performed based on the light emission driving sequence as shown in FIG. The 13 gradations are formed by the light emission drive sequence of the subfields SF1 to SF12. As shown in FIG. 9, selective erasure discharge is performed on each pixel cell (indicated by a black circle) in the address process W of one of the subfields SF1 to SF12 for each gradation. That is, the wall charges formed in all the pixel cells of the PDP 50 by the execution of the reset process R remain until the selective erasure discharge is performed, and are discharged in the sustain process I in each subfield SF existing during that time. Encourage luminescence (indicated by white circles). Each pixel cell is in a light emitting state until selective erasing discharge is performed within one field period, and 13 gradations are obtained depending on the length of the light emitting state.
図１０は、サブフィールドＳＦ１〜ＳＦ１２の内からＳＦ１及びＳＦ２を抜粋して、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加される各種駆動パルスの印加タイミングを示す図である。 FIG. 10 is a diagram showing application timings of various drive pulses applied to the column electrode D and the row electrodes X and Y of the PDP 50 by extracting SF1 and SF2 from the subfields SF1 to SF12.
先頭のサブフィールドＳＦ１においてのみアドレス行程Ｗに先立ち実施されるリセット行程Ｒでは、Ｘ行電極駆動回路５１が図１０に示す如き負極性のリセットパルスＲＰXを行電極Ｘ1〜Ｘnに一斉に印加する。リセットパルスＲＰXは時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形を有している。更に、かかるリセットパルスＲＰXの印加と同時に、Ｙ行電極駆動回路５３は、図１０に示す如き、リセットパルスＲＰXと同様に時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形であって正極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙnに一斉に印加する。リセットパルスＲＰY及びリセットパルスＲＰxの同時印加により、全ての画素セルＰＣ1、1〜ＰＣn、m各々内の行電極Ｘ及びＹ間においてリセット放電が生起される。かかるリセット放電の終息後、各画素セルＰＣの放電空間Ｓ内における酸化マグネシウム層１３の表面に所定量の壁電荷が形成される。具体的には酸化マグネシウム層１３の表面上における行電極Ｘの近傍には正極性の電荷が形成され、行電極Ｙの近傍には負極性の電荷が形成される、いわゆる壁電荷の形成された状態となる。 In the reset process R performed prior to the address process W only in the first subfield SF1, the X-row electrode drive circuit 51 simultaneously applies negative reset pulses RP X as shown in FIG. 10 to the row electrodes X 1 to X n. Apply. The reset pulse RP X has a pulse waveform gently voltage value reaches the peak voltage value rises with the lapse of time. Further, simultaneously with the application of the reset pulse RP X , the Y-row electrode drive circuit 53 gradually increases with time and reaches a peak voltage value as shown in FIG. 10, as with the reset pulse RP X. simultaneously applies a pulse waveform of positive polarity reset pulse RP Y to the row electrodes Y 1 to Y n. The simultaneous application of the reset pulse RP Y and the reset pulse RPx, all the pixel cells PC1, 1 ~PC n, reset discharge is generated between the row electrodes X and Y in the m each. After the end of the reset discharge, a predetermined amount of wall charges is formed on the surface of the magnesium oxide layer 13 in the discharge space S of each pixel cell PC. Specifically, a positive charge is formed in the vicinity of the row electrode X on the surface of the magnesium oxide layer 13, and a negative charge is formed in the vicinity of the row electrode Y, so-called wall charge is formed. It becomes a state.
保護層として気相法酸化マグネシウム層１３を設けたパネルでは、放電確率が著しく高いため、微弱なリセット放電が安定して生じる。突起電極、特にＴ字形状の先端幅広電極との組み合わせにより、放電ギャップ近傍にリセット放電が局所化され、行電極全体で放電が生じるような強い突発的なリセット放電が生じる可能性が一層抑制される。よって、列電極と行電極との間で強い放電が生じ難く、短時間に安定した微弱リセット放電を生じさせることが可能である。 In the panel provided with the vapor phase magnesium oxide layer 13 as a protective layer, the discharge probability is extremely high, so that a weak reset discharge is stably generated. The combination with the protruding electrode, particularly the T-shaped wide tip electrode, further suppresses the possibility of the occurrence of a strong sudden reset discharge in which the reset discharge is localized near the discharge gap and the entire row electrode generates a discharge. The Therefore, it is difficult to generate a strong discharge between the column electrode and the row electrode, and it is possible to generate a stable weak reset discharge in a short time.
また、気相法酸化マグネシウム層１３を設けた構成では、放電確率が著しく向上しているので、１つのリセットパルスの印加、すなわち１回のリセット放電であってもプライミング効果が持続する。よって、リセット動作及び選択消去動作をより安定化することができる。また、リセット放電の回数を最小にすることによりコントラストが向上する。 In the configuration in which the vapor phase magnesium oxide layer 13 is provided, the discharge probability is remarkably improved, so that the priming effect is maintained even when one reset pulse is applied, that is, one reset discharge. Therefore, the reset operation and the selective erase operation can be further stabilized. Further, the contrast is improved by minimizing the number of reset discharges.
なお、気相法酸化マグネシウム層１３を設けた場合の作用については更に後述する。 The operation when the vapor phase magnesium oxide layer 13 is provided will be described later.
次に、サブフィールドＳＦ１〜ＳＦ１２各々のアドレス行程Ｗでは、Ｙ行電極駆動回路５３が正極性の電圧を全ての行電極Ｙ1〜Ｙnに印加しつつ、それに重畳して負極性の電圧を有する走査パルスＳＰを行電極Ｙ1〜Ｙn各々に順次印加して行く。この間、Ｘ電極駆動回路５１は、行電極Ｘ1〜Ｘn各々を０Ｖにさせる。列電極駆動回路５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極駆動回路５５は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。つまり、列電極駆動回路５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ1を列電極Ｄ1〜Ｄmに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ2を列電極Ｄ1〜Ｄmに印加して行くのである。負極性の電圧を有する走査パルスＳＰと高電圧の画素データパルスＤＰとが同時に印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間において選択消去放電が生起され、画素セルＰＣ内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内では上記の如き選択消去放電は生起されない。よって、画素セルＰＣ内の壁電荷の形成状態が維持される。すなわち、画素セルＰＣ内に壁電荷が存在する場合にはそれがそのまま残留し、壁電荷が存在しない場合には壁電荷の非形成状態が維持される。 Next, in the address process W of each of the subfields SF1 to SF12, the Y row electrode driving circuit 53 applies a positive voltage to all the row electrodes Y 1 to Y n and superimposes it on the negative voltage to apply the negative voltage. The scanning pulse SP having the same is sequentially applied to each of the row electrodes Y 1 to Y n . During this time, the X electrode drive circuit 51 sets each of the row electrodes X 1 to X n to 0V. The column electrode drive circuit 55 converts each data bit in the pixel drive data bit group DB1 corresponding to the subfield SF1 into a pixel data pulse DP having a pulse voltage corresponding to the logic level. For example, the column electrode drive circuit 55 converts a pixel drive data bit at a logic level 0 into a positive high voltage pixel data pulse DP, while converting a pixel drive data bit at a logic level 1 into a low voltage (0 volt) pixel. Convert to data pulse DP. Then, the pixel data pulse DP is applied to the column electrodes D 1 to D m by one display line (m) in synchronization with the application timing of the scanning pulse SP. In other words, the column electrode drive circuit 55 first applies a pixel data pulse group DP 1 composed of m pixel data pulses DP corresponding to the first display line to the column electrodes D 1 to D m , and then the second it is going to apply the pixel data pulse group DP 2 comprised of m pixel data pulses DP corresponding to the display line to the column electrodes D 1 to D m. A selective erasing discharge is generated between the column electrode D and the row electrode Y in the pixel cell PC to which the scanning pulse SP having a negative voltage and the high-voltage pixel data pulse DP are simultaneously applied, and is formed in the pixel cell PC. The wall charge that was made disappears. On the other hand, the selective erasure discharge as described above is not generated in the pixel cell PC to which the low-voltage (0 volt) pixel data pulse DP is applied although the scan pulse SP is applied. Therefore, the wall charge formation state in the pixel cell PC is maintained. That is, if there is a wall charge in the pixel cell PC, it remains as it is, and if there is no wall charge, the wall charge non-forming state is maintained.
このように、選択消去アドレス法に基づくアドレス行程Ｗでは、サブフィールドに対応した画素駆動データビット群の各データビットに応じて選択的に画素セルＰＣ各々内に選択消去アドレス放電を生起させて壁電荷を消去させる。これにより、壁電荷の残留する画素セルＰＣを点灯セルの状態、壁電荷が消去された画素セルＰＣを消灯セルの状態に設定するのである。 As described above, in the address process W based on the selective erasure address method, the selective erasure address discharge is selectively generated in each pixel cell PC in accordance with each data bit of the pixel drive data bit group corresponding to the subfield. Erase the charge. As a result, the pixel cell PC in which the wall charges remain is set to the lighted cell state, and the pixel cell PC from which the wall charges have been erased is set to the unlit cell state.
次に、各サブフィールドのサスティン行程Ｉでは、Ｘ行電極駆動回路５１及びＹ行電極駆動回路５３の各々が、交互に繰り返し正極性のサスティンパルスＩＰX及びＩＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。サスティンパルスＩＰX及びＩＰYを印加する回数は、各サブフィールドにおける輝度の重み付けに依存する。この際、これらサスティンパルスＩＰX及びＩＰYが印加される度に、所定量の壁電荷が形成されている上記点灯セルの状態にある画素セルＰＣのみがサスティン放電し、この放電に伴い蛍光体層１７が発光してパネル面に画像が形成される。 Next, in the sustain process I of each subfield, X row each electrode driving circuit 51 and the Y-row electrode drive circuit 53, the positive polarity sustain pulse IP of alternately repeating X and IP Y to the row electrodes X 1 to X n And Y 1 to Y n . The number of times that the sustain pulses IP X and IP Y are applied depends on the luminance weighting in each subfield. At this time, each time the sustain pulses IP X and IP Y are applied, only the pixel cell PC in the above-mentioned lighting cell state in which a predetermined amount of wall charges is formed undergoes a sustain discharge, and the phosphor is accompanied by this discharge. The layer 17 emits light and an image is formed on the panel surface.
ここで、前述した如く、各画素セルＰＣ内に形成されている酸化マグネシウム層１３に含まれている気相酸化マグネシウム単結晶体は、電子線の照射により励起されて図１１に示す如き波長域２００〜３００ｎｍ内（特に、２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う。この際、図１２に示す如く、気相法酸化マグネシウム結晶体の粒径が大なるほどＣＬ発光のピーク強度が大となる。すなわち、気相法酸化マグネシウム結晶体を生成する際に、通常よりも高い温度でマグネシウムを加熱すると、平均粒径５００オングストロームの気相酸化マグネシウム単結晶体と共に、図５或いは図６の如き粒径２０００オングストローム以上の比較的大なる単結晶体が形成される。この際、マグネシウムを加熱する際の温度が通常よりも高温であるので、マグネシウムと酸素が反応する火炎の長さも長くなる。従って、かかる火炎と周囲との温度差が大になり、それ故に、粒径が大なる気相酸化マグネシウム単結晶体のグループほど、２００〜３００ｎｍ（特に２３５ｎｍ付近）に対応したエネルギー準位の高い単結晶体が多く含まれることになると推測される。 Here, as described above, the vapor-phase magnesium oxide single crystal contained in the magnesium oxide layer 13 formed in each pixel cell PC is excited by electron beam irradiation and has a wavelength region as shown in FIG. CL light emission having a peak within 200 to 300 nm (particularly, around 235 nm within 230 to 250 nm) is performed. At this time, as shown in FIG. 12, the peak intensity of CL emission increases as the particle diameter of the vapor-phase-process magnesium oxide crystal increases. That is, when forming a vapor phase magnesium oxide crystal, if the magnesium is heated at a temperature higher than usual, the particle size as shown in FIG. 5 or FIG. 6 is obtained together with the vapor phase magnesium oxide single crystal having an average particle size of 500 angstroms. A relatively large single crystal of 2000 angstroms or more is formed. At this time, since the temperature at which magnesium is heated is higher than usual, the length of the flame in which magnesium and oxygen react with each other also becomes longer. Therefore, the temperature difference between the flame and the surroundings becomes large, and therefore, the group of vapor-phase magnesium oxide single crystals having a large particle size has a higher energy level corresponding to 200 to 300 nm (especially around 235 nm). It is presumed that many single crystals are contained.
図１３は、画素セルＰＣ内に酸化マグネシウム層を設けなかった場合の放電確率、従来の蒸着法によって酸化マグネシウム層を構築した場合の放電確率、電子線の照射により２００〜３００ｎｍ（特に２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を生起する気相酸化マグネシウム単結晶体を含む酸化マグネシウム層を設けた場合各々での放電確率を示す図である。尚、図１３中において横軸は、放電の休止時間、つまり放電が生起されてから次の放電が生起されるまでの時間間隔を表すものである。 FIG. 13 shows a discharge probability when a magnesium oxide layer is not provided in the pixel cell PC, a discharge probability when a magnesium oxide layer is constructed by a conventional vapor deposition method, and 200 to 300 nm (particularly 230 to 250 nm) by electron beam irradiation. It is a figure which shows the discharge probability in each case when the magnesium oxide layer containing the gaseous-phase magnesium oxide single crystal which produces CL light emission which has a peak in the vicinity of 235 nm is provided. In FIG. 13, the horizontal axis represents the discharge rest time, that is, the time interval from when the discharge is generated until the next discharge is generated.
このように、各画素セルＰＣの放電空間Ｓに、図５又は図６に示す如き電子線の照射により２００〜３００ｎｍ（特に２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う気相酸化マグネシウム単結晶体を含む酸化マグネシウム層１３を形成すると、従来の蒸着法によって酸化マグネシウム層を形成させた場合に比して放電確率が高まるのである。尚、図１４に示す如く、上記気相酸化マグネシウム単結晶体としては、電子線を照射した際の特に２３５ｎｍにピークを有するＣＬ発光の強度が大なるものほど、放電空間Ｓ内において生起される放電遅れを短縮させることができる。 In this way, in the discharge space S of each pixel cell PC, a gas phase that emits CL having a peak at 200 to 300 nm (particularly around 235 nm within 230 to 250 nm) by irradiation with an electron beam as shown in FIG. 5 or FIG. When the magnesium oxide layer 13 including the magnesium oxide single crystal is formed, the discharge probability is increased as compared with the case where the magnesium oxide layer is formed by a conventional vapor deposition method. As shown in FIG. 14, the vapor phase magnesium oxide single crystal is generated in the discharge space S as the intensity of CL emission having a peak particularly at 235 nm when irradiated with an electron beam increases. The discharge delay can be shortened.
従って、表示画像には関与しないリセット放電に伴う発光を抑えてコントラスト向上を図るべく、行電極に印加するリセットパルスの電圧推移を図１０に示す如く緩やかにしてリセット放電を微弱化させても、この微弱なリセット放電を短時間に安定して生起させることが可能となる。特に、各画素セルＰＣは、Ｔ字形状の透明電極Ｘａ及びＹａ間の放電ギャップ近傍で局所的に放電を生起させる構造を採用しているので、行電極全体で放電してしまうような強い突発的なリセット放電が抑制されると共に、列電極及び行電極間での強い誤放電も阻止される。 Accordingly, in order to suppress the light emission associated with the reset discharge that is not related to the display image and to improve the contrast, the voltage transition of the reset pulse applied to the row electrode is moderated as shown in FIG. This weak reset discharge can be stably generated in a short time. In particular, each pixel cell PC employs a structure in which a discharge is locally generated in the vicinity of the discharge gap between the T-shaped transparent electrodes Xa and Ya. Reset discharge is suppressed and strong erroneous discharge between the column electrode and the row electrode is also prevented.
また、放電確率が高くなる（放電遅れが少なくなる）ことにより、上記リセット行程Ｒでのリセット放電によるプライミング効果が長く持続することになるので、アドレス行程Ｗにおいて生起されるアドレス放電、並びにサスティン行程Ｉにおいて生起されるサスティン放電が高速化する。これにより、アドレス放電を生起させるべく列電極Ｄ及び行電極Ｙに夫々印加される図１０に示す如き画素データパルスＤＰ及び走査パルスＳＰ各々のパルス幅を短くすることができるようになり、その分だけ、アドレス行程Ｗに費やす処理時間を短縮させることが可能となる。更に、サスティン放電を生起させるべく行電極Ｙに印加される図１０に示す如きサスティンパルスＩＰYのパルス幅を短くすることができるようになり、その分だけ、サスティン行程Ｉに費やす処理時間を短縮させることが可能となる。 Further, since the discharge probability is increased (the discharge delay is reduced), the priming effect due to the reset discharge in the reset process R is maintained for a long time. Therefore, the address discharge generated in the address process W and the sustain process are performed. The sustain discharge generated in I is accelerated. As a result, the pulse width of each of the pixel data pulse DP and the scan pulse SP as shown in FIG. 10 applied to the column electrode D and the row electrode Y to cause the address discharge can be shortened. Only the processing time spent in the address process W can be shortened. Further, the pulse width of the sustain pulse IP Y applied to the row electrode Y to cause the sustain discharge as shown in FIG. 10 can be shortened, and the processing time spent for the sustain process I is shortened accordingly. It becomes possible to make it.
従って、アドレス行程Ｗ及びサスティン行程Ｉ各々に費やされる処理時間を短縮した分だけ、１フィールド（又は１フレーム）表示期間内において設けるべきサブフィールドの数を増加させることが可能となり、階調数の増加を図ることができるようになる。 Therefore, it is possible to increase the number of subfields to be provided in one field (or one frame) display period by the amount of reduction in the processing time spent in each of the address process W and the sustain process I. Increase can be achieved.
図１５はＸ行電極駆動回路５１及びＹ行電極駆動回路５３の具体的構成を電極Ｘj及び電極Ｙjについて示している。電極Ｘjは電極Ｘ1〜Ｘnのうちの第ｊ行の電極であり、電極Ｙjは電極Ｙ1〜Ｙnのうちの第ｊ行の電極である。電極ＸjとＹjとの間はコンデンサＣ０として作用するようになっている。 FIG. 15 shows a specific configuration of the X row electrode drive circuit 51 and the Y row electrode drive circuit 53 with respect to the electrode X j and the electrode Y j . The electrode X j is the electrode in the j-th row among the electrodes X 1 to X n , and the electrode Y j is the electrode in the j-th row among the electrodes Y 1 to Y n . Between the electrode Xj and Yj, it acts as a capacitor C0.
Ｘ行電極駆動回路５１においては、２つの電源Ｂ１，Ｂ２が備えられている。電源Ｂ１は電圧Ｖs（例えば、１７０Ｖ）を出力し、電源Ｂ２は電圧Ｖr（例えば、１９０Ｖ）を出力する。電源Ｂ１の正端子はスイッチング素子Ｓ３を介して電極Ｘjへの接続ライン２１に接続され、負端子はアース接続されている。接続ライン２１とアースとの間にはスイッチング素子Ｓ４が接続されている他、スイッチング素子Ｓ１、ダイオードＤ１及びコイルＬ１からなる直列回路と、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２からなる直列回路とがコンデンサＣ１を共通にアース側に介して接続されている。なお、ダイオードＤ１はコンデンサＣ１側をアノードとしており、ダイオードＤ２はコンデンサＣ１側をカソードとして接続されている。また、電源Ｂ２の負端子はスイッチング素子Ｓ８及び抵抗Ｒ１を介して接続ライン２１に接続され、電源Ｂ２の正端子はアース接続されている。 The X row electrode drive circuit 51 is provided with two power sources B1 and B2. The power source B1 outputs a voltage V s (for example, 170V), and the power source B2 outputs a voltage V r (for example, 190V). The positive terminal of the power supply B1 is connected to the connection line 21 to the electrode Xj via the switching element S3, and the negative terminal is grounded. A switching element S4 is connected between the connection line 21 and the ground, and a series circuit including a switching element S1, a diode D1, and a coil L1 and a series circuit including a coil L2, a diode D2, and a switching element S2 are provided. The capacitor C1 is commonly connected to the ground side. The diode D1 is connected with the capacitor C1 side as an anode, and the diode D2 is connected with the capacitor C1 side as a cathode. The negative terminal of the power source B2 is connected to the connection line 21 via the switching element S8 and the resistor R1, and the positive terminal of the power source B2 is grounded.
Ｙ行電極駆動回路５３においては、４つの電源Ｂ３〜Ｂ６が備えられている。電源Ｂ３は電圧Ｖs（例えば、１７０Ｖ）を出力し、電源Ｂ４は電圧Ｖr（例えば、１９０Ｖ）を出力し、電源Ｂ５は電圧Ｖoff（例えば、１４０Ｖ）を出力し、電源Ｂ６は電圧Ｖh（例えば、１６０Ｖ、Ｖh＞Ｖoff）を出力する。電源Ｂ３の正端子はスイッチング素子Ｓ１３を介してスイッチング素子Ｓ１５への接続ライン２２に接続され、負端子はアース接続されている。接続ライン２２とアースとの間にはスイッチング素子Ｓ１４が接続されている他、スイッチング素子Ｓ１１、ダイオードＤ３及びコイルＬ３からなる直列回路と、コイルＬ４、ダイオードＤ４及びスイッチング素子Ｓ１２からなる直列回路とがコンデンサＣ２を共通にアース側に介して接続されている。なお、ダイオードＤ３はコンデンサＣ２側をアノードとしており、ダイオードＤ４はコンデンサＣ２側をカソードとして接続されている。 The Y row electrode drive circuit 53 includes four power sources B3 to B6. The power source B3 outputs a voltage V s (for example, 170V), the power source B4 outputs a voltage V r (for example, 190V), the power source B5 outputs a voltage V off (for example, 140V), and the power source B6 has a voltage V h (for example, 160 V, V h > V off ) is output. The positive terminal of the power source B3 is connected to the connection line 22 to the switching element S15 via the switching element S13, and the negative terminal is grounded. The switching element S14 is connected between the connection line 22 and the ground, and a series circuit including the switching element S11, the diode D3, and the coil L3, and a series circuit including the coil L4, the diode D4, and the switching element S12 are provided. The capacitor C2 is commonly connected to the ground side. The diode D3 is connected with the capacitor C2 side as an anode, and the diode D4 is connected with the capacitor C2 side as a cathode.
接続ライン２２はスイッチング素子Ｓ１５を介して電源Ｂ６の負端子への接続ライン２３に接続されている。電源Ｂ４の負端子及び電源Ｂ５の正端子はアース接続されている。電源Ｂ４の正端子はスイッチング素子Ｓ１６、そして抵抗Ｒ２を介して接続ライン２３に接続され、電源Ｂ５の負端子はスイッチング素子Ｓ１７を介して接続ライン２３に接続されている。 The connection line 22 is connected to the connection line 23 to the negative terminal of the power supply B6 via the switching element S15. The negative terminal of the power source B4 and the positive terminal of the power source B5 are grounded. The positive terminal of the power supply B4 is connected to the connection line 23 via the switching element S16 and the resistor R2, and the negative terminal of the power supply B5 is connected to the connection line 23 via the switching element S17.
電源Ｂ６の正端子はスイッチング素子Ｓ２１を介して電極Ｙjへの接続ライン２４に接続され、接続ライン２３と接続された電源Ｂ６の負端子はスイッチング素子Ｓ２２を介して接続ライン２４に接続されている。スイッチング素子Ｓ２１にはダイオードＤ５が並列に接続され、またスイッチング素子Ｓ２２にはダイオードＤ６が並列に接続されている。ダイオードＤ５は接続ライン２４側をアノードとし、ダイオードＤ６は接続ライン２４側をカソードとして接続されている。 The positive terminal of the power source B6 is connected to the connection line 24 to the electrode Yj via the switching element S21, and the negative terminal of the power source B6 connected to the connection line 23 is connected to the connection line 24 via the switching element S22. Yes. A diode D5 is connected in parallel to the switching element S21, and a diode D6 is connected in parallel to the switching element S22. The diode D5 is connected with the connection line 24 side as an anode, and the diode D6 is connected with the connection line 24 side as a cathode.
上記のスイッチング素子Ｓ１〜Ｓ４、Ｓ８、Ｓ１１〜Ｓ１７，Ｓ２１及びＳ２２のオンオフは駆動制御回路５６によって制御される。 On / off of the switching elements S1 to S4, S8, S11 to S17, S21, and S22 is controlled by the drive control circuit 56.
なお、Ｘ行電極駆動回路５１において抵抗Ｒ１、スイッチング素子Ｓ８及び電源Ｂ２がリセット部を構成し、その他の部分がサスティン部を構成している。Ｙ行電極駆動回路５３において電源Ｂ３、スイッチング素子Ｓ１１〜Ｓ１５、コイルＬ３、Ｌ４、ダイオードＤ３、Ｄ４及びコンデンサＣ２がサスティン部を構成し、電源Ｂ４、抵抗Ｒ２及びスイッチング素子Ｓ１６がリセット部を構成し、残りの電源Ｂ５、Ｂ６、スイッチング素子Ｓ１３、Ｓ１７、Ｓ２１、Ｓ２２及びダイオードＤ５、Ｄ６がアドレス部を構成している。 In the X-row electrode drive circuit 51, the resistor R1, the switching element S8, and the power source B2 constitute a reset part, and the other parts constitute a sustain part. In the Y-row electrode drive circuit 53, the power source B3, switching elements S11 to S15, coils L3 and L4, diodes D3 and D4, and capacitor C2 constitute a sustain portion, and power source B4, resistor R2, and switching element S16 constitute a reset portion. The remaining power supplies B5 and B6, switching elements S13, S17, S21, and S22 and diodes D5 and D6 form an address portion.
次に、かかる構成のＸ行電極駆動回路５１及びＹ行電極駆動回路５３の動作について図１６のタイミングチャートを参照しつつ説明する。 Next, the operation of the X row electrode drive circuit 51 and the Y row electrode drive circuit 53 having such a configuration will be described with reference to the timing chart of FIG.
先ず、リセット行程Ｒになると、Ｘ行電極駆動回路５１のスイッチング素子Ｓ８がオンとなり、Ｙ行電極駆動回路５３のスイッチング素子Ｓ１６，Ｓ２２が共にオンとなる。その他のスイッチング素子はオフである。スイッチング素子Ｓ１６，Ｓ２２のオンにより電源Ｂ４の正端子からスイッチング素子Ｓ１６、抵抗Ｒ２及びスイッチング素子Ｓ２２を介して電極Ｙjに電流が流れ、またスイッチング素子Ｓ８のオンにより電極Ｘjから抵抗Ｒ１、スイッチング素子Ｓ８を介して電源Ｂ２の負端子に電流が流れ込む。電極Ｘjの電位はコンデンサＣ０と抵抗Ｒ１との時定数により徐々に低下してリセットパルスＲＰXとなり、電極Ｙjの電位はコンデンサＣ０と抵抗Ｒ２との時定数により徐々に上昇してリセットパルスＲＰYとなる。リセットパルスＲＰXは最終的に電圧−Ｖrとなり、リセットパルスＲＰYは最終的に電圧Ｖrとなる。このリセットパルスＲＰXは電極Ｘ1〜Ｘnの全てに同時に印加され、リセットパルスＲＰYも電極Ｙ1〜Ｙn毎に生成されて電極Ｙ1〜Ｙn全てに同時に印加される。 First, at the reset step R, the switching element S8 of the X-row electrode drive circuit 51 is turned on, and the switching elements S16 and S22 of the Y-row electrode drive circuit 53 are both turned on. The other switching elements are off. When the switching elements S16 and S22 are turned on, a current flows from the positive terminal of the power source B4 to the electrode Yj through the switching element S16, the resistor R2, and the switching element S22. When the switching element S8 is turned on, the resistor R1 and the switching are performed from the electrode Xj. Current flows into the negative terminal of the power supply B2 via the element S8. The potential of the electrode X j is gradually lowered due to the time constant between the capacitor C0 and the resistor R1 to become a reset pulse RP X , and the potential of the electrode Y j is gradually raised due to the time constant between the capacitor C0 and the resistor R2 to be reset pulse RP Y. The reset pulse RP X finally becomes the voltage −V r , and the reset pulse RP Y finally becomes the voltage V r . The reset pulse RP X is applied simultaneously to all the electrodes X 1 to X n, it is applied a reset pulse RP Y also electrodes Y 1 to Y n generated for each the electrode Y 1 to Y n all at once.
これらリセットパルスＲＰX及びＲＰYの同時印加により、ＰＤＰ５０の全ての画素セルが放電励起して荷電粒子が発生し、この放電終息後、全画素セルの誘電体層には一様に所定量の壁電荷が形成される。 By simultaneously applying these reset pulses RP X and RP Y , all the pixel cells of the PDP 50 are excited to generate charged particles, and after this discharge ends, a predetermined amount of the dielectric layer of all the pixel cells is uniformly distributed. Wall charges are formed.
スイッチング素子Ｓ８，Ｓ１６はリセットパルスＲＰX及びＲＰYのレベルが飽和した後、リセット行程終了以前にオフとなる。また、この時点にスイッチング素子Ｓ４、Ｓ１４及びＳ１５がオンとなり、電極Ｘj及びＹjは共にアースされる。これによりリセットパルスＲＰX及びＲＰYは消滅する。 The switching elements S8 and S16 are turned off before the end of the reset process after the levels of the reset pulses RP X and RP Y are saturated. At this time, the switching elements S4, S14, and S15 are turned on, and the electrodes Xj and Yj are both grounded. As a result, the reset pulses RP X and RP Y disappear.
次に、アドレス行程Ｗが開始されると、スイッチング素子Ｓ１４、Ｓ１５及びＳ２２がオフとなり、スイッチング素子Ｓ１７がオンとなり、同時にスイッチング素子Ｓ２１がオンとなる。これにより、電源Ｂ６と電源Ｂ５とが直列接続された状態となるので、電源Ｂ６の正端子の電位はＶh−Ｖoffとなる。この正電位がスイッチング素子Ｓ２１を介して電極Ｙjに印加される。 Next, when the address process W is started, the switching elements S14, S15, and S22 are turned off, the switching element S17 is turned on, and the switching element S21 is turned on at the same time. Accordingly, since the power supply B6 and the power supply B5 are connected in series, the potential of the positive terminal of the power supply B6 is V h −V off . This positive potential is applied to the electrode Y j via the switching element S21.
アドレス行程Ｗにおいて列電極駆動回路５５は映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスＤＰ1〜ＤＰnに変換し、これを１行分毎に、上記列電極Ｄ1〜Ｄmに順次印加する。図１６に示すように電極Ｙj，Ｙj+1に対する画素データパルスＤＰj，ＤＰj+1が列電極Ｄiに印加される。 In the address process W, the column electrode drive circuit 55 converts the pixel data for each pixel based on the video signal into pixel data pulses DP 1 to DP n having voltage values according to the logic level, and this is converted for each row. And sequentially applied to the column electrodes D 1 to D m . As shown in FIG. 16, pixel data pulses DP j and DP j + 1 for the electrodes Y j and Y j + 1 are applied to the column electrode D i .
Ｙ行電極駆動回路５３は、上記画素データパルス群ＤＰ1〜ＤＰn各々のタイミングに同期させて負電圧の走査パルスＳＰを行電極Ｙ1〜Ｙnに順次印加して行く。 The Y row electrode drive circuit 53 sequentially applies a negative voltage scanning pulse SP to the row electrodes Y 1 to Y n in synchronization with the timing of each of the pixel data pulse groups DP 1 to DP n .
列電極駆動回路５５からの画素データパルスＤＰjの印加に同期してスイッチング素子Ｓ２１がオフとなり、スイッチング素子Ｓ２２がオンとなる。これにより電源Ｂ５の負端子の負電位−Ｖoffがスイッチング素子Ｓ１７、そしてスイッチング素子Ｓ２２を介して電極Ｙjに走査パルスＳＰとして印加される。そして、列電極駆動回路５５からの画素データパルスＤＰjの印加の停止に同期してスイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなり、電源Ｂ６の正端子の電位Ｖh−Ｖoffがスイッチング素子Ｓ２１を介して電極Ｙjに印加される。その後、電極Ｙj+1についても図１６に示すように、電極Ｙjと同様に列電極駆動回路５５からの画素データパルスＤＰj+1の印加に同期して走査パルスＳＰが印加される。 Switching element S21 is turned off in synchronization with the application of the pixel data pulse DP j from the column electrode driving circuit 55, the switching element S22 is turned on. As a result, the negative potential −V off of the negative terminal of the power supply B5 is applied as the scanning pulse SP to the electrode Y j via the switching element S17 and the switching element S22. Then, in synchronization with the stop of the application of the pixel data pulse DP j from the column electrode drive circuit 55, the switching element S21 is turned on, the switching element S22 is turned off, and the potential V h −V off of the positive terminal of the power supply B6 is switched. The voltage is applied to the electrode Y j through the element S21. Thereafter, as shown in FIG. 16 also electrode Y j + 1, the scanning pulse SP is applied in synchronism with the application of the pixel data pulse DP j + 1 from like the electrode Y j column electrode drive circuit 55.
走査パルスＳＰが印加された行電極に属する画素セルの内では、正電圧の画素データパルスが更に同時に印加された画素セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスが印加されなかった画素セルでは放電が生じないので、上記壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった画素セルは点灯セルの状態になり、壁電荷が消滅してしまった画素セルは消灯セルの状態となる。 Among the pixel cells belonging to the row electrode to which the scan pulse SP is applied, a discharge occurs in the pixel cell to which the positive pixel data pulse is further applied simultaneously, and most of the wall charges are lost. On the other hand, since the discharge is not generated in the pixel cell to which the scanning pulse SP is applied but the positive pixel data pulse is not applied, the wall charges remain. At this time, the pixel cell in which the wall charges remain remains in the lighted cell state, and the pixel cell in which the wall charges have disappeared enters the extinguished cell state.
アドレス行程Ｗからサスティン行程Ｉに切り替わる時には、スイッチング素子Ｓ１７，Ｓ２１はオフとなり、代わってスイッチング素子Ｓ１４、Ｓ１５及びＳ２２がオンとなる。スイッチング素子Ｓ４のオン状態は継続される。 When the address process W is switched to the sustain process I, the switching elements S17 and S21 are turned off, and the switching elements S14, S15, and S22 are turned on instead. The on state of the switching element S4 is continued.
サスティン行程Ｉにおいて、Ｘ行電極駆動回路５１では、スイッチング素子Ｓ４のオンにより電極Ｘjの電位はほぼ０Ｖのアース電位（第１電位）となる。次に、スイッチング素子Ｓ４がオフとなり、スイッチング素子Ｓ１がオンになると、コンデンサＣ１に蓄えられている電荷によりコイルＬ１、ダイオードＤ１、そしてスイッチング素子Ｓ１を介して電流が電極Ｘjに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ１及びコンデンサＣ０の時定数により電極Ｘjの電位は図１６に示すように徐々に上昇し、共振遷移が行われる。 In the sustain process I, in the X-row electrode drive circuit 51, the potential of the electrode Xj becomes the ground potential (first potential) of approximately 0 V when the switching element S4 is turned on. Next, when the switching element S4 is turned off and the switching element S1 is turned on, the electric current stored in the capacitor C1 causes the current to reach the electrode Xj via the coil L1, the diode D1, and the switching element S1, and the capacitor C0. The capacitor C0 is charged. At this time, the potential of the electrode X j gradually rises as shown in FIG. 16 due to the time constants of the coil L1 and the capacitor C0, and a resonance transition occurs.
次いで、スイッチング素子Ｓ３がオンとなる。これにより、電極Ｘjには電源Ｂ１の正端子の電位ＶS（第２電位）が印加されて電極Ｘjの電位はＶSにクランプされる。 Next, the switching element S3 is turned on. Thus, the potential of the potential V S (second potential) is applied electrode X j of the positive terminal of the power source B1 to the electrode X j is clamped to V S.
その後、スイッチング素子Ｓ１及びＳ３がオフとなり、スイッチング素子Ｓ２がオンとなり、コンデンサＣ０に蓄積された電荷により電極ＸjからコイルＬ２、ダイオードＤ２、そしてスイッチング素子Ｓ２を介してコンデンサＣ１に電流が流れ込む。このとき、コイルＬ２及びコンデンサＣ１の時定数により電極Ｘjの電位は図１６に示すように徐々に低下し、共振遷移が行われる。電極Ｘjの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ２がオフとなり、スイッチング素子Ｓ４がオンとなる。 Thereafter, the switching elements S1 and S3 are turned off, the switching element S2 is turned on, and current flows from the electrode Xj to the capacitor C1 via the coil L2, the diode D2, and the switching element S2 by the electric charge accumulated in the capacitor C0. At this time, the potential of the electrode Xj gradually decreases as shown in FIG. 16 due to the time constants of the coil L2 and the capacitor C1, and a resonance transition occurs. When the potential of the electrode Xj reaches approximately 0 V, the switching element S2 is turned off and the switching element S4 is turned on.
Ｘ行電極駆動回路５１においてはスイッチング素子Ｓ１がオンになってからスイッチング素子Ｓ３がオンとなる直前までが第１行程の期間である。スイッチング素子Ｓ３のオン期間は第２行程の期間である。スイッチング素子Ｓ２のオン期間は第３行程の期間である。スイッチング素子Ｓ４のオン期間が第４行程の期間である。 In the X-row electrode drive circuit 51, the period of the first stroke is from when the switching element S1 is turned on to immediately before the switching element S3 is turned on. The ON period of the switching element S3 is a period of the second stroke. The ON period of the switching element S2 is the period of the third stroke. The ON period of the switching element S4 is the period of the fourth stroke.
かかる動作によってＸ行電極駆動回路５１は図１６に示した如き正電圧のサスティンパルスＩＰXを電極Ｘjに印加する。 With this operation, the X-row electrode drive circuit 51 applies the positive voltage sustain pulse IP X as shown in FIG. 16 to the electrode X j .
Ｙ行電極駆動回路５３では、サスティンパルスＩＰXが消滅するスイッチング素子Ｓ４のオン時に同時に、スイッチング素子Ｓ１１がオンとなり、スイッチング素子Ｓ１４がオフとなる。スイッチング素子Ｓ１４がオンであったときには電極Ｙjの電位はほぼ０Ｖのアース電位となっているが、スイッチング素子Ｓ１４がオフとなり、スイッチング素子Ｓ１１がオンになると、コンデンサＣ２に蓄えられている電荷によりコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５、そしてダイオードＤ６を介して電流が電極Ｙjに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ３及びコンデンサＣ０の時定数により電極Ｙjの電位は図１６に示すように徐々に上昇する。 In the Y-row electrode drive circuit 53, at the same time when the switching element S4 where the sustain pulse IP X is extinguished, the switching element S11 is turned on, the switching element S14 is turned off. When the switching element S14 is on, the potential of the electrode Yj is a ground potential of almost 0V. However, when the switching element S14 is turned off and the switching element S11 is turned on, the electric charge stored in the capacitor C2 The current reaches the electrode Y j through the coil L3, the diode D3, the switching element S11, the switching element S15, and the diode D6, flows into the capacitor C0, and charges the capacitor C0. At this time, the potential of the electrode Y j gradually rises as shown in FIG. 16 due to the time constants of the coil L3 and the capacitor C0.
次いで、スイッチング素子Ｓ１３がオンとなる。これにより、電極Ｙjには電源Ｂ３の正端子の電位ＶSがスイッチング素子Ｓ１３，スイッチング素子Ｓ１５、そしてダイオードＤ６を介して印加される。 Next, the switching element S13 is turned on. Thereby, the potential V S of the positive terminal of the power source B3 is applied to the electrode Y j via the switching element S13, the switching element S15, and the diode D6.
その後、スイッチング素子Ｓ１１及びＳ１３がオフとなり、スイッチング素子Ｓ１２がオンとなり、更にスイッチング素子Ｓ２２がオンとなり、コンデンサＣ０に蓄積された電荷により電極Ｙjからスイッチング素子Ｓ２２、スイッチング素子Ｓ１５、コイルＬ４、ダイオードＤ４、そしてスイッチング素子Ｓ１２を介してコンデンサＣ２に電流が流れ込む。このとき、コイルＬ４及びコンデンサＣ２の時定数により電極Ｙjの電位は図１６に示すように徐々に低下する。電極Ｙjの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ１２及びＳ２２がオフとなり、スイッチング素子Ｓ１４がオンとなる。 Thereafter, the switching elements S11 and S13 are turned off, the switching element S12 is turned on, the switching element S22 is further turned on, and the switching element S22, the switching element S15, the coil L4, the diode from the electrode Yj by the electric charge accumulated in the capacitor C0. A current flows into the capacitor C2 via D4 and the switching element S12. At this time, the potential of the electrode Y j gradually decreases as shown in FIG. 16 due to the time constants of the coil L4 and the capacitor C2. When the potential of the electrode Y j reaches approximately 0 V, the switching elements S12 and S22 are turned off and the switching element S14 is turned on.
Ｙ行電極駆動回路５３においてもスイッチング素子Ｓ１１がオンになってからスイッチング素子Ｓ１３がオンとなる直前までが第１行程の期間である。スイッチング素子Ｓ１３のオン期間は第２行程の期間である。スイッチング素子Ｓ１２のオン期間は第３行程の期間である。スイッチング素子Ｓ１４のオン期間は第４行程の期間である。 Also in the Y-row electrode drive circuit 53, the period of the first stroke is from when the switching element S11 is turned on to immediately before the switching element S13 is turned on. The ON period of the switching element S13 is a period of the second stroke. The ON period of the switching element S12 is the period of the third stroke. The ON period of the switching element S14 is the period of the fourth stroke.
かかる動作によってＹ行電極駆動回路５３は図１６に示した如き正電圧のサスティンパルスＩＰYを電極Ｙjに印加する。 With this operation, the Y-row electrode drive circuit 53 applies a positive voltage sustain pulse IP Y as shown in FIG. 16 to the electrode Y j .
このように、サスティン行程Ｉにおいては、サスティンパルスＩＰXとサスティンパルスＩＰYとが交互に生成して電極Ｘ1〜Ｘnと電極Ｙ1〜Ｙnとに交互に印加されるので、上記壁電荷が残留したままとなっている画素セルは放電発光を繰り返しその点灯セルの状態を維持する。 Thus, in the sustain process I, the sustain pulse IP X and the sustain pulse IP Y are alternately generated and applied to the electrodes X 1 to X n and the electrodes Y 1 to Y n , The pixel cell in which the electric charge remains remains repeats discharge light emission and maintains the state of the lighted cell.
サスティンパルスＩＰX，ＩＰY各々の立ち上がり期間は上記のようにアース電位から電位ＶSまで変化する期間であるが、その期間の長さは負荷量検出回路５７によって検出された負荷量に応じて制御される。負荷量が大であるほどそのサスティンパルスＩＰX，ＩＰY各々の立ち上がり期間は長くなる。 The rising period of each of the sustain pulses IP X and IP Y is a period in which the sustain potential changes from the ground potential to the potential V S as described above. The length of the period depends on the load amount detected by the load amount detection circuit 57. Be controlled. The rising period of each of the sustain pulses IP X and IP Y becomes longer as the load amount is larger.
次に、サスティンパルスＩＰX，ＩＰYの生成のために負荷量に応じて立ち上がり期間の長さが異なる２種類のサスティンパルスが発生される場合について説明する。 Next, a case where two types of sustain pulses having different rising period lengths according to the load amount are generated for generating the sustain pulses IP X and IP Y will be described.
駆動制御回路５６は負荷量検出回路５７によって検出された負荷量が閾値以上であるときには立ち上がり期間が長い第１サスティンパルスをＸ行電極駆動回路５１及びＹ行電極駆動回路５３に発生させ、負荷量が閾値より小であるときには立ち上がり期間が第１サスティンパルスより短い第２サスティンパルスをＸ行電極駆動回路５１及びＹ行電極駆動回路５３に発生させる。 The drive control circuit 56 causes the X row electrode drive circuit 51 and the Y row electrode drive circuit 53 to generate a first sustain pulse having a long rising period when the load amount detected by the load amount detection circuit 57 is equal to or greater than the threshold value, and thereby the load amount. Is smaller than the threshold value, the second sustain pulse whose rising period is shorter than the first sustain pulse is generated in the X row electrode drive circuit 51 and the Y row electrode drive circuit 53.
第１サスティンパルスの場合には、図１７(a)に示すように、時点ｔ０でスイッチング素子Ｓ１（Ｓ１１）がオンとなり、スイッチング素子Ｓ４（Ｓ１４）がオフになるとすると、スイッチング素子Ｓ３（Ｓ１３）は時点ｔ２にてオンとなる。一方、第２サスティンパルスの場合には、図１７(b)に示すように、スイッチング素子Ｓ３（Ｓ１３）は時点ｔ２より早い時点ｔ１にてオンとなる。これにより、第２サスティンパルスは時点ｔ１にて電位ＶSにクランプされる。すなわち、共振作用により電位ＶSに達する前に電位ＶSにクランプされる。第１サスティンパルスは時点ｔ１より遅れて時点ｔ２にて電位ＶSにクランプされる。この時点ｔ２は共振作用によりサスティンパルスＩＰX，ＩＰYの電位ＶSに達した後の時点である。このようにして、第１サスティンパルスの立ち上がり期間は第２サスティンパルスの立ち上がり期間よりも長くされている。なお、図１７(a)及び(b)においてＳ１〜Ｓ４はサスティンパルスＩＰXの生成用のスイッチング素子に対応し、Ｓ１１〜Ｓ１４はサスティンパルスＩＰYの生成用のスイッチング素子に対応している。 In the case of the first sustain pulse, as shown in FIG. 17A, when the switching element S1 (S11) is turned on and the switching element S4 (S14) is turned off at time t0, the switching element S3 (S13). Turns on at time t2. On the other hand, in the case of the second sustain pulse, as shown in FIG. 17B, the switching element S3 (S13) is turned on at time t1 earlier than time t2. As a result, the second sustain pulse is clamped at the potential V S at time t1. That is, it is clamped to the potential V S before reaching the potential V S due to the resonance action. The first sustain pulse is clamped to the potential V S at time t2 later than time t1. This time point t2 is a time point after reaching the potential V S of the sustain pulses IP X and IP Y due to the resonance action. In this way, the rising period of the first sustain pulse is made longer than the rising period of the second sustain pulse. Incidentally, S1 to S4 in FIG. 17 (a) and (b) corresponds to the switching element for generating the sustain pulses IP X, S11 to S14 correspond to the switching elements for generating the sustain pulse IP Y.
このように、負荷量が閾値以上のときに生成されるサスティンパルスＩＰX，ＩＰYの電位ＶSへのクランプタイミングを負荷量が閾値より小のときに生成されるサスティンパルスＩＰX，ＩＰYのクランプタイミングよりも遅らせることより、多数の画素セルがサスティン放電を行う場合であっても各画素セルにおけるサスティン放電タイミングに若干のバラツキが生じるので、輝度ムラの改善を図ることができる。すなわち、多数の画素セルが同一時点でサスティン放電を行うとサスティンパルスの波形が大きく歪んで放電強度が減少することになるが、上記の第１サスティンパルスのようにパルスの立ち上がり期間を長くすることより、画素セルの全てが同一時点で放電することが起きず、若干のバラツキをもって放電することになる。よって、多数の画素セルがサスティン放電を行う場合にサスティンパルスの波形が大きく歪むことなく、各画素セルの放電強度の低下を抑制することができるので、輝度ムラが改善されることになる。 As described above, the sustain pulses IP X and IP Y generated when the load amount is smaller than the threshold value are clamped to the potential V S of the sustain pulses IP X and IP Y generated when the load amount is equal to or larger than the threshold value. By delaying from the clamp timing, even if a large number of pixel cells perform sustain discharge, slight variation occurs in the sustain discharge timing in each pixel cell, so that it is possible to improve luminance unevenness. That is, if a sustain discharge is performed at a plurality of pixel cells at the same time, the sustain pulse waveform is greatly distorted and the discharge intensity is reduced. However, as in the first sustain pulse, the pulse rising period is lengthened. Therefore, all the pixel cells are not discharged at the same time, and are discharged with some variation. Therefore, when a large number of pixel cells perform a sustain discharge, the sustain pulse waveform is not greatly distorted, and a decrease in the discharge intensity of each pixel cell can be suppressed, thereby improving luminance unevenness.
なお、駆動制御回路５６は、負荷量検出回路５７によって検出された負荷量が大きいほどサスティンパルスＩＰX，ＩＰY各々の立ち上がり期間を長くしても良い。すなわち、駆動制御回路５６は、負荷量と電位ＶSへのクランプ時点とを示すデータテーブルをメモリに予め形成しておき、サブフィールド毎に負荷量検出回路５７によって検出された負荷量に対応したクランプ時点をそのデータテーブルから読み出し、サスティンパルスＩＰX，ＩＰYのクランプを行う。 The drive control circuit 56 may lengthen the rising periods of the sustain pulses IP X and IP Y as the load amount detected by the load amount detection circuit 57 increases. That is, the drive control circuit 56 previously forms a data table indicating the load amount and the clamp point at the potential V S in the memory, and corresponds to the load amount detected by the load amount detection circuit 57 for each subfield. The clamp point is read from the data table, and the sustain pulses IP X and IP Y are clamped.
図１８は本願請求項５の発明（第２の発明）の実施例を示している。図１８に示したプラズマディスプレイ装置において、負荷量検出回路５７は、サブフィールド（ＳＦ）毎の負荷量検出部５８と、表示ライン毎の負荷量検出部５９とを備えている。駆動制御回路５６には、負荷量検出部５８によって検出されたサブフィールド毎の負荷量と、負荷量検出部５９によって検出された表示ライン毎の負荷量とがデータとして供給される。駆動制御回路５６は検出されたサブフィールド毎の負荷量及び表示ライン毎の負荷量に応じてサブフィールド毎に印加されるサスティンパルスの電位ＶSへのクランプ時点を設定することにより立ち上がり期間（前エッジ期間）の長さを制御する。１サブフィールドとしての負荷量が同一であっても表示ライン毎の負荷量から負荷分布を判断してサスティンパルスの立ち上がり期間の長さが制御される。この結果、サブフィールドにおける負荷量が同一であっても輝度ムラが生じ易い負荷分布の場合には放電強度が適切になるようにサスティンパルスの立ち上がり期間が長くされるので、輝度ムラがより改善されることになる。 FIG. 18 shows an embodiment of the invention of claim 5 (second invention). In the plasma display device shown in FIG. 18, the load amount detection circuit 57 includes a load amount detection unit 58 for each subfield (SF) and a load amount detection unit 59 for each display line. The drive control circuit 56 is supplied with the load amount for each subfield detected by the load amount detection unit 58 and the load amount for each display line detected by the load amount detection unit 59 as data. The drive control circuit 56 sets the clamping time to the potential V S of the sustain pulse applied for each subfield according to the detected load amount for each subfield and the load amount for each display line, thereby setting the rising period (previous The length of the edge period). Even if the load amount as one subfield is the same, the load distribution is determined from the load amount for each display line, and the length of the sustain pulse rising period is controlled. As a result, in the case of a load distribution in which luminance unevenness is likely to occur even if the load amount in the subfield is the same, the rising period of the sustain pulse is lengthened so that the discharge intensity is appropriate, so that the luminance unevenness is further improved. Will be.
なお、上記した各実施例におけるＰＤＰ５０としては、行電極対（Ｘ1，Ｙ1），（Ｘ2，Ｙ2），（Ｘ3，Ｙ3），………，（Ｘn，Ｙn）の如き互いに対を為す行電極Ｘと行電極Ｙとの間に画素セルＰＣが形成される構造を採用しているが、互いに隣接する全ての行電極間に画素セルＰＣが形成された構造を採用しても良い。すなわち、行電極Ｘ1及びＹ1の間、行電極Ｙ1及びＸ2間、行電極Ｘ2及びＹ2の間、………、行電極Ｙn-1及びＸnの間、行電極Ｘn及びＹnの間、に夫々画素セルＰＣが形成された構造を採用しても良いのである。 As the PDP50 in each example described above, row electrode pairs (X 1, Y 1), (X 2, Y 2), (X 3, Y 3), ........., (X n, Y n) A structure in which the pixel cell PC is formed between the row electrode X and the row electrode Y that are paired with each other is adopted, but the structure in which the pixel cell PC is formed between all the adjacent row electrodes is used. It may be adopted. That is, between the row electrodes X 1 and Y 1 , between the row electrodes Y 1 and X 2, between the row electrodes X 2 and Y 2 ,..., Between the row electrodes Y n−1 and X n , the row electrode X A structure in which a pixel cell PC is formed between n and Y n may be employed.
更に、上記した実施例におけるＰＤＰ５０としては、前面透明基板１０に行電極Ｘ及びＹ、背面基板１４に列電極Ｄ及び蛍光体層１７を夫々形成される構造を採用しているが、前面透明基板１０に列電極Ｄと共に行電極Ｘ及びＹを形成し、背面基板１４に蛍光体層１７を形成させた構造を採用しても良い。 Further, the PDP 50 in the above embodiment employs a structure in which the row electrodes X and Y are formed on the front transparent substrate 10 and the column electrode D and the phosphor layer 17 are formed on the rear substrate 14, respectively. A structure in which the row electrodes X and Y are formed together with the column electrodes D on the substrate 10 and the phosphor layer 17 is formed on the back substrate 14 may be adopted.
また、上記した実施例においては、正極性のサスティンパルスＩＰX，ＩＰYが生成されているので、前エッジ期間として立ち上がり期間の長さが設定されているが、負極性のサスティンパルスが生成される場合には、前エッジ期間として立ち下がり期間の長さが設定されるのである。 In the above-described embodiment, since the positive sustain pulses IP X and IP Y are generated, the length of the rising period is set as the front edge period, but the negative sustain pulse is generated. In this case, the length of the falling period is set as the front edge period.
以上のように、本発明によれば、サブフィールド毎に印加されるサスティンパルスの立ち上がり期間の長さがサブフィールド毎の負荷量が大となるほど長くされるので、多数の画素セルがサスティン放電を行う場合であっても各画素セルにおけるサスティン放電タイミングに若干のバラツキが生じる。よって、サスティンパルスの波形が大きく歪むことなく、各画素セルの放電強度の低下を抑制することができるので、輝度ムラが改善され、表示品質の向上を図ることができる。 As described above, according to the present invention, the length of the rising period of the sustain pulse applied for each subfield is increased as the load amount for each subfield is increased. Even if it is performed, there is a slight variation in the sustain discharge timing in each pixel cell. Accordingly, since the sustain pulse waveform is not greatly distorted, a decrease in the discharge intensity of each pixel cell can be suppressed, so that luminance unevenness can be improved and display quality can be improved.
１３ 酸化マグネシウム層
５０ ＰＤＰ
５１ Ｘ行電極駆動回路
５３ Ｙ行電極駆動回路
５５ 列電極駆動回路
５６ 駆動制御回路
５７ 負荷量検出回路
13 Magnesium oxide layer 50 PDP
51 X-row electrode drive circuit 53 Y-row electrode drive circuit 55 Column electrode drive circuit 56 Drive control circuit 57 Load amount detection circuit
Claims (6)
前記アドレス期間において、前記映像信号に基づく画素データに応じて前記画素セル各々に選択的にアドレス放電を生じせしめるアドレス手段と、
前記サスティン期間において、前記サブフィールドに対応した回数だけ前記行電極対を構成する行電極間に、サスティンパルスを印加するサスティン手段とを備え、
前記サスティン手段は、サブフィールド毎に印加されるサスティンパルスの前エッジ期間の長さをサブフィールド毎の負荷量に応じて設定することを特徴とするプラズマディスプレイ装置。 A plasma display panel comprising a plurality of row electrode pairs corresponding to display lines and a plurality of column electrodes arranged to intersect with the row electrode pairs and forming pixel cells at the respective intersections. Comprising a plurality of subfields including an address period and a sustain period, and performing a gradation display,
Address means for selectively causing an address discharge in each of the pixel cells according to pixel data based on the video signal in the address period;
Sustain means for applying a sustain pulse between the row electrodes constituting the row electrode pair in the sustain period a number of times corresponding to the subfield,
The plasma display apparatus, wherein the sustain means sets a length of a front edge period of a sustain pulse applied for each subfield according to a load amount for each subfield.
前記第１電位から前記第２電位に遷移させる第１行程と、前記第２電位にクランプする第２行程と、前記第２電位から前記第１電位に遷移させる第３行程と、前記第１電位にクランプする第４行程と、を順次実行することにより、前記サスティンパルスを生起せしめることを特徴とする請求項１記載のプラズマディスプレイ装置。 The sustaining means includes first transition means for resonantly changing the potential of the row electrode from a first potential to a second potential, first clamping means for clamping the potential of the row electrode to the second potential, and the row electrode Second transition means for resonantly transitioning the potential of the row electrode from the second potential to the first potential, and second clamp means for clamping the potential of the row electrode to the first potential,
A first step of transitioning from the first potential to the second potential; a second step of clamping to the second potential; a third step of transitioning from the second potential to the first potential; and the first potential. 2. The plasma display device according to claim 1, wherein the sustain pulse is generated by sequentially executing a fourth step of clamping to the first pulse.
前記アドレス期間において、前記映像信号に基づく画素データに応じて前記画素セル各々に選択的にアドレス放電を生じせしめるアドレス手段と、
前記サスティン期間において、前記サブフィールドに対応した回数だけ前記行電極対を構成する行電極間に、サスティンパルスを印加するサスティン手段とを備え、
前記サスティン手段は、サブフィールド毎に印加されるサスティンパルスの前エッジ期間の長さをサブフィールド毎の負荷量及びサブフィールド内の表示ライン毎の負荷量に応じて設定することを特徴とするプラズマディスプレイ装置。 A plasma display panel comprising a plurality of row electrode pairs corresponding to display lines and a plurality of column electrodes arranged to intersect with the row electrode pairs and forming pixel cells at the respective intersections. Comprising a plurality of subfields including an address period and a sustain period, and performing a gradation display,
Address means for selectively causing an address discharge in each of the pixel cells according to pixel data based on the video signal in the address period;
Sustain means for applying a sustain pulse between the row electrodes constituting the row electrode pair in the sustain period a number of times corresponding to the subfield,
The sustain means sets a length of a leading edge period of a sustain pulse applied for each subfield in accordance with a load amount for each subfield and a load amount for each display line in the subfield. Display device.
前記第１電位から前記第２電位に遷移させる第１行程と、前記第２電位にクランプする第２行程と、前記第２電位から第１電位に遷移させる第３行程と、前記第１電位にクランプする第４行程と、を順次実行することにより、前記サスティンパルスを生起せしめ、
前記サスティン手段は、サブフィールド毎の負荷量及びサブフィールド内の表示ライン毎の負荷量に応じて前記第２電位にクランプするタイミングを変更することにより、前記サスティンパルスの立ち上がり期間の長さを設定することを特徴とする請求項５記載のプラズマディスプレイ装置。 The sustaining means includes first transition means for resonantly changing the potential of the row electrode from a first potential to a second potential, first clamping means for clamping the potential of the row electrode to the second potential, and the row electrode Second transition means for resonantly transitioning the potential of the row electrode from the second potential to the first potential, and second clamp means for clamping the potential of the row electrode to the first potential,
A first step of transitioning from the first potential to the second potential; a second step of clamping to the second potential; a third step of transitioning from the second potential to the first potential; and the first potential. The sustain pulse is generated by sequentially executing the fourth stroke to be clamped,
The sustain means sets the length of the rising period of the sustain pulse by changing the timing of clamping to the second potential according to the load amount for each subfield and the load amount for each display line in the subfield. 6. The plasma display device according to claim 5, wherein
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|---|---|---|---|---|
| JP2009259422A (en) * | 2008-04-11 | 2009-11-05 | Hitachi Ltd | Plasma display panel and its manufacturing method |
| WO2010055662A1 (en) * | 2008-11-13 | 2010-05-20 | パナソニック株式会社 | Plasma display device and plasma display panel driving method |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000172223A (en) * | 1998-09-28 | 2000-06-23 | Nec Corp | Driving method and driving device for plasma display panel |
| JP2004151348A (en) * | 2002-10-30 | 2004-05-27 | Fujitsu Hitachi Plasma Display Ltd | Driving method and driving device of plasma display panel |
| JP2006201363A (en) * | 2005-01-19 | 2006-08-03 | Pioneer Electronic Corp | Plasma display apparatus |
| JP2006234912A (en) * | 2005-02-22 | 2006-09-07 | Pioneer Electronic Corp | Plasma display device |
-
2006
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000172223A (en) * | 1998-09-28 | 2000-06-23 | Nec Corp | Driving method and driving device for plasma display panel |
| JP2004151348A (en) * | 2002-10-30 | 2004-05-27 | Fujitsu Hitachi Plasma Display Ltd | Driving method and driving device of plasma display panel |
| JP2006201363A (en) * | 2005-01-19 | 2006-08-03 | Pioneer Electronic Corp | Plasma display apparatus |
| JP2006234912A (en) * | 2005-02-22 | 2006-09-07 | Pioneer Electronic Corp | Plasma display device |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259422A (en) * | 2008-04-11 | 2009-11-05 | Hitachi Ltd | Plasma display panel and its manufacturing method |
| JP4566249B2 (en) * | 2008-04-11 | 2010-10-20 | 株式会社日立製作所 | Plasma display panel and manufacturing method thereof |
| WO2010055662A1 (en) * | 2008-11-13 | 2010-05-20 | パナソニック株式会社 | Plasma display device and plasma display panel driving method |
| EP2348500A1 (en) * | 2008-11-13 | 2011-07-27 | Panasonic Corporation | Plasma display device and plasma display panel driving method |
| JPWO2010055662A1 (en) * | 2008-11-13 | 2012-04-12 | パナソニック株式会社 | Plasma display apparatus and driving method of plasma display panel |
| EP2348500A4 (en) * | 2008-11-13 | 2012-10-10 | Panasonic Corp | Plasma display device and plasma display panel driving method |
| KR101246413B1 (en) * | 2008-11-13 | 2013-03-22 | 파나소닉 주식회사 | Plasma display device and plasma display panel driving method |
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