JP2006073859A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、ポリシリコンからなるゲート電極を用いた半導体装置に関し、特にゲート電極の空乏化を防ぐことができる半導体装置に関するものである。 The present invention relates to a semiconductor device using a gate electrode made of polysilicon, and more particularly to a semiconductor device capable of preventing depletion of a gate electrode.
相補型金属/酸化物/半導体電界効果トランジスタ(CMOS)は、N型トランジスタ(NMOS)とP型トランジスタ(PMOS)を有する。そして、従来のN型トランジスタは、ゲート絶縁膜としてシリコン酸化膜又はシリコン酸窒化膜を用い、ゲート電極としてN型ポリシリコンを用いていた。また、従来のP型トランジスタは、ゲート絶縁膜としてシリコン酸化膜又はシリコン酸窒化膜を用い、ゲート電極としてP型ポリシリコンを用いていた。 A complementary metal / oxide / semiconductor field effect transistor (CMOS) has an N-type transistor (NMOS) and a P-type transistor (PMOS). A conventional N-type transistor uses a silicon oxide film or a silicon oxynitride film as a gate insulating film, and uses N-type polysilicon as a gate electrode. The conventional P-type transistor uses a silicon oxide film or a silicon oxynitride film as a gate insulating film, and uses P-type polysilicon as a gate electrode.
この従来のトランジスタにおいて、ポリシリコンゲート電極の導電型を反対にすると、閾値電圧が大きくなってしまう。例えば、図8に示すように、N型トランジスタに関して、一般的なN型のゲート電極を用いたもの(NGNMOS)に比べて、P型のゲート電極を用いたもの(PGNMOS)は、閾値電圧が1V程度大きくなり、トランジスタとしての性能が劣化してしまう。 In this conventional transistor, if the conductivity type of the polysilicon gate electrode is reversed, the threshold voltage increases. For example, as shown in FIG. 8, the threshold voltage of an N-type transistor using a P-type gate electrode (PGNMOS) is higher than that of a general N-type gate electrode (NGNMOS). As a result, the transistor performance is deteriorated.
また、トランジスタの高性能化は、素子寸法の微細化とゲート絶縁膜の薄膜化により進められてきた。しかし、ゲート絶縁膜としてシリコン酸化膜やシリコン酸窒化膜を用いた場合、ゲート絶縁膜を有効換算酸化膜厚1.5nm以下に薄膜化するとゲートリークが大きくなり過ぎるという問題があった。 Further, high performance of transistors has been advanced by miniaturization of element dimensions and thinning of a gate insulating film. However, when a silicon oxide film or a silicon oxynitride film is used as the gate insulating film, there is a problem that the gate leakage becomes too large if the gate insulating film is thinned to an effective equivalent oxide thickness of 1.5 nm or less.
これを解消するために、ゲート絶縁膜として高誘電率膜(high−k膜)である金属酸化膜、例えば誘電率が7以上のHfO,HfAlO,HfSiOx等、を用いることが検討されている。高誘電率膜は物理的な膜厚が既存のシリコン酸化膜より厚いため、同じ有効換算酸化膜厚でもゲートリークを大幅に抑えることができる。特に低電力向けのデバイスへの金属酸化膜の応用は目前となっている。 In order to solve this problem, the use of a metal oxide film that is a high dielectric constant film (high-k film) such as HfO, HfAlO, HfSiOx, or the like having a dielectric constant of 7 or more as a gate insulating film has been studied. Since the physical film thickness of the high dielectric constant film is thicker than that of the existing silicon oxide film, gate leakage can be greatly suppressed even with the same effective equivalent oxide thickness. In particular, the application of metal oxide films to devices for low power is imminent.
しかし、従来のトランジスタにおいて、ゲート絶縁膜をシリコン酸化膜又はシリコン酸窒化膜から金属酸化膜に代えると、ポリシリコンからなるゲート電極の空乏化が大きくなってしまう。これは特にP型トランジスタで顕著である。 However, in the conventional transistor, when the gate insulating film is replaced with the metal oxide film from the silicon oxide film or the silicon oxynitride film, depletion of the gate electrode made of polysilicon is increased. This is particularly noticeable with P-type transistors.
これを解消するために、金属酸化膜からなるゲート絶縁膜と金属ゲート電極の組み合わせが研究されている。例えば、一旦形成したポリシリコンゲート電極をシリサイド反応により全てシリサイドに置換する方法や、金属薄膜とポリシリコンの積層構造からなるゲート電極などが提案されている(例えば、特許文献1参照)。このように金属ゲート電極を用いるとゲートの空乏化はなくなるため、有効換算酸化膜厚がそのまま電気的な有効換算酸化膜厚になる。 In order to solve this problem, a combination of a gate insulating film made of a metal oxide film and a metal gate electrode has been studied. For example, a method of replacing a polysilicon gate electrode once formed with a silicide reaction by a silicide reaction, a gate electrode having a laminated structure of a metal thin film and polysilicon, and the like have been proposed (for example, see Patent Document 1). When the metal gate electrode is used as described above, depletion of the gate is eliminated, so that the effective equivalent oxide thickness becomes the electric effective equivalent oxide thickness as it is.
従来のポリシリコンからなるゲート電極を用いた半導体装置では、ゲート電極が空乏化するという問題がある。これに対して、金属ゲート電極を用いた半導体装置では、ゲート電極の空乏化を防ぐことができるが、ゲートエッチング工程の開発、汚染による信頼性低下に対する対策などの様々な問題がある。 A conventional semiconductor device using a gate electrode made of polysilicon has a problem that the gate electrode is depleted. On the other hand, in a semiconductor device using a metal gate electrode, depletion of the gate electrode can be prevented, but there are various problems such as development of a gate etching process and countermeasures against reliability deterioration due to contamination.
本発明は、上述のような課題を解決するためになされたもので、その目的は、ポリシリコンからなるゲート電極の空乏化を防ぐことができる半導体装置及びその製造方法を得るものである。 The present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a semiconductor device capable of preventing depletion of a gate electrode made of polysilicon and a method for manufacturing the same.
本発明に係る半導体装置は、半導体基板に形成された第1の導電型のウェル領域と、ウェル領域の表面近くに形成された、第1の導電型とは反対の導電型である第2の導電型のソース・ドレイン領域と、ウェル領域上に形成された、金属酸化物からなるゲート絶縁膜と、ゲート絶縁膜上に形成された、第1の導電型のポリシリコンからなるゲート電極とを有する。本発明のその他の特徴は以下に明らかにする。 A semiconductor device according to the present invention includes a first conductivity type well region formed on a semiconductor substrate and a second conductivity type formed near the surface of the well region and opposite to the first conductivity type. A conductive type source / drain region, a gate insulating film made of metal oxide formed on the well region, and a gate electrode made of polysilicon of the first conductive type formed on the gate insulating film. Have. Other features of the present invention will become apparent below.
本発明により、ポリシリコンからなるゲート電極の空乏化を防ぐことができる。 According to the present invention, depletion of a gate electrode made of polysilicon can be prevented.
実施の形態1.
本発明の実施の形態1に係る半導体装置の製造方法について、図1〜図4を用いて説明する。
A method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.
まず、図1(a)に示すように、Siからなる半導体基板11上に素子分離領域12を形成して、N型トランジスタとP型トランジスタを形成する領域を電気的に分離する。なお、半導体基板11として、Siの他、SiGe,歪みSi,Ge等を用いることができる。そして、図面左側の領域をフォトレジスト13で覆った状態で、N型の不純物であるリン又は砒素を半導体基板11に注入して、図面右側の領域にN型ウェル領域14を形成する。その後、フォトレジスト13を除去する。
First, as shown in FIG. 1A, an
次に、図1(b)に示すように、図面右側の領域をフォトレジスト15で覆った状態で、P型の不純物であるボロンを半導体基板11に注入して、図面左側の領域にP型ウェル領域16を形成する。その後、フォトレジスト15を除去する。
Next, as shown in FIG. 1B, in the state where the region on the right side of the drawing is covered with the photoresist 15, boron, which is a P-type impurity, is implanted into the
次に、図1(c)に示すように、半導体基板11上に金属酸化膜17を形成し、その上にポリシリコン膜18を形成する。金属酸化膜17としてHf,Al,Zr,La等を含む高誘電率の金属酸化物を用いることができる。なお、金属酸化物17の代わりに、これらの金属酸化物とSiO2の固溶体であるシリケート、又は、少なくとも金属酸化物が含まれた絶縁膜を有する多層絶縁膜を用いてもよい。
Next, as shown in FIG. 1C, a
さらに、図面左側の領域をフォトレジスト19で覆った状態で、N型の不純物であるリン又は砒素をポリシリコン膜18に注入する。なお、ポリシリコンの代わりに、GeやSiGeを含む半導体を用いてもよい。その後、フォトレジスト19を除去する。
Further, phosphorus or arsenic, which is an N-type impurity, is implanted into the
次に、図1(d)に示すように、図面右側の領域をフォトレジスト20で覆った状態で、P型の不純物であるボロンをポリシリコン膜18に注入する。その後、フォトレジスト20を除去する。
Next, as shown in FIG. 1D, boron, which is a P-type impurity, is implanted into the
次に、図2(a)に示すように、ポリシリコン膜18上に、SiNからなるカバー膜21をCVD法により形成する。そして、カバー膜21、ポリシリコン膜18及び金属酸化膜17をドライエッチングによりパターニングして、図2(b)に示すように、金属酸化膜からなるゲート絶縁膜17a,17bと、ポリシリコン膜からなるゲート電極18a,18bと、ゲート電極18a,18bの上面をそれぞれ覆うカバー膜21a,21bとを形成する。
Next, as shown in FIG. 2A, a
次に、図2(c)に示すように、図面左側の領域をフォトレジスト22で覆った状態で、カバー膜21bをマスクとして、P型の不純物であるボロンをN型ウェル領域14に注入してP型エクステンション領域23を形成する。この際、カバー膜21bが存在するため、ゲート電極18bには不純物は注入されない。その後、フォトレジスト22を除去する。
Next, as shown in FIG. 2C, boron, which is a P-type impurity, is implanted into the N-
次に、図2(d)に示すように、図面右側の領域をフォトレジスト24で覆った状態で、カバー膜21aをマスクとして、N型の不純物であるリン又は砒素をP型ウェル領域16に注入してN型エクステンション領域25を形成する。この際、カバー膜21aが存在するため、ゲート電極18aには不純物は注入されない。その後、フォトレジスト24を除去する。
Next, as shown in FIG. 2D, with the region on the right side of the drawing covered with a photoresist 24, phosphorus or arsenic, which is an N-type impurity, is applied to the P-
次に、図3(a)に示すように、カバー膜21a、ゲート電極18a及びゲート絶縁膜17aの側壁にサイドウォール31を形成し、カバー膜21b、ゲート電極18b及びゲート絶縁膜17bの側壁にサイドウォール32を形成する。
Next, as shown in FIG. 3A,
次に、図3(b)に示すように、図面左側の領域をフォトレジスト33で覆った状態で、カバー膜21bをマスクとして、P型の不純物であるボロンをN型ウェル領域14に注入してP型ソース・ドレイン領域34を形成する。この際、カバー膜21bが存在するため、ゲート電極18bには不純物は注入されない。その後、フォトレジスト33を除去する。
Next, as shown in FIG. 3B, boron, which is a P-type impurity, is implanted into the N-
次に、図3(c)に示すように、図面右側の領域をフォトレジスト35で覆った状態で、カバー膜21aをマスクとして、N型の不純物であるリン又は砒素をP型ウェル領域16に注入してN型ソース・ドレイン領域36を形成する。この際、カバー膜21aが存在するため、ゲート電極18aには不純物は注入されない。その後、フォトレジスト35を除去する。
Next, as shown in FIG. 3C, phosphorus or arsenic, which is an N-type impurity, is applied to the P-
次に、図4(a)に示すように、カバー膜21a,21bを選択的に除去する。そして、図4(b)に示すように、全面にNiやCo等の金属膜37を形成する。さらに、図4(c)に示すように、熱処理を行って、ゲート電極18a,18bの上面及びソース・ドレイン領域34,36の表面をシリサイド化して、シリサイド膜38を形成する。その後、未反応の金属膜37を除去する。
Next, as shown in FIG. 4A, the
以上の工程により、N型トランジスタとP型トランジスタを有するCMOSが形成される。N型トランジスタは、半導体基板11に形成されたP型ウェル領域16と、P型ウェル領域16の表面近くに形成されたN型ソース・ドレイン領域36と、P型ウェル領域16上に形成された、金属酸化物からなるゲート絶縁膜17aと、ゲート絶縁膜17a上に形成されたP型ポリシリコンからなるゲート電極18aとを有する。一方、P型トランジスタは、半導体基板11に形成されたN型ウェル領域14と、N型ウェル領域14の表面近くに形成されたP型ソース・ドレイン領域34と、N型ウェル領域14上に形成された、金属酸化物からなるゲート絶縁膜17bと、ゲート絶縁膜17b上に形成されたP型ポリシリコンからなるゲート電極18bとを有する。
Through the above steps, a CMOS having an N-type transistor and a P-type transistor is formed. The N-type transistor is formed on the P-
ここで、N型ポリシリコンからなるゲート電極を用いたN型トランジスタ(NGNMOS)と、P型ポリシリコンからなるゲート電極を用いたN型トランジスタ(PGNMOS)のC−V特性を図5(a)に示す。また、N型ポリシリコンからなるゲート電極を用いたP型トランジスタ(NGPMOS)と、P型ポリシリコンからなるゲート電極を用いたP型トランジスタ(PGPMOS)のC−V特性を図5(b)に示す。そして、PGPMOSとNGPMOSについてゲート電圧とトランスコンダクタンスの関係を図5(c)に示す。ただし、ゲート絶縁膜としてHfAlOxを用いた。 Here, the CV characteristics of an N-type transistor (NGNMOS) using a gate electrode made of N-type polysilicon and an N-type transistor (PGNMOS) using a gate electrode made of P-type polysilicon are shown in FIG. Shown in FIG. 5B shows the CV characteristics of a P-type transistor (NGPMOS) using a gate electrode made of N-type polysilicon and a P-type transistor (PGPMOS) using a gate electrode made of P-type polysilicon. Show. FIG. 5C shows the relationship between the gate voltage and transconductance for PGPMOS and NGPMOS. However, HfAlOx was used as the gate insulating film.
この実験データにおいて、本発明に係るPGNMOSとNGPMOSは、従来技術であるNGNMOSとPGPMOSに比べて反転側の容量が大きくなり、これに伴ってトランスコンダクタンスも大きくなっている。また、ゲート電極の導電型を変えた場合のフラットバンド電圧の差(閾値電圧差)は約0.2Vであった。この値はウェル領域の不純物濃度によって調整可能な範囲である。なお、ゲート絶縁膜としてHfSiOxを用いた場合も同様の結果となった。 In this experimental data, the PGNMOS and NGPMOS according to the present invention have larger inversion-side capacitance than the conventional NGNMOS and PGPMOS, and accordingly the transconductance also increases. Further, the difference in flat band voltage (threshold voltage difference) when the conductivity type of the gate electrode was changed was about 0.2V. This value can be adjusted by the impurity concentration in the well region. Similar results were obtained when HfSiOx was used as the gate insulating film.
以上説明したように、本発明の実施の形態1に係る半導体装置は、ゲート絶縁膜として金属酸化膜を用い、ポリシリコンゲート電極の導電型を従来のトランジスタとは反対にしている。これにより、オン状態(基板反転時)にゲート電極に蓄積側バイアスが印加されるため、ゲート空乏化を防ぐことができる。 As described above, in the semiconductor device according to the first embodiment of the present invention, the metal oxide film is used as the gate insulating film, and the conductivity type of the polysilicon gate electrode is opposite to that of the conventional transistor. As a result, the storage-side bias is applied to the gate electrode in the on state (during substrate inversion), so that gate depletion can be prevented.
また、従来のようにゲート絶縁膜としてシリコン酸化膜又はシリコン酸窒化膜を用いた場合に、ポリシリコンゲート電極を一般的な導電型とは反対の導電型にすると閾値電圧が大きくなり、トランジスタとしての性能が劣化する。これに対し、本発明では、ゲート絶縁膜として金属酸化膜を用いているため、フェルミ準位ピンニング(Fermi level pinning)現象により、ポリシリコンゲート電極を一般的な導電型とは反対の導電型にしても閾値電圧は殆ど変わらない。 Further, when a silicon oxide film or silicon oxynitride film is used as a gate insulating film as in the prior art, if the polysilicon gate electrode is made to have a conductivity type opposite to the general conductivity type, the threshold voltage increases, and as a transistor Performance deteriorates. In contrast, in the present invention, since a metal oxide film is used as the gate insulating film, the polysilicon gate electrode is made to have a conductivity type opposite to the general conductivity type due to the Fermi level pinning phenomenon. However, the threshold voltage hardly changes.
なお、本発明は、上記の例に限らず、ダブルゲートやトリプルゲート等のマルチゲートトランジスタ、縦型トランジスタ、Finトランジスタ等にも適用することができる。 The present invention is not limited to the above example, but can be applied to a multi-gate transistor such as a double gate or a triple gate, a vertical transistor, a Fin transistor, or the like.
実施の形態2.
本発明の実施の形態2に係る半導体装置の製造方法について、図6を用いて説明する。図1〜図4と同様の構成要素には同じ番号を付し、説明を省略する。
A method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to FIG. Components similar to those in FIGS. 1 to 4 are denoted by the same reference numerals, and description thereof is omitted.
図1〜図3までの製造工程は実施の形態1と同様である。その後に、実施の形態2では、図6(a)に示すように、カバー膜21a,21bを除去せずに、全面にNiやCo等の金属膜41を形成する。
1 to 3 are the same as those in the first embodiment. Thereafter, in the second embodiment, as shown in FIG. 6A, a
次に、図6(b)に示すように、熱処理を行って、ソース・ドレイン領域34,36の表面をシリサイド化して、シリサイド膜42を形成する。その後、未反応の金属膜41を除去する
Next, as shown in FIG. 6B, heat treatment is performed to silicide the surfaces of the source /
次に、図6(c)に示すように、全面に絶縁膜43を形成する。そして、CMPにより絶縁膜43及びカバー膜21a,21bを研磨して、カバー膜21a,21bを除去して、ゲート電極18a,18bの上面を露出させる。さらに、全面にNiやCo等の金属膜44を形成する。
Next, as shown in FIG. 6C, an insulating
次に、図6(d)に示すように、熱処理を行って、ゲート電極18a,18bの上面をシリサイド化して、シリサイド膜45を形成する。その後、未反応の金属膜44を除去する。
Next, as shown in FIG. 6D, heat treatment is performed to silicide the upper surfaces of the
この製造方法では、ソース・ドレイン領域のシリサイド化と、ゲート電極のシリサイド化を別個に行っている。従って、ゲート電極をソース・ドレイン領域よりも厚くシリサイド化することができ、ゲート電極の抵抗を大幅に下げることができる。なお、カバー膜としてW等の金属層を含む積層膜を用いれば、ゲート電極をシリサイドする必要はない。 In this manufacturing method, silicidation of the source / drain regions and silicidation of the gate electrode are performed separately. Therefore, the gate electrode can be silicided thicker than the source / drain regions, and the resistance of the gate electrode can be greatly reduced. Note that if a laminated film including a metal layer such as W is used as the cover film, the gate electrode need not be silicided.
実施の形態3.
本発明の実施の形態3に係る半導体装置を図7に示す。図1〜図4と同様の構成要素には同じ番号を付し、説明を省略する。図示のように、半導体基板として、シリコン基板の代わりにSOI基板45を用いている。これにより、基板不純物濃度が低くなるため、bulkのシリコン基板よりも閾値電圧の調整が容易となる。なお、実施の形態3に係る半導体装置の製造方法は、実施の形態1及び2と同様である。
Embodiment 3 FIG.
A semiconductor device according to the third embodiment of the present invention is shown in FIG. Components similar to those in FIGS. 1 to 4 are denoted by the same reference numerals, and description thereof is omitted. As shown, an
11 半導体基板
12 素子分離領域
13,15,19,20,22,24,33,35 フォトレジスト
14,16 ウェル領域
17a,17b ゲート絶縁膜
17 金属酸化膜
18a,18b ゲート電極
18 ポリシリコン膜
21,21a,21b カバー膜
23,25 エクステンション領域
31,32 サイドウォール
34,36 ソース・ドレイン領域
37,41,44 金属膜
38,42,45 シリサイド膜
43 絶縁膜
45 SOI基板
Claims (3)
前記ウェル領域の表面近くに形成された、前記第1の導電型とは反対の導電型である第2の導電型のソース・ドレイン領域と、
前記ウェル領域上に形成された、金属酸化物からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、第1の導電型のポリシリコンからなるゲート電極とを有することを特徴とする半導体装置。 A first conductivity type well region formed in a semiconductor substrate;
A source / drain region of a second conductivity type formed near the surface of the well region and having a conductivity type opposite to the first conductivity type;
A gate insulating film made of a metal oxide formed on the well region;
And a gate electrode made of polysilicon of the first conductivity type formed on the gate insulating film.
前記半導体基板上に金属酸化膜を形成する工程と、
前記金属酸化膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜に第1の導電型の不純物を注入する工程と、
前記ポリシリコン膜上にカバー膜を形成する工程と、
前記カバー膜、前記ポリシリコン膜及び前記金属酸化膜をパターニングして、前記ポリシリコン膜からゲート電極を形成し、前記金属酸化膜からゲート絶縁膜を形成する工程と、
前記カバー膜をマスクとして前記ウェル領域に、前記第1の導電型とは反対の導電型である第2の導電型の不純物を注入してエクステンション領域を形成する工程と、
前記カバー膜、前記ゲート電極及び前記ゲート絶縁膜の側壁にサイドウォールを形成する工程と、
前記カバー膜及び前記サイドウォールをマスクとして前記ウェル領域に第2の導電型の不純物を注入してソース・ドレイン領域を形成する工程と、
前記カバー膜を選択的に除去する工程と、
前記ゲート電極の上面及び前記ソース・ドレイン領域の表面をシリサイド化する工程とを有することを特徴とする半導体装置の製造方法。 Injecting a first conductivity type impurity into a semiconductor substrate to form a well region;
Forming a metal oxide film on the semiconductor substrate;
Forming a polysilicon film on the metal oxide film;
Injecting a first conductivity type impurity into the polysilicon film;
Forming a cover film on the polysilicon film;
Patterning the cover film, the polysilicon film, and the metal oxide film, forming a gate electrode from the polysilicon film, and forming a gate insulating film from the metal oxide film;
Implanting a second conductivity type impurity having a conductivity type opposite to the first conductivity type into the well region using the cover film as a mask to form an extension region;
Forming sidewalls on sidewalls of the cover film, the gate electrode and the gate insulating film;
Forming a source / drain region by implanting a second conductivity type impurity into the well region using the cover film and the sidewall as a mask;
Selectively removing the cover film;
Silencing the upper surface of the gate electrode and the surfaces of the source / drain regions.
前記半導体基板上に金属酸化膜を形成する工程と、
前記金属酸化膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜に第1の導電型の不純物を注入する工程と、
前記ポリシリコン膜上にカバー膜を形成する工程と、
前記カバー膜、前記ポリシリコン膜及び前記金属酸化膜をパターニングして、前記ポリシリコン膜からゲート電極を形成し、前記金属酸化膜からゲート絶縁膜を形成する工程と、
前記カバー膜をマスクとして前記ウェル領域に、前記第1の導電型とは反対の導電型である第2の導電型の不純物を注入してエクステンション領域を形成する工程と、
前記カバー膜、前記ゲート電極及び前記ゲート絶縁膜の側壁にサイドウォールを形成する工程と、
前記カバー膜及び前記サイドウォールをマスクとして前記ウェル領域に第2の導電型の不純物を注入してソース・ドレイン領域を形成する工程と、
前記ソース・ドレイン領域の表面をシリサイド化する工程と
全面に絶縁膜を形成する工程と、
CMPにより前記絶縁膜及び前記カバー膜を研磨して、前記ゲート電極の上面を露出させる工程と、
前記ゲート電極の上面をシリサイド化する工程とを有することを特徴とする半導体装置の製造方法。
Injecting a first conductivity type impurity into a semiconductor substrate to form a well region;
Forming a metal oxide film on the semiconductor substrate;
Forming a polysilicon film on the metal oxide film;
Injecting a first conductivity type impurity into the polysilicon film;
Forming a cover film on the polysilicon film;
Patterning the cover film, the polysilicon film, and the metal oxide film, forming a gate electrode from the polysilicon film, and forming a gate insulating film from the metal oxide film;
Implanting a second conductivity type impurity having a conductivity type opposite to the first conductivity type into the well region using the cover film as a mask to form an extension region;
Forming sidewalls on sidewalls of the cover film, the gate electrode and the gate insulating film;
Forming a source / drain region by implanting a second conductivity type impurity into the well region using the cover film and the sidewall as a mask;
A step of siliciding the surface of the source / drain region, a step of forming an insulating film on the entire surface,
Polishing the insulating film and the cover film by CMP to expose an upper surface of the gate electrode;
And a step of silicidizing the upper surface of the gate electrode.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009181978A (en) * | 2008-01-29 | 2009-08-13 | Sony Corp | Semiconductor device and fabrication process thereof |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5887858A (en) * | 1981-11-20 | 1983-05-25 | Hitachi Ltd | Complementary insulating gate field effect semiconductor device |
JPS6276665A (en) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | Complementary semiconductor device |
JPS6433959A (en) * | 1987-07-29 | 1989-02-03 | Nec Corp | Complementary type mos semiconductor |
JPH07321220A (en) * | 1994-05-25 | 1995-12-08 | Nippondenso Co Ltd | Complementary insulated gate field effect transistor |
JPH08213476A (en) * | 1995-01-31 | 1996-08-20 | Ricoh Co Ltd | Manufacture of transistor, and semiconductor device |
JP2000091560A (en) * | 1998-09-08 | 2000-03-31 | Nec Corp | Semiconductor device and manufacture thereof |
JP2000299388A (en) * | 1999-04-14 | 2000-10-24 | Nec Corp | Semiconductor integrated circuit device |
JP2000340677A (en) * | 1999-06-01 | 2000-12-08 | Mitsubishi Electric Corp | Semiconductor device and fabrication thereof |
JP2002246593A (en) * | 2001-02-20 | 2002-08-30 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
JP2003234479A (en) * | 2003-02-03 | 2003-08-22 | Nec Corp | Field effect transistor |
-
2004
- 2004-09-03 JP JP2004256778A patent/JP5073158B2/en active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5887858A (en) * | 1981-11-20 | 1983-05-25 | Hitachi Ltd | Complementary insulating gate field effect semiconductor device |
JPS6276665A (en) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | Complementary semiconductor device |
JPS6433959A (en) * | 1987-07-29 | 1989-02-03 | Nec Corp | Complementary type mos semiconductor |
JPH07321220A (en) * | 1994-05-25 | 1995-12-08 | Nippondenso Co Ltd | Complementary insulated gate field effect transistor |
JPH08213476A (en) * | 1995-01-31 | 1996-08-20 | Ricoh Co Ltd | Manufacture of transistor, and semiconductor device |
JP2000091560A (en) * | 1998-09-08 | 2000-03-31 | Nec Corp | Semiconductor device and manufacture thereof |
JP2000299388A (en) * | 1999-04-14 | 2000-10-24 | Nec Corp | Semiconductor integrated circuit device |
JP2000340677A (en) * | 1999-06-01 | 2000-12-08 | Mitsubishi Electric Corp | Semiconductor device and fabrication thereof |
JP2002246593A (en) * | 2001-02-20 | 2002-08-30 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
JP2003234479A (en) * | 2003-02-03 | 2003-08-22 | Nec Corp | Field effect transistor |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009181978A (en) * | 2008-01-29 | 2009-08-13 | Sony Corp | Semiconductor device and fabrication process thereof |
Also Published As
Publication number | Publication date |
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