JP2006054307A - Manufacturing method of substrate - Google Patents

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Nobuyuki Kurashima
信幸 倉嶋
Takako Yoshihara
孝子 吉原
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method of a substrate for preventing etching of the vias provided through the substrate in the power feeding removing process, with regard to the manufacturing method of a substrate providing the vias to the through holes formed to the base material. <P>SOLUTION: An insulating layer 32 is provided to the base material 31, made of silicon to which through holes 34 are formed. A film resist 41, having an aperture 41A for providing a connection pad, is provided to a surface 31B of the base material 31. A film member 45 provided with a plating layer 48 for power feeding, formed of a Cu plated film 49, and a Ni plated film is adhered to the film type resist 41. Thereby. the plating layer 48 for power feeding is removed with the etching, after formation of the connecting pad and the plating film 51 which becomes the through via with the electrolytic plating method. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、基板の製造方法に係り、特に基材に形成された貫通孔に貫通ビアを設けた基板の製造方法に関する。   The present invention relates to a substrate manufacturing method, and more particularly to a substrate manufacturing method in which a through via is provided in a through hole formed in a base material.

近年、半導体微細加工技術を用いたMEMS(Micro Electro Mechanical Systems)と呼ばれるマイクロマシン用パッケージや、半導体素子が実装されるインターポーザ等のような基板には、基板の両側に設けられた配線間を電気的に接続する貫通ビアが備えられている。貫通ビアは、基材を貫通する貫通孔に設けられており、このような貫通ビアを形成する際には、電解めっき法が適用されている。   In recent years, a substrate such as a micromachine package called MEMS (Micro Electro Mechanical Systems) using semiconductor micromachining technology or an interposer on which a semiconductor element is mounted is electrically connected between wirings provided on both sides of the substrate. A through via is connected to the. The through via is provided in a through hole penetrating the base material, and an electrolytic plating method is applied when such a through via is formed.

図1乃至図6を参照して、従来の基板に貫通ビアを形成する際の製造方法について説明する。図1乃至図6は、従来の貫通ビアを備えた基板の製造工程を示した図である。始めに、図1に示すように、シリコン基材1に貫通ビア10を配設するための貫通孔2を形成する。次に、図2に示すように、貫通孔2の内壁及びシリコン基材1の両面に絶縁膜3を形成する。この絶縁膜3は、貫通ビア10とシリコン基材1との間を絶縁するための膜である。   A manufacturing method for forming a through via in a conventional substrate will be described with reference to FIGS. 1 to 6 are diagrams showing a manufacturing process of a substrate having a conventional through via. First, as shown in FIG. 1, a through hole 2 for forming a through via 10 in the silicon substrate 1 is formed. Next, as shown in FIG. 2, insulating films 3 are formed on the inner wall of the through hole 2 and both surfaces of the silicon substrate 1. This insulating film 3 is a film for insulating between the through via 10 and the silicon substrate 1.

続いて、図3に示すように、シリコン基材1の裏面側に接着フィルム4を介して金属箔5を接着する。金属箔5は、電解めっきを行う際の給電層である。金属箔5には、例えば、銅箔を用いることができ、金属箔5の厚さは、20〜30μm程度とされている。次に、図4に示すように、エッチングにより貫通孔2に対向する部分の接着フィルム4に、金属箔5を露出する開口部7を形成する。   Subsequently, as shown in FIG. 3, a metal foil 5 is bonded to the back surface side of the silicon substrate 1 through an adhesive film 4. The metal foil 5 is a power feeding layer when electrolytic plating is performed. For example, a copper foil can be used as the metal foil 5, and the thickness of the metal foil 5 is about 20 to 30 μm. Next, as shown in FIG. 4, an opening 7 that exposes the metal foil 5 is formed in a portion of the adhesive film 4 that faces the through hole 2 by etching.

続いて、図5に示すように、図4に示した構造体をめっき液中に浸漬させ、金属箔5を給電層として、電解めっき法により貫通孔2内にめっき膜9を析出成長させ、貫通孔2をめっき膜9で充填する。次に、図6に示すように、金属箔5及び接着フィルム4の除去を行う。金属箔5の除去は、エッチングにより行われる。その後、シリコン基材1の上面1Aから突出しためっき膜9の研磨を行うことで、貫通ビア10が形成される(例えば、特許文献1参照。)。   Subsequently, as shown in FIG. 5, the structure shown in FIG. 4 is immersed in the plating solution, and the plating film 9 is deposited and grown in the through hole 2 by electrolytic plating using the metal foil 5 as a power feeding layer, The through hole 2 is filled with the plating film 9. Next, as shown in FIG. 6, the metal foil 5 and the adhesive film 4 are removed. The removal of the metal foil 5 is performed by etching. Then, the through via 10 is formed by polishing the plating film 9 protruding from the upper surface 1A of the silicon substrate 1 (see, for example, Patent Document 1).

他の技術としては、貫通ビアと貫通ビアの端部に形成される接続パッドを同時に形成する基板の製造方法がある。図7及び図8は、貫通ビア及び接続パッドを同時に形成する場合の基板の製造工程を示した図である。なお、図8において、めっき膜88Aは、貫通ビアに対応する部分のめっき膜を示しており、めっき膜88Bは接続パッドに対応する部分のめっき膜を示している。   As another technique, there is a substrate manufacturing method in which a through via and a connection pad formed at an end of the through via are formed simultaneously. 7 and 8 are diagrams showing a substrate manufacturing process in the case where through vias and connection pads are formed simultaneously. In FIG. 8, a plating film 88A indicates a portion of the plating film corresponding to the through via, and a plating film 88B indicates a portion of the plating film corresponding to the connection pad.

図7に示すように、貫通孔82を有したシリコン基材81に絶縁層83を形成し、接続パッドの形状に対応した開口部85Aを有したフィルム状レジスト85をシリコン基材81の裏面81A側に設けて、フィルム状レジスト85に給電層となる金属箔87を貼り付ける。   As shown in FIG. 7, an insulating layer 83 is formed on a silicon substrate 81 having a through hole 82, and a film resist 85 having an opening 85A corresponding to the shape of the connection pad is used as the back surface 81A of the silicon substrate 81. A metal foil 87 serving as a power feeding layer is attached to the film resist 85.

続いて、図8に示すように、金属箔87を給電層として、電解めっき法により貫通孔82及び開口部85Aにめっき膜88を析出成長させる。その後、金属箔87及びフィルム状レジスト85の除去、及びシリコン基材81の表面81Aから突出しためっき膜88Aの研磨加工を行うことで、貫通ビア及び接続パッドが形成される。
特開2004−22990号公報
Subsequently, as shown in FIG. 8, a plating film 88 is deposited and grown on the through hole 82 and the opening 85A by electrolytic plating using the metal foil 87 as a power feeding layer. After that, by removing the metal foil 87 and the film-like resist 85 and polishing the plating film 88A protruding from the surface 81A of the silicon base material 81, the through via and the connection pad are formed.
JP 2004-22990 A

図9は、図6に示した給電層除去工程後の基板の拡大図である。また、図10は、貫通ビア及び接続パッドを同時に形成する場合の基板の製造工程(給電層除去工程)を示した図である。なお、図9において、端面9Aは、貫通ビア10に対応しためっき膜9がエッチングされていない状態の端面を示しており、端面9Bは、貫通ビア10に対応しためっき膜9がエッチングされた場合の端面を示している。   FIG. 9 is an enlarged view of the substrate after the power feeding layer removing step shown in FIG. FIG. 10 is a diagram showing a substrate manufacturing process (feeding layer removing process) in the case where through vias and connection pads are formed simultaneously. In FIG. 9, the end face 9 </ b> A shows an end face in a state where the plating film 9 corresponding to the through via 10 is not etched, and the end face 9 </ b> B is a case where the plating film 9 corresponding to the through via 10 is etched. The end surface of is shown.

しかしながら、金属箔5の厚さは20〜30μm程度と厚いため、給電層除去工程では、金属箔5を除去するために長時間のエッチングを行う必要がある。そのため、シリコン基材1の面内におけるエッチング量のばらつきが大きくなり、エッチング量の多い領域のシリコン基材1では、図9に示すように、貫通ビア10(貫通ビア10に対応しためっき膜9)がエッチングされてしまうという問題があった。また、給電層除去工程では、確実に金属箔5を除去できるようオーバーエッチングを行うため、このオーバーエッチングによりエッチング量のばらつきがさらに大きくなり、貫通ビア10(貫通ビア10に対応しためっき膜9)がエッチングされてしまうという問題があった。   However, since the thickness of the metal foil 5 is as thick as about 20 to 30 μm, it is necessary to perform long-time etching in order to remove the metal foil 5 in the power feeding layer removing step. Therefore, the variation of the etching amount in the surface of the silicon base material 1 becomes large, and in the silicon base material 1 in the region where the etching amount is large, as shown in FIG. 9, the through via 10 (the plating film 9 corresponding to the through via 10). ) Is etched. Further, in the power feeding layer removing step, overetching is performed so that the metal foil 5 can be reliably removed, and thus the variation in etching amount is further increased by this overetching, and the through via 10 (plating film 9 corresponding to the through via 10). There has been a problem of etching.

また、図10に示すように、貫通ビア及び接続パッドを同時に形成する場合も同様に、長いエッチング時間に起因するエッチング量のばらつきにより、接続パッドに対応した部分のめっき膜88Bや、貫通ビアに対応した部分のめっき膜88Aがエッチングされてしまうという問題があった。   Further, as shown in FIG. 10, when the through via and the connection pad are simultaneously formed, the plating film 88B corresponding to the connection pad and the through via are also formed due to the variation in the etching amount due to the long etching time. There is a problem that the corresponding portion of the plating film 88A is etched.

そこで本発明は、上述した問題点に鑑みなされたものであり、給電層除去工程において、貫通ビアがエッチングされることを防止することのできる基板の製造方法を提供することを目的とする。   Therefore, the present invention has been made in view of the above-described problems, and an object of the present invention is to provide a substrate manufacturing method capable of preventing a through via from being etched in a power feeding layer removing step.

上記課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。   In order to solve the above-mentioned problems, the present invention is characterized by the following measures.

請求項1記載の発明では、基材を貫通する貫通孔に貫通ビアを備えた基板の製造方法において前記基材に前記貫通孔を形成する貫通孔形成工程と、前記基材の一方の面に、フィルム状樹脂基材上に給電層を備えたフィルム状部材を、前記給電層が前記貫通孔に対向するよう接着するフィルム状部材接着工程と、前記給電層から給電して、電解めっき法によりめっき膜を析出成長させ、前記貫通ビアを形成する貫通ビア形成工程と、前記フィルム状樹脂基材を剥離するフィルム状樹脂基材剥離工程と、前記給電層をエッチングにより除去する給電層除去工程とを含むことを特徴とする基板の製造方法により、解決できる。   In the invention of claim 1, in the method for manufacturing a substrate provided with a through via in a through hole penetrating the base material, a through hole forming step of forming the through hole in the base material, and on one surface of the base material A film-like member having a power supply layer on a film-like resin substrate, a film-like member adhesion step for adhering the power supply layer so as to face the through-hole, and supplying power from the power supply layer. A through via forming step of depositing and growing a plating film to form the through via; a film-like resin substrate peeling step of peeling off the film-like resin substrate; and a feeding layer removing step of removing the feeding layer by etching This can be solved by a method for manufacturing a substrate including

上記発明によれば、貫通ビアを形成する際、給電層を、例えば、めっき法、スパッタ法、蒸着法のいずれかの方法で形成することにより、従来の金属箔を給電層に用いた場合よりも給電層の厚さを薄くして、給電層除去工程における給電用めっき層のエッチング時間を短くして、貫通ビアがエッチングされることを防止することができる。   According to the above invention, when the through via is formed, the power supply layer is formed by, for example, any one of a plating method, a sputtering method, and a vapor deposition method, so that a conventional metal foil is used for the power supply layer. In addition, it is possible to prevent the through via from being etched by reducing the thickness of the power feeding layer and shortening the etching time of the power feeding plating layer in the power feeding layer removing step.

請求項2記載の発明では、前記給電層は、前記フィルム状樹脂基材上に無電解めっきにより形成されたNiめっき膜と、該Niめっき膜上に電解めっき法により形成されたCuめっき膜とから構成したことを特徴とする請求項1に記載の基板の製造方法により、解決できる。   In the invention according to claim 2, the power feeding layer includes a Ni plating film formed by electroless plating on the film-like resin substrate, and a Cu plating film formed by electrolytic plating on the Ni plating film, This can be solved by the substrate manufacturing method according to claim 1.

上記発明によれば、フィルム状樹脂基材に無電解めっきによりNiめっき膜を形成後、電解めっき法によりCuめっき膜を形成し、貫通ビア形成工程において、Niめっき膜及びCuめっき膜を給電層として用いることにより、良質なめっき膜を形成することができる。   According to the above invention, after forming the Ni plating film on the film-like resin substrate by electroless plating, the Cu plating film is formed by the electrolytic plating method. In the through via forming step, the Ni plating film and the Cu plating film are fed to the power supply layer. As a result, it is possible to form a good plating film.

請求項3記載の発明では、前記フィルム状樹脂基材と前記給電層との間には、Pdを含んだ樹脂層が設けられていることを特徴とする請求項1または2に記載の基板の製造方法により、解決できる。   According to a third aspect of the present invention, a resin layer containing Pd is provided between the film-like resin base material and the power feeding layer. It can be solved by the manufacturing method.

上記発明によれば、フィルム状樹脂基材と給電層との間にPdを含んだ樹脂層を設けることにより、フィルム状樹脂基材と給電層との間の密着性を低くして、フィルム状樹脂基材剥離工程において、給電層からフィルム状樹脂部材を容易に剥離させることができる。   According to the above invention, by providing the resin layer containing Pd between the film-like resin base material and the power feeding layer, the adhesion between the film-like resin base material and the power feeding layer is lowered, and the film shape In the resin substrate peeling step, the film-like resin member can be easily peeled from the power feeding layer.

請求項4記載の発明では、基材を貫通する貫通孔に設けられた貫通ビアと、該貫通ビアの一方の端部に設けられた電極パッドとを備えた基板の製造方法において、前記基材に前記貫通孔を形成する貫通孔形成工程と、前記基材の一方の面に、前記電極パッドの形状に対応すると共に、前記基材を露出させる開口部を有したレジスト層を、前記開口部が前記貫通孔に対向するよう形成するレジスト層形成工程と、前記レジスト層に、フィルム状樹脂基材上に形成された給電層を備えたフィルム状部材を接着するフィルム状部材接着工程と、前記給電層から給電して、電解めっき法によりめっき膜を析出成長させ、前記接続パッド及び貫通ビアを形成する接続パッド及び貫通ビア形成工程と、前記フィルム状樹脂基材を剥離するフィルム状樹脂基材剥離工程と、前記給電層をエッチングにより除去する給電層除去工程とを含むことを特徴とする基板の製造方法により、解決できる。   According to a fourth aspect of the present invention, there is provided a substrate manufacturing method comprising: a through via provided in a through hole penetrating the base material; and an electrode pad provided at one end of the through via. A through-hole forming step for forming the through-hole, and a resist layer having an opening corresponding to the shape of the electrode pad and exposing the base on one surface of the base. Forming a resist layer so as to face the through-hole, a film-like member adhering step for adhering a film-like member having a power feeding layer formed on the film-like resin base material to the resist layer, Supplying power from the power supply layer, depositing and growing a plating film by electrolytic plating, forming a connection pad and a through via, and forming a film-like resin base for peeling the film-like resin substrate A peeling step, the method of manufacturing a substrate, which comprises a power feeding layer removing step of removing the power feeding layer by etching, can be solved.

上記発明によれば、給電層を、例えば、めっき法、スパッタ法、蒸着法のいずれかの方法により形成することにより、従来の金属箔を給電層に用いた場合よりも給電層の厚さを薄くして、給電層除去工程における給電層のエッチング時間を短くして、接続パッド及び貫通ビアがエッチングされることを防止することができる。   According to the above invention, the thickness of the power feeding layer can be made larger than when a conventional metal foil is used for the power feeding layer by forming the power feeding layer by, for example, a plating method, a sputtering method, or a vapor deposition method. By reducing the thickness, the etching time of the power feeding layer in the power feeding layer removing step can be shortened to prevent the connection pad and the through via from being etched.

本発明によれば、給電層除去工程において、貫通ビアがエッチングされることを防止できる基板の製造方法を提供できる。   ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the board | substrate which can prevent that a penetration via is etched in a feed layer removal process can be provided.

次に、図面に基づいて本発明の実施例を説明する。
(第1実施例)
始めに、図11を参照して、本実施例の基板30と半導体素子25とを備えた半導体装置20について説明する。図11は、本実施例の基板と半導体素子とを備えた半導体装置の断面図である。なお、図11において、M1は、電極パッド36の厚さ(以下、厚さM1とする)を示している。
Next, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
First, the semiconductor device 20 including the substrate 30 and the semiconductor element 25 according to this embodiment will be described with reference to FIG. FIG. 11 is a cross-sectional view of a semiconductor device including the substrate and the semiconductor element of this example. In FIG. 11, M1 indicates the thickness of the electrode pad 36 (hereinafter referred to as thickness M1).

半導体装置20は、大略すると半導体素子25と、基板30とを有しており、基板30に設けられた貫通ビア35に半導体素子25のはんだバンプ26がフリップチップ接続された構成とされている。半導体素子25は、複数の配線及び絶縁層(図示せず)からなる多層配線構造とされている。半導体素子25は、例えば、LSIチップ等である。   The semiconductor device 20 generally includes a semiconductor element 25 and a substrate 30, and a solder bump 26 of the semiconductor element 25 is flip-chip connected to a through via 35 provided in the substrate 30. The semiconductor element 25 has a multilayer wiring structure including a plurality of wirings and an insulating layer (not shown). The semiconductor element 25 is, for example, an LSI chip.

基板30は、大略すると基材31と、絶縁層32と、貫通ビア35と、接続パッド36と、はんだボール37とを有した構成とされている。基板31は、インターポーザであり、はんだボール37を介して図示していないマザーボードと接続される。基板31は、半導体素子25とマザーボード(図示せず)との間を電気的に接続するためのものである。   The substrate 30 is roughly configured to include a base material 31, an insulating layer 32, a through via 35, a connection pad 36, and a solder ball 37. The substrate 31 is an interposer and is connected to a mother board (not shown) via solder balls 37. The substrate 31 is for electrically connecting the semiconductor element 25 and a mother board (not shown).

基材31は、シリコンから構成されている。基材31には、基材31を上下方向に貫通する複数の貫通孔34が形成されている。絶縁層32は、貫通孔34に対応した基材31の面及び基材31の面31A,31Bに設けられている。貫通ビア35は、絶縁層32が設けられた貫通孔34に配設されており、Cuめっき膜により構成されている。   The base material 31 is made of silicon. The base material 31 is formed with a plurality of through holes 34 penetrating the base material 31 in the vertical direction. The insulating layer 32 is provided on the surface of the base material 31 corresponding to the through hole 34 and the surfaces 31 </ b> A and 31 </ b> B of the base material 31. The through via 35 is disposed in the through hole 34 provided with the insulating layer 32, and is formed of a Cu plating film.

シリコンからなる基材31と貫通ビア35との間は、絶縁層32により絶縁されている。貫通ビア35の一方の端部35Aには、半導体素子25に設けられたはんだバンプ26が接続されており、他方の端部には、Cuめっき膜からなる接続パッド36が貫通ビア35と一体的に形成されている。はんだボール37は、接続パッド36に配設されている。はんだボール37は、図示していないマザーボードと電気的に接続されるものである。   A base 31 made of silicon and the through via 35 are insulated by an insulating layer 32. A solder bump 26 provided on the semiconductor element 25 is connected to one end 35A of the through via 35, and a connection pad 36 made of a Cu plating film is integrated with the through via 35 at the other end. Is formed. The solder ball 37 is disposed on the connection pad 36. The solder ball 37 is electrically connected to a mother board (not shown).

なお、接続パッド36の表面、及び貫通ビア35の表面(端面)には、図示していない拡散防止膜がそれぞれ設けられている。拡散防止膜は、はんだのぬれ性向上や、貫通ビア35及び接続パッド36に含まれるCuがはんだバンプ26及びはんだボール37に拡散することを防止するためのものである。拡散防止膜には、例えば、Ni層/Au層の2層構造の積層膜を用いることができる。   A diffusion prevention film (not shown) is provided on the surface of the connection pad 36 and the surface (end surface) of the through via 35. The diffusion prevention film is for improving the wettability of the solder and preventing Cu contained in the through via 35 and the connection pad 36 from diffusing into the solder bump 26 and the solder ball 37. For the diffusion prevention film, for example, a multilayer film having a two-layer structure of Ni layer / Au layer can be used.

次に、図12乃至図20を参照して、本実施例の貫通ビア及び接続パッドを備えた基板30の製造方法について説明する。図12乃至図20は、本実施例の貫通ビア及び接続パッドを備えた基板の製造工程を示した図である。図21は、接続パッドにはんだボールが接続される基板の製造工程を示した図である。なお、図12において、34Aは貫通孔34に露出された基材31の面(以下、面34Aとする)、R1は貫通孔34の開口径(以下、開口径R1とする)、31Aは半導体素子25が実装される側の基材31の面(以下、面31Aとする)、31Bはマザーボードに接続される側の基材31の面(以下、面31Bとする)をそれぞれ示している。   Next, with reference to FIGS. 12 to 20, a method for manufacturing the substrate 30 having the through vias and the connection pads of this embodiment will be described. 12 to 20 are views showing a manufacturing process of a substrate provided with through vias and connection pads according to this embodiment. FIG. 21 is a diagram showing a manufacturing process of a substrate in which solder balls are connected to connection pads. In FIG. 12, 34A is the surface of the substrate 31 exposed to the through hole 34 (hereinafter referred to as surface 34A), R1 is the opening diameter of the through hole 34 (hereinafter referred to as opening diameter R1), and 31A is a semiconductor. A surface of the base material 31 on which the element 25 is mounted (hereinafter referred to as a surface 31A), 31B indicates a surface of the base material 31 on the side connected to the motherboard (hereinafter referred to as a surface 31B).

始めに、図12に示すように、基材31を貫通する開口径R1の貫通孔34を複数形成する(貫通孔形成工程)。開口径R1は、例えば、30〜60μm程度の範囲内で適宜選択することができる。貫通孔34は、例えば、ドリルを用いたドリル加工、レーザ加工、異方性エッチングのいずれかの方法により形成することができる。   First, as shown in FIG. 12, a plurality of through holes 34 having an opening diameter R1 penetrating the base material 31 are formed (through hole forming step). The opening diameter R1 can be appropriately selected within a range of about 30 to 60 μm, for example. The through hole 34 can be formed, for example, by any one of drilling using a drill, laser processing, and anisotropic etching.

次に、図13に示すように、基材31の面31A,31B、34Aに絶縁層32を形成する。絶縁層32には、例えば、CVD法により形成された酸化膜や、酸化炉により形成された熱酸化膜等を用いることができる。   Next, as shown in FIG. 13, the insulating layer 32 is formed on the surfaces 31 </ b> A, 31 </ b> B, and 34 </ b> A of the base material 31. For the insulating layer 32, for example, an oxide film formed by a CVD method, a thermal oxide film formed by an oxidation furnace, or the like can be used.

続いて、図14に示すように、開口部41Aを有したフィルム状レジスト41を、開口部41Aが貫通孔34と対向するよう基材31の面31Bに貼り付ける(レジスト層形成工程)。開口部41Aの開口径R2は、貫通孔34の開口径R1よりも大きく形成されている(R2>R1)。開口部41Aは、接続パッド36の形状に対応すると共に、基材31の面31Bに形成された絶縁層32を露出させる開口部である。レジスト層であるフィルム状レジスト41の厚さM2は、接続パッド36の厚さM1と略等しくなるよう設定されている(M1=M2)。また、後述するフィルム状部材45と基材31との間にフィルム状レジスト41を設けることで、フィルム状部材45と基材31との間の密着性を向上させることができる。   Subsequently, as shown in FIG. 14, the film-like resist 41 having the opening 41 </ b> A is attached to the surface 31 </ b> B of the base material 31 so that the opening 41 </ b> A faces the through hole 34 (resist layer forming step). The opening diameter R2 of the opening 41A is formed larger than the opening diameter R1 of the through hole 34 (R2> R1). The opening 41 </ b> A corresponds to the shape of the connection pad 36 and is an opening that exposes the insulating layer 32 formed on the surface 31 </ b> B of the substrate 31. The thickness M2 of the film resist 41 as the resist layer is set to be substantially equal to the thickness M1 of the connection pad 36 (M1 = M2). Moreover, the adhesiveness between the film-like member 45 and the base material 31 can be improved by providing the film-like resist 41 between the film-like member 45 and the base material 31 described later.

次に、図15に示すように、フィルム状部材45をフィルム状レジスト41に貼り付ける(フィルム状部材接着工程)。ここで、フィルム状部材45の構成について説明する。フィルム状部材45は、大略するとフィルム状樹脂基材46と、Pd含有樹脂層47と、給電層である給電用めっき層48とを有した構成とされている。また、給電用めっき層48は、Niめっき膜49とCuめっき膜50とにより構成されている。フィルム状部材45は、フィルム状樹脂基材46上に、Pd含有樹脂層47、Niめっき膜49、Cuめっき膜50が順次積層された構成とされている。   Next, as shown in FIG. 15, the film-like member 45 is stuck on the film-like resist 41 (film-like member adhesion step). Here, the configuration of the film-like member 45 will be described. The film-like member 45 is roughly configured to have a film-like resin base material 46, a Pd-containing resin layer 47, and a power feeding plating layer 48 that is a power feeding layer. In addition, the power supply plating layer 48 is composed of a Ni plating film 49 and a Cu plating film 50. The film-like member 45 has a configuration in which a Pd-containing resin layer 47, a Ni plating film 49, and a Cu plating film 50 are sequentially laminated on a film-like resin base material 46.

フィルム状樹脂基材46は、Niめっき膜49及びCuめっき膜50を形成するための基材である。フィルム状樹脂基材46には、例えば、ポリイミドフィルムを用いることができる。なお、フィルム状樹脂基材46には、エポキシ系樹脂等のポリイミド系樹脂以外の樹脂を用いても良い。フィルム状樹脂基材46としてポリイミド系樹脂を用いた場合には、めっき膜、スパッタ膜、蒸着膜等との密着性が低いため、給電層となる金属膜から容易にフィルム状樹脂基材46を剥離させることができる。   The film-like resin base material 46 is a base material for forming the Ni plating film 49 and the Cu plating film 50. For the film-like resin substrate 46, for example, a polyimide film can be used. The film-like resin substrate 46 may be made of a resin other than a polyimide resin such as an epoxy resin. When a polyimide-based resin is used as the film-like resin base material 46, since the adhesiveness with a plating film, a sputtered film, a vapor-deposited film, etc. is low, the film-like resin base material 46 can be easily formed from a metal film serving as a power feeding layer Can be peeled off.

Pd含有樹脂層47は、例えば、ポリイミド等の樹脂層にPdを含有させたものであり、フィルム状樹脂基材46上に塗布されている。Pd含有樹脂層47の厚さM3は、例えば、2μm程度とすることができる。フィルム状樹脂基材46とNiめっき膜49との間にPd含有樹脂層47を設けることにより、フィルム状樹脂基材46とNiめっき膜49との間の密着性を弱くして、Niめっき膜49からフィルム状樹脂基材46を剥がし易くすることができる。   The Pd-containing resin layer 47 is made by, for example, containing Pd in a resin layer such as polyimide, and is applied on the film-like resin base material 46. The thickness M3 of the Pd-containing resin layer 47 can be set to about 2 μm, for example. By providing the Pd-containing resin layer 47 between the film-like resin substrate 46 and the Ni plating film 49, the adhesion between the film-like resin substrate 46 and the Ni plating film 49 is weakened, and the Ni plating film The film-like resin base material 46 can be easily peeled from 49.

Niめっき膜49は、無電解めっき法によりPd含有樹脂層47上に形成されている。Niめっき膜49は、電解めっき法によりCuめっき膜50を形成する際の給電層である。Niめっき膜49の厚さM4は、例えば、0.1μm程度とすることができる。   The Ni plating film 49 is formed on the Pd-containing resin layer 47 by an electroless plating method. The Ni plating film 49 is a power feeding layer when the Cu plating film 50 is formed by an electrolytic plating method. The thickness M4 of the Ni plating film 49 can be set to, for example, about 0.1 μm.

Cuめっき膜50は、電解めっき法によりNiめっき膜49上に形成されている。Cuめっき膜50は、貫通孔34及び開口部41AにCuめっき膜51(図16参照)を形成する際の給電層である。Cuめっき膜49の厚さM5は、例えば、0.1〜0.5μmの範囲で適宜選択することができる。   The Cu plating film 50 is formed on the Ni plating film 49 by an electrolytic plating method. The Cu plating film 50 is a power feeding layer when the Cu plating film 51 (see FIG. 16) is formed in the through hole 34 and the opening 41A. The thickness M5 of the Cu plating film 49 can be appropriately selected within a range of 0.1 to 0.5 μm, for example.

なお、フィルム状部材45の代わりに、上記フィルム状部材45の構成からPd含有樹脂層47を除いた構成(フィルム状樹脂基材46上に給電用めっき層48が設けられた構成)とされたフィルム状部材を用いても良い。また、給電用めっき層48の代わりに、スパッタ法または蒸着法により形成された金属膜を給電層として用いても良い。スパッタ法または蒸着法により給電層を形成する場合には、例えば、金属膜としてCu膜を用いることができ、その厚さは、0.1〜0.5μm程度とすることができる。スパッタ法または蒸着法により形成されたCu膜を給電層として用いる場合には、スパッタ法または蒸着法により形成された金属膜(例えば、Cu膜)とフィルム状樹脂基材46との間の密着性は低いため、Cu膜から容易にフィルム状樹脂基材46を剥離させることができる。したがって、スパッタ法または蒸着法により形成された金属膜を給電層として用いる場合には、フィルム状樹脂基材46と給電層との間にPd含有樹脂層47を設ける必要はない。   Instead of the film-like member 45, the Pd-containing resin layer 47 is removed from the configuration of the film-like member 45 (a configuration in which the power supply plating layer 48 is provided on the film-like resin base material 46). A film-like member may be used. Further, instead of the power supply plating layer 48, a metal film formed by sputtering or vapor deposition may be used as the power supply layer. When the power feeding layer is formed by sputtering or vapor deposition, for example, a Cu film can be used as the metal film, and the thickness can be about 0.1 to 0.5 μm. When a Cu film formed by sputtering or vapor deposition is used as a power feeding layer, adhesion between a metal film (for example, Cu film) formed by sputtering or vapor deposition and the film-like resin substrate 46 Therefore, the film-like resin substrate 46 can be easily peeled from the Cu film. Therefore, when a metal film formed by sputtering or vapor deposition is used as the power feeding layer, it is not necessary to provide the Pd-containing resin layer 47 between the film-like resin base material 46 and the power feeding layer.

次に、図15に示した構造体を、めっき液に浸漬させ、給電用めっき層48を給電層として、図16に示すように、貫通孔34及び開口部41AにCuめっき膜51を析出成長させる(接続パッド及び貫通ビア形成工程)。このように、無電解めっき法により形成されたNiめっき膜49と、電解めっき法により形成されたCuめっき膜50とからなる給電用めっき層48を給電層とすることにより、給電層の比抵抗値を小さくして、良質なCuめっき膜51を形成することができる。なお、Cuめっき膜51には、基材31の面31Aから突出した突出部51Aが存在する。   Next, the structure shown in FIG. 15 is immersed in a plating solution, and the Cu plating film 51 is deposited and grown in the through hole 34 and the opening 41A as shown in FIG. (Connection pad and through via forming step). Thus, by using the power-feeding plating layer 48 composed of the Ni plating film 49 formed by the electroless plating method and the Cu plating film 50 formed by the electroplating method as the power-feeding layer, the specific resistance of the power-feeding layer. By reducing the value, a high-quality Cu plating film 51 can be formed. The Cu plating film 51 has a protruding portion 51 </ b> A protruding from the surface 31 </ b> A of the base material 31.

続いて、図17に示すように、基材31に貼り付けられたフィルム状部材45から、Pd含有樹脂層47と共にフィルム状樹脂基材46を剥がす(フィルム状樹脂基材剥離工程)。この際、貫通孔34に設けられたCuめっき膜51と給電用めっき層48との密着力は、Pd含有樹脂層47が設けられたフィルム状樹脂基材46と給電用めっき層48との密着力よりも大きいため、給電用めっき層48から容易にPd含有樹脂層47が設けられたフィルム状樹脂基材46を剥離させることができる。   Subsequently, as shown in FIG. 17, the film-like resin base material 46 is peeled off together with the Pd-containing resin layer 47 from the film-like member 45 attached to the base material 31 (film-like resin base material peeling step). At this time, the adhesion force between the Cu plating film 51 provided in the through hole 34 and the power supply plating layer 48 is the adhesion between the film-like resin substrate 46 provided with the Pd-containing resin layer 47 and the power supply plating layer 48. Since it is larger than the force, the film-like resin substrate 46 provided with the Pd-containing resin layer 47 can be easily peeled from the power supply plating layer 48.

次に、図18に示すように、エッチングを用いて、給電用めっき層48の除去処理を行う(給電層除去工程)。   Next, as shown in FIG. 18, a removal process of the power feeding plating layer 48 is performed using etching (a power feeding layer removing process).

本実施例の給電層である給電用めっき層48の厚さは、0.2〜0.6μm程度であり、従来の給電層である金属箔5の厚さ20〜30μmと比較して、かなり薄く形成されている。そのため、給電層除去工程において、給電用めっき層48をエッチングにより除去する際のエッチング時間を、従来の1/100〜1/50程度まで短くして、貫通ビア35及び電極パッド36を構成するCuめっき膜51がエッチングされることを防止することができる。なお、エッチングには、例えば、ウエットエッチングを用いることができる。   The thickness of the power supply plating layer 48 that is the power supply layer of the present embodiment is about 0.2 to 0.6 μm, which is considerably larger than the thickness of the metal foil 5 that is the conventional power supply layer 20 to 30 μm. Thinly formed. Therefore, in the power feeding layer removing step, the etching time for removing the power feeding plating layer 48 by etching is shortened to about 1/100 to 1/50 of the conventional one, and the Cu constituting the through via 35 and the electrode pad 36 is formed. It is possible to prevent the plating film 51 from being etched. For the etching, for example, wet etching can be used.

次に、図19に示すように、フィルム状レジスト41をレジスト剥離液により除去する。これにより、基材31の面31B側に、厚さM1の接続パッド36が形成される。続いて、図20に示すように、研磨処理により基材31の面31A側に突出した突出部51Aを研磨することで、貫通ビア35が形成される。研磨により平坦化された面35Aには、半導体素子25のはんだバンプ26が接続される。その後、図21に示すように、接続パッド36にはんだボール37が配設されて基板30となる。   Next, as shown in FIG. 19, the film resist 41 is removed with a resist stripping solution. As a result, a connection pad 36 having a thickness M1 is formed on the surface 31B side of the substrate 31. Subsequently, as shown in FIG. 20, the through via 35 is formed by polishing the protruding portion 51 </ b> A protruding toward the surface 31 </ b> A of the base material 31 by the polishing process. The solder bumps 26 of the semiconductor element 25 are connected to the surface 35A flattened by polishing. Thereafter, as shown in FIG. 21, solder balls 37 are disposed on the connection pads 36 to form the substrate 30.

上記説明したように、電解めっき法により貫通ビア35及び接続パッド36を構成するめっき膜51を析出成長させる際、Niめっき膜49及びCuめっき膜50からなる0.2〜0.6μm程度の厚さの給電用めっき層48を給電層とすることにより、給電層除去工程において、エッチングによる給電層(Niめっき膜49及びCuめっき膜50)の除去処理を、従来の給電層として金属箔5を用いた場合よりも短時間で行って、貫通ビア35及び接続パッド36に対応しためっき膜51がエッチングされることを防止することができる。これにより、貫通ビア35及び接続パッド36の基材31の面内における形状のばらつきが抑制され、精度の良い貫通ビア35及び接続パッド36を形成することができる。   As described above, when the plating film 51 constituting the through via 35 and the connection pad 36 is deposited and grown by electrolytic plating, the thickness of the Ni plating film 49 and the Cu plating film 50 is about 0.2 to 0.6 μm. By using the power supply plating layer 48 as a power supply layer, in the power supply layer removing step, the removal of the power supply layer (Ni plating film 49 and Cu plating film 50) by etching is performed using the metal foil 5 as a conventional power supply layer. It is possible to prevent the plating film 51 corresponding to the through via 35 and the connection pad 36 from being etched in a shorter time than when used. Thereby, the dispersion | variation in the shape in the surface of the base material 31 of the through-via 35 and the connection pad 36 is suppressed, and the accurate through-via 35 and the connection pad 36 can be formed.

図22及び図23は、本実施例に適用可能な他のフィルム状部材を示した図である。なお、図22及び図23において、図15に示したフィルム状部材45と同一構成部分には同一の符号を付す。   22 and 23 are diagrams showing other film-like members applicable to the present embodiment. 22 and 23, the same components as those of the film-like member 45 shown in FIG.

なお、本実施例では、Niめっき膜49及びCuめっき膜50からなる給電用めっき層48を給電層として使用したが、図22に示すフィルム状部材55のように、無電解めっき法により形成されたNiめっき膜56(膜厚0.1μm程度)のみを給電層として使用しても良い。この場合、貫通ビア35及び接続パッド36を構成するCuめっき膜51と給電層であるNiめっき膜とは金属の種類が異なるため、給電層(Niめっき膜)を除去する際、Cuめっき膜51を溶解しないエッチング液を用いることで、貫通ビア35及び接続パッド36がエッチング液に溶解されることを防止できる。   In the present embodiment, the power feeding plating layer 48 made up of the Ni plating film 49 and the Cu plating film 50 is used as the power feeding layer. However, like the film-like member 55 shown in FIG. Alternatively, only the Ni plating film 56 (film thickness of about 0.1 μm) may be used as the power feeding layer. In this case, since the kind of metal is different between the Cu plating film 51 constituting the through via 35 and the connection pad 36 and the Ni plating film as the power feeding layer, the Cu plating film 51 is removed when removing the power feeding layer (Ni plating film). By using an etching solution that does not dissolve, it is possible to prevent the through via 35 and the connection pad 36 from being dissolved in the etching solution.

また、図23に示すフィルム状部材60のように、無電解めっき法により形成されたCuめっき膜61(膜厚0.1〜0.5μm程度)のみを給電層として使用しても良い。上記実施例においては、基材31がシリコンの場合について説明を行ったが、基材31がガラス基材やセラミック基材の場合にも適用可能である。また、半導体素子が形成されたシリコン基材(シリコンウエハ)に対しても本実施例は適用可能である。   Further, as in the film-like member 60 shown in FIG. 23, only a Cu plating film 61 (film thickness of about 0.1 to 0.5 μm) formed by an electroless plating method may be used as a power feeding layer. In the said Example, although the case where the base material 31 was a silicon | silicone was demonstrated, it is applicable also when the base material 31 is a glass base material or a ceramic base material. The present embodiment can also be applied to a silicon substrate (silicon wafer) on which semiconductor elements are formed.

以上、本発明の好ましい実施例について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。なお、上記実施例は、貫通ビアのみを電解めっき法により形成する基板に対しても適用可能である。また、基材の面にそれぞれビルドアップ層を設けた基板に対しても、本発明は適用可能であり、本実施例と同様な効果を得ることができる。さらに、本発明は、シリコン以外の材料により構成された基材に対しても適用可能である。   The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to such specific embodiments, and various modifications can be made within the scope of the gist of the present invention described in the claims. Deformation / change is possible. In addition, the said Example is applicable also to the board | substrate which forms only a penetration via by the electroplating method. Also, the present invention can be applied to a substrate provided with a build-up layer on the surface of the base material, and the same effects as in this embodiment can be obtained. Furthermore, the present invention can be applied to a base material made of a material other than silicon.

本発明は、給電層除去工程において、貫通ビアがエッチングされることを防止することのできる基板の製造方法に適用できる。   The present invention can be applied to a substrate manufacturing method capable of preventing a through via from being etched in a power feeding layer removing step.

従来の貫通ビアを備えた基板の製造工程を示した図(その1)である。It is the figure (the 1) which showed the manufacturing process of the board | substrate provided with the conventional through-via. 従来の貫通ビアを備えた基板の製造工程を示した図(その2)である。It is the figure (the 2) which showed the manufacturing process of the board | substrate provided with the conventional through-via. 従来の貫通ビアを備えた基板の製造工程を示した図(その3)である。It is FIG. (The 3) which showed the manufacturing process of the board | substrate provided with the conventional through-via. 従来の貫通ビアを備えた基板の製造工程を示した図(その4)である。It is FIG. (The 4) which showed the manufacturing process of the board | substrate provided with the conventional through-via. 従来の貫通ビアを備えた基板の製造工程を示した図(その5)である。It is FIG. (The 5) which showed the manufacturing process of the board | substrate provided with the conventional through-via. 従来の貫通ビアを備えた基板の製造工程を示した図(その6)である。It is FIG. (6) which showed the manufacturing process of the board | substrate provided with the conventional through-via. 貫通ビア及び接続パッドを同時に形成する場合の基板の製造工程を示した図(その1)である。FIG. 5 is a diagram (No. 1) illustrating a manufacturing process of a substrate when through vias and connection pads are formed simultaneously; 貫通ビア及び接続パッドを同時に形成する場合の基板の製造工程を示した図(その2)である。FIG. 11 is a diagram (No. 2) illustrating a manufacturing process of a substrate when a through via and a connection pad are formed at the same time. 給電層除去工程後の基板の拡大図である。It is an enlarged view of the board | substrate after an electric power feeding layer removal process. 貫通ビア及び接続パッドを同時に形成する場合の基板の製造工程(給電層除去工程)を示した図である。It is the figure which showed the manufacturing process (feeding layer removal process) of the board | substrate in the case of forming a penetration via and a connection pad simultaneously. 本実施例の基板と半導体素子とを備えた半導体装置の断面図である。It is sectional drawing of the semiconductor device provided with the board | substrate and semiconductor element of a present Example. 本実施例の貫通ビア及び接続パッドを備えた基板の製造工程を示した図(その1)である。It is the figure (the 1) which showed the manufacturing process of the board | substrate provided with the penetration via and connection pad of a present Example. 本実施例の貫通ビア及び接続パッドを備えた基板の製造工程を示した図(その2)である。It is FIG. (The 2) which showed the manufacturing process of the board | substrate provided with the penetration via and connection pad of a present Example. 本実施例の貫通ビア及び接続パッドを備えた基板の製造工程を示した図(その3)である。It is FIG. (The 3) which showed the manufacturing process of the board | substrate provided with the penetration via and connection pad of a present Example. 本実施例の貫通ビア及び接続パッドを備えた基板の製造工程を示した図(その4)である。It is FIG. (4) which showed the manufacturing process of the board | substrate provided with the penetration via and connection pad of a present Example. 本実施例の貫通ビア及び接続パッドを備えた基板の製造工程を示した図(その5)である。It is FIG. (5) which showed the manufacturing process of the board | substrate provided with the penetration via and connection pad of a present Example. 本実施例の貫通ビア及び接続パッドを備えた基板の製造工程を示した図(その6)である。It is FIG. (6) which showed the manufacturing process of the board | substrate provided with the penetration via and connection pad of a present Example. 本実施例の貫通ビア及び接続パッドを備えた基板の製造工程を示した図(その7)である。It is FIG. (The 7) which showed the manufacturing process of the board | substrate provided with the penetration via and connection pad of a present Example. 本実施例の貫通ビア及び接続パッドを備えた基板の製造工程を示した図(その8)である。It is FIG. (The 8) which showed the manufacturing process of the board | substrate provided with the penetration via and connection pad of a present Example. 本実施例の貫通ビア及び接続パッドを備えた基板の製造工程を示した図(その9)である。It is FIG. (9) which showed the manufacturing process of the board | substrate provided with the penetration via and connection pad of a present Example. 接続パッドにはんだボールが接続される基板の製造工程を示した図である。It is the figure which showed the manufacturing process of the board | substrate with which a solder ball is connected to a connection pad. 本実施例に適用可能な他のフィルム状部材を示した図(その1)である。It is the figure (the 1) which showed the other film-like member applicable to a present Example. 本実施例に適用可能な他のフィルム状部材を示した図(その2)である。It is the figure (the 2) which showed the other film-like member applicable to a present Example.

符号の説明Explanation of symbols

1,81 シリコン基材
1A 上面
2,82 貫通孔
3,83 絶縁膜
4 接着フィルム
5,87 金属箔
7,41A,85A 開口部
9,88A,88B,88 めっき膜
9A,9B 端面
10,35 貫通ビア
20 半導体装置
25 半導体素子
26 はんだバンプ
30 基板
31 基材
81A 表面
31A,31B,34A 面
32,83 絶縁層
34,82 貫通孔
35A 端部
36 接続パッド
37 はんだボール
41,85 フィルム状レジスト
45,55,60 フィルム状部材
46 フィルム状樹脂基材
47 Pd含有樹脂層
48 給電用めっき層
49,56 Niめっき膜
50,51,61 Cuめっき膜
51A 突出部
M1〜M5 厚さ
R1,R2 開口径
DESCRIPTION OF SYMBOLS 1,81 Silicon substrate 1A Upper surface 2,82 Through-hole 3,83 Insulating film 4 Adhesive film 5,87 Metal foil 7,41A, 85A Opening 9,88A, 88B, 88 Plated film 9A, 9B End face 10,35 Through Via 20 Semiconductor device 25 Semiconductor element 26 Solder bump 30 Substrate 31 Base material 81A Surface 31A, 31B, 34A Surface 32, 83 Insulating layer 34, 82 Through hole 35A End portion 36 Connection pad 37 Solder ball 41, 85 Film-like resist 45, 55, 60 Film-like member 46 Film-like resin base material 47 Pd-containing resin layer 48 Power-feeding plating layer 49, 56 Ni plating film 50, 51, 61 Cu plating film 51A Protrusion M1-M5 thickness R1, R2 Opening diameter

Claims (4)

基材を貫通する貫通孔に貫通ビアを備えた基板の製造方法において
前記基材に前記貫通孔を形成する貫通孔形成工程と、
前記基材の一方の面に、フィルム状樹脂基材上に給電層を備えたフィルム状部材を、前記給電層が前記貫通孔に対向するよう接着するフィルム状部材接着工程と、
前記給電層から給電して、電解めっき法によりめっき膜を析出成長させ、前記貫通ビアを形成する貫通ビア形成工程と、
前記フィルム状樹脂基材を剥離するフィルム状樹脂基材剥離工程と、
前記給電層をエッチングにより除去する給電層除去工程とを含むことを特徴とする基板の製造方法。
In a method for manufacturing a substrate having a through via in a through hole penetrating a base material, a through hole forming step of forming the through hole in the base material;
A film-like member adhesion step for adhering a film-like member having a power supply layer on a film-like resin base material on one surface of the base material so that the power supply layer faces the through hole;
A through via forming step of supplying power from the power supply layer, depositing and growing a plating film by an electrolytic plating method, and forming the through via;
A film-like resin substrate peeling step for peeling the film-like resin substrate;
A method for manufacturing a substrate, comprising: a power feeding layer removing step of removing the power feeding layer by etching.
前記給電層は、前記フィルム状樹脂基材上に無電解めっきにより形成されたNiめっき膜と、
該Niめっき膜上に電解めっき法により形成されたCuめっき膜とから構成したことを特徴とする請求項1に記載の基板の製造方法。
The power feeding layer is a Ni plating film formed by electroless plating on the film-like resin substrate,
2. The method for manufacturing a substrate according to claim 1, comprising a Cu plating film formed by electrolytic plating on the Ni plating film.
前記フィルム状樹脂基材と前記給電層との間には、Pdを含んだ樹脂層が設けられていることを特徴とする請求項1または2に記載の基板の製造方法。 The method for producing a substrate according to claim 1, wherein a resin layer containing Pd is provided between the film-like resin base material and the power feeding layer. 基材を貫通する貫通孔に設けられた貫通ビアと、該貫通ビアの一方の端部に設けられた電極パッドとを備えた基板の製造方法において、
前記基材に前記貫通孔を形成する貫通孔形成工程と、
前記基材の一方の面に、前記電極パッドの形状に対応すると共に、前記基材を露出させる開口部を有したレジスト層を、前記開口部が前記貫通孔に対向するよう形成するレジスト層形成工程と、
前記レジスト層に、フィルム状樹脂基材上に形成された給電層を備えたフィルム状部材を接着するフィルム状部材接着工程と、
前記給電層から給電して、電解めっき法によりめっき膜を析出成長させ、前記接続パッド及び貫通ビアを形成する接続パッド及び貫通ビア形成工程と、
前記フィルム状樹脂基材を剥離するフィルム状樹脂基材剥離工程と、
前記給電層をエッチングにより除去する給電層除去工程とを含むことを特徴とする基板の製造方法。
In a method for manufacturing a substrate including a through via provided in a through hole penetrating a base material and an electrode pad provided at one end of the through via,
A through hole forming step of forming the through hole in the base material;
Forming a resist layer corresponding to the shape of the electrode pad on one surface of the base material and having an opening for exposing the base material so that the opening faces the through hole Process,
A film-like member bonding step for bonding a film-like member provided with a power feeding layer formed on the film-like resin base material to the resist layer;
A power supply from the power supply layer, a plating film is deposited and grown by electrolytic plating, and a connection pad and a through via forming step for forming the connection pad and the through via; and
A film-like resin substrate peeling step for peeling the film-like resin substrate;
A method for manufacturing a substrate, comprising: a power feeding layer removing step of removing the power feeding layer by etching.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021739A (en) * 2006-07-11 2008-01-31 Shinko Electric Ind Co Ltd Method for manufacturing substrate
JP2009004507A (en) * 2007-06-20 2009-01-08 Shinko Electric Ind Co Ltd Package for electronic component, manufacturing method thereof, and electronic component device
WO2010044315A1 (en) * 2008-10-16 2010-04-22 大日本印刷株式会社 Through electrode substrate, method for manufacturing the through electrode substrate, and semiconductor device using the through electrode substrate
JP2011003925A (en) * 2008-10-16 2011-01-06 Dainippon Printing Co Ltd Through-electrode substrate and manufacturing method of the same, and semiconductor device using through-electrode substrate
WO2012011230A1 (en) 2010-07-22 2012-01-26 Canon Kabushiki Kaisha Method for filling through hole of substrate with metal and substrate
CN102730619A (en) * 2011-04-07 2012-10-17 欣兴电子股份有限公司 Covering member for micro-electro mechanical device and method for manufacturing covering member
JP2012216868A (en) * 2012-07-10 2012-11-08 Shinko Electric Ind Co Ltd Package for electronic component and electronic component device
WO2014027376A1 (en) * 2012-08-14 2014-02-20 Necカシオモバイルコミュニケーションズ株式会社 Thermosetting resin sheet, semiconductor device, and method for manufacturing semiconductor device
JP2016046347A (en) * 2014-08-21 2016-04-04 大日本印刷株式会社 Method of manufacturing through-electrode substrate, pressure sensitive adhesive sheet and electrolytic plating method
US9930779B2 (en) 2016-04-28 2018-03-27 Tdk Corporation Through wiring substrate

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021739A (en) * 2006-07-11 2008-01-31 Shinko Electric Ind Co Ltd Method for manufacturing substrate
JP2009004507A (en) * 2007-06-20 2009-01-08 Shinko Electric Ind Co Ltd Package for electronic component, manufacturing method thereof, and electronic component device
US8637397B2 (en) 2008-10-16 2014-01-28 Dai Nippon Printing Co., Ltd Method for manufacturing a through hole electrode substrate
WO2010044315A1 (en) * 2008-10-16 2010-04-22 大日本印刷株式会社 Through electrode substrate, method for manufacturing the through electrode substrate, and semiconductor device using the through electrode substrate
JP2010118645A (en) * 2008-10-16 2010-05-27 Dainippon Printing Co Ltd Through electrode substrate, method of manufacturing the same, and semiconductor device using the through electrode substrate
JP2011003925A (en) * 2008-10-16 2011-01-06 Dainippon Printing Co Ltd Through-electrode substrate and manufacturing method of the same, and semiconductor device using through-electrode substrate
JP4735767B2 (en) * 2008-10-16 2011-07-27 大日本印刷株式会社 Through electrode substrate and semiconductor device
US8288772B2 (en) 2008-10-16 2012-10-16 Dai Nippon Printing Co., Ltd. Through hole electrode substrate with different area weighted average crystal grain diameter of metal in the conductive part and semiconductor device using the through hole electrode substrate
WO2012011230A1 (en) 2010-07-22 2012-01-26 Canon Kabushiki Kaisha Method for filling through hole of substrate with metal and substrate
CN102730619A (en) * 2011-04-07 2012-10-17 欣兴电子股份有限公司 Covering member for micro-electro mechanical device and method for manufacturing covering member
JP2012216868A (en) * 2012-07-10 2012-11-08 Shinko Electric Ind Co Ltd Package for electronic component and electronic component device
WO2014027376A1 (en) * 2012-08-14 2014-02-20 Necカシオモバイルコミュニケーションズ株式会社 Thermosetting resin sheet, semiconductor device, and method for manufacturing semiconductor device
JP2016046347A (en) * 2014-08-21 2016-04-04 大日本印刷株式会社 Method of manufacturing through-electrode substrate, pressure sensitive adhesive sheet and electrolytic plating method
US9930779B2 (en) 2016-04-28 2018-03-27 Tdk Corporation Through wiring substrate

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